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KR20180013577A - 투명표시장치와 그의 제조방법 - Google Patents

투명표시장치와 그의 제조방법 Download PDF

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KR20180013577A
KR20180013577A KR1020160097490A KR20160097490A KR20180013577A KR 20180013577 A KR20180013577 A KR 20180013577A KR 1020160097490 A KR1020160097490 A KR 1020160097490A KR 20160097490 A KR20160097490 A KR 20160097490A KR 20180013577 A KR20180013577 A KR 20180013577A
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KR
South Korea
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electrode
capacitor
film
forming
insulating film
Prior art date
Application number
KR1020160097490A
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Inventor
김의태
김형수
신기섭
윤두현
Original Assignee
엘지디스플레이 주식회사
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Filing date
Publication date
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Priority to US15/659,375 priority patent/US10199446B2/en
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Abstract

본 발명은 투과율을 높일 수 있는 투명표시장치와 그의 제조방법에 관한 것이다. 본 발명의 일 실시예에 따른 투명표시장치는 애노드 전극, 유기발광층, 및 캐소드 전극을 포함하는 유기발광소자, 유기발광소자에 구동 전류를 공급하는 구동 트랜지스터, 게이트 라인의 게이트 신호에 응답하여 턴-온되는 스위칭 트랜지스터, 및 일 측 전극이 구동 트랜지스터의 게이트 전극에 접속되고, 타 측 전극이 스위칭 트랜지스터의 제1 전극 또는 제2 전극에 접속된 커패시터를 구비한다. 커패시터의 일 측 전극과 타 측 전극은 적어도 하나의 절연막을 사이에 두고 서로 중첩되며, 투명 금속 물질로 이루어진다.

Description

투명표시장치와 그의 제조방법{TRANSPARENT DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 투명표시장치와 그의 제조방법에 관한 것이다.
최근 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 표시장치가 개발되어 각광받고 있다. 이와 같은 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마 표시패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display device : FED), 유기발광 표시장치(Organic Light Emitting Diodes : OLED) 등을 들 수 있다.
최근에는 특성상 사용자가 표시장치의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있는 투명표시장치에 대한 연구가 활발히 진행되고 있다. 투명표시장치는 공간활용성, 인테리어 및 디자인의 장점을 가지며, 다양한 응용분야를 가질 수 있다. 투명표시장치는 정보인식, 정보처리 및 정보표시의 기능을 투명한 전자기기로 구현함으로써 기존 전자기기의 공간적 및 시각적 제약을 해소할 수 있다. 예를 들어, 투명표시장치는 건물이나 자동차의 창문(window)에 적용되어 배경을 보이거나 화상을 표시하는 스마트 창(smart window)으로 구현될 수 있다.
투명표시장치는 유기발광소자로 구현되는 경우 유기발광소자가 마련되어 광을 발광하는 발광부와 유기발광소자에 소정의 전압을 공급하기 위한 구동부를 포함한다. 발광부는 입사되는 광을 투과시킬 수 있는 물질만을 포함하므로, 발광부가 광을 발광하지 않는 경우, 사용자는 발광부를 통해 투명표시장치의 뒷 배경을 볼 수 있다. 구동부는 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함한다. 구동부는 불투명한 금속 물질을 포함하므로, 투명표시장치의 투과율을 높이기 위해서는 발광부의 면적을 넓히고 구동부의 면적을 줄여야 한다.
한편, 최근에는 모바일 등에 사용되는 소형 유기발광 표시장치가 높은 해상도를 가지므로, 화소의 크기가 점점 작아지고 있다. 화소의 커패시터의 크기를 줄이는데 한계가 있으므로, 화소의 크기가 작을수록 화소 면적 대비 커패시터 면적의 비율은 높아진다. 즉, 화소에서 구동부의 면적 비율이 높아지므로, 투명표시장치의 투과율이 낮아질 수 있다.
본 발명은 투과율을 높일 수 있는 투명표시장치와 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 투명표시장치는 애노드 전극, 유기발광층, 및 캐소드 전극을 포함하는 유기발광소자, 유기발광소자에 구동 전류를 공급하는 구동 트랜지스터, 및 유기발광소자에 구동 전류를 공급하기 위해 소정의 전압을 저장하는 커패시터를 구비한다. 커패시터의 일 측 전극과 타 측 전극은 적어도 하나의 절연막을 사이에 두고 서로 중첩되며, 투명 금속 물질로 이루어진다.
본 발명의 일 실시예에 따른 투명표시장치의 제조방법은 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하는 단계, 액티브층 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 커패시터의 일 측 전극 및 하부 게이트 전극을 투명 금속 물질로 형성하며, 액티브층과 중첩되도록 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 단계, 커패시터의 일 측 전극과 상부 게이트 전극 상에 층간 절연막을 형성하고, 층간 절연막 상에 구동 트랜지스터의 소스 및 드레인 전극들과 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계, 층간 절연막과 스위칭 트랜지스터의 제1 전극 또는 제2 전극 상에 커패시터의 타 측 전극을 투명 금속 물질로 형성하는 단계, 구동 트랜지스터, 스위칭 트랜지스터, 및 커패시터 상에 보호막을 형성하고, 보호막 상에 평탄화막을 형성하는 단계, 평탄화막 상에 애노드 전극, 뱅크, 유기발광층, 및 캐소드 전극을 차례로 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 투명표시장치의 제조방법은 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하는 단계, 액티브층 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 액티브층과 중첩되도록 게이트 전극을 형성하는 단계, 게이트 전극 상에 층간 절연막을 형성하고, 층간 절연막 상에 구동 트랜지스터의 소스 및 드레인 전극들과 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계, 층간 절연막과 스위칭 트랜지스터의 제1 전극 또는 제2 전극 상에 커패시터의 타 측 전극을 투명 금속 물질로 형성하는 단계, 구동 트랜지스터의 소스 및 드레인 전극들, 스위칭 트랜지스터의 제1 및 제2 전극들, 및 커패시터의 타 측 전극 상에 보호막을 형성하고, 층간 절연막과 보호막을 관통하여 구동 트랜지스터의 게이트 전극을 노출시키는 콘택홀을 형성하는 단계, 콘택홀을 통해 구동 트랜지스터의 게이트 전극과 접속되는 커패시터의 일 측 전극을 보호막 상에 투명 금속 물질로 형성하는 단계, 보호막과 커패시터의 일 측 전극 상에 평탄화막을 형성하는 단계, 및 평탄화막 상에 애노드 전극, 뱅크, 유기발광층, 및 캐소드 전극을 차례로 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 투명표시장치의 제조방법은 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하는 단계, 스위칭 트랜지스터의 액티브층 상에 커패시터의 타 측 전극을 투명 금속 물질로 형성하는 단계, 액티브층과 커패시터의 타 측 전극 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 커패시터의 일 측 전극 및 하부 게이트 전극을 투명 금속 물질로 형성하며, 액티브층과 중첩되도록 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 단계, 커패시터의 일 측 전극과 상부 게이트 전극 상에 층간 절연막을 형성하고, 층간 절연막 상에 구동 트랜지스터의 소스 및 드레인 전극들과 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계, 구동 트랜지스터와 스위칭 트랜지스터 상에 보호막을 형성하고, 보호막 상에 평탄화막을 형성하는 단계, 및 평탄화막 상에 애노드 전극, 뱅크, 유기발광층, 및 캐소드 전극을 차례로 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 투명표시장치의 제조방법은 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하고, 액티브층 상에 게이트 절연막을 형성하며, 게이트 절연막 상에 상기 액티브층과 중첩되도록 게이트 전극을 형성하고, 게이트 전극 상에 층간 절연막을 형성하며, 층간 절연막 상에 구동 트랜지스터의 소스 및 드레인 전극들과 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계, 구동 트랜지스터와 스위칭 트랜지스터 상에 보호막을 형성하고, 보호막 상에 평탄화막을 형성하는 단계, 평탄화막 상에 보호막과 평탄화막을 관통하는 콘택홀을 통해 구동 트랜지스터의 드레인 전극과 접속되는 애노드 전극과, 층간 절연막, 보호막, 및 평탄화막을 관통하는 콘택홀을 통해 구동 트랜지스터의 게이트 전극과 접속되는 커패시터의 일 측 전극을 형성하는 단계, 커패시터의 일 측 전극과 애노드 전극을 구획하기 위해 뱅크를 형성하는 단계, 애노드 전극과 뱅크 상에 유기발광층을 형성하고, 커패시터의 일 측 전극 상에 유전막을 형성하는 단계, 및 유기발광층 상에 캐소드 전극을 형성하고, 보호막, 평탄화막, 및 뱅크를 관통하여 스위칭 트랜지스터의 제1 전극 또는 제2 전극에 접속되는 커패시터의 타 측 전극을 유전막 상에 형성하는 단계를 포함한다.
본 발명의 실시예는 커패시터의 일 측 전극과 타 측 전극을 적어도 하나의 절연막을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터의 일 측 전극과 타 측 전극을 발광부와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부의 면적을 줄일 수 있으므로, 투과부의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
또한, 본 발명의 실시 예는 유기발광소자의 애노드 전극과 캐소드 전극을 광을 투과시킬 수 있는 금속물질로 형성한다. 그 결과, 본 발명의 실시예는 발광부에서 발광된 광을 제1 기판과 제2 기판으로 출력할 수 있다. 즉, 본 발명의 실시예는 사용자가 전면(前面)과 배면(背面) 모두에서 화상을 시청할 수 있는 양면 표시장치로 구현될 수 있다.
또한, 본 발명의 실시예는 유기발광소자의 애노드 전극과 캐소드 전극을 광을 투과시킬 수 있는 금속물질로 형성한다. 그 결과, 본 발명의 실시예는 발광부가 입사되는 광을 그대로 투과시키는 투과부로서 역할을 하도록 할 수 있다.
또한, 본 발명의 실시 예는 블랙 뱅크로 인해 외부 광 반사로 인해 화상의 시인성이 저하되는 것을 방지할 수 있다.
또한, 본 발명의 실시예는 커패시터의 일 측 전극, 하부 게이트 전극, 및 상부 게이트 전극을 하프톤 마스크 공정을 이용하여 형성하므로, 마스크 공정의 추가 없이 커패시터의 일 측 전극을 투명하게 형성할 수 있다. 따라서, 본 발명의 실시예는 제조 비용의 상승을 최소화하여 커패시터의 일 측 전극과 타 측 전극을 투명하게 형성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 투명표시장치를 보여주는 사시도이다.
도 2는 도 1의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 도 2의 표시영역에서 게이트 라인 방향으로 인접한 화소들을 보여주는 일 예시도면이다.
도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 5는 도 3의 화소의 또 다른 예를 보여주는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 커패시터, 및 유기발광소자를 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다.
도 8a 내지 도 8j는 본 발명의 일 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 커패시터, 및 유기발광소자를 보여주는 단면도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다.
도 11a 내지 도 11d는 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 커패시터, 및 유기발광소자를 보여주는 단면도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다.
도 14a 내지 도 14f는 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 및 커패시터를 보여주는 단면도이다.
도 16은 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다.
도 17a 내지 도 17f는 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 투명표시장치를 보여주는 사시도이다. 도 2는 도 1의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다. 도 3은 도 2의 표시영역에서 게이트 라인 방향으로 인접한 화소들을 보여주는 일 예시도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시 예에 따른 투명표시장치(100)는 표시패널(110), 게이트 구동부(120), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(130), 연성필름(140), 회로보드(150), 및 타이밍 제어부(160)를 포함한다.
표시패널(110)은 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)과 제2 기판(112)은 플라스틱 또는 유리(glass)일 수 있다.
제1 기판(111)은 도 2와 같이 화소들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소들이 형성될 수 있다. 화소들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련될 수 있다. 비표시영역(NDA)에는 게이트 구동부(120)와 패드들이 형성될 수 있다.
도 3에는 게이트 라인 방향으로 인접한 화소들(SP1, SP2)이 도시되어 있다. 도 3에 도시된 화소들(SP1, SP2) 각각은 도 3과 같이 박막 트랜지스터들과 게이트 라인이 형성된 구동부(DA)와 유기발광소자를 포함하여 광을 발광하는 발광부(EA)를 포함할 수 있다.
구동부(DA)는 박막 트랜지스터들을 이용하여 게이트 라인으로부터 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 발광부(EA)의 유기발광소자의 애노드 전극에 소정의 전압을 공급한다. 발광부(EA)의 유기발광소자는 애노드 전극에 공급된 전압과 캐소드 전극에 공급된 전압에 의해 소정의 밝기로 발광한다. 발광부(EA)는 적색 발광부, 녹색 발광부, 및 청색 발광부 중 어느 하나로 이루어질 수 있다.
발광부(EA)는 뱅크(BANK)에 의해 구획된다. 뱅크는 블랙 뱅크와 투명 뱅크를 포함할 수 있다. 구동부(DA)의 박막 트랜지스터들과 게이트 라인들은 금속 물질로 형성되므로, 외부 광이 구동부(DA)에 입사되는 경우 금속 물질에 의해 외부 광이 반사되므로, 화상의 시인성이 저하될 수 있다. 외부 광으로 인한 화상의 시인성 저하를 방지하기 위해, 블랙 뱅크는 구동부(DA)를 가리도록 구동부(DA)에 대응되게 배치될 수 있다. 투명 뱅크는 인접한 화소들의 발광부(EA)들 사이에 배치될 수 있다.
투과부(TA)는 입사되는 광을 투과시키는 영역으로, 구동부(DA)를 제외한 영역일 수 있다. 즉, 투과부(TA)는 발광부(EA)와 투명 뱅크가 형성된 영역을 포함할 수 있다. 투명표시장치의 투과율은 투과부(TA)의 면적에 의존한다. 하지만, 투과부(TA)의 면적은 구동부(DA)의 면적과 트레이드 오프(trade-off) 관계에 있으므로, 투과부(TA)의 면적을 늘리기 위해서는 구동부(DA)의 면적을 줄여야 한다.
본 발명의 실시예는 커패시터를 투명한 물질로 형성함으로써 발광부(EA)와 중첩되게 배치할 수 있다. 즉, 본 발명의 실시예는 커패시터를 구동부(DA)에 배치하지 않기 때문에, 커패시터를 구동부(DA)에 배치할 때보다 구동부(DA)의 면적을 줄일 수 있다. 본 발명의 실시예에 따른 커패시터에 대한 자세한 설명은 도 6, 도 9, 도 12, 및 도 15를 결부하여 후술한다. 또한, 본 발명의 실시예에 따른 화소에 대한 자세한 설명은 도 4 및 도 5를 결부하여 후술한다.
게이트 구동부(120)는 타이밍 제어부(160)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(120)는 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(NDA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부(120)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(NDA)에 부착될 수도 있다.
소스 드라이브 IC(130)는 타이밍 제어부(160)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(130)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(130)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(140)에 실장될 수 있다.
표시패널(110)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(140)에는 패드들과 소스 드라이브 IC(130)를 연결하는 배선들, 패드들과 회로보드(150)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(140)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(140)의 배선들이 연결될 수 있다.
회로보드(150)는 연성필름(140)들에 부착될 수 있다. 회로보드(150)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(150)에는 타이밍 제어부(160)가 실장될 수 있다. 회로보드(150)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(160)는 회로보드(150)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(60)는 타이밍 신호에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(130)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(160)는 게이트 제어신호를 게이트 구동부(120)에 공급하고, 소스 제어신호를 소스 드라이브 IC(130)들에 공급한다.
도 4는 도 3의 화소의 일 예를 보여주는 회로도이다. 도 4에서는 설명의 편의를 위해 제j(j는 2 이상의 정수) 데이터라인(Dj), 제q(q는 q는 2 이상의 정수) 기준전압 라인(Rq), 제k(k는 2 이상의 정수) 게이트라인(Gk), 제k 초기화라인(SEk)에 접속된 화소(P)만을 도시하였다.
도 4를 참조하면, 화소(P)는 유기발광소자(OLED), 구동 트랜지스터(DT), 복수의 스위칭 트랜지스터들(ST1, ST2), 및 커패시터(Cst)를 포함할 수 있다. 스위칭 트랜지스터들은 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)을 포함할 수 있다.
유기발광소자(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광소자(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광소자(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광소자(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광소자(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 제2 전원전압라인(VDDL)에 접속될 수 있다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 스위칭 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 게이트라인(Gk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 제j 데이터라인(Dj)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 제q 기준전압 라인(Rq)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 제1 전극은 제q 기준전압 라인(Rq)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트전압과 소스전압 간의 차전압을 저장한다.
커패시터(Cst)의 일 측 전극은 구동 트랜지스터(DT)의 게이트 전극, 및 제1 스위칭 트랜지스터(ST1)의 제1 전극에 접속되고, 타 측 전극은 구동 트랜지스터(DT)의 소스 전극, 제2 스위칭 트랜지스터(ST2)의 제2 전극, 및 유기발광소자(OLED)의 애노드 전극에 접속될 수 있다. 커패시터(Cst)의 일 측 전극과 타 측 전극은 투명한 금속 물질로 형성될 수 있다. 이에 대한 자세한 설명은 도 6, 도 9, 도 12, 및 도 15를 결부하여 후술한다.
도 4에서는 구동 트랜지스터(DT)와 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
도 5는 도 3의 화소의 또 다른 예를 보여주는 회로도이다. 도 5에서는 설명의 편의를 위해 제j(j는 2 이상의 정수) 데이터라인(Dj), 제k(k는 2 이상의 정수) 게이트라인(Gk), 제k 초기화라인(SEk), 및 제k 발광라인(EMk)에 접속된 화소(P)만을 도시하였다.
도 5를 참조하면, 화소(P)는 유기발광소자(OLED), 구동 트랜지스터(DT), 복수의 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5), 및 커패시터(Cst)를 포함할 수 있다. 스위칭 트랜지스터들은 제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5)을 포함할 수 있다.
유기발광소자(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광소자(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광소자(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광소자(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광소자(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 커패시터(Cst)의 일 측 전극과 제2 스위칭 트랜지스터(ST2)의 제2 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 제2 전원전압라인(VDDL)에 접속될 수 있다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 스위칭 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 커패시터(Cst)의 타 측 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 게이트라인(Gk)에 접속되고, 제1 전극은 제j 데이터라인(Dj)에 접속되며, 제2 전극은 커패시터(Cst)의 타 측 전극에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극을 연결시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제3 스위칭 트랜지스터(ST3)는 제k 발광라인(EMk)의 제k 발광신호에 의해 턴-온되어 커패시터(Cst)의 타 측 전극을 기준전압으로 초기화한다. 제3 스위칭 트랜지스터(ST3)의 게이트 전극은 제k 발광라인(EMk)에 접속되고, 제1 전극은 커패시터(Cst)의 타 측 전극에 접속되며, 제2 전극은 기준전압이 공급되는 기준전압 라인(RL)에 접속된다.
제4 스위칭 트랜지스터(ST4)는 제k 발광라인(EMk)의 제k 발광신호에 의해 턴-온되어 구동 트랜지스터(DT)의 드레인 전극과 유기발광소자(OLED)의 애노드 전극을 연결시킨다. 제4 스위칭 트랜지스터(ST4)의 게이트 전극은 제k 발광라인(EMk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되며, 제2 전극은 유기발광소자(OLED)의 애노드 전극에 접속된다.
제5 스위칭 트랜지스터(ST5)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 유기발광소자(OLED)의 애노드 전극을 기준전압으로 초기화한다. 제5 스위칭 트랜지스터(ST5)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 제1 전극은 유기발광소자(OLED)의 애노드 전극에 접속되며, 제2 전극은 기준전압 라인(RL)에 접속된다.
제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 제1 스위칭 트랜지스터(ST1)의 제2 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압과 제1 스위칭 트랜지스터(ST1)의 제2 전극의 전압 간의 차전압을 저장한다.
커패시터(Cst)의 일 측 전극은 구동 트랜지스터(DT)의 게이트 전극, 및 제2 스위칭 트랜지스터(ST2)의 제2 전극에 접속되고, 타 측 전극은 제1 스위칭 트랜지스터(ST1)의 제2 전극, 및 제3 스위칭 트랜지스터(ST3)의 제1 전극에 접속될 수 있다. 커패시터(Cst)의 일 측 전극과 타 측 전극은 투명한 금속 물질로 형성될 수 있다. 이에 대한 자세한 설명은 도 6, 도 9, 도 12, 및 도 15를 결부하여 후술한다.
도 5에서는 구동 트랜지스터(DT)와 제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5)이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5)은 N 타입 MOSFET으로 형성될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 커패시터, 및 유기발광소자를 보여주는 단면도이다. 도 6은 도 3의 I-I'의 일 예를 보여주는 단면도이다.
도 6을 참조하면, 제2 기판(112)과 마주보는 제1 기판(111)의 일면 상에는 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(210)들을 보호하기 위해 제1 기판(111) 상에는 버퍼막(210)이 형성될 수 있다. 버퍼막(210)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(210) 상에는 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250)가 형성된다. 도 6에 도시된 스위칭 트랜지스터는 도 4의 제2 스위칭 트랜지스터(ST2)이거나 도 5의 제1 스위칭 트랜지스터(ST1) 또는 제3 스위칭 트랜지스터(ST3)일 수 있다.
구동 트랜지스터(220)는 액티브층(221), 게이트전극(222), 제1 전극(223) 및 제2 전극(224)을 포함한다. 도 4에서는 구동 트랜지스터(220)가 게이트전극(222)이 액티브층(221)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 구동 트랜지스터(220)는 게이트전극(222)이 액티브층(221)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트전극(222)이 액티브층(221)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
버퍼막(210) 상에는 액티브층(221)이 형성된다. 액티브층(221)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 제1 기판(110) 상에는 액티브층(221)으로 입사되는 외부광을 차단하기 위한 차광층이 형성될 수 있다.
액티브층(221) 상에는 게이트 절연막(230)이 형성될 수 있다. 게이트 절연막(230)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(230) 상에는 게이트 전극(222)이 형성될 수 있다. 게이트 전극(222)은 투명 금속 물질로 이루어진 하부 게이트 전극(222a)과 불투명 금속 물질로 이루어진 상부 게이트 전극(222b)을 포함할 수 있다. 하부 게이트 전극(222a)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. 상부 게이트 전극(222b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(222) 상에는 층간 절연막(260)이 형성될 수 있다. 층간 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(260) 상에는 제1 전극(223)과 제2 전극(224)이 형성될 수 있다. 제1 전극(223)과 제2 전극(224) 각각은 게이트 절연막(230)과 층간 절연막(260)을 관통하는 콘택홀(CT1)을 통해 액티브층(221)에 접속될 수 있다. 도 6에서는 커패시터(250)의 일 측 전극(251)이 구동 트랜지스터(220)의 하부 게이트 전극(222a)으로부터 연장된 것을 도시하기 위해, 제1 전극(223)이 콘택홀(CT1)을 통해 액티브층(221)에 접속된 것을 생략하였다. 제1 전극(223)과 제2 전극(224) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
스위칭 트랜지스터(230)는 액티브층(231), 게이트전극(232), 제1 전극(233) 및 제2 전극(234)을 포함한다. 스위칭 트랜지스터(230)의 액티브층(231), 게이트전극(232), 제1 전극(233) 및 제2 전극(234)은 구동 트랜지스터(220)의 액티브층(221), 게이트전극(222), 제1 전극(223) 및 제2 전극(224)와 실질적으로 동일하다. 따라서, 스위칭 트랜지스터(230)의 액티브층(231), 게이트전극(232), 제1 전극(233) 및 제2 전극(234)에 대한 자세한 설명은 생략한다.
커패시터(250)는 일 측 전극(251)과 타 측 전극(252)을 포함한다. 일 측 전극(251)과 타 측 전극(252)은 적어도 하나의 절연막을 사이에 두고 서로 중첩될 수 있다. 예를 들어, 일 측 전극(251)과 타 측 전극(252)은 도 6과 같이 층간 절연막(260)을 사이에 두고 서로 중첩될 수 있다.
일 측 전극(251)은 게이트 절연막(240) 상에서 구동 트랜지스터(220)의 하부 게이트 전극(222a)으로부터 연장되어 형성된다. 일 측 전극(251)은 구동 트랜지스터(220)의 하부 게이트 전극(222a)과 동일한 물질로 형성될 수 있다. 즉, 일 측 전극(251)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
타 측 전극(252)은 층간 절연막(260) 상에서 스위칭 트랜지스터(230)의 제2 전극(234)의 상면과 접속될 수 있다. 도 6에서는 설명의 편의를 위해 타 측 전극(252)이 스위칭 트랜지스터(230)의 제2 전극(234)의 상면과 접속된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 타 측 전극(252)은 스위칭 트랜지스터(230)의 제1 전극(233)의 상면과 접속될 수 있다. 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
일 측 전극(251)과 타 측 전극(252)은 투명 금속 물질로 형성되므로, 발광부(EA)와 중첩되게 배치될 수 있다. 발광부(EA)는 도 6과 같이 애노드 전극(291), 유기발광층(292), 및 캐소드 전극(293)이 순차적으로 적층되어 유기발광소자(290)를 형성하는 영역으로, 유기발광소자(290)가 소정의 광을 발광하는 영역이다.
즉, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 층간 절연막(260)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250) 상에는 보호막(270)이 형성될 수 있다. 보호막(270)은 절연막에 해당한다. 보호막(270)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
보호막(270) 상에는 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250)로 인한 단차를 평탄하게 하기 위한 평탄화막(280)이 형성될 수 있다. 평탄화막(280)은 절연막에 해당한다. 평탄화막(280)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(280) 상에는 유기발광소자(290)와 뱅크(300)가 형성된다. 유기발광소자(290)는 애노드 전극(291), 유기발광층(292), 및 애노드 전극(291)을 포함한다. 애노드 전극(291), 유기발광층(292), 및 캐소드 전극(293)이 순차적으로 적층된 영역은 발광부(EA)로 정의될 수 있다.
애노드 전극(291)은 평탄화막(260) 상에 형성될 수 있다. 애노드 전극(291)은 평탄화막(260)을 관통하는 콘택홀(CT2)을 통해 구동 트랜지스터(220)의 제2 전극(224)에 접속된다. 애노드 전극(291)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
뱅크(300)는 발광부(EA)를 구획한다. 뱅크(300)는 평탄화막(260) 상에서 애노드 전극(291)의 가장자리를 덮도록 형성될 수 있다.
뱅크(300)는 블랙 뱅크(301)과 투명 뱅크(302)를 포함할 수 있다. 블랙 뱅크(301)는 외부 광 반사로 인한 화상 시인성 저하를 방지하기 위해, 구동부(DA)를 가리도록 구동부(DA)에 대응되게 배치될 수 있다. 즉, 블랙 뱅크(301)는 도 6과 같이 구동부(DA)의 구동 트랜지스터(220)과 스위칭 트랜지스터(230)를 덮도록 배치될 수 있다. 블랙 뱅크(301)는 광을 흡수할 수 있는 물질을 포함할 수 있다. 예를 들어, 블랙 뱅크(301)는 소정의 색을 갖는 유기막, 블랙 유기막일 수 있다.
투명 뱅크(302)는 블랙 뱅크(301)를 덮도록 형성된다. 또한, 투명 뱅크(302)는 발광부(EA)들 사이에 형성될 수 있다. 투명 뱅크(302)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
애노드 전극(291)과 뱅크(300) 상에는 유기발광층(292)이 형성된다. 유기발광층(292)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 애노드 전극(291)과 캐소드 전극(293)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
유기발광층(292)은 백색 광을 발광하는 백색 발광층으로 이루어질 수 있다. 이 경우, 유기발광층(292)은 도 6과 같이 애노드 전극(291)과 뱅크(300)를 덮도록 형성될 수 있으며, 제2 기판(112) 상에는 컬러필터가 형성될 수 있다.
또는, 유기발광층(292)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 또는 청색 광을 발광하는 청색 발광층일 수 있다. 이 경우, 유기발광층(292)은 발광부(EA)에 대응되는 영역에 형성될 수 있으며, 제2 기판(112) 상에는 컬러필터(320)가 형성되지 않을 수 있다.
캐소드 전극(293)은 유기발광층(292) 상에 형성된다. 유기발광표시장치가 상부 발광(top emission) 구조로 형성되는 경우, 캐소드 전극(293)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(293) 상에는 캡핑층(capping layer)이 형성될 수 있다.
유기발광소자(290) 상에는 봉지막(310)이 형성된다. 봉지막(310)은 유기발광층(292)과 캐소드 전극(293)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 봉지막(290)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
예를 들어, 봉지막(290)은 제1 무기막, 유기막, 및 제2 무기막을 포함할 수 있다. 이 경우, 제1 무기막은 캐소드 전극(293)을 덮도록 캐소드 전극(293) 상에 형성된다. 유기막은 제1 무기막을 덮도록 제1 무기막 상에 형성된다. 유기막은 이물들(particles)이 제1 무기막을 뚫고 유기발광층(292)과 캐소드 전극(293)에 투입되는 것을 방지하기 위해 충분한 두께로 형성되는 것이 바람직하다. 제2 무기막은 유기막을 덮도록 유기막 상에 형성된다. 제1 및 제2 무기막들 각각은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물 또는 티타늄 산화물로 형성될 수 있다. 유기막은 유기발광층(292)에서 발광된 광(L)을 투과시키기 위해 투명하게 형성될 수 있다. 유기막은 유기발광층(292)에서 발광된 광(L)을 99% 이상 투과시킬 수 있는 유기물질로 형성되는 것이 바람직하다.
유기발광소자(290)가 백색광을 발광하는 경우, 제1 기판(111)과 마주보는 제2 기판(112) 상에는 컬러필터들과 블랙 매트릭스가 형성될 수 있다. 유기발광소자(290)가 적색 광, 녹색 광, 및 청색 광 중 어느 하나를 발광하는 경우, 제2 기판(112)에서 컬러필터들과 블랙 매트릭스는 생략될 수 있다.
제1 기판(111)과 제2 기판(112)은 접착층(320)을 이용하여 합착될 수 있다. 접착층(320)은 투명 접착 레진 또는 투명 접착 필름일 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 층간 절연막(260)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
또한, 본 발명의 실시 예는 유기발광소자(290)의 애노드 전극(291)과 캐소드 전극(292)을 광을 투과시킬 수 있는 금속물질로 형성한다. 그 결과, 본 발명의 실시예는 발광부(EA)에서 발광된 광을 제1 기판(111)과 제2 기판(112)으로 출력할 수 있다. 즉, 본 발명의 실시예는 사용자가 전면(前面)과 배면(背面) 모두에서 화상을 시청할 수 있는 양면 표시장치로 구현될 수 있다.
또한, 본 발명의 실시예는 유기발광소자(290)의 애노드 전극(291)과 캐소드 전극(292)을 광을 투과시킬 수 있는 금속물질로 형성한다. 그 결과, 본 발명의 실시예는 발광부(EA)가 입사되는 광을 그대로 투과시키는 투과부(TA)로서 역할을 하도록 할 수 있다.
나아가, 본 발명의 실시 예는 블랙 뱅크(302)로 인해 외부 광 반사로 인해 화상의 시인성이 저하되는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다. 도 8a 내지 도 8j는 본 발명의 일 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다. 도 8a 내지 도 8j에 도시된 단면도들은 전술한 도 6에 도시된 투명표시장치의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다.
이하에서는 도 7 및 도 8a 내지 도 8j를 결부하여 본 발명의 일 실시예에 따른 투명표시장치의 제조방법을 상세히 설명한다.
첫 번째로, 도 8a와 같이 기판(100)을 통해 침투하는 수분으로부터 제1 기판(111) 상에 버퍼막(210)을 형성한다. 버퍼막(210)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(220)와 유기발광소자(290)를 보호하기 위한 것으로, 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(210)은 CVD법(Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
버퍼막(210) 상에 구동 트랜지스터와 스위칭 트랜지스터의 액티브층들(221, 231)을 형성한다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 버퍼막(210) 상의 전면에 액티브 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 액티브 금속층을 패터닝하여 액티브층들(221, 231)을 형성한다. 액티브층들(221, 231)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
그리고 나서, 액티브층들(221, 231) 상에 게이트 절연막(240)이 형성될 수 있다. 게이트 절연막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. (도 7의 S101)
두 번째로, 액티브층들(221, 231) 상에 게이트 절연막(240)을 형성하고, 도 8b 내지 도 8d와 같이 하프톤 마스크 공정을 이용하여 게이트 절연막(240) 상에 커패시터(250)의 일 측 전극(251), 하부 게이트 전극(222b, 232b), 및 상부 게이트 전극(222a, 232a)을 형성한다.
게이트 절연막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(240)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 도 8b와 같이 스퍼터링법 또는 MOCVD법 등을 이용하여 게이트 절연막(240) 상의 전면(全面)에 제1 금속층(ML1)을 형성하고, 제1 금속층(ML1) 상의 전면(全面)에 제2 금속층(ML2)을 형성한다. 도 8b와 같이 제2 금속층(ML2) 상에서 일 측 전극(251)이 형성될 영역에 제1 두께의 포토 레지스트 패턴(PR)을 형성하고, 상부 게이트 전극(222a, 232a)이 형성될 영역에 제1 두께보다 두꺼운 제2 두께의 포토 레지스트 패턴(PR)을 형성한다.
그리고 나서, 도 8c와 같이 식각 공정을 수행하여 제1 및 제2 금속층들(ML1, ML2)을 패터닝한다. 그리고 나서, 제1 두께의 포토 레지스트 패턴(PR)을 제거하는 애싱(ashing) 공정을 수행하면 도 8c와 같이 상부 게이트 전극(222a, 232a)이 형성될 영역에만 포토 레지스트 패턴(PR)이 남게 된다.
그리고 나서, 도 8d와 같이 식각 공정을 수행하여 제2 금속층을 제거하여 커패시터(250)의 일 측 전극(251)과 하부 게이트 전극(222b, 232b)을 형성하고, 포토 레지스트 패턴(PR)을 제거하는 애싱(ashing) 공정을 수행하면 도 8d와 같이 상부 게이트 전극(222a, 232a)을 형성할 수 있다.
커패시터(250)의 일 측 전극(251)과 하부 게이트 전극(222a)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. 상부 게이트 전극(222b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 7의 S102)
세 번째로, 도 8e와 같이 커패시터(250)의 일 측 전극(251)과 게이트 전극(222) 상에 층간 절연막(260)을 형성하고, 층간 절연막(260) 상에 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다.
구체적으로, 층간 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(260)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 게이트 절연막(240)과 층간 절연막(260)을 관통하여 액티브층(221)을 노출시키는 콘택홀(CT1)들을 형성한다.
그리고 나서, 층간 절연막(260) 상에 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(260) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제3 금속층을 패터닝하여 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 제1 및 제2 전극들(223, 224, 233, 234) 각각은 게이트 절연막(230)과 층간 절연막(260)을 관통하는 콘택홀(CT1)을 통해 액티브층(221, 231)에 접속될 수 있다.
제1 및 제2 전극들(223, 224, 233, 234)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 7의 S103)
네 번째로, 도 8f와 같이 스위칭 트랜지스터(230)의 제1 전극(233) 또는 제2 전극(234)의 상면과 층간 절연막(260) 상에 커패시터(250)의 타 측 전극(252)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(260)과 제1 및 제2 전극들(223, 224, 233, 234) 상의 전면에 제4 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제4 금속층을 패터닝하여 커패시터(250)의 타 측 전극(252)을 형성한다.
커패시터(250)의 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. (도 7의 S104)
다섯 번째로, 도 8g와 같이 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250) 상에 보호막(270)을 형성한다. 보호막(270)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 보호막(270)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 도 8g와 같이 보호막(270) 상에 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250)로 인한 단차를 평탄화하기 위한 평탄화막(280)을 형성한다. 평탄화막(280)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 평탄화막(280)은 CVD법을 이용하여 형성될 수 있다. (도 7의 S105)
여섯 번째로, 도 8h와 같이 애노드 전극(291), 뱅크(300), 유기발광층(292), 캐소드 전극(293)을 차례로 형성한다.
구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 평탄화막(280) 상의 전면에 제4 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제4 금속층을 패터닝하여 애노드 전극(291)을 형성한다. 애노드 전극(291)은 보호막(270)과 평탄화막(280)을 관통하는 콘택홀(CT2)을 통해 구동 트랜지스터(220)의 드레인 전극(224)에 접속될 수 있다. 애노드 전극(281)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
그리고 나서, 발광부(EA)를 구획하기 위해 평탄화막(270) 상에서 애노드 전극(291)의 가장자리를 덮도록 뱅크(300)를 형성한다. 뱅크(300)는 블랙 뱅크(301)와 투명 뱅크(302)를 포함할 수 있다. 블랙 뱅크(301)는 광을 흡수할 수 있는 물질을 포함할 수 있다. 예를 들어, 블랙 뱅크(301)는 소정의 색을 갖는 유기막, 블랙 유기막일 수 있다. 투명 뱅크(302)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
그리고 나서, 애노드 전극(291)과 뱅크(300) 상에 유기발광층(292)을 형성한다. 유기발광층(292)은 증착 공정 또는 용액 공정으로 형성될 수 있다. 유기발광층(292)이 증착 공정으로 형성되는 경우, 증발법(Evaporation)을 이용하여 형성될 수 있다.
그리고 나서, 유기발광층(292) 상에 캐소드 전극(293)을 형성한다. 캐소드 전극(293)은 스퍼터링법 또는 MOCVD법 등을 이용하여 형성될 수 있다. 캐소드 전극(293)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드전극(283) 상에는 캡핑층(capping layer)이 형성될 수 있다. (도 7의 S106)
일곱 번째로, 도 8i와 같이 캐소드 전극(293) 상에 봉지막(290)을 형성한다. 봉지막(290)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 적어도 하나의 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물 또는 티타늄 산화물로 형성될 수 있다. 유기막은 유기발광층(292)에서 발광된 광을 통과시키기 위해 투명한 유기물질로 형성될 수 있다. (도 7의 S107)
여덟 번째로, 도 8j와 같이 접착층(320)을 이용하여 제1 기판(111)과 제2 기판(112)을 합착한다. 접착층(330)은 투명한 접착 레진이거나 투명한 접착 필름일 수 있다. (도 7의 S108)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 층간 절연막(260)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
또한, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251), 하부 게이트 전극(222a), 및 상부 게이트 전극(222b)을 하프톤 마스크 공정을 이용하여 형성하므로, 마스크 공정의 추가 없이 커패시터(250)의 일 측 전극(251)을 투명하게 형성할 수 있다. 따라서, 본 발명의 실시예는 제조 비용의 상승을 최소화하여 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 투명하게 형성할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 커패시터, 및 유기발광소자를 보여주는 단면도이다. 도 9는 도 3의 I-I'의 또 다른 예를 보여주는 단면도이다.
도 9에 도시된 제1 기판(111), 제2 기판(112), 버퍼막(210), 게이트 절연막(240), 층간 절연막(260), 보호막(270), 평탄화막(280), 유기발광소자(290), 뱅크(300), 봉지막(310), 및 접착층(320)은 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 또한, 구동 트랜지스터(220)와 스위칭 트랜지스터(230)는 게이트 전극(222, 232)이 단일층으로 형성된 것을 제외하고는 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 제1 기판(111), 제2 기판(112), 버퍼막(210), 구동 트랜지스터(220), 스위칭 트랜지스터(230), 게이트 절연막(240), 층간 절연막(260), 보호막(270), 평탄화막(280), 유기발광소자(290), 뱅크(300), 봉지막(310), 및 접착층(320)에 대한 자세한 설명은 생략한다.
도 9를 참조하면, 구동 트랜지스터(220)와 스위칭 트랜지스터(230)의 게이트 전극들(222, 232)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
커패시터(250)는 일 측 전극(251)과 타 측 전극(252)을 포함한다. 일 측 전극(251)과 타 측 전극(252)은 적어도 하나의 절연막을 사이에 두고 서로 중첩될 수 있다. 예를 들어, 일 측 전극(251)과 타 측 전극(252)은 도 9와 같이 보호막(270)을 사이에 두고 서로 중첩될 수 있다.
일 측 전극(251)은 보호막(270) 상에 형성된다. 일 측 전극(251)은 층간 절연막(260)과 보호막(270)을 관통하여 구동 트랜지스터(220)의 게이트 전극(222)을 노출시키는 콘택홀(CT3)을 통해 게이트 전극(222)의 상면과 접속될 수 있다. 일 측 전극(251)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
타 측 전극(252)은 층간 절연막(260) 상에서 스위칭 트랜지스터(230)의 제2 전극(234)의 상면과 접속될 수 있다. 도 9에서는 설명의 편의를 위해 타 측 전극(252)이 스위칭 트랜지스터(230)의 제2 전극(234)의 상면과 접속된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 타 측 전극(252)은 스위칭 트랜지스터(230)의 제1 전극(233)의 상면과 접속될 수 있다. 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
일 측 전극(251)과 타 측 전극(252)은 투명 금속 물질로 형성되므로, 발광부(EA)와 중첩되게 배치될 수 있다. 발광부(EA)는 도 9와 같이 애노드 전극(291), 유기발광층(292), 및 캐소드 전극(293)이 순차적으로 적층되어 유기발광소자(290)를 형성하는 영역으로, 유기발광소자(290)가 소정의 광을 발광하는 영역이다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 보호막(270)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다. 도 11a 내지 도 11d는 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다. 도 11a 내지 도 11d에 도시된 단면도들은 전술한 도 9에 도시된 투명표시장치의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다.
이하에서는 도 10 및 도 11a 내지 도 11d를 결부하여 본 발명의 또 다른 실시예에 따른 투명표시장치의 제조방법을 상세히 설명한다.
첫 번째로, 도 11a와 같이 기판(100)을 통해 침투하는 수분으로부터 제1 기판(111) 상에 버퍼막(210)을 형성한다. 버퍼막(210)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(220)와 유기발광소자(290)를 보호하기 위한 것으로, 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(210)은 CVD법을 이용하여 형성될 수 있다.
버퍼막(210) 상에 구동 트랜지스터와 스위칭 트랜지스터의 액티브층들(221, 231)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 버퍼막(210) 상의 전면에 액티브 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 액티브 금속층을 패터닝하여 액티브층들(221, 231)을 형성한다. 액티브층들(221, 231)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
그리고 나서, 액티브층들(221, 231) 상에 게이트 절연막(240)이 형성될 수 있다. 게이트 절연막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
그리고 나서, 액티브층들(221, 231) 상에 게이트 절연막(240)을 형성한다. 게이트 절연막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(240)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 게이트 절연막(240) 상에 구동 트랜지스터와 스위칭 트랜지스터의 게이트 전극들(222, 232)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 게이트 절연막(240) 상의 전면에 제1 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제1 금속층을 패터닝하여 게이트 전극들(222, 232)을 형성한다. 게이트 전극(222)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 게이트 전극(222) 상에 층간 절연막(260)을 형성한다. 층간 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(260)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 게이트 절연막(240)과 층간 절연막(260)을 관통하여 액티브층(221)을 노출시키는 콘택홀(CT1)들을 형성한다.
그리고 나서, 층간 절연막(260) 상에 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(260) 상의 전면에 제2 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제2 금속층을 패터닝하여 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 제1 및 제2 전극들(223, 224, 233, 234) 각각은 게이트 절연막(230)과 층간 절연막(260)을 관통하는 콘택홀(CT1)을 통해 액티브층(221, 231)에 접속될 수 있다. 제1 및 제2 전극들(223, 224, 233, 234)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 10의 S201)
두 번째로, 도 11b와 같이 스위칭 트랜지스터(230)의 제1 전극(233) 또는 제2 전극(234)의 상면과 층간 절연막(260) 상에 커패시터(250)의 타 측 전극(252)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(260)과 제1 및 제2 전극들(223, 224, 233, 234) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제3 금속층을 패터닝하여 커패시터(250)의 타 측 전극(252)을 형성한다.
커패시터(250)의 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. (도 10의 S202)
세 번째로, 도 11c와 같이 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250) 상에 보호막(270)을 형성한다. 보호막(270)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 보호막(270)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 도 11c와 같이 층간 절연막(260)과 보호막(270)을 관통하여 구동 트랜지스터(220)의 게이트 전극(222)을 노출시키는 콘택홀(CT3)을 형성한다.
그리고 나서, 도 11c와 같이 보호막(270) 상에 커패시터(250)의 일 측 전극(251)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 보호막(250) 상의 전면에 제4 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제4 금속층을 패터닝하여 커패시터(250)의 일 측 전극(251)을 형성한다. 커패시터(250)의 일 측 전극(251)은 층간 절연막(260)과 보호막(270)을 관통하는 콘택홀(CT3)을 통해 구동 트랜지스터(220)의 게이트 전극(222)에 접속될 수 있다.
커패시터(250)의 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. (도 10의 S203)
네 번째로, 도 11d와 같이 보호막(270) 상에 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250)로 인한 단차를 평탄화하기 위한 평탄화막(280)을 형성한다. 평탄화막(280)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 평탄화막(280)은 CVD법을 이용하여 형성될 수 있다. (도 10의 S204)
도 10의 S205 내지 S207 단계들은 도 7의 S106 내지 S108 단계들과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 보호막(270)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 커패시터, 및 유기발광소자를 보여주는 단면도이다. 도 12는 도 3의 I-I'의 또 다른 예를 보여주는 단면도이다.
도 12에 도시된 제1 기판(111), 제2 기판(112), 버퍼막(210), 구동 트랜지스터(220), 스위칭 트랜지스터(230), 게이트 절연막(240), 층간 절연막(260), 보호막(270), 평탄화막(280), 유기발광소자(290), 뱅크(300), 봉지막(310), 및 접착층(320)은 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 커패시터(250)는 일 측 전극(251)과 타 측 전극(252)을 포함한다. 일 측 전극(251)과 타 측 전극(252)은 적어도 하나의 절연막을 사이에 두고 서로 중첩될 수 있다. 예를 들어, 일 측 전극(251)과 타 측 전극(252)은 도 9와 같이 게이트 절연막(240)을 사이에 두고 서로 중첩될 수 있다.
일 측 전극(251)은 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다.
타 측 전극(252)은 버퍼막(210) 상에서 스위칭 트랜지스터(230)의 액티브층(231)의 상면과 접속될 수 있다. 이로 인해, 스위칭 트랜지스터(230)의 제2 전극(234)은 도 12와 같이 제1 콘택홀(CT1)을 통해 타 측 전극(252)에 접속될 수 있다. 도 12에서는 설명의 편의를 위해 타 측 전극(252)이 스위칭 트랜지스터(230)의 제2 전극(234)에 접속된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 타 측 전극(252)은 스위칭 트랜지스터(230)의 제1 전극(233)과 접속될 수 있다. 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
일 측 전극(251)과 타 측 전극(252)은 투명 금속 물질로 형성되므로, 발광부(EA)와 중첩되게 배치될 수 있다. 발광부(EA)는 도 12와 같이 애노드 전극(291), 유기발광층(292), 및 캐소드 전극(293)이 순차적으로 적층되어 유기발광소자(290)를 형성하는 영역으로, 유기발광소자(290)가 소정의 광을 발광하는 영역이다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 게이트 절연막(240)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
한편, 도 6, 도 9, 및 도 12에서는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)이 어느 하나의 절연막, 즉 게이트 절연막(240), 층간 절연막(260), 또는 보호막(270)을 사이에 두고 서로 중첩되는 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)은 복수의 절연막들을 사이에 두고 서로 중첩될 수 있다. 예를 들어, 커패시터(250)의 일 측 전극(251)이 버퍼막(210) 상에 배치되는 경우, 타 측 전극(252)은 층간 절연막(260) 상에 배치되거나 보호막(260) 상에 배치될 수 있다. 또한, 커패시터(250)의 일 측 전극(251)이 게이트 절연막(240) 상에 배치되는 경우, 타 측 전극(252)은 보호막(250) 상에 배치될 수 있다. 또한, 커패시터(250)의 일 측 전극(251)이 층간 절연막(240) 상에 배치되는 경우, 타 측 전극(252)은 버퍼막(210) 상에 배치될 수 있다. 또한, 커패시터(250)의 일 측 전극(251)이 보호막(250) 상에 배치되는 경우, 타 측 전극(252)은 버퍼막(210) 또는 게이트 절연막(240) 상에 배치될 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다. 도 14a 내지 도 14f는 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다. 도 14a 내지 도 14f에 도시된 단면도들은 전술한 도 12에 도시된 투명표시장치의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다.
이하에서는 도 13 및 도 14a 내지 도 14f를 결부하여 본 발명의 또 다른 실시예에 따른 투명표시장치의 제조방법을 상세히 설명한다.
첫 번째로, 제1 기판(111) 상에 버퍼막(210)을 형성하고, 버퍼막(210) 상에 구동 트랜지스터와 스위칭 트랜지스터의 액티브층들(221, 231)을 형성한다. 도 13의 S301 단계는 도 7의 S101 단계와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다. (도 13의 S301)
두 번째로, 도 14a와 같이 버퍼막(210)과 스위칭 트랜지스터(230)의 액티브층(231) 상에 커패시터(250)의 타 측 전극(252)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 버퍼막(210)과 스위칭 트랜지스터(230)의 액티브층(231) 상의 전면에 제1 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제1 금속층을 패터닝하여 커패시터(250)의 타 측 전극(252)을 형성한다.
커패시터(250)의 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. (도 13의 S302)
세 번째로, 액티브층들(221, 231)과 커패시터(250)의 타 측 전극(252) 상에 게이트 절연막(240)을 형성하고, 도 14b 내지 도 14d와 같이 하프톤 마스크 공정을 이용하여 게이트 절연막(240) 상에 커패시터(250)의 일 측 전극(251), 하부 게이트 전극(222b, 232b), 및 상부 게이트 전극(222a, 232a)을 형성한다.
게이트 절연막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(240)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 도 14b와 같이 스퍼터링법 또는 MOCVD법 등을 이용하여 게이트 절연막(240) 상의 전면(全面)에 제2 금속층(ML2)을 형성하고, 제2 금속층(ML2) 상의 전면(全面)에 제3 금속층(ML3)을 형성한다. 도 14b와 같이 제3 금속층(ML3) 상에서 일 측 전극(251)이 형성될 영역에 제1 두께의 포토 레지스트 패턴(PR)을 형성하고, 상부 게이트 전극(222a, 232a)이 형성될 영역에 제1 두께보다 두꺼운 제2 두께의 포토 레지스트 패턴(PR)을 형성한다.
그리고 나서, 도 14c와 같이 식각 공정을 수행하여 제2 및 제3 금속층들(ML2, ML3)을 패터닝한다. 그리고 나서, 제1 두께의 포토 레지스트 패턴(PR)을 제거하는 애싱(ashing) 공정을 수행하면 도 14c와 같이 상부 게이트 전극(222a, 232a)이 형성될 영역에만 포토 레지스트 패턴(PR)이 남게 된다.
그리고 나서, 도 14d와 같이 식각 공정을 수행하여 제3 금속층(ML3)을 제거하여 커패시터(250)의 일 측 전극(251)과 하부 게이트 전극(222b, 232b)을 형성하고, 포토 레지스트 패턴(PR)을 제거하는 애싱(ashing) 공정을 수행하면 도 14d와 같이 상부 게이트 전극(222a, 232a)을 형성할 수 있다.
커패시터(250)의 일 측 전극(251)과 하부 게이트 전극(222a)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. 상부 게이트 전극(222b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 13의 S303)
네 번째로, 도 14e와 같이 커패시터(250)의 일 측 전극(251)과 게이트 전극(222) 상에 층간 절연막(260)을 형성하고, 층간 절연막(260) 상에 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다.
구체적으로, 층간 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(260)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 게이트 절연막(240)과 층간 절연막(260)을 관통하여 액티브층(221)을 노출시키는 콘택홀(CT1)들을 형성한다.
그리고 나서, 층간 절연막(240) 상에 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(240) 상의 전면에 제4 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제4 금속층을 패터닝하여 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 제1 및 제2 전극들(223, 224, 233, 234) 각각은 게이트 절연막(230)과 층간 절연막(240)을 관통하는 콘택홀(CT1)을 통해 액티브층(221, 231)에 접속될 수 있다.
제1 및 제2 전극들(223, 224, 233, 234)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 13의 S304)
다섯 번째로, 도 14f와 같이 구동 트랜지스터(220)과 스위칭 트랜지스터(230) 상에 보호막(270)을 형성한다. 보호막(270)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 보호막(270)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 도 14f와 같이 보호막(270) 상에 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250)로 인한 단차를 평탄화하기 위한 평탄화막(280)을 형성한다. 평탄화막(280)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 평탄화막(280)은 CVD법을 이용하여 형성될 수 있다. (도 13의 S305)
도 13의 S306 내지 S306 단계들은 도 7의 S106 내지 S108 단계들과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 게이트 절연막(240)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 발광부(EA)와 중첩되게 배치할 수 있다. 따라서, 본 발명의 실시예는 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
또한, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251), 하부 게이트 전극(222a), 및 상부 게이트 전극(222b)을 하프톤 마스크 공정을 이용하여 형성하므로, 마스크 공정의 추가 없이 커패시터(250)의 일 측 전극(251)을 투명하게 형성할 수 있다. 따라서, 본 발명의 실시예는 제조 비용의 상승을 최소화하여 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 투명하게 형성할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 구동 트랜지스터, 스위칭 트랜지스터, 및 커패시터를 보여주는 단면도이다.
도 15에 도시된 제1 기판(111), 제2 기판(112), 버퍼막(210), 게이트 절연막(240), 층간 절연막(260), 보호막(270), 평탄화막(280), 유기발광소자(290), 뱅크(300), 봉지막(310), 및 접착층(320)은 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 또한, 구동 트랜지스터(220)와 스위칭 트랜지스터(230)는 게이트 전극(222, 232)이 단일층으로 형성된 것을 제외하고는 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 제1 기판(111), 제2 기판(112), 버퍼막(210), 구동 트랜지스터(220), 스위칭 트랜지스터(230), 게이트 절연막(240), 층간 절연막(260), 보호막(270), 평탄화막(280), 유기발광소자(290), 뱅크(300), 봉지막(310), 및 접착층(320)에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 구동 트랜지스터(220)와 스위칭 트랜지스터(230)의 게이트 전극들(222, 232)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
커패시터(250)는 일 측 전극(251)과 타 측 전극(252)을 포함한다. 일 측 전극(251)과 타 측 전극(252)은 적어도 하나의 절연막을 사이에 두고 서로 중첩될 수 있다. 예를 들어, 일 측 전극(251)과 타 측 전극(252)은 도 15와 같이 유전막(253)을 사이에 두고 서로 중첩될 수 있다. 유전막(253)은 절연막에 해당한다.
일 측 전극(251)은 평탄화막(280) 상에 형성된다. 일 측 전극(251)은 애노드 전극(291)과 동일한 층에 동일한 물질로 형성될 수 있다. 일 측 전극(251)은 층간 절연막(260), 보호막(270), 및 평탄화막(280)을 관통하여 구동 트랜지스터(220)의 게이트 전극(222)을 노출시키는 콘택홀(CT4)을 통해 게이트 전극(222)의 상면과 접속될 수 있다. 일 측 전극(251)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
타 측 전극(252)은 뱅크(300)와 유전막(253) 상에 형성된다. 타 측 전극(252)은 캐소드 전극(293)과 동일한 층에 동일한 물질로 형성될 수 있다. 타 측 전극(252)은 보호막(270), 평탄화막(280), 및 뱅크(300)를 관통하여 스위칭 트랜지스터(230)의 제2 전극(234)을 노출시키는 콘택홀(CT5)을 통해 스위칭 트랜지스터(230)의 제2 전극(234)의 상면과 접속될 수 있다. 도 15에서는 설명의 편의를 위해 타 측 전극(252)이 스위칭 트랜지스터(230)의 제2 전극(234)의 상면과 접속된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 타 측 전극(252)은 스위칭 트랜지스터(230)의 제1 전극(233)의 상면과 접속될 수 있다. 타 측 전극(252)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
유전막(253)은 일 측 전극(251)과 타 측 전극(252) 사이에 개재될 수 있다. 커패시터(250)의 용량은 수학식 1과 같이 정의될 수 있다.
Figure pat00001
수학식 1에서, ε는 유전막(253)의 유전율(dielectric constant), A는 일 측 전극(251)과 타 측 전극(252)의 중첩 면적, t는 유전막(253)의 두께를 나타낸다. 커패시터(250)의 용량을 높이기 위해서는 유전율이 높은 물질을 유전막(253)으로 사용하거나, 유전막(253)을 얇게 형성하거나, 일 측 전극(251)과 타 측 전극(252)의 중첩 면적을 넓혀야 한다.
하지만, 도 15와 같이 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)이 애노드 전극(291)과 동일한 층에 형성되므로, 커패시터(250)와 유기발광소자(290)가 뱅크(300)에 의해 구획된다. 이에 따라, 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)의 중첩 면적을 넓히는 경우, 발광부(EA)의 면적이 좁아질 수 있다. 따라서, 본 발명의 실시예에서는 유전막(253)을 얇게 형성하거나 유전율이 높은 물질로 유전막(253)을 형성하는 것이 바람직하다.
유전막(253)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있지만, 유전막(253)의 유전율을 높이기 위해, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 이들의 다중막, 이산화 규소(SiO2), 산화 알루미늄(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO, 또는 이들의 다중막으로 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 유전막(253)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 구동부(DA)에서 커패시터(250)를 삭제할 수 있어 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 흐름도이다. 도 17a 내지 도 17f는 본 발명의 또 다른 실시 예에 따른 투명표시장치의 제조방법을 보여주는 단면도들이다. 도 17a 내지 도 17f에 도시된 단면도들은 전술한 도 15에 도시된 투명표시장치의 제조방법에 관한 것이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다.
이하에서는 도 16 및 도 17a 내지 도 17f를 결부하여 본 발명의 또 다른 실시예에 따른 투명표시장치의 제조방법을 상세히 설명한다.
첫 번째로, 도 17a와 같이 기판(100) 상에 구동 트랜지스터(220)와 스위칭 트랜지스터(230)를 형성한다.
먼저, 기판(100)을 통해 침투하는 수분으로부터 제1 기판(111) 상에 버퍼막(210)을 형성한다. 버퍼막(210)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(220)와 유기발광소자(290)를 보호하기 위한 것으로, 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(210)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(210)은 CVD법을 이용하여 형성될 수 있다.
버퍼막(210) 상에 구동 트랜지스터와 스위칭 트랜지스터의 액티브층들(221, 231)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 버퍼막(210) 상의 전면에 액티브 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 액티브 금속층을 패터닝하여 액티브층들(221, 231)을 형성한다. 액티브층들(221, 231)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
그리고 나서, 액티브층들(221, 231) 상에 게이트 절연막(240)이 형성될 수 있다. 게이트 절연막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
그리고 나서, 게이트 절연막(240) 상에 구동 트랜지스터와 스위칭 트랜지스터의 게이트 전극들(222, 232)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 게이트 절연막(240) 상의 전면에 제1 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제1 금속층을 패터닝하여 게이트 전극들(222, 232)을 형성한다. 게이트 전극(222)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 게이트 전극(222) 상에 층간 절연막(260)을 형성한다. 층간 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(260)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 게이트 절연막(240)과 층간 절연막(260)을 관통하여 액티브층(221)을 노출시키는 콘택홀(CT1)들을 형성한다.
그리고 나서, 층간 절연막(260) 상에 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(260) 상의 전면에 제2 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제2 금속층을 패터닝하여 제1 및 제2 전극들(223, 224, 233, 234)을 형성한다. 제1 및 제2 전극들(223, 224, 233, 234) 각각은 게이트 절연막(230)과 층간 절연막(260)을 관통하는 콘택홀(CT1)을 통해 액티브층(221, 231)에 접속될 수 있다. 제1 및 제2 전극들(223, 224, 233, 234)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. (도 16의 S401)
두 번째로, 도 17b와 같이 구동 트랜지스터(220)와 스위칭 트랜지스터(230) 상에 보호막(270)과 평탄화막(280)을 차례로 형성한다.
구체적으로, 구동 트랜지스터(220)과 스위칭 트랜지스터(230) 상에 보호막(270)을 형성한다. 보호막(270)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 보호막(270)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 보호막(270) 상에 구동 트랜지스터(220), 스위칭 트랜지스터(230), 및 커패시터(250)로 인한 단차를 평탄화하기 위한 평탄화막(280)을 형성한다. 평탄화막(280)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 평탄화막(280)은 CVD법을 이용하여 형성될 수 있다. (도 16의 S402)
세 번째로, 도 17c와 같이 평탄화막(280) 상에 커패시터(250)의 일 측 전극(251)과 애노드 전극(291)을 형성한다.
구체적으로, 보호막(270) 및 평탄화막(280)을 관통하여 구동 트랜지스터(220)의 드레인 전극(224)을 노출시키는 콘택홀(CT2)을 형성한다. 또한, 층간 절연막(260), 보호막(270), 및 평탄화막(280)을 관통하여 게이트 전극(222)을 노출시키는 콘택홀(CT4)을 형성한다.
그리고 나서, 스퍼터링법 또는 MOCVD법 등을 이용하여 평탄화막(280) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제3 금속층을 패터닝하여 커패시터(250)의 일 측 전극(251)과 애노드 전극(291)을 형성한다. 애노드 전극(291)은 보호막(270)과 평탄화막(280)을 관통하는 콘택홀(CT2)을 통해 구동 트랜지스터(220)의 드레인 전극(224)에 접속될 수 있다. 커패시터(250)의 일 측 전극(251)은 층간 절연막(260), 보호막(270), 및 평탄화막(280)을 관통하는 콘택홀(CT4)을 통해 구동 트랜지스터(220)의 게이트 전극(222)에 접속될 수 있다.
커패시터(250)의 일 측 전극(251)과 애노드 전극(281)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. (도 16의 S403)
네 번째로, 도 17d와 같이 발광부(EA)와 커패시터(250)를 구획하기 위해 평탄화막(270) 상에서 애노드 전극(291)의 가장자리와 커패시터(250)의 일 측 전극(251)의 가장자리를 덮도록 뱅크(300)를 형성한다.
뱅크(300)는 블랙 뱅크(301)와 투명 뱅크(302)를 포함할 수 있다. 블랙 뱅크(301)는 광을 흡수할 수 있는 물질을 포함할 수 있다. 예를 들어, 블랙 뱅크(301)는 소정의 색을 갖는 유기막, 블랙 유기막일 수 있다. 투명 뱅크(302)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. (도 16의 S404)
다섯 번째로, 도 17e와 같이 커패시터(250)의 일 측 전극(251)과 뱅크(300) 상에 유전막(253)을 형성하고, 애노드 전극(291)과 뱅크(300) 상에 유기발광층(292)을 형성한다. 유전막(253)과 유기발광층(292)은 서로 이격되게 형성된다.
유기발광층(292)은 증착 공정 또는 용액 공정으로 형성될 수 있다. 유기발광층(292)이 증착 공정으로 형성되는 경우, 증발법(Evaporation)을 이용하여 형성될 수 있다.
유전막(253) 역시 증착 공정 또는 용액 공정으로 형성될 수 있다. 유전막(253)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있지만, 유전막(253)의 유전율을 높이기 위해, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 이들의 다중막, 이산화 규소(SiO2), 산화 알루미늄(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO, 또는 이들의 다중막으로 형성될 수 있다. (도 16의 S405)
여섯 번째로, 도 17f와 같이 유기발광층(292) 상에 캐소드 전극(293)을 형성한다. 캐소드 전극(293)은 스퍼터링법 또는 MOCVD법 등을 이용하여 형성될 수 있다.
캐소드 전극(293)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드전극(283) 상에는 캡핑층(capping layer)이 형성될 수 있다. (도 16의 S406)
도 16의 S407 및 S408 단계들은 도 7의 S107 및 S108 단계들과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 커패시터(250)의 일 측 전극(251)과 타 측 전극(252)을 유전막(253)을 사이에 두고 서로 중첩되도록 형성하며, 투명 금속 물질로 형성한다. 그 결과, 본 발명의 실시예는 구동부(DA)에서 커패시터(250)를 삭제할 수 있어 구동부(DA)의 면적을 줄일 수 있으므로, 투과부(TA)의 면적을 늘릴 수 있다. 따라서, 본 발명의 실시예는 투명표시장치의 투과율을 높일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명표시장치 110: 표시패널
111: 하부 기판 112: 상부 기판
120: 게이트 구동부 130: 소스 드라이브 IC
140: 연성필름 150: 회로보드
160: 타이밍 콘트롤러 210: 버퍼막
220: 구동 트랜지스터 230: 스위칭 트랜지스터
221, 231: 액티브층 222, 232: 게이트 전극
223: 소스 전극 224: 드레인 전극
233: 제1 전극 234: 제2 전극
240: 게이트 절연막 250: 커패시터
251: 일 측 전극 252: 타 측 전극
253: 유전막 260: 층간 절연막
270: 보호막 280: 평탄화막
290: 유기발광소자 291: 애노드전극
292: 유기발광층 293: 캐소드전극
300: 뱅크 301: 블랙 뱅크
302: 투명 뱅크 310: 봉지막
320: 투명 접착층

Claims (18)

  1. 애노드 전극, 유기발광층, 및 캐소드 전극을 포함하는 유기발광소자;
    상기 유기발광소자에 구동 전류를 공급하는 구동 트랜지스터; 및
    상기 유기발광소자에 상기 구동 전류를 공급하기 위해 소정의 전압을 저장하는 커패시터를 구비하고,
    상기 커패시터의 일 측 전극과 타 측 전극은 적어도 하나의 절연막을 사이에 두고 서로 중첩되며, 투명 금속 물질로 이루어진 것을 특징으로 하는 투명표시장치.
  2. 제 1 항에 있어서,
    상기 커패시터의 상기 일 측 전극과 상기 타 측 전극은 상기 유기발광소자가 마련된 발광부와 중첩되는 것을 특징으로 하는 투명표시장치.
  3. 제 1 항에 있어서,
    게이트 라인의 게이트 신호에 응답하여 턴-온되는 스위칭 트랜지스터를 더 구비하고,
    상기 커패시터의 상기 일 측 전극은 상기 구동 트랜지스터의 게이트 전극과 접속되고, 상기 타 측 전극은 상기 스위칭 트랜지스터의 제1 전극 또는 제2 전극에 접속되는 것을 특징으로 하는 투명표시장치.
  4. 제 3 항에 있어서,
    상기 구동 트랜지스터와 상기 스위칭 트랜지스터 각각은,
    액티브층;
    상기 액티브층을 덮는 게이트 절연막 상에서 상기 액티브층과 중첩되게 배치된 게이트 전극; 및
    상기 게이트 전극을 덮는 층간 절연막 상에 배치되며, 상기 게이트 절연막과 상기 층간 절연막을 관통하는 콘택홀들을 통해 상기 액티브층과 접속되는 제1 및 제2 전극들을 포함하는 것을 특징으로 하는 투명표시장치.
  5. 제 4 항에 있어서,
    상기 커패시터의 상기 일 측 전극과 상기 타 측 전극은 상기 층간 절연막을 사이에 두고 서로 중첩되는 것을 특징으로 하는 투명표시장치.
  6. 제 5 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은 상기 투명 금속 물질로 이루어진 하부 게이트 전극과 불투명 금속 물질로 이루어진 상부 게이트 전극을 포함하며,
    상기 커패시터의 상기 일 측 전극은 상기 게이트 절연막 상에 배치되고 상기 하부 게이트 전극으로부터 연장되며,
    상기 타 측 전극은 상기 층간 절연막과 상기 스위칭 트랜지스터의 제1 전극 또는 제2 전극 상에 배치되는 것을 특징으로 하는 투명표시장치.
  7. 제 4 항에 있어서,
    상기 커패시터의 상기 일 측 전극과 상기 타 측 전극은 상기 제1 및 제2 전극들을 덮는 보호막을 사이에 두고 서로 중첩되는 것을 특징으로 하는 투명표시장치.
  8. 제 7 항에 있어서,
    상기 커패시터의 상기 일 측 전극은 상기 보호막 상에 배치되고 상기 층간 절연막과 상기 보호막을 관통하는 콘택홀을 통해 상기 구동 트랜지스터의 게이트 전극과 접속되고,
    상기 타 측 전극은 상기 층간 절연막 상에 배치되고 상기 스위칭 트랜지스터의 제1 전극 또는 제2 전극의 상면과 접속되는 것을 특징으로 하는 투명표시장치.
  9. 제 4 항에 있어서,
    상기 커패시터의 상기 일 측 전극과 상기 타 측 전극은 상기 게이트 절연막을 사이에 두고 서로 중첩되는 것을 특징으로 하는 투명표시장치.
  10. 제 9 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은 상기 투명 금속 물질로 이루어진 하부 게이트 전극과 불투명 금속 물질로 이루어진 상부 게이트 전극을 포함하며,
    상기 커패시터의 상기 일 측 전극은 상기 게이트 절연막 상에 배치되고 상기 하부 게이트 전극으로부터 연장되고,
    상기 타 측 전극은 상기 스위칭 트랜지스터의 액티브층 상에 배치되는 것을 특징으로 하는 투명표시장치.
  11. 제 4 항에 있어서,
    상기 커패시터의 상기 일 측 전극은 상기 애노드 전극과 동일한 층에 동일한 물질로 형성되고, 상기 타 측 전극은 상기 캐소드 전극과 동일한 층에 동일한 물질로 형성되며,
    상기 일 측 전극과 상기 타 측 전극 사이에는 유전막이 개재되는 것을 특징으로 하는 투명표시장치.
  12. 제 11 항에 있어서,
    상기 유기발광소자와 상기 커패시터를 구획하는 뱅크를 더 구비하는 것을 특징으로 하는 투명표시장치.
  13. 제 1 항에 있어서,
    상기 애노드 전극과 상기 캐소드 전극은 상기 투명 금속 물질로 이루어진 것을 특징으로 하는 투명표시장치.
  14. 제 3 항에 있어서,
    상기 유기발광소자가 마련된 발광부를 구획하는 뱅크를 더 구비하고,
    상기 뱅크는 상기 구동 트랜지스터와 상기 스위칭 트랜지스터에 대응되게 배치된 블랙 뱅크와 상기 블랙 뱅크를 덮는 투명 뱅크를 포함하는 것을 특징으로 하는 투명표시장치.
  15. 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하는 단계;
    상기 액티브층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 커패시터의 일 측 전극 및 하부 게이트 전극을 투명 금속 물질로 형성하며, 상기 액티브층과 중첩되도록 상기 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 단계;
    상기 커패시터의 일 측 전극과 상기 상부 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 구동 트랜지스터의 소스 및 드레인 전극들과 상기 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계;
    상기 층간 절연막과 상기 스위칭 트랜지스터의 제1 전극 또는 제2 전극 상에 상기 커패시터의 타 측 전극을 상기 투명 금속 물질로 형성하는 단계;
    상기 구동 트랜지스터, 상기 스위칭 트랜지스터, 및 상기 커패시터 상에 보호막을 형성하고, 상기 보호막 상에 평탄화막을 형성하는 단계; 및
    상기 평탄화막 상에 애노드 전극, 뱅크, 유기발광층, 및 캐소드 전극을 차례로 형성하는 단계를 포함하는 투명표시장치의 제조방법.
  16. 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하며, 상기 액티브층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 액티브층과 중첩되도록 게이트 전극을 형성하며, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 구동 트랜지스터의 소스 및 드레인 전극들과 상기 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계;
    상기 층간 절연막과 상기 스위칭 트랜지스터의 제1 전극 또는 제2 전극 상에 상기 커패시터의 타 측 전극을 상기 투명 금속 물질로 형성하는 단계;
    상기 구동 트랜지스터의 소스 및 드레인 전극들, 상기 스위칭 트랜지스터의 제1 및 제2 전극들, 및 상기 커패시터의 타 측 전극 상에 보호막을 형성하고, 상기 층간 절연막과 상기 보호막을 관통하여 상기 구동 트랜지스터의 게이트 전극을 노출시키는 콘택홀을 형성하며, 상기 콘택홀을 통해 상기 구동 트랜지스터의 게이트 전극과 접속되는 상기 커패시터의 일 측 전극을 상기 보호막 상에 상기 투명 금속 물질로 형성하는 단계;
    상기 보호막과 상기 커패시터의 일 측 전극 상에 평탄화막을 형성하는 단계; 및
    상기 평탄화막 상에 애노드 전극, 뱅크, 유기발광층, 및 캐소드 전극을 차례로 형성하는 단계를 포함하는 투명표시장치의 제조방법.
  17. 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하는 단계;
    상기 스위칭 트랜지스터의 액티브층 상에 커패시터의 타 측 전극을 투명 금속 물질로 형성하는 단계;
    상기 액티브층과 상기 커패시터의 타 측 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 커패시터의 일 측 전극 및 하부 게이트 전극을 투명 금속 물질로 형성하며, 상기 액티브층과 중첩되도록 상기 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 단계;
    상기 커패시터의 일 측 전극과 상기 상부 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 구동 트랜지스터의 소스 및 드레인 전극들과 상기 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계;
    상기 구동 트랜지스터와 상기 스위칭 트랜지스터 상에 보호막을 형성하고, 상기 보호막 상에 평탄화막을 형성하는 단계; 및
    상기 평탄화막 상에 애노드 전극, 뱅크, 유기발광층, 및 캐소드 전극을 차례로 형성하는 단계를 포함하는 투명표시장치의 제조방법.
  18. 제1 기판 상에 구동 트랜지스터와 스위칭 트랜지스터 각각의 액티브층을 형성하고, 상기 액티브층 상에 게이트 절연막을 형성하며, 상기 게이트 절연막 상에 상기 액티브층과 중첩되도록 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하며, 상기 층간 절연막 상에 상기 구동 트랜지스터의 소스 및 드레인 전극들과 상기 스위칭 트랜지스터의 제1 및 제2 전극들을 형성하는 단계;
    상기 구동 트랜지스터와 상기 스위칭 트랜지스터 상에 보호막을 형성하고, 상기 보호막 상에 평탄화막을 형성하는 단계;
    상기 평탄화막 상에 상기 보호막과 상기 평탄화막을 관통하는 콘택홀을 통해 상기 구동 트랜지스터의 드레인 전극과 접속되는 애노드 전극과, 상기 층간 절연막, 상기 보호막, 및 상기 평탄화막을 관통하는 콘택홀을 통해 상기 구동 트랜지스터의 게이트 전극과 접속되는 커패시터의 일 측 전극을 형성하는 단계;
    상기 커패시터의 일 측 전극과 상기 애노드 전극을 구획하기 위해 뱅크를 형성하는 단계;
    상기 애노드 전극 상에 유기발광층을 형성하고, 상기 커패시터의 일 측 전극 상에 유전막을 형성하는 단계; 및
    상기 유기발광층 상에 캐소드 전극을 형성하고, 상기 보호막, 상기 평탄화막, 및 상기 뱅크를 관통하여 상기 스위칭 트랜지스터의 제1 전극 또는 제2 전극에 접속되는 상기 커패시터의 타 측 전극을 상기 유전막 상에 형성하는 단계를 포함하는 투명표시장치의 제조방법.
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