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KR20170134968A - 반도체 장치 - Google Patents

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KR20170134968A
KR20170134968A KR1020177018693A KR20177018693A KR20170134968A KR 20170134968 A KR20170134968 A KR 20170134968A KR 1020177018693 A KR1020177018693 A KR 1020177018693A KR 20177018693 A KR20177018693 A KR 20177018693A KR 20170134968 A KR20170134968 A KR 20170134968A
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KR
South Korea
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hole
insulating layer
opening
region
wiring
Prior art date
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KR1020177018693A
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English (en)
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KR102649896B1 (ko
Inventor
아츠시 이시다
노부로 호소카와
데루마사 나가노
다카시 바바
Original Assignee
하마마츠 포토닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

관통 공(7)은 수직 구멍이다. 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 양측 영역의 각각에 주목한 경우에 있어서, 절연층(10)의 개구(10a)의 가장자리에 대응하는 제1 점 X1과 제2 개구(7b)의 가장자리에 대응하는 제2 점 X2를 연결하는 선분을 제1 선분 S1로 하고, 제2 점 X2와 제2 개구(7b)와 절연층(10)의 표면(10b)이 교차하는 점에 대응하는 제3 점 X3을 연결하는 선분을 제2 선분 S2로 하며, 제3 점 X3과 제1 점 X1을 연결하는 선분을 제3 선분 S3으로 한다. 이 때, 제1 선분 S1에 대해 한쪽 측에 위치하는 절연층(10)의 제1 면적 A1은, 제1 선분 S1, 제2 선분 S2, 및 제3 선분 S3에 의해 둘러싸이는 절연층(10)의 제2 면적 A2와, 제3 선분 S3에 대해 다른쪽 측에 위치하는 절연층(10)의 제3 면적 A3의 합보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
예를 들어, 특허 문헌 1에는 가이거 모드로 동작하는 복수의 애벌런치 포토 다이오드가 마련된 반도체 기판과 각 애벌런치 포토 다이오드로부터의 출력 신호를 처리하는 복수의 신호 처리부가 마련된 탑재 기판을 구비한 반도체 장치가 기재되어 있다. 특허 문헌 1에 기재된 반도체 장치에서는 반도체 기판에 형성된 관통 공을 통해 반도체 기판의 표면 측과 이면(裏面) 측 사이에서 전기적인 접속이 실시되고 있다.
특허 문헌 1: 일본 특개 2013－89919호 공보
상술한 바와 같은 반도체 장치에서는 수광면에서 복수의 화소(애벌런치 포토 다이오드(APD)에 해당)가 차지하는 면적의 비율을 높이는 것이 바람직하지만, 애벌런치 포토 다이오드마다 관통 공을 마련하는 경우에는 반도체 기판에 있어서 관통 공이 차지하는 체적의 비율을 줄이고자 한다. 한편으로는, 관통 공 내의 배선의 단선 등을 방지하여, 반도체 기판의 관통 공을 통해 전기적인 접속을 확실히 하고자 한다. 특히, 상술한 바와 같은 반도체 장치에서는 애벌런치 포토 다이오드에 인가하는 동작 전압이 높아지므로, 관통 공 내의 배선과 반도체 기판 사이에 절연의 보장을 도모하고 싶다.
따라서, 본 발명은 반도체 기판에서 관통 공이 차지하는 체적의 비율을 억제하면서, 반도체 기판의 관통 공을 통한 전기적인 접속을 보장할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면의 반도체 장치는 서로 대향(對向)하는 제1 표면 및 제2 표면을 가지며, 제1 표면으로부터 제2 표면에 이르는 관통 공이 형성된 반도체 기판과, 제1 표면에 마련되어 일부가 관통 공의 제1 표면 측의 제1 개구 위에 위치하는 제1 배선과, 관통 공의 내면 및 제2 표면에 설치되어 관통 공의 제2 표면 측의 제2 개구를 통해 연속하는 절연층과, 절연층의 표면에 마련되어 절연층의 제1 표면 측의 개구에서 제1 배선에 전기적으로 접속된 제2 배선을 구비하고, 관통 공은 수직 구멍이며, 관통 공의 중심선을 포함한 평면에 대해 중심선의 양측 영역의 각각에 주목한 경우에 있어서, 절연층의 개구의 가장자리에 대응하는 제1 점과 제2 개구의 가장자리에 대응하는 제2 점을 연결하는 선분을 제1 선분으로 하고, 제2 점과 제2 개구와 절연층의 표면이 교차하는 점에 대응하는 제3 점을 연결하는 선분을 제2 선분으로 하며, 제3 점과 제1 점을 연결하는 선분을 제3 선분으로 한 경우, 제1 선분에 대해 관통 공의 내면 측에 위치하는 절연층의 제1 면적은, 제1 선분, 제2 선분, 및 제3 선분에 의해 둘러싸인 절연층의 제2 면적과, 제3 선분에 대해 관통 공의 내면과는 반대 측에 위치하는 절연층의 제3 면적의 합보다 크다.
이 반도체 장치는 관통 공의 중심선을 포함한 평면에 대해 중심선의 양측 영역의 각각에 주목한 경우에 있어서, 상술한 제1 면적이 상술한 제2 면적과 제3 면적의 합보다 크고, 또한 상술한 제3 면적이 존재하도록 절연층이 형성되어 있다. 따라서, 절연층 중 제2 개구의 가장자리를 덮는 부분의 표면의 평균 경사 각도가 작아(즉, 완만하게)짐과 동시에, 해당 부분의 두께가 확보된다. 이에 따라, 관통 공이 수직 구멍인 경우, 제2 배선의 단선, 제2 배선과 반도체 기판 사이의 전류의 누수 등이 발생하기 쉬워지는 제2 개구의 근방에서 그러한 사태가 발생하는 것이 방지된다. 또한, 관통 공이 수직 구멍이기 때문에, 관통 공이 반도체 기판의 제1 표면으로부터 제2 표면을 향해 퍼지는 테이퍼(taper) 구멍인 경우에 비해, 반도체 기판에서 관통 공이 차지하는 체적의 비율이 억제된다. 이것은 제1 배선과 제2 배선을 접속하기 위해 최소한의 면적을 확보할 필요가 있는 관통 공의 제1 개구의 면적을 동일하게 했을 경우, 테이퍼 구멍은 반도체 기판의 제1 표면으로부터 제2 표면을 향해 퍼지는 반면, 수직 구멍은 반도체 기판의 제1 표면으로부터 제2 표면을 향해 거의 퍼지지 않기 때문이다. 이상으로 인해, 이 반도체 장치에 의하면, 반도체 기판에서 관통 공이 차지하는 체적의 비율을 억제하면서, 반도체 기판의 관통 공을 통한 전기적인 접속을 보장할 수 있다. 또한, 수직 구멍이란 관통 공의 내면(관통 공의 내면이 원주면 등의 곡면인 경우에는 그 곡면의 접평면)이 제1 표면에 대하여 이루는 각도(즉, 관통 공의 중심선을 포함한 평면에 대해 중심선의 양측 영역의 각각에 주목한 경우, 해당 평면과 관통 공의 내면과의 교선이 제1 표면에 대하여 이루는 각도의 평균치)가 80о~100о(보다 바람직하게는 85о~95о)인 관통 공을 의미한다.
본 발명의 일 측면에 따른 반도체 장치에서는 제1 점에서의 절연층의 표면의 경사 각도는 제3 점에서의 절연층의 표면의 경사 각도보다 커도 된다. 이것에 의해, 예를 들면 관통 공이 소경화(小徑化) 된 경우에도 절연층 중 제2 개구의 가장자리를 덮는 부분의 표면의 평균 경사 각도를 작은 각도(즉, 완만한 각도)로 유지하면서, 반도체 기판의 제1 표면 측의 절연층의 개구의 넓이를 충분히 확보할 수 있다. 따라서, 절연층 중 제2 개구의 가장자리를 덮는 부분에서의 제2 배선의 단선을 방지할 수 있음과 동시에, 절연층의 개구 부분에서의 제1 배선과 제2 배선의 단선을 방지할 수 있다.
본 발명의 일 측면에 따른 반도체 장치에서는 관통 공의 내면에 마련된 절연층의 표면의 평균 경사 각도는 관통 공의 내면의 평균 경사 각도보다 작아도 된다. 이것에 의해, 예를 들면 절연층이 관통 공의 내면을 따라 균일한 두께로 형성되는 경우에 비해, 반도체 기판의 제2 개구 측에서 제2 배선의 형성을 용이하고 확실하게 실시할 수 있다. 또한, 관통 공의 내면의 평균 경사 각도는 관통 공의 내면(관통 공의 내면이 원주면 등의 곡면인 경우에는 그 곡면의 접평면)이 반도체 기판의 제1 표면에 직교하고, 관통 공의 내면이 제1 표면에 대하여 90о의 각도를 이루는 경우도 포함된다.
본 발명의 일 측면에 따른 반도체 장치에서는 관통 공의 중심선을 포함 평면에 대해, 중심선의 양측 영역의 각각에 주목한 경우, 제1 점과 제1 개구의 가장자리에 대응하는 제4 점 사이의 거리는 절연층의 개구의 폭보다 커도 된다. 예를 들면, 반도체 기판의 제2 개구 측으로부터 절연층에 개구를 형성하는 경우, 반도체 기판의 제2 표면으로부터 절연층의 제1 표면 측의 개구가 떨어져 있기 때문에, 해당 개구의 사이즈, 위치 등에 편차가 생기기 쉽다. 상술한 제1 점과 제4 점 사이의 거리를 절연층의 제1 표면 측의 개구의 폭보다 크게 함으로써, 해당 개구의 사이즈, 위치 등의 편차에 대한 마진을 크게 할 수 있다. 또한, 제1 점과 제4 점 사이의 거리를 크게 취함으로써, 절연층 중 관통 공의 제2 개구의 가장자리를 덮는 부분을 두껍게 하고, 또한 절연층 중 관통 공의 제2 개구의 가장자리를 덮는 부분의 표면의 평균 경사 각도를 작게 하는 설계가 용이해진다. 또한, 절연층의 제1 표면 측의 개구의 폭은 개구가 구형(矩形)인 경우에는 개구의 대변 간의 거리, 개구가 원형(円形)인 경우에는 개구의 직경을 의미한다.
본 발명의 일 측면에 따른 반도체 장치에서는 제1 배선의 일부는 제1 개구를 덮는 패드부이며, 제1 개구의 가장자리와 절연층의 개구의 가장자리 사이의 거리는 제1 개구의 가장자리와 패드부의 가장자리 사이의 거리보다 커도 된다. 상술한 것처럼, 반도체 기판의 제2 개구 측으로부터 절연층에 개구를 형성하는 경우, 해당 개구의 사이즈, 위치 등에 편차가 생기기 쉽기는 하지만, 제1 개구의 가장자리와 절연층의 개구의 가장자리 사이의 거리를 제1 개구의 가장자리와 패드부의 가장자리 사이의 거리보다 크게 함으로써, 해당 개구의 사이즈, 위치 등의 편차에 대한 마진을 크게 할 수 있다. 또한, 제1 점과 제4 점의 거리를 크게 취하게 됨으로써, 절연층 중 관통 공의 제2 개구의 가장자리를 덮는 부분을 두껍게 하고, 또한 절연층 중 관통 공의 제2 개구의 가장자리를 덮는 부분의 표면의 평균 경사 각도를 작게 하는 설계가 용이해진다.
본 발명의 일 측면에 따른 반도체 장치에서는 관통 공의 깊이를 제2 개구의 폭으로 나눈 값인 어스펙트 비(aspect ratio)는 1 이하여도 된다. 이것에 의해, 절연층의 표면에 제2 배선을 용이하고 확실하게 형성할 수 있다. 또한, 절연층 중 제2 개구의 가장자리를 덮는 부분의 표면의 평균 경사 각도를 보다 작게(즉, 보다 완만하게) 하여, 해당 부분의 제2 배선의 단선을 보다 확실하게 방지할 수 있다. 또한, 절연층에 개구를 용이하고 확실하게 형성할 수 있다. 그리고 관통 공의 깊이란 제1 개구와 제2개구 사이의 거리를 의미하며, 제2 개구의 폭은 제2 개구가 구형인 경우에는 제2 개구의 대변 간의 거리, 제2 개구가 원형인 경우에는 제2 개구의 직경을 의미한다.
본 발명의 일 측면의 반도체 장치에서는 절연층은 수지로 이루어져도 된다. 이것에 의해, 상술한 바와 같은 형상을 가지는 절연층을 용이하고 확실하게 방지할 수 있다.
본 발명의 일 측면에 따른 반도체 장치에서는, 관통 공의 내면에 마련된 절연층의 표면은 연속적인 면으로서 구성되어 있어도 된다. 이것에 의해, 절연층의 표면의 전 영역에서 응력 집중이 완화되기 때문에 제2 배선의 단선을 보다 확실하게 방지할 수 있다.
본 발명의 일 측면에 따른 반도체 장치에서는 관통 공의 내면에 마련된 절연층의 표면과 제2 표면에 마련된 절연층의 표면은 연속적인 면으로서 구성되어 있어도 좋다. 이에 의해, 절연층 중 제2 개구의 가장자리를 덮는 부분의 두께가 확보되기 때문에, 제2 개구의 근방에서 제2 배선과 반도체 기판 사이에 전류의 누설이 발생하는 것을 방지할 수 있다. 또한, 절연층 중 제2 개구의 가장자리를 덮는 부분의 표면이 매끄럽게 되므로, 제2 개구의 근방에서 제2 배선의 단선이 발생하는 것을 방지할 수 있다.
본 발명의 일 측면에 따른 반도체 장치는 복수의 제3 배선이 마련된 제3 표면을 갖고, 제3 표면이 제2 표면에 대향(對向)하도록 배치된 탑재 기판을 더 구비하며, 반도체 기판에는 가이거 모드로 동작하는 복수의 애벌런치 포토 다이오드가 마련되어 있고, 관통 공, 제1 배선, 및 제2 배선은 복수의 애벌런치 포토 다이오드의 각각에 대응하도록 마련되어 있고 복수의 애벌런치 포토 다이오드의 각각은 대응하는 제1 배선을 통해 대응하는 제2 배선에 전기적으로 접속되어 있고, 복수의 제3 배선의 각각은 범프 전극을 통해 대응하는 제2 배선에 전기적으로 접속되어 있어도 좋다. 이러한 반도체 장치에서는 수광면에서 복수의 화소(애벌런치 포토 다이오드에 해당)가 차지하는 면적의 비율을 높이는 것이 바람직하지만, 애벌런치 포토 다이오드마다 관통 공을 설치하는 경우에는 반도체 기판에서 관통 공이 차지하는 체적의 비율을 억제하고 싶다. 그런 한편, 관통 공 내의 배선의 단선 등을 방지하여 반도체 기판의 관통 공을 통한 전기적인 접속을 확실하게 하고 싶다. 특히, 이러한 반도체 장치에서는 애벌런치 포토 다이오드에 인가하는 동작 전압이 높아지므로, 관통 공 내의 배선과 반도체 기판 사이에서 절연의 보장을 도모하고 싶다. 이 반도체 장치에 따르면, 상술한 것처럼, 반도체 기판에 대해 관통 공이 차지하는 체적의 비율을 억제하면서, 반도체 기판의 관통 공을 통한 전기적인 접속을 보장할 수 있으므로, 반도체 기판에서 관통 공이 차지하는 체적의 비율을 억제하는 것, 반도체 기판의 관통 공을 통한 전기적인 접속을 보장하는 것, 및 관통 공 내의 배선과 반도체 기판 사이에 절연의 보장을 도모하는 것을 실현할 수 있다.
본 발명에 의하면, 반도체 기판에서 관통 공이 차지하는 체적의 비율을 억제하면서, 반도체 기판의 관통 공을 통한 전기적인 접속을 보장할 수 있는 반도체 장치를 제공하는 것이 가능해진다.
도 1은 본 발명의 일 실시 형태의 반도체 장치의 사시도이다.
도 2는 도 1의 반도체 장치의 단면도이다.
도 3은 도 1의 반도체 장치의 반도체 광 검출 소자의 평면도이다.
도 4는 도 1의 반도체 장치의 반도체 광 검출 소자의 저면도이다.
도 5는 도 1의 반도체 장치의 탑재 기판의 평면도이다.
도 6은 도 1의 반도체 장치의 회로도이다.
도 7은 도 1의 반도체 장치의 부분 단면도이다.
도 8은 도 1의 반도체 장치의 관통 공 및 그 주변 부분의 단면도이다.
도 9는 도 1의 반도체 장치의 관통 공 및 그 주변 부분의 단면도이다.
도 10은 참고 형태의 반도체 장치의 부분 단면도이다.
도 11은 도 10의 반도체 장치의 관통 공 및 그 주변 부분의 단면도이다.
도 12의 (a) 및 (b)는 도 10의 반도체 장치의 제조 방법에 있어서 복수의 공정을 설명하기 위한 단면도이다.
도 13의 (a) 및 (b)는 도 10의 반도체 장치의 제조 방법에 있어서 복수의 공정을 설명하기 위한 단면도이다.
도 14의 (a) 및 (b)는 도 10의 반도체 장치의 제조 방법에 있어서 복수의 공정을 설명하기 위한 단면도이다.
도 15는 도 10의 반도체 장치의 변형 예의 부분 단면도이다.
도 16은 도 10의 반도체 장치의 변형 예의 부분 단면도이다.
도 17은 도 10의 반도체 장치의 변형 예의 부분 단면도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당 부분에는 동일 부호를 붙이고, 중복되는 설명을 생략한다.
［반도체 장치의 구성］
도 1에 나타난 바와 같이, 반도체 장치(1)는 반도체 광 검출 소자(110)와, 탑재 기판(120)과, 광 투과 기판(130)을 구비하고 있다. 탑재 기판(120)은 반도체 광 검출 소자(110)에 대향하도록 배치되어 있다. 광 투과 기판(130)은 반도체 광 검출 소자(110)에 대향하도록 배치되어 있다. 반도체 광 검출 소자(110)는 탑재 기판(120)과 광 투과 기판(130) 사이에 배치되어 있다.
반도체 광 검출 소자(110)는 표면 입사형의 포토 다이오드 어레이 PDA1로 구성된다. 포토 다이오드 어레이 PDA1은 평면시(平面視)에서 (광 투과 기판(130)과 반도체 광 검출 소자(110)가 서로 대향하는 방향에서 본 경우) 구형의 형상을 나타내는 반도체 기판(2)을 가지고 있다. 도 2에 나타난 바와 같이, 반도체 기판(2)은 서로 대향하는 주면(제1 표면)(2a) 및 주면(제2 표면)(2b)을 가지고 있다. 반도체 기판(2)은 Si로 이루어진 N형(제1 도전형)의 반도체 기판이다.
포토 다이오드 어레이 PDA1은 반도체 기판(2)에 형성된 복수의 애벌런치 포토 다이오드(APD)를 포함하고 있다. 하나의 애벌런치 포토 다이오드(APD)는 포토 다이오드 어레이 PDA1에서 하나의 화소를 구성하고 있다. 각 애벌런치 포토 다이오드(APD)는 각 ??칭(quenching) 저항 R1과 직렬로 접속됨과 동시에, 서로 병렬로 접속되어 있다. 각 애벌런치 포토 다이오드(APD)에는 전원으로부터 역바이어스 전압이 인가된다. 애벌런치 포토 다이오드(APD)로부터의 출력 전류는 후술하는 신호 처리부 SP에 의해서 검출된다.
각 애벌런치 포토 다이오드(APD)는 P형(제2 도전형)의 제1 반도체 영역 1PA와 P형(제2 도전형)의 제2 반도체 영역 1PB를 가지고 있다. 제1 반도체 영역 1PA는 반도체 기판(2)의 주면(2a) 측의 영역에 형성되어 있다. 제2 반도체 영역 1PB는 제1 반도체 영역 1PA 내에 형성되어 있으며, 제1 반도체 영역 1PA보다 높은 불순물 농도를 가지고 있다. 제2 반도체 영역 1PB는 평면시에서 다각형(본 실시 형태에서는 팔각형)의 형상을 나타내고 있다. 제1 반도체 영역 1PA의 깊이는 제2 반도체 영역 1PB 보다 깊다.
반도체 기판(2)은 N형(제1 도전형)의 반도체 영역 1PC를 가지고 있다. 반도체 영역 1PC는 반도체 기판(2)의 주면(2a) 측의 영역 중, 후술하는 관통 공(7)에 대응하는 위치에 형성되어 있다. 반도체 영역 1PC는 N형의 반도체 기판(2)과 P형의 제1 반도체 영역 1PA의 사이에 형성되는 PN 접합이 관통 공(7)에 노출되는 것을 방지한다.
도 2, 도 3, 및 도 7에 나타난 바와 같이, 각 애벌런치 포토 다이오드(APD)는 제1 배선(3)을 가지고 있다. 제1 배선(3)은 산화막(4)을 통해 반도체 기판(2)의 주면(2a) 상에 형성되어 있다. 제1 배선(3)은 산화막(4)에 형성된 개구를 통해, 제2 반도체 영역 1PB에 접속되어 있다. 제1 배선(3)은 평면시에서 관통 공(7)상에 배치된 패드부(3a)를 가지고 있다. 제1 반도체 영역 1PA는 제2 반도체 영역 1PB를 통해 제1 배선(3)에 전기적으로 접속되어 있다. 또한, 도 3에서는 도 2에 나타난 산화막(4)이 생략되어 있다.
도 2, 도 4, 및 도 7에 나타난 바와 같이, 각 애벌런치 포토 다이오드(APD)는 제2 배선(8)을 가지고 있다. 제2 배선(8)은 절연층(10)을 통해, 관통 공(7)의 내면 및 반도체 기판(2)의 주면(2b)에 형성되어 있다. 제2 배선(8)은 평면시에 대해 제2 반도체 영역 1PB와 중복하도록 반도체 기판(2)의 주면(2b) 상에 배치된 패드부(8a)를 가지고 있다. 반도체 기판(2)의 주면(2b)에는 반도체 기판(2)에 전기적으로 접속된 전극(미도시)이 형성되어 있다. 또한, 도 4에서는 도 2에 나타난 수지 보호층(21)이 생략되어 있다.
도 2 및 도 7에 나타난 바와 같이, 관통 공(7)은 애벌런치 포토 다이오드(APD) 마다 형성되어 있다. 각 애벌런치 포토 다이오드(APD)에서 제1 배선(3)과 제2 배선(8)은 관통 공(7)을 통해 서로 전기적으로 접속되어 있다.
도 3에 나타난 바와 같이, 관통 공(7)은 평면시에서 애벌런치 포토 다이오드(APD) 사이의 영역에 배치되어 있다. 본 실시 형태에서는 애벌런치 포토 다이오드(APD)는 제1 방향으로 M행(M은 자연수) 그리고 제1 방향에 직교하는 제2 방향으로 N열(N은 자연수)로 2차원 형태로 배열되어 있다. 관통 공(7)은 4개의 제1 반도체 영역 1PA에 둘러싸인 영역에 배치되어 있다. 관통 공(7)은 애벌런치 포토 다이오드(APD) 마다 설치되어 있기 때문에, 제1 방향으로 M행 그리고 제2 방향으로 N열로 2차원 형태로 배열되어 있다.
제1 배선(3) 및 제2 배선(8)은 Al 등의 금속으로 이루어진다. 반도체 기판(2)이 Si로 이루어진 경우에는 전극 재료로는 Al 외에, Au, Cu, Ti, Ni, Pt, 또는 이들의 적층물 등을 이용해도 좋다. 제1 배선(3) 및 제2 배선(8)의 형성 방법으로는, 스패터(spatter) 법을 이용할 수 있다.
반도체 기판(2)이 Si로 이루어진 경우에는 P형 불순물로서 B 등의 3족 원소가 이용되며, N형 불순물로는 N, P, As 등의 5족 원소가 이용된다. 반도체의 도전형인 N형과 P형이 서로 치환되어 소자가 구성되더라도, 해당 소자를 동등하게 기능하게 할 수 있다. 이러한 불순물의 첨가 방법으로서, 확산법, 이온 주입법 등을 이용할 수 있다.
산화막(4)의 재료로서는, SiO2 등을 이용할 수 있다. SiO2로 이루어진 산화막(4)의 형성 방법으로서는, CVD(Chemical Vapor Deposition), 열산화법, 스패터 법 등을 이용할 수 있다. 또한, 산화막(4)을 대신하여, SiN 등 다른 절연 재료로 이루어지는 절연막이 마련되어 있어도 좋다.
도 2에 나타난 바와 같이, 탑재 기판(120)은 서로 대향하는 주면(제3 표면)(120a) 및 주면(120b)을 가지고 있다. 탑재 기판(120)은 평면시에서 구형의 형상을 나타내고 있다. 주면(120a)은 반도체 기판(2)의 주면(2b)에 대향하고 있다. 탑재 기판(120)은 주면(120a) 상에 형성된 복수의 제3 배선(121)을 가지고 있다. 제3 배선(121)은 제2 배선(8)의 패드부(8a)에 대향하도록 주면(120a) 상에 배치되어 있다.
반도체 기판(2)의 측면(2c)과 탑재 기판(120)의 측면(120c)은 동일면으로 되어 있다. 즉, 평면시에서 반도체 기판(2)의 바깥 가장자리와 탑재 기판(120)의 바깥 가장자리가 일치하고 있다.
제2 배선(8)과 제3 배선(121)은 범프 전극인 취출(取出) 전극(9)을 통해 서로 전기적으로 접속되어 있다. 이에 따라, 제2 반도체 영역 1PB는 제1 배선(3), 제2 배선(8), 및 취출 전극(9)을 통해 제3 배선(121)에 전기적으로 접속되어 있다.
제3 배선(121)은 제1 배선(3) 및 제2 배선(8)과 마찬가지로, Al 등의 금속으로 이루어진다. 전극 재료로는 Al 외에, Au, Cu, Ti, Ni, Pt, 또는 이들의 적층물 등을 이용해도 좋다. 취출 전극(9)은 땜납 등으로 이루어진다.
취출 전극(9)은 UBM(Under Bump Metal)을 통해, 제2 배선(8)의 패드부(8a) 상에 형성되어 있다. UBM은 취출 전극(9)과의 전기적 및 물리적인 접속이 뛰어난 재료로 이루어진다. UBM의 형성 방법으로는 무전해 도금법 등을 이용할 수 있다. 취출 전극(9)의 형성 방법으로는 땜납 볼을 탑재하는 수법, 인쇄법 등을 이용할 수 있다.
도 5에 나타난 바와 같이, 탑재 기판(120)은 복수의 ??칭 저항 R1과 복수의 신호 처리부 SP를 가지고 있다. 탑재 기판(120)은 ASIC(Application Specific Integrated Circuit)를 구성하고 있다. 또한, 도 5는 도 2에 나타난 패시베이션(passivation) 막(122)이 생략되어 있다.
각 ??칭 저항 R1은 주면(120a) 상에 배치되어 있다. 각 ??칭 저항 R1의 한쪽 끝은 대응하는 제3 배선(121)에 접속되어 있으며, 각 ??칭 저항 R1의 다른 끝은 공통 전극 CE에 접속되어 있다. 각 ??칭 저항 R1은 수동 ??칭 회로를 구성하고 있다. 공통 전극 CE에는 복수의 ??칭 저항 R1이 병렬로 접속되어 있다.
각 신호 처리부 SP는 주면(120a) 상에 배치되어 있다. 각 신호 처리부 SP의 입력단은 대응하는 제3 배선(121)에 접속되고, 각 신호 처리부 SP의 출력단은 대응하는 신호선 TL에 접속되어 있다. 각 신호 처리부 SP에는 제1 배선(3), 제2 배선(8), 취출 전극(9) 및 제3 배선(121)을 통해 각 애벌런치 포토 다이오드(APD)로부터의 출력 신호가 입력된다. 각 신호 처리부 SP는 각 애벌런치 포토 다이오드(APD)로부터의 출력 신호를 처리한다. 신호 처리부 SP는 각 애벌런치 포토 다이오드(APD)로부터의 출력 신호를 디지털 펄스로 변환하는 CMOS 회로를 포함하고 있다.
탑재 기판(120)의 주면(120a) 상에는, 취출 전극(9)에 대응하는 위치에 개구가 형성된 패시베이션 막(122)이 배치되어 있다. 패시베이션 막(122)은 SiN 등으로 이루어진다. 패시베이션 막(122)의 형성 방법으로는 CVD(Chemical Vapor Deposition) 법 등을 이용할 수 있다.
도 2에 나타난 바와 같이, 광 투과 기판(130)은 서로 대향하는 주면(130a) 및 주면(130b)을 가지고 있다. 광 투과 기판(130)은 평면시에서 구형의 형상을 나타내고 있다. 광 투과 기판(130)은 유리 등의 광 투과성 재료로 이루어진다. 주면(130b)은 반도체 기판(2)의 주면(2a)에 대향하고 있다. 광 투과 기판(130)과 반도체 광 검출 소자(110)는 광학 접착제로 이루어진 접착층(6)에 의해 광학적이고 물리적으로 접속되어 있다. 또한, 광 투과 기판(130)의 주면(130a)에는 광학 접착제에 의해 신틸레이터(scintillator)가 광학적이고 물리적으로 접속되는 경우가 있다. 이 경우, 신틸레이터로부터의 신틸레이션 광은 광 투과 기판(130)을 투과하여, 반도체 광 검출 소자(110)에 입사한다.
반도체 기판(2)의 측면(2c)과 광 투과 기판(130)의 측면(130c)은 동일면으로 되어 있다. 즉, 평면시에서 반도체 기판(2)의 바깥 가장자리와 광 투과 기판(130)의 바깥 가장자리가 일치하고 있다.
이상과 같이 구성된 반도체 장치(1)(반도체 광 검출 소자(110))에서는 N형의 반도체 기판(2)과 P형의 제1 반도체 영역 1PA 사이에 PN 접합이 구성되어, 애벌런치 포토 다이오드(APD)가 형성되어 있다. 반도체 기판(2)은 주면(2b)에 형성된 전극(도시 생략)에 전기적으로 접속되어 있으며, 제1 반도체 영역 1PA는 제2 반도체 영역 1PB를 통해, 제1 배선(3)에 전기적으로 접속되어 있다. 도 6에 나타난 바와 같이, ??칭 저항 R1은 애벌런치 포토 다이오드(APD)에 직렬로 접속되어 있다.
포토 다이오드 어레이 PDA1에서는 각 애벌런치 포토 다이오드(APD)를 가이거 모드로 동작시킨다. 가이거 모드에서는 애벌런치 포토 다이오드(APD)의 break down 전압보다 큰 역방향 전압(역바이어스 전압)을 애벌런치 포토 다이오드(APD)의 애노드/캐소드 사이에 인가한다. 즉, 애노드에는 (－) 전위 V1을, 캐소드에는 (＋) 전위 V2를 인가한다. 이러한 전위의 극성은 상대적인 것이며, 하나의 전위를 그라운드 전위로 하는 것도 가능하다.
애노드는 P형의 제1 반도체 영역 1PA이며, 캐소드는 N형의 반도체 기판(2)이다. 애벌런치 포토 다이오드(APD)에 광(포톤)이 입사하면, 기판 내부에서 광전 변환이 이루어져, 광전자가 발생한다. 제1 반도체 영역 1PA의 PN 접합 계면의 근방 영역에서 애벌런치 증배(增倍)가 이루어져 증폭된 전자군은 반도체 기판(2)의 이면(裏面)에 형성된 전극을 향해서 흐른다. 즉, 반도체 광 검출 소자(110)(포토 다이오드 어레이 PDA1) 중 어느 화소(애벌런치 포토 다이오드(APD))에 광(포톤)이 입사하면, 증배되어, 신호로서 제3 배선(121)에서 배출되어 대응하는 신호 처리부 SP에 입력된다.
［관통 공 및 그 주변 부분의 구성］
도 7에 나타난 바와 같이, 반도체 기판(2)은 주면(2a)에서 주면(2b)에 이르는 관통 공(7)이 형성되어 있다. 관통 공(7)의 제1 개구(7a)는 반도체 기판(2)의 주면(2a)에 위치하고 있으며, 관통 공(7)의 제2 개구(7b)는 반도체 기판(2)의 주면(2b)에 위치하고 있다. 제1 개구(7a)는 산화막(4)에 형성된 개구(4a)와 연속하고 있으며, 제1 배선(3)의 패드부(3a)에 의해 덮여 있다. 즉, 관통 공(7)의 제1 개구(7a) 상에는 제1 배선(3)의 일부인 패드부(3a)가 위치하고 있다.
관통 공(7)은 수직 구멍이다. 즉, 관통 공(7)의 내면(7c)(관통 공(7)의 내면(7c)이 원기둥면 등의 곡면인 경우에는 그 곡면의 접평면)이 주면(2a)에 대해 이루는 각도(즉, 관통 공(7)의 중심선 CL을 포함한 평면에 대해, 중심선 CL의 양측의 영역의 각각에 주목한 경우에 해당 평면과 관통 공(7)의 내면(7c)과의 교선이 주면(2a)에 대해 이루는 각도의 평균치)는 80о~100о(보다 바람직하게는 85о~95о)로 되어 있다. 본 실시 형태에서는 관통 공(7)은 주면(2a, 2b)에 직교하는 중심선 CL을 갖는 원기둥 형상으로 형성되어 있다. 이 경우, 관통 공(7)의 내면(7c)은 주면(2a, 2b)에 직교하는 면이며, 관통 공(7)의 내면(7c)이 주면(2a)에 대해 이루는 각도는 90о로 되어 있다.
관통 공(7)의 어스펙트 비는 1 이하이다. 어스펙트 비는 관통 공(7)의 깊이(제1 개구(7a)와 제2 개구(7b) 사이의 거리)를 제2 개구(7b)의 폭(제2 개구(7b)가 구형인 경우에는 제2 개구(7b)의 대변 간의 거리, 제2 개구(7b)가 원형인 경우에는 제2 개구(7b)의 직경)으로 나눈 값이다. 예를 들어, 관통 공(7)의 깊이는 20μm이며, 제2 개구(7b)의 폭은 30μm이다. 이 경우, 어스펙트 비는 0.667이 된다. 또한, 원기둥 형상, 사각기둥 형상 등의 형상을 갖는 관통 공(7)은, 예를 들면 드라이 에칭(dry etching)에 의해 형성된다.
관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)은 수지(樹脂)로 이루어지는 절연층(10)이 마련되어 있다. 절연층(10)은 관통 공(7)의 제2 개구(7b)를 통해 연속하고 있다. 절연층(10)은 관통 공(7)의 내측에서 산화막(4)의 개구(4a)를 통해 제1 배선(3)의 패드부(3a)에 이르고 있으며, 반도체 기판(2)의 주면(2a) 측에 개구(10a)를 가지고 있다. 절연층(10)의 표면(10b)(관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)과는 반대측의 표면)에는 제2 배선(8)이 마련되어 있다. 제2 배선(8)은 절연층(10)의 개구(10a)에 있어서 제1 배선(3)의 패드부(3a)에 전기적으로 접속되어 있다. 제2 배선(8)은 범프 전극인 취출 전극(9)이 배치된 패드부(8a)를 제외하고 수지 보호층(21)에 의해 덮여 있다.
상술한 절연층(10)에 대해, 도 8 및 도 9를 참조하여 보다 상세하게 설명한다. 또한, 도 8 및 도 9에서는 광 투과 기판(5), 접착층(6), 취출 전극(9), 및 수지 보호층(21) 등이 생략되어 있다. 그리고 도 8 및 도 9에서는 각 구성의 상하가 도 7의 경우와는 역방향으로 나타내져 있다.
도 8에 나타난 바와 같이, 절연층(10)의 표면(10b)은 관통 공(7)의 내측에서 제1 개구(7a)에 이르는 제1 영역(11)과, 관통 공(7)의 내측에서 제2 개구(7b)에 이르는 제2 영역(12)과, 관통 공(7)의 외측에서 반도체 기판(2)의 주면(2b)에 대향하는 제3 영역(13)을 포함한다.
제1 영역(11)은 반도체 기판(2)의 주면(2a)에서 주면(2b)을 향해 퍼지는 테이퍼 상의 영역이다. 제1 영역(11)은 평균 경사 각도 α를 가지고 있다. 제1 영역(11)의 평균 경사 각도 α란 관통 공(7)의 중심선 CL을 포함한 평면에 대해, 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 제1 영역(11)과의 교선이 주면(2a)에 대해 이루는 각도의 평균치이다. 해당 교선이 직선인 경우에는 그 직선과 주면(2a)이 이루는 각도가 제1 영역(11)의 평균 경사 각도 α가 된다. 해당 교선이 곡선인 경우에는 그 곡선의 접선과 주면(2a)이 이루는 각도의 평균치가 제1 영역(11)의 평균 경사 각도 α가 된다. 제1 영역(11)의 평균 경사 각도α는 0о보다도 크고 90о보다 작다.
제2 영역(12)은 반도체 기판(2)의 주면(2a)에서 주면(2b)을 향해 퍼지는 테이퍼 상의 영역이다. 제2 영역(12)은 평균 경사 각도 β를 가지고 있다. 제2 영역(12)의 평균 경사 각도 β란 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 제2 영역(12)과의 교선이 주면(2a)에 대해 이루는 각도의 평균치이다. 해당 교선이 직선인 경우에는, 그 직선과 주면(2a)이 이루는 각도가 제2 영역(12)의 평균 경사 각도 β가 된다. 해당 교선이 곡선인 경우에는 그 곡선의 접선과 주면(2a)이 이루는 각도의 평균치가 제2 영역(12)의 평균 경사 각도 β가 된다. 제2 영역(12)의 평균 경사 각도 β는 0о보다도 크고 90о보다 작다.
제2 영역(12)의 평균 경사 각도 β는 제1 영역(11)의 평균 경사 각도 α보다 작다. 즉, 제2 영역(12)은 제1 영역(11)보다 완만한 경사를 갖는 영역이다. 또한, 제2 영역(12)의 평균 경사 각도 β는 관통 공(7)의 내면(7c)의 평균 경사 각도 γ(이 경우에는, 90о) 보다 작다. 즉, 제2 영역(12)은 관통 공(7)의 내면(7c)보다 완만한 경사를 갖는 영역이다. 본 실시 형태에서는 제1 영역(11)의 평균 경사 각도 α는 제2 영역(12)의 평균 경사 각도 β보다 관통 공(7)의 내면(7c)의 평균 경사 각도 γ에 가깝다. 여기에서는 관통 공(7)의 내면(7c)의 평균 경사 각도 γ ＞ 제1 영역(11)의 평균 경사 각도 α ＞ 제2 영역(12)의 평균 경사 각도 β로 되어 있다. 관통 공(7)의 내면(7c)의 평균 경사 각도 γ는 관통 공(7)의 중심선 CL을 포함한 평면에 대해, 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 내면(7c)의 교선이 주면(2a)에 대해 이루는 각도의 평균치이다. 해당 교선이 직선인 경우에는 그 직선과 주면(2a)이 이루는 각도가 관통 공(7)의 내면(7c)의 평균 경사 각도 γ가 된다. 해당 교선이 곡선인 경우에는 그 곡선의 접선과 주면(2a)이 이루는 각도의 평균치가 관통 공(7)의 내면(7c)의 평균 경사 각도 γ가 된다.
절연층(10)의 표면(10b)은 제4 영역(14)과 제5 영역(15)을 더 포함한다. 제1 영역(11)은 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중 제4 영역(14)보다 관통 공(7)의 제1 개구(7a) 측(관통 공(7)의 중심선 CL에 평행한 방향에 있어서의 제1 개구(7a) 측)의 영역이다. 제2 영역(12)은 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중 제4 영역(14)보다 관통 공(7)의 제2 개구(7b) 측(관통 공(7)의 중심선 CL에 평행한 방향에 있어서의 제2 개구(7b) 측)의 영역이며, 제4 영역(14)과 제5 영역(15) 사이의 영역이다.
제4 영역(14)은 제1 영역(11)과 제2 영역(12)을 연속적으로 연결하도록 만곡되어 있다. 즉, 제4 영역(14)은 둥근 곡면이며, 제1 영역(11)과 제2 영역(12)을 매끄럽게 접속하고 있다. 여기서, 제4 영역(14)이 존재하지 않는다고 가정하고, 제1 영역(11)을 반도체 기판(2)의 주면(2b) 측에 연장시켜, 제2 영역(12)을 반도체 기판(2)의 주면(2a) 측에 연장시키면, 제1 영역(11)과 제2 영역(12)에 의해 교선(모서리, 굴곡 부분)이 형성된다. 제4 영역(14)은 해당 교선(모서리, 굴곡 부분)을 R 면취(面取)할 때 형성되는 곡면에 상당한다. 제4 영역(14)은 관통 공(7)의 중심선 CL을 포함한 평면에 대해, 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 표면(10b)의 교선 중 제1 영역(11)에 대응하는 부분과 제2 영역(12)에 대응하는 부분 사이에서 관통 공(7)의 내면(7c)과는 반대 측에 볼록한 모양으로 만곡된 부분이다.
제5 영역(15)은 관통 공(7)의 제2 개구(7b)의 가장자리를 따라 있으며, 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있다. 즉, 제5 영역(15)은 둥근 곡면이며, 제2 영역(12)과 제3 영역(13)을 매끄럽게 접속하고 있다. 여기서, 제5 영역(15)이 존재하지 않는다고 가정하여, 제2 영역(12)을 반도체 기판(2)의 주면(2b) 측으로 연장시키고, 제3 영역(13)을 관통 공(7)의 중심선 CL을 향해 연장시키면, 제2 영역(12)과 제3 영역(13)에 의해 교선(모서리, 굴곡 부분 등)이 형성된다. 제5 영역(15)은 해당 교선(모서리, 굴곡 부분 등)을 R 면취했을 때 형성되는 곡면에 상당한다. 제5 영역(15)은 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 표면(10b)과의 교선 중 제2 영역(12)에 대응하는 부분과 제3 영역(13)에 대응하는 부분의 사이에서 관통 공(7)의 제2 개구(7b)의 가장자리와는 반대 측으로 볼록한 모양으로 만곡된 부분이다.
본 실시 형태에서 적어도 제4 영역(14), 제2 영역(12), 및 제5 영역(15)은 관통 공(7)의 내면(7c)과는 반대 측으로 볼록한 모양으로 만곡한 곡면이다. 제3 영역(13)은 반도체 기판(2)의 주면(2b)에 대략 평행한 평면이다. 상술한 것처럼, 제4 영역(14)이 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있고, 제5 영역(15)이 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있으므로, 절연층(10)의 표면(10b)은 연속한 면(면과 면과의 교선(모서리, 굴곡 부분 등) 등의 불연속 부분이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 매끄럽게 접속된 면)으로 되어 있다.
관통 공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께는 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 평균 두께보다 크다. 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께는 내면(7c)에 수직인 방향에서의 절연층(10)의 두께의 평균치이다. 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 평균 두께는 주면(2b)에 수직인 방향에서의 절연층(10)의 두께의 평균치이다.
반도체 기판(2)의 주면(2a, 2b)에 평행한 방향에서 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께는 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께보다 크다. 반도체 기판(2)의 주면(2a, 2b)에 평행한 방향에서 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께는 해당 방향에 있어서의 제1 영역(11)과 관통 공(7)의 내면(7c) 사이의 거리의 평균치이다. 반도체 기판(2)의 주면(2a, 2b)에 평행한 방향에서 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께는 해당 방향에 있어서의 제2 영역(12)과 관통 공(7)의 내면(7c) 사이의 거리의 평균치이다.
절연층(10)에서 제1 영역(11)은 관통 공(7)의 내면(7c)에 마련된 절연층(10) 중 반도체 기판(2)의 주면(2a)으로부터 높이 H를 가지는 부분의 표면이다. 높이 H는 반도체 기판(2)의 두께(즉, 주면(2a)과 주면(2b) 사이의 거리)와 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 2/3 이하이다.
절연층(10)에서는 절연층(10)의 개구(10a)의 가장자리 및 관통 공(7)의 제2 개구(7b)의 가장자리를 통과하는 면 S를 경계면으로서, 면 S에 대한 관통 공(7)의 내면(7c) 측의 부분 P1, 및 면 S에 대해 관통 공(7)의 내면(7c)과는 반대측의 부분 P2에 주목하면, 부분 P1의 체적은 부분 P2의 체적보다 크다. 또한, 절연층(10)에서는 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목하면, 삼각형 T1의 면적은 삼각형 T2의 면적보다 크다. 삼각형 T1은 관통 공(7)의 중심선 CL을 포함한 평면에서(즉, 도 8의 단면에서) 관통 공(7)의 제1 개구(7a)의 가장자리, 관통 공(7)의 제2 개구(7b)의 가장자리, 및 절연층(10)의 개구(10a)의 가장자리를 정점으로 하는 삼각형이다. 삼각형 T2는 관통 공(7)의 중심선 CL을 포함한 평면에서(즉, 도 8의 단면에서) 절연층(10)의 개구(10a)의 가장자리, 관통 공(7)의 제2 개구(7b)의 가장자리, 및 제4 영역(14)의 정부(頂部)를 정점으로 하는 삼각형이다.
여기서, 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 양측의 영역에 각각 주목한 경우에 대해 설명한다. 도 9에 나타난 바와 같이, 절연층(10)의 개구(10a)의 가장자리에 대응하는 점을 제1 점 X1로 하고, 관통 공(7)의 제2 개구(7b)의 가장자리에 대응하는 점을 제2 점 X2로 하고, 관통 공(7)의 제2 개구(7b)(즉, 주면(2b)의 연장선)와 절연층(10)의 표면(10b)이 교차하는 점을 제3 점 X3로 하며, 관통 공(7)의 제1 개구(7a)의 가장자리에 대응하는 점을 제4 점 X4로 한다. 그리고 제1 점 X1과 제2 점 X2를 연결하는 선분을 제1 선분 S1로 하고, 제2 점 X2와 제3 점 X3를 연결하는 선분을 제2 선분 S2로 하며, 제3 점 X3과 제1 점 X1을 연결하는 선분을 제3 선분 S3으로 한다.
이 때, 제1 선분 S1에 관통 공(7)의 내면(7c) 측에 위치하는 절연층(10)의 제1 면적 A1은, 제1 선분 S1, 제2 선분 S2, 및 제3 선분 S3에 의해 둘러싸이는 절연층(10)의 제2 면적 A2와, 제3 선분 S3에 대해 관통 공(7)의 내면(7c)의 반대 측에 위치하는 절연층(10)의 제3 면적 A3의 합보다 크다.
또한, 제1 점 X1에서의 절연층(10)의 표면(10b)의 경사 각도 θ1은 제3 점 X3의 절연층(10)의 표면(10b)의 경사 각도 θ2보다 크다. 제1 점 X1에서의 절연층(10)의 표면(10b)의 경사 각도 θ1이란 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 절연층(10)의 표면(10b)과의 교선에 제1 점 X1에서 접하는 직선(접선)과 주면(2a)이 이루는 각도이다. 이 경사 각도 θ1은 0о보다도 크고 90о보다 작다. 제3 점 X3의 절연층(10)의 표면(10b)의 경사 각도 θ2란 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 절연층(10)의 표면(10b)의 교선에 제3 점 X3에서 접하는 직선(접선)과 주면(2a)이 이루는 각도이다. 이 경사 각도θ2는 0о보다도 크고 90о보다 작다.
또한, 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)의 평균 경사 각도 θ는 관통 공(7)의 내면(7c)의 평균 경사 각도 γ보다 작다. 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)의 평균 경사 각도 θ는 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)(즉, 제1 개구(7a)와 제2 개구(7b)의 사이에 위치하는 절연층(10)의 표면(10b))의 교선이 주면(2a)에 대해 이루는 각도의 평균치이다. 이 평균 경사 각도 θ는 0о보다 크고 90о보다 작다. 관통 공(7)의 내면(7c)의 평균 경사 각도 γ는 상술한 바와 같다.
또한, 제1 점 X1과 제4 점 X4 사이의 거리 D1은 절연층(10)의 개구(10a)의 폭 W보다 크다. 그리고 절연층(10)의 개구(10a)의 폭은 개구(10a)가 구형인 경우에는 개구(10a)의 대변 간의 거리, 개구(10a)가 원형인 경우에는 개구(10a)의 직경을 의미한다. 또한, 관통 공(7)의 제1 개구(7a)의 가장자리와 절연층(10)의 개구(10a)의 가장자리 사이의 거리 D2는 관통 공(7)의 제1 개구(7a)의 가장자리와 제1 배선(3)의 패드부(3a)의 가장자리 사이의 거리 D3보다 크다.
［작용 및 효과］
반도체 장치(1)에서는 도 9에 나타난 바와 같이, 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 양측의 영역 각각에 주목한 경우, 상술한 제1 면적 A1이 상술한 제2 면적 A2와 제3 면적 A3의 합보다 크고, 또한 상술한 제3 면적 A3이 존재하도록 절연층(10)이 마련되어 있다. 따라서, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분의 표면의 평균 경사 각도가 작아(즉, 완만하게)짐과 동시에, 해당 부분의 두께가 확보된다. 이에 의해, 관통 공(7)이 수직 구멍인 경우, 제2 배선(8)의 단선, 제2 배선(8)과 반도체 기판(2) 사이에서 전류의 누수 등이 발생하기 쉬워지는 관통 공(7)의 제2 개구(7b)의 근방에서 그러한 사태가 발생하는 것이 방지된다. 또한, 관통 공(7)이 수직 구멍이기 때문에 관통 공(7)이 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 구멍인 경우에 비해, 반도체 기판(2)에서 관통 공(7)이 차지하는 체적의 비율이 억제된다. 이것은 제1 배선(3)과 제2 배선(8)을 접속하기 위해 최소한의 면적을 확보할 필요가 있는 관통 공(7)의 제1 개구(7a)의 면적을 동일하게 한 경우, 테이퍼 구멍은 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 반면, 수직 구멍은 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 거의 퍼지지 않기 때문이다. 이상에 의해, 반도체 장치(1)에 의하면, 반도체 기판(2)에서 관통 공(7)이 차지하는 체적의 비율을 억제하면서, 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속을 보장할 수 있다.
반도체 장치(1)에서는 제1 점 X1에서의 절연층(10)의 표면(10b)의 경사 각도 θ1이 제3 점 X3에서의 절연층(10)의 표면(10b)의 경사 각도 θ2보다 크다. 이에 의해, 예를 들면 관통 공(7)이 소경화된 경우에도 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분의 표면(10b)의 평균 경사 각도를 작은 각도(즉, 완만한 각도)로 유지하면서, 반도체 기판(2)의 주면(2a) 측의 절연층(10)의 개구(10a)의 넓이를 충분히 확보할 수 있다. 따라서, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분에서의 제2 배선(8)의 단선을 방지할 수 있는 동시에, 절연층(10)의 개구(10a) 부분에서의 제1 배선(3)의 제2 배선(8)과의 단선을 방지할 수 있다.
반도체 장치(1)에서 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)의 평균 경사 각도 θ가 관통 공(7)의 내면(7c)의 평균 경사 각도 γ보다 작다. 이에 의해, 예를 들면 절연층(10)이 관통 공(7)의 내면(7c)을 따라 균일한 두께로 형성된 경우에 비해, 반도체 기판(2)의 제2 개구(7b) 측에서의 제2 배선(8)의 형성을 용이하게 하면서도 확실히 실시할 수 있다.
반도체 장치(1)에서 제1 점 X1과 제4 점 X4 사이의 거리 D1이 절연층(10)의 개구(10a)의 폭 W보다 크다. 예를 들면, 반도체 기판(2)의 제2 개구(7b) 측에서 절연층(10)에 개구(10a)를 형성하는 경우, 반도체 기판(2)의 주면(2b)으로부터 절연층(10)의 주면(2a) 측의 개구(10a)가 떨어져 있기 때문에, 해당 개구(10a)의 사이즈, 위치 등에 편차가 생기기 쉽다. 상술한 제1 점 X1과 제4 점 X4 사이의 거리 D1을 절연층(10)의 주면(2a) 측의 개구(10a)의 폭 W보다 크게 함으로써, 해당 개구(10a)의 사이즈, 위치 등의 편차에 대한 마진을 크게 할 수 있다. 또한, 제1 점 X1과 제4 점 X4와의 거리 D1을 크게 취함으로써, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분을 두껍게 하고, 또한 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분의 표면(10b)의 평균 경사 각도를 작게 하는 설계가 용이해진다.
반도체 장치(1)에서는 관통 공(7)의 제1 개구(7a)의 가장자리와 절연층(10)의 개구(10a)의 가장자리 사이의 거리 D2가 관통 공(7)의 제1 개구(7a)의 가장자리와 제1 배선(3)의 패드부(3a)의 가장자리 사이의 거리 D3보다 크다. 상술한 것처럼, 반도체 기판(2)의 제2 개구(7b) 측에서 절연층(10)에 개구(10a)를 형성하는 경우, 해당 개구(10a)의 사이즈, 위치 등에 편차가 생기기 쉽기는 하지만, 제1 개구(7a)의 가장자리와 절연층(10)의 개구(10a)의 가장자리 사이의 거리 D1을 제1 개구(7a)의 가장자리와 패드부(3a)의 가장자리 사이의 거리 D3보다 크게 함으로써, 해당 개구(10a)의 사이즈, 위치 등의 편차에 대한 마진을 크게 할 수 있다. 또한, 제1 점 X1과 제4 점 X4 사이의 거리 D1을 크게 취함으로써, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분을 두껍게 하고 또한, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분의 표면(10b)의 평균 경사 각도를 작게 하는 설계가 용이해진다.
또한, 제1 점 X1과 제4 점 X4 사이의 거리 D1이 절연층(10)의 개구(10a)의 폭 W보다 큰 것과, 관통 공(7)의 제1 개구(7a)의 가장자리와 절연층(10)의 개구(10a)의 가장자리 사이의 거리 D2가 관통 공(7)의 제1 개구(7a)의 가장자리와 제1 배선(3)의 패드부(3a)의 가장자리 사이의 거리 D3보다 큰 것 중 적어도 하나를 만족하면, 만족한 부분에서 상술한 효과를 얻을 수 있다.
반도체 장치(1)에서는 관통 공(7)의 깊이를 제2 개구(7b)의 폭으로 나눈 값인 어스펙트 비가 1 이하이다. 이에 의해, 절연층(10)의 표면(10b)에 제2 배선(8)을 용이하고 확실하게 형성할 수 있다. 또한, 절연층(10) 중 제2 개구(7b)의 가장자리를 덮는 부분의 표면(10b)의 평균 경사 각도를 보다 작게(즉, 보다 완만하게)하여, 해당 부분에서의 제2 배선(8)의 단선을 보다 확실하게 방지할 수 있다. 그리고 절연층(10)에 개구(10a)를 용이하고 확실하게 형성할 수 있다.
반도체 장치(1)에서는 절연층(10)이 수지(樹脂)로 이루어진다. 이에 의해, 상술한 바와 같은 형상을 갖는 절연층(10)을 용이하고 확실하게 형성할 수 있다.
반도체 장치(1)에서는 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)이 연속한 면으로 구성되어 있다. 이에 따라, 절연층(10)의 표면(10b)의 전 영역에서 응력 집중이 완화되기 때문에 제2 배선(8)의 단선을 보다 확실하게 방지할 수 있다.
반도체 장치(1)에서는 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)과 주면(2b)에 마련된 절연층(10)의 표면(10b)이 연속한 면으로 구성되어 있다. 이에 따라, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분의 두께가 확보되기 때문에 제2 개구(7b)의 근방에서 제2 배선(8)과 반도체 기판(2)의 사이에서의 전류의 누설이 발생하는 것을 방지할 수 있다. 또한, 절연층(10) 중 관통 공(7)의 제2 개구(7b)의 가장자리를 덮는 부분의 표면(10b)이 매끄럽게 되기 때문에, 제2 개구(7b)의 근방에서 제2 배선(8)의 단선이 발생하는 것을 방지할 수 있다.
반도체 장치(1)에서는 반도체 기판(2)에 가이거 모드로 동작하는 복수의 애벌런치 포토 다이오드(APD)가 마련되어 있다. 이러한 반도체 장치(1)에서는 수광면에서 복수의 화소(애벌런치 포토 다이오드(APD)에 상당한다)가 차지하는 면적의 비율을 높이는 것이 바람직하지만, 애벌런치 포토 다이오드(APD) 마다 관통 공(7)을 마련하는 경우에는 반도체 기판(2)에서 관통 공(7)이 차지하는 체적의 비율을 억제하고 싶다. 그런 한편, 관통 공(7) 내의 배선의 단선 등을 방지하고, 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속을 확실하게 하고 싶다. 특히, 이러한 반도체 장치(1)에서는 애벌런치 포토 다이오드(APD)에 인가하는 동작 전압이 높아지므로, 관통 공(7) 내의 배선과 반도체 기판(2)의 사이에 절연의 확실화를 도모하고 싶다. 반도체 장치(1)에 따르면 상술한 것처럼, 반도체 기판(2)에서 관통 공(7)이 차지하는 체적의 비율을 억제하면서 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속을 확실화할 수 있기 때문에, 반도체 기판(2)에서 관통 공(7)이 차지하는 체적의 비율을 억제할 수 있고, 반도체 기판(2)에서 관통 공(7)을 통한 전기적인 접속을 확실화하는 것과 관통 공(7) 내의 배선과 반도체 기판(2) 사이에 절연의 확실화를 도모하는 것을 실현할 수 있다.
［변형예］
이상, 본 발명의 일실시 형태에 대해 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 예를 들면, 절연층(10)은 수지 이외의 절연 재료에 의해 형성되어 있어도 좋다. 또한, 상기 실시 형태에서는 관통 공(7)의 제1 개구(7a)가 제1 배선(3)의 패드부(3a)에 의해 덮여 있었지만, 제1 배선(3)의 일부가 제1 개구(7a) 상에 위치하면 되고 제1 배선(3)이 제1 개구(7a)의 전체 영역을 덮지 않아도 좋다. 그리고 취출 전극(9)은 반도체 기판(2)의 주면(2b)에서 돌출되도록 관통 공(7)의 내측에 배치되어 있어도 좋다. 그 경우, 취출 전극(9)은 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b)에 형성된 제2 배선(8)에 전기적으로 접속된다. 따라서, 이 경우 제2 배선(8)은 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 표면(10b)에 형성되어 있지 않아도 좋다.
또한, 탑재 기판(120)은 패시브 ??칭(passive quenching) 회로(??칭 저항)을 대신하여, 액티브 ??칭(active quenching) 회로를 가져도 좋다. 그 경우, 각 액티브 ??칭 회로에는 공통 전극 CE와 신호선 TL이 접속된다. 각 액티브 ??칭 회로는 CMOS 회로를 포함하고, 신호 처리부 SP로도 기능한다.
액티브 ??칭 회로는 각 애벌런치 포토 다이오드(APD)로부터의 출력 신호를 디지털 펄스로 변환함과 함께, 변환된 디지털 펄스를 이용하여 MOS의 ON/OFF 동작을 실시하고, 전압의 강제 드롭과 리셋 동작을 실시한다. 탑재 기판(120)이 액티브 ??칭 회로를 포함함으로써, 반도체 광 검출 소자(110)가 가이거 모드로 동작할 때의 전압 회복 시간을 줄일 수 있다.
제1 반도체 영역 1PA 및 제2 반도체 영역 1PB의 각각의 형상은 상술한 형상으로 한정되지 않고, 다른 형상(예를 들면, 원형 모양 등) 이어도 좋다. 또한, 반도체 기판(2)에 형성되는 애벌런치 포토 다이오드(APD)의 수(행 수 및 열 수), 배열 등은 상술한 것에 한정되지 않는다.
상기 실시 형태에서는 반도체 기판(2)의 측면(2c)과 탑재 기판(120)의 측면(120c)이 동일면으로 되어 있었지만, 이에 한정되지 않고, 예를 들면 평면에서 볼 때, 탑재 기판(120)의 바깥 가장자리가 반도체 기판(2)의 바깥 가장자리에 대해서 외측에 위치하고 있어도 된다. 이 경우, 탑재 기판(120)의 주면(120a)의 주변부에 형성된 와이어 패드에서 와이어 본딩에 의해 외부에 전기적으로 접속되어 신호 처리된 정보가 외부에 출력된다.
［참고 형태의 반도체 장치］
도 10 내지 도 17을 참조하여 참고 형태의 반도체 장치(1)에 대해 설명한다. 또한, 상술한 실시 형태의 반도체 장치(1)의 관통 공(7) 및 그 주변 부분은 후술하는 참고 형태의 반도체 장치(1)의 관통 공(7) 및 그 주변 부분과 마찬가지로 제조할 수 있다.
도 10에 나타난 바와 같이, 반도체 장치(1)는 서로 대향하는 주면(2a) 및 주면(2b)을 가지는 반도체 기판(2)을 갖추고 있다. 반도체 장치(1)은, 예를 들면 칼라 센서 등의 광 디바이스이며, 예를 들면 실리콘으로 이루어진 반도체 기판(2)의 주면(2a)에 디바이스가 구성되어 있다. 반도체 기판(2)의 주면(2a)에는, 예를 들면 알루미늄으로 이루어진 제1 배선(3)이 산화막(4)을 통해 마련되어 있다. 산화막(4)에서 제1 배선(3)의 패드부(3a)에 대응하는 부분에는 개구(4a)가 형성되어 있다. 반도체 기판(2)의 주면(2a)에는, 예를 들면 유리로 이루어지는 광 투과 기판(5)이 접착층(6)을 통해 설치되어 있다.
반도체 기판(2)에는 주면(2a)으로부터 주면(2b)에 이르는 관통 공(7)이 형성되어 있다. 관통 공(7)의 제1 개구(7a)는 반도체 기판(2)의 주면(2a)에 위치하고 있으며, 관통 공(7)의 제2 개구(7b)는 반도체 기판(2)의 주면(2b)에 위치하고 있다. 제1 개구(7a)는 산화막(4)의 개구(4a)와 연속하고, 제1 배선(3)의 패드부(3a)에 의해 덮여 있다. 관통 공(7)의 내면(7c)은 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 면이다. 예를 들면, 관통 공(7)은 주면(2a)으로부터 주면(2b)을 향해 퍼지는 사각뿔 대(台)의 형상으로 형성되어 있다. 또한, 관통 공(7)의 중심선 CL에 평행한 방향에서 보았을 경우에 관통 공(7)의 제1 개구(7a)의 가장자리와 산화막(4)의 개구(4a)의 가장자리는 일치하고 있을 필요는 없고, 예를 들면 산화막(4)의 개구(4a)의 가장자리가 관통 공(7)의 제1 개구(7a)의 가장자리에 대하여 안쪽에 위치하고 있어도 좋다.
관통 공(7)의 어스펙트 비는 0.2~10이다. 어스펙트 비는 관통 공(7)의 깊이(제1 개구(7a)와 제2 개구(7b) 사이의 거리)를 제2 개구(7b)의 폭(제2 개구(7b)가 구형인 경우에는 제2 개구(7b)의 대변 간의 거리, 제2 개구(7b)가 원형인 경우에는 제2 개구(7b)의 직경)으로 나눈 값이다. 예를 들어, 관통 공(7)의 깊이는 30μm이며, 제2 개구(7b)의 폭은 130μm이다. 이 경우, 어스펙트 비는 0.23이다.
관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)에는 절연층(10)이 마련되어 있다. 절연층(10)은 관통 공(7)의 제2 개구(7b)를 통해 연속하고 있다. 절연층(10)은 관통 공(7)의 내부에서, 산화막(4)의 개구(4a)를 통해 제1 배선(3)의 패드부(3a)에 이르고 있으며, 반도체 기판(2)의 주면(2a) 측에 개구(10a)를 가지고 있다. 절연층(10)의 표면(10b)(관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)과는 반대측의 표면)에는, 예를 들면 알루미늄으로 이루어진 제2 배선(8)이 마련되어 있다. 제2 배선(8)은 절연층(10)의 개구(10a)에 있어서 제1 배선(3)의 패드부(3a)에 전기적으로 접속되어 있다. 제2 배선(8)은 범프 전극인 취출 전극(9)이 배치된 패드부(8a)를 제외하고, 수지 보호층(21)에 의해 덮여 있다. 또한, 수지 보호층(21)을 대신하여, 다른 절연 재료로 이루어진 보호층(예를 들면, 산화막, 질화막 등)이 마련되어 있어도 좋다. 그리고 수지 보호층(21)의 두께는 절연층(10)의 두께와 동일한 정도여도 좋고, 또는 절연층(10)의 두께보다 작아도 된다. 특히, 수지 보호층(21)의 두께가 절연층(10)의 두께와 동일한 정도이면, 제2 배선(8) 및 제3 배선(22)에 작용하는 응력을 저감할 수 있다.
상술한 절연층(10)에 대해서 도 11을 참조하면서 보다 상세하게 설명한다. 또한, 도 11에서는 광 투과 기판(5), 접착층(6), 취출 전극(9), 및 수지 보호층(21)이 생략되어 있다.
도 11에 나타난 바와 같이, 절연층(10)의 표면(10b)은 관통 공(7)의 내측에서 제1 개구(7a)에 이르는 제1 영역(11)과, 관통 공(7)의 내측에서 제2 개구(7b)에 이르는 제2 영역(12)과, 관통 공(7)의 외측에서 반도체 기판(2)의 주면(2b)에 대향하는 제3 영역(13)을 포함한다.
제1 영역(11)은 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 영역이다. 제1 영역(11)은 평균 경사 각도 α를 가지고 있다. 제1 영역(11)의 평균 경사 각도 α란 관통 공(7)의 중심선 CL을 포함한 평면에 대해, 중심선 CL의 한쪽 측의 영역에 주목한 경우에 해당 평면과 제1 영역(11)과의 교선이 주면(2a)에 대해 이루는 각도의 평균치이다. 해당 교선이 직선인 경우에는 그 직선과 주면(2a)이 이루는 각도가 제1 영역(11)의 평균 경사 각도 α가 된다. 해당 교선이 곡선인 경우, 그 곡선의 접선과 주면(2a)이 이루는 각도의 평균치가 제1 영역(11)의 평균 경사 각도 α가 된다. 제1 영역(11)의 평균 경사 각도 α는 0о보다도 크고 90о보다 작다.
제2 영역(12)은 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 영역이다. 제2 영역(12)은 평균 경사 각도 β를 가지고 있다. 제2 영역(12)의 평균 경사 각도 β란 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 제2 영역(12)의 교선이 주면(2a)과 이루는 각도의 평균치이다. 해당 교선이 직선인 경우, 그 직선과 주면(2a)이 이루는 각도가 제2 영역(12)의 평균 경사 각도 β가 된다. 해당 교선이 곡선인 경우, 그 곡선의 접선과 주면(2a)이 이루는 각도의 평균치가 제2 영역(12)의 평균 경사 각도 β가 된다. 제2 영역(12)의 평균 경사 각도 β는 0о보다 크고 90о보다 작다.
제2 영역(12)의 평균 경사 각도 β는 제1 영역(11)의 평균 경사 각도 α보다 작다. 즉, 제2 영역(12)은 제1 영역(11)보다 완만한 경사를 가지는 영역이다. 또한, 제2 영역(12)의 평균 경사 각도 β는 관통 공(7) 내면(7c)의 평균 경사 각도 γ보다 작다. 즉, 제2 영역(12)은 관통 공(7)의 내면(7c)보다 완만한 경사를 가지는 영역이다. 본 실시 형태에서는 제1 영역(11)의 평균 경사 각도 α는 제2 영역(12)의 평균 경사 각도 β보다 관통 공(7)의 내면(7c)의 평균 경사 각도 γ에 가깝다. 여기에서는 제1 영역(11)의 평균 경사 각도 α＞ 관통 공(7)의 내면(7c)의 평균 경사 각도 γ＞ 제2 영역(12)의 평균 경사 각도 β로 되어 있다. 관통 공(7)의 내면(7c)의 평균 경사 각도 γ는 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 내면(7c)과의 교선이 주면(2a)에 대해서 이루는 각도의 평균치이다. 해당 교선이 직선인 경우, 그 직선과 주면(2a)이 이루는 각도가 관통 공(7)의 내면(7c)의 평균 경사 각도 γ가 된다. 해당 교선이 곡선인 경우, 그 곡선의 접선과 주면(2a)이 이루는 각도의 평균치가 관통 공(7)의 내면(7c)의 평균 경사 각도 γ가 된다.
절연층(10)의 표면(10b)은 관통 공(7)의 내면(7c)과는 반대 측으로 볼록(凸) 최대 곡률을 가지는 제4 영역(14)과 관통 공(7)의 제2 개구(7b)의 가장자리를 따라 제5 영역(15)을 더 포함한다. 관통 공(7)의 내면(7c)과는 반대 측으로 볼록 최대 곡률이란 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 표면(10b)의 교선 중 관통 공(7)의 내면(7c)과는 반대 측으로 볼록한 형상으로 만곡한 부분의 곡률의 최대치이다. 또한, 제1 영역(11)은 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중 제4 영역(14)보다 관통 공(7)의 제1 개구(7a) 측의 영역이다. 제2 영역(12)은 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중 제4 영역(14)보다 관통 공(7)의 제2 개구(7b) 측의 영역(즉, 제4 영역(14)과 제5 영역(15) 사이의 영역)이다.
제4 영역(14)은 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있다. 즉, 제4 영역(14)은 둥근 곡면이며, 제1 영역(11)과 제2 영역(12)을 매끄럽게 접속하고 있다. 여기서, 제4 영역(14)이 존재하지 않는다고 가정하고, 제1 영역(11)을 반도체 기판(2)의 주면(2b) 측으로 연장시키고, 제2 영역(12)을 반도체 기판(2)의 주면(2a) 측으로 연장시키면, 제1 영역(11)과 제2 영역(12)에 의해 교선(모서리, 굴곡 부분)이 형성된다. 제4 영역(14)은 해당 교선(모서리, 굴곡 부분)을 R 면취할 때 형성되는 곡면에 상당한다. 제4 영역(14)은 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 표면(10b)의 교선 중 제1 영역(11)에 대응하는 부분과 제2 영역(12)에 대응하는 부분 사이에서 관통 공(7)의 내면(7c)과는 반대 측으로 볼록한 모양으로 만곡된 부분이다.
제5 영역(15)은 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있다. 즉, 제5 영역(15)은 둥근 곡면이며, 제2 영역(12)과 제3 영역(13)을 매끄럽게 접속하고 있다. 여기서, 제5 영역(15)이 존재하지 않는다고 가정하고, 제2 영역(12)을 반도체 기판(2)의 주면(2b) 측으로 연장시키고, 제3 영역(13)을 관통 공(7)의 중심선 CL을 향해 연장시키면, 제2 영역(12)과 제3 영역(13)에 의해 교선(모서리, 굴곡 부분 등)이 형성된다. 제5 영역(15)은 해당 교선(모서리, 굴곡 부분 등)을 R 면취할 때에 형성되는 곡면에 상당한다. 제5 영역(15)은 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목한 경우, 해당 평면과 표면(10b)의 교선 중 제2 영역(12)에 대응하는 부분과 제3 영역(13)에 대응하는 부분 사이에서 관통 공(7)의 제2 개구(7b)의 가장자리와는 반대 측으로 볼록한 모양으로 만곡된 부분이다.
본 실시 형태에서는 제1 영역(11), 제4 영역(14), 및 제5 영역(15)은 관통 공(7)의 내면(7c)과는 반대 측으로 볼록한 모양으로 만곡된 곡면이다. 제2 영역(12)은 관통 공(7)의 내면(7c) 측으로 볼록한 모양으로 만곡된 곡면(즉, 관통 공(7)의 내면(7c)과는 반대측에서 보면 오목한 형상으로 만곡된 곡면)이다. 제3 영역(13)은 반도체 기판(2)의 주면(2b)에 대략 평행한 평면이다. 상술한 것처럼, 제4 영역(14)이 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있고, 제5 영역(15)이 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있으므로, 절연층(10)의 표면(10b)은 연속한 면(면과 면의 교선(모서리, 굴곡 부분 등)과 같은 불연속 부분이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 매끄럽게 접속된 면)으로 되어 있다.
관통 공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께는 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 평균 두께보다 크다. 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께는 내면(7c)에 수직인 방향에서의 절연층(10)의 두께의 평균치이다. 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 평균 두께는 주면(2b)에 수직인 방향에서의 절연층(10)의 두께의 평균치이다.
반도체 기판(2)의 주면(2a) 및 주면(2b)에 평행한 방향에서 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께는 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께보다 크다. 반도체 기판(2)의 주면(2a) 및 주면(2b)에 평행한 방향에서 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께는 해당 방향에서의 제1 영역(11)과 관통 공(7)의 내면(7c) 사이의 거리의 평균치이다. 반도체 기판(2)의 주면(2a) 및 주면(2b)에 평행한 방향에서 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께는 해당 방향에서의 제2 영역(12)과 관통 공(7)의 내면(7c) 사이의 거리의 평균치이다.
절연층(10)에서 제1 영역(11)은 관통 공(7)의 내면(7c)에 마련된 절연층(10) 중 반도체 기판(2)의 주면(2a)에서 높이 H를 가지는 부분의 표면이다. 높이 H는 반도체 기판(2)의 두께(즉, 주면(2a)과 주면(2b) 사이의 거리)와 반도체 기판(2)의 주면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 1/2 이하이다.
절연층(10)에서는 절연층(10)의 개구(10a)의 가장자리 및 관통 공(7)의 제2 개구(7b)의 가장자리를 통과하는 면 S를 경계면으로서, 면 S에 대해 관통 공(7)의 내면(7c) 측의 부분 P1, 및 면 S에 대해 관통 공(7)의 내면(7c)과는 반대측의 부분 P2에 주목하면, 부분 P1의 체적은 부분 P2의 체적보다 크다. 또한, 절연층(10)에서는 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목하면, 삼각형 T1의 면적은 삼각형 T2의 면적보다 크다. 삼각형 T1은 관통 공(7)의 중심선 CL을 포함한 평면에서(즉, 도 11의 단면에 있어서), 관통 공(7)의 제1 개구(7a)의 가장자리, 관통 공(7)의 제2 개구(7b)의 가장자리, 및 절연층(10)의 개구(10a)의 가장자리를 정점으로 하는 삼각형이다. 삼각형 T2는 관통 공(7)의 중심선 CL을 포함한 평면에서(즉, 도 11의 단면에 있어서), 절연층(10)의 개구(10a)의 가장자리, 관통 공(7)의 제2 개구(7b)의 가장자리, 및 제4 영역(14)의 정부를 정점으로 하는 삼각형이다.
이상 설명한 바와 같이, 반도체 장치(1)에서는 절연층(10)의 표면(10b) 중 관통 공(7)의 제1 개구(7a)에 이르는 제1 영역(11), 및 관통 공(7)의 제2 개구(7b)에 이르는 제2 영역(12)이 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 영역이다. 그리고 제2 영역(12)의 평균 경사 각도가 관통 공(7)의 내면(7c)의 평균 경사 각도보다 작게 되어 있다. 이에 의해, 절연층(10)의 표면(10b) 중 반도체 기판(2)의 주면(2b)에 대향하는 제3 영역(13)과 관통 공(7)의 제2 개구(7b)에 이르는 제2 영역(12)이 이루는 각도가 반도체 기판(2)의 주면(2b)과 관통 공(7)의 내면(7c)이 이루는 각도보다 크게(즉, 완만하게)된다. 따라서, 제조 시와 제조 후에도 관통 공(7)의 제2 개구(7b) 부분에서의 제2 배선(8)의 단선이 방지된다. 또한, 예를 들면 절연층(10)이 관통 공(7)의 내면(7c)을 따라 균일한 두께로 형성된 경우와 비교하여 제2 영역(12)의 경사가 완만하므로, 제2 배선(8)이 용이하고 확실하게 형성될 수 있다. 또한, 관통 공(7)의 내면(7c)의 형상에 의존하지 않고 제2 배선(8)을 형성할 수 있으므로, 예를 들면 관통 공(7)의 내면(7c)에 뾰족한 부분이 남아버린 경우에도 그러한 부분으로 인한 제2 배선(8)의 단선을 방지할 수 있다. 그리고 제2 영역(12)의 평균 경사 각도가 제1 영역(11)의 평균 경사 각도보다 작게 되어 있다. 환언하면, 관통 공(7)의 제1 개구(7a)에 이르는 제1 영역(11)의 평균 경사 각도가 제2 영역(12)의 평균 경사 각도보다 크게 되어 있다. 이에 의해, 예를 들면 관통 공(7)이 소경화된 경우에도 반도체 기판(2)의 주면(2a) 측의 절연층(10)의 개구(10a)의 넓이가 충분히 확보된다. 따라서, 제조 시와 제조 후에도 절연층(10)의 개구(10a) 부분에서의 제1 배선(3)과 제2 배선(8)의 단선이 방지된다. 또한, 절연층(10)의 표면(10b)에서 제4 영역(14)이 제1 영역(11)과 제2 영역(12)을 연속적으로 접속하도록 만곡되어 있고, 제5 영역(15)은 제2 영역(12)과 제3 영역(13)을 연속적으로 접속하도록 만곡되어 있다. 이 때문에, 제조 시와 제조 후에도 절연층(10)의 표면(10b)의 전 영역에서의 제2 배선(8)의 단선이 방지된다. 특히 제조 후에 있어서는 절연층(10)의 표면(10b)의 전 영역에서 응력 집중이 완화되기 때문에, 제2 배선(8)의 단선 방지에 효과적이다. 이상에 의해, 반도체 장치(1)에 따르면, 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속을 보장할 수 있다.
반도체 장치(1)에서는 절연층(10)의 표면(10b)이 연속한 면(면과 면의 교선(모서리, 굴곡 부분 등)과 같은 불연속 부분이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 매끄럽게 접속된 면)으로 되어 있다. 이에 의해, 응력 집중을 완화하고 제2 배선(8)의 단선을 방지할 수 있다.
반도체 장치(1)에서는 제1 영역(11)의 평균 경사 각도는 제2 영역(12)의 평균 경사 각도보다 관통 공(7)의 내면(7c)의 평균 경사 각도에 가깝다. 따라서, 제1 배선(3)의 패드부(3a)를 노출시키기 위해 충분한 넓이를 가지는 개구(10a)를 얻을 수 있으며, 그 결과 제조 시와 제조 후에도 절연층(10)의 개구(10a) 부분에서 제1 배선(3)과 제2 배선(8)의 단선을 보다 확실히 방지할 수 있다.
반도체 장치(1)에서는 제1 영역(11)의 평균 경사 각도 α＞ 관통 공(7)의 내면(7c)의 평균 경사 각도 γ＞ 제2 영역(12)의 평균 경사 각도 β로 되어 있다. 이에 의해, 제2 배선(8)의 단선을 방지할 수 있는 것과 동시에, 제1 배선(3)의 패드부(3a)를 노출시키기 위해 충분한 넓이를 가지는 개구(10a)를 얻을 수 있다.
반도체 장치(1)에서는 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 평균 두께가 주면(2b)에 마련된 절연층(10)의 평균 두께보다 크게 되어 있다. 이에 의해, 예를 들면 반도체 기판(2)이 박형화(薄型化)된 경우에도 관통 공(7)의 내면(7c)에 마련된 절연층(10)이 보강층(補層)으로서 기능하기 때문에, 관통 공(7) 주변 부분의 강도를 충분히 확보할 수 있다. 또한, 제1 영역(11)의 평균 경사 각도 및 제2 영역(12)의 평균 경사 각도를 원하는 각도로 할 수 있어 표면(10b)이 연속한 면(면과 면의 교선(모서리, 굴곡 부분 등)과 같은 불연속 부분이 존재하지 않고, 각 영역(11, 12, 13, 14, 15)이 매끄럽게 접속된 면)으로 되어 있는 절연층(10)을 얻는 것이 가능해진다. 예를 들면, 절연층(10)이 관통 공(7)의 내면(7c)을 따라 균일한 두께로 형성된 경우에는 표면(10b)이 연속한 면이 되는 절연층(10)을 얻는 것은 불가능하다.
반도체 장치(1)에서는 반도체 기판(2)의 주면(2a) 및 주면(2b)에 평행한 방향에서 절연층(10) 중 제1 영역(11)에 대응하는 부분의 평균 두께가 절연층(10) 중 제2 영역(12)에 대응하는 부분의 평균 두께보다 크다. 이에 의해, 제2 배선(8)의 단선이 발생하기 어렵고, 또한 제1 배선(3)과 제2 배선(8)의 단선이 발생하기 어려운 형상을 가지는 절연층(10)을 얻는 것이 가능해진다.
반도체 장치(1)에서는, 예를 들면 관통 공(7)의 제2 개구(7b)의 가장자리에 오버행(overhang) 등이 잔존하고 있었다고 해도, 해당 오버행 등이 절연층(10)에 덮여 볼록한 모양으로 만곡된 곡면인 제5 영역(15)에 제2 배선(8)이 마련되게 된다. 따라서, 관통 공(7)의 제2 개구(7b) 부분에서의 제2 배선(8)의 단선을 확실히 방지할 수 있다.
반도체 장치(1)에서는 관통 공(7)의 내면(7c)에 마련된 절연층(10) 중 반도체 기판(2)의 두께와 주면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 1/2 이하의 높이 H를 가지는 부분의 표면이 제1 영역(11)이 된다. 이에 의해, 절연층(10)의 표면(10b)에서 제1 영역(11)과 제2 영역(12)을 완만하게 접속하여 제1 영역(11)과 제2 영역(12)의 경계에서의 제2 배선(8)의 단선을 확실히 방지할 수 있다.
반도체 장치(1)의 절연층(10)에서는 절연층(10)의 개구(10a)의 가장자리 및 관통 공(7)의 제2 개구(7b)의 가장자리를 통과하는 면 S를 경계면으로서, 면 S에 대한 관통 공(7)의 내면(7c) 측의 부분 P1, 및 면 S에 대한 관통 공(7)의 내면(7c)과는 반대측의 부분 P2에 주목하면, 부분 P1의 체적이 부분 P2의 체적보다 크게 되어 있다. 또한, 관통 공(7)의 중심선 CL을 포함한 평면에 대해 중심선 CL의 한쪽 측의 영역에 주목하면, 삼각형 T1의 면적이 삼각형 T2의 면적보다 크게 되어 있다. 이러한 것에 의해서도, 절연층(10)의 표면(10b)에서 제1 영역(11)과 제2 영역(12)을 완만하게 접속하여, 제1 영역(11)과 제2 영역(12)의 경계에서의 제2 배선(8)의 단선을 확실히 방지할 수 있다.
반도체 장치(1)에서는 관통 공(7)의 내면(7c)에 마련된 절연층(10)의 표면(10b) 중 관통 공(7)의 내면(7c)과는 반대 측에 볼록 최대 곡률을 가지는 제4 영역(14)보다 제1 개구(7a) 측의 영역이 제1 영역(11)이 되고, 제4 영역(14)보다 제2 개구(7b) 측의 영역이 제2 영역(12)이 된다. 이 절연층(10)의 형상은 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속을 보장하는데 있어서 특히 효과적이다.
반도체 장치(1)에서는 관통 공(7)의 내면(7c)이 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 면이다. 이 경우에도 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속을 보장할 수 있다.
다음으로, 상술한 반도체 장치(1)의 제조 방법에 대하여 도 12 내지 도 14를 참조하면서 설명한다. 우선, 반도체 기판(2)을 준비하고, 반도체 기판(2)의 주면(2a)에 디바이스를 구성하는(즉, 주면(2a)에 산화막(4), 제1 배선(3) 등을 마련한다)(제1 공정). 그리고 반도체 기판(2)의 주면(2a)에 접착층(6)을 통해 광 투과 기판(5)을 설치한다.
게속해서, 도 12의 (a)에 나타난 바와 같이, 이방성의 웨트 에칭(wet etching)에 의해 반도체 기판(2)에 관통 공(7)을 형성하고, 또한 도 12의 (b)에 나타난 바와 같이, 산화막(4)에 있어서 제1 배선(3)의 패드부(3a)에 대응하는 부분을 제거하여 산화막(4)에 개구(4a)를 형성한다. 이에 의해, 관통 공(7)의 제1 개구(7a)에 제1 배선(3)의 패드부(3a)를 노출시킨다(제2 공정).
이어서, 10cp 이상의 점도를 가지며, 또한 포지티브 형의 수지 재료를 준비하고, 해당 수지 재료를 이용하여 딥 코팅(dip coating)법(대상물을 수지 도료에 침지(樹脂)시키고, 대상물을 수지 도료로부터 끌어올림으로써 대상물에 수지층을 형성하는 방법)을 실시함으로써, 도 13의 (a)에 나타난 바와 같이, 관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)에 절연층(10)을 마련한다(제3 공정). 이에 의해, 절연층(10)에는 제2 영역(12), 제3 영역(13) 및 제5 영역(15)에 추종한 내면을 가지는 오목(凹)부(17)가 형성된다. 또한, 수지 재료로서는, 예를 들면 페놀 수지, 폴리이미드 수지, 에폭시 수지 등을 이용할 수 있다.
계속해서, 도 13의 (b)에 나타난 바와 같이, 반도체 기판(2)의 주면(2b)에 마련된 절연층(10) 상에 마스크(30)를 배치한다. 마스크(30)는 제1 배선(3)의 패드부(3a)에 대향하는 위치에 광 투과부(31)를 가지며, 광 투과부(31)의 주위에 차광부(32)를 가지고 있다. 이어서, 절연층(10)에서 컨택트홀(16)에 대응하는 부분에 마스크(30)의 광 투과부(31)를 통해 광을 조사하여, 해당 부분을 노광한다. 또한, 절연층(10)에서 컨택트홀(16)에 대응하는 부분을 현상함으로써, 절연층(10)에 컨택트홀(16)을 형성한다. 이에 의해, 절연층(10)의 개구(10a)에 제1 배선(3)의 패드부(3a)를 노출시킨다(제4 공정). 또한, 컨택트홀(16)을 형성할 때, 아싱(ashing) 처리 등을 병용해도 좋다.
노광시에는 마스크(30)의 광 투과부(31)와 절연층(10)에서 컨택트홀(16)에 대응하는 부분 사이에 절연층(10)에 형성된 오목부(17)에 의해 틈새가 형성된다. 이에 의해, 광이 회절하여 절연층(10)에 조사된다. 이 때문에, 현상 시에는 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 제1 영역(11), 및 제2 영역(12)에 추종한 내면을 가지는 컨택트홀(16)이 형성된다.
이어서, 도 14의 (a)에 나타난 바와 같이, 예를 들면 알루미늄을 이용하여 스패터 법을 실시함으로써, 절연층(10)의 표면(10b)에 제2 배선(8)을 마련하고 절연층(10)의 개구(10a)에서 제1 배선(3)과 제2 배선(8)을 전기적으로 접속한다(제5 공정). 이 때, 컨택트홀(16)이 반도체 기판(2)의 주면(2a)으로부터 주면(2b)을 향해 퍼지는 테이퍼 상의 제1 영역(11)에 추종한 내면을 가지고 있기 때문에, 해당 내면에도 금속막이 확실히 형성되고, 나아가서는 절연층(10)의 개구(10a)에 있어서 제1 배선(3)과 제2 배선(8)이 확실히 접속된다.
계속해서, 예를 들면 절연층(10)과 동일한 수지 재료를 사용하여 딥 코팅법을 실시함으로써, 도 14의 (b)에 나타난 바와 같이, 제2 배선(8)을 수지 보호층(21)으로 덮는다. 마지막으로, 수지 보호층(21)으로 덮여있지 않은 제2 배선(8)의 패드부(8a)에 취출 전극(9)를 배치하여, 상술한 반도체 장치(1)를 얻는다.
상기 반도체 장치(1)의 제조 방법에 의하면, 반도체 기판(2)의 관통 공(7)을 통한 전기적인 접속이 보장된 반도체 장치(1)를 효율적으로 제조할 수 있다.
상기 반도체 장치(1)의 제조 방법에서는 10cp 이상의 점도를 가지는 수지 재료를 이용하여 딥 코팅법을 실시함으로써, 관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)에 절연층(10)을 마련한다. 이에 의해, 상술한 것 같은 형상을 갖는 절연층(10)을 용이하고 확실하게 얻을 수 있다.
또한, 딥 코팅법에는 점성이 낮은 수지 재료(예를 들면, 발수 코팅에 사용되는 수지 재료 등, 예를 들면 1cp 이하의 점도를 가지는 수지 재료)가 사용되는 것이 일반적이다. 그러나 그러한 수지 재료를 사용하여 딥 코팅법을 실시하여도 절연층(10)이 관통 공(7)의 내면(7c)을 따라 거의 균일한 두께로 형성되어 버린다. 이에, 상기 반도체 장치(1)의 제조 방법에서는 10cp 이상의 점도를 가지는 수지 재료를 사용하여 딥 코팅법을 실시함으로써, 상술한 것 같은 형상을 갖는 절연층(10)을 용이하고 확실하게 얻을 수 있다.
상기 반도체 장치(1)의 제조 방법에서는 포지티브 형의 수지 재료를 사용하여, 관통 공(7)의 내면(7c) 및 반도체 기판(2)의 주면(2b)에 절연층(10)을 마련한다. 그리고 절연층(10)에서 컨택트홀(16)에 대응하는 부분을 노광 및 현상함으로써, 절연층(10)에 컨택트홀(16)을 형성한다. 이에 의해, 상술한 것 같은 형상을 갖는 절연층(10)을 용이하고 또한 확실히 얻을 수 있다. 또한, 노광 및 현상시에는 절연층(10)에 형성된 오목부(17)에 의해, 절연층(10)에서 컨택트홀(16)에 대응하는 부분의 두께가 얇아져 있기 때문에(즉, 컨택트홀(16)에 대응하는 부분이 절연층(10) 중 반도체 기판(2)의 두께와 주면(2b)에 마련된 절연층(10)의 평균 두께의 합 D의 1/2 이하의 높이 H를 가지는 부분이기 때문에) 원하는 형상을 갖는 컨택트홀(16)을 용이하고 확실하게 얻을 수 있다.
상기 반도체 장치(1)의 제조 방법에서는 반도체 기판(2)에 광 투과 기판(5)이 설치된 상태에서 딥 코팅법을 실시한다. 이 때문에, 박형화된 반도체 기판(2)을 이용할 수 있다. 박형화된 반도체 기판(2)에서는 관통 공(7)의 깊이가 작아지므로, 10cp 이상이라는 높은 점도를 갖는 수지 재료를 이용한 딥 코팅법에 따라 절연층(10)이 두꺼워져도 절연층(10)에 컨택트홀(16)을 용이하고 확실하게 형성할 수 있다.
또한, 도 15에 나타난 바와 같이, 반도체 기판(2)의 주면(2a)에는 광 투과 기판(5)이 접착층(6)을 통해 설치되지 않아도 좋다. 이 경우, 주면(2a)에는 제1 배선(3)을 덮도록 산화막(18)이 마련되어 있다. 이와 같이, 반도체 기판(2)에 광 투과 기판(5)이 설치되지 않은 경우에는 절연층(10)에 있어서 주면(2a)으로부터 높이 H를 가지는 부분은 보강층으로서 기능하기 때문에 관통 공(7) 주변 부분의 강도를 충분히 확보하는 관점에서 특히 효과적이다.
또한, 도 16 및 도 17에 나타난 바와 같이, 취출 전극(9)은 반도체 기판(2)의 주면(2b)으로부터 돌출하도록, 관통 공(7)의 내부에 배치되어 있어도 좋다. 이 경우에도 도 16에 나타난 바와 같이, 반도체 기판(2)의 주면(2a)에 광 투과 기판(5)이 접착층(6)을 통해 설치되어 있어도 좋고, 또는 도 17에 나타난 바와 같이, 반도체 기판(2)의 주면(2a)에 광 투과 기판(5)이 접착층(6)을 통해 장착되어 있지 않아도 좋다.
(산업상의 이용 가능성)
본 발명에 의하면, 반도체 기판에 관통 공이 차지하는 체적의 비율을 억제하면서, 반도체 기판의 관통 공을 통한 전기적인 접속을 보장할 수 있는 반도체 장치를 제공하는 것이 가능해진다.
1…반도체 장치, 2…반도체 기판, 2a…주면(제1 표면), 2b…주면(제2 표면), 3…제1 배선, 3a…패드부, 7…관통 공, 7a…제1 개구, 7b…제2 개구, 7c…내면, 8…제2 배선, 9…취출 전극(범프 전극), 10…절연층, 10a…개구, 10b…표면, 120…탑재 기판, 120a…주면(제3 표면), 121…제3 배선, APD…애벌런치 포토 다이오드.

Claims (10)

  1. 서로 대향하는 제1 표면 및 제2 표면을 가지고, 상기 제1 표면으로부터 상기 제2 표면에 이르는 관통 공이 형성된 반도체 기판과,
    상기 제1 표면에 마련되어 일부가 상기 관통 공의 상기 제1 표면 측의 제1 개구 위에 위치하는 제1 배선과,
    상기 관통 공의 내면 및 상기 제2 표면에 마련되어 상기 관통 공의 상기 제2 표면 측의 제2 개구를 통해 연속하는 절연층과,
    상기 절연층의 표면에 마련되어 상기 절연층의 상기 제1 표면 측의 개구에서 상기 제1 배선에 전기적으로 접속된 제2 배선을 구비하고,
    상기 관통 공은 수직 구멍이며,
    상기 관통 공의 중심선을 포함한 평면에 대해 상기 중심선의 양측 영역의 각각에 주목한 경우에 있어서,
    상기 절연층의 상기 개구의 가장자리에 대응하는 제1 점과, 상기 제2 개구의 가장자리에 대응하는 제2 점을 연결하는 선분을 제1 선분으로 하고,
    상기 제2 점과, 상기 제2 개구와 상기 절연층의 상기 표면이 교차하는 점에 대응하는 제3 점을 연결하는 선분을 제2 선분으로 하며,
    상기 제3 점과, 상기 제1 점을 연결하는 선분을 제3 선분으로 한 경우,
    상기 제1 선분에 대해 상기 관통 공의 상기 내면 측에 위치하는 상기 절연층의 제1 면적은, 상기 제1 선분, 상기 제2 선분, 및 상기 제3 선분에 의해 둘러싸이는 상기 절연층의 제2 면적과, 상기 제3 선분에 대해 상기 관통 공의 상기 내면과는 반대 측에 위치하는 상기 절연층의 제3 면적의 합보다도 큰 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 점에서 상기 절연층의 상기 표면의 경사 각도는 상기 제3 점에서의 상기 절연층의 상기 표면의 경사 각도보다 큰 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 관통 공의 상기 내면에 마련된 상기 절연층의 상기 표면의 평균 경사 각도는 상기 관통 공의 상기 내면의 평균 경사 각도보다 작은 반도체 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 관통 공의 상기 중심선을 포함하는 상기 평면에 대하여 상기 중심선의 양측의 상기 영역의 각각에 주목한 경우, 상기 제1 점과 상기 제1 개구의 가장자리에 대응하는 제4 점 사이의 거리는 상기 절연층의 상기 개구의 폭보다 큰 반도체 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 배선의 상기 일부는 상기 제1 개구를 덮는 패드부이며,
    상기 제1 개구의 가장자리와 상기 절연층의 상기 개구의 가장자리 사이의 거리는 상기 제1 개구의 가장자리와 상기 패드부의 가장자리 사이의 거리보다 큰 반도체 장치.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 관통 공의 깊이를 상기 제2 개구의 폭으로 나눈 값인 어스펙트 비는 1 이하인 반도체 장치.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 절연층은 수지(樹脂)로 이루어진 반도체 장치.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 관통 공의 상기 내면에 마련된 상기 절연층의 상기 표면은 연속적인 면으로 구성되어 있는 반도체 장치.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 관통 공의 상기 내면에 마련된 상기 절연층의 상기 표면과 상기 제2 표면에 마련된 상기 절연층의 상기 표면은 연속적인 면으로 구성되어 있는 반도체 장치.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    복수의 제3 배선이 마련된 제3 표면을 갖고, 상기 제3 표면이 상기 제2 표면에 대향하도록 배치된 탑재 기판을 더 구비하며,
    상기 반도체 기판에는 가이거 모드로 동작하는 복수의 애벌런치 포토 다이오드가 마련되어 있고,
    상기 관통 공, 상기 제1 배선, 및 상기 제2 배선은 복수의 상기 애벌런치 포토 다이오드의 각각에 대응하도록 마련되어 있으며,
    복수의 상기 애벌런치 포토 다이오드 각각은, 대응하는 상기 제1 배선을 통해 대응하는 상기 제2 배선에 전기적으로 접속되어 있고,
    복수의 상기 제3 배선 각각은, 범프 전극을 통해 대응하는 상기 제2 배선에 전기적으로 접속되어 있는 반도체 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102667788B1 (ko) * 2015-03-31 2024-05-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치의 제조 방법
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP6552547B2 (ja) * 2017-05-24 2019-07-31 三菱電機株式会社 赤外線センサおよび赤外線固体撮像装置
CN111819614B (zh) * 2018-03-09 2022-03-04 夏普株式会社 显示装置
US11635186B2 (en) * 2018-03-13 2023-04-25 Motherson Innovations Company Limited Polymeric substrate and a method of providing same
JP6878338B2 (ja) * 2018-03-14 2021-05-26 株式会社東芝 受光装置および受光装置の製造方法
CN112368602B (zh) * 2018-07-12 2023-03-14 深圳帧观德芯科技有限公司 具有高时间分辨率的光学雷达
JP7251946B2 (ja) * 2018-10-31 2023-04-04 浜松ホトニクス株式会社 固体撮像装置
JP7067448B2 (ja) 2018-12-10 2022-05-16 三菱電機株式会社 半導体装置の製造方法、半導体装置
WO2020161937A1 (ja) 2019-02-05 2020-08-13 パナソニックＩｐマネジメント株式会社 センサ装置
JP7340965B2 (ja) * 2019-06-13 2023-09-08 キヤノン株式会社 半導体装置およびその製造方法
EP4024482A4 (en) * 2019-08-28 2023-10-04 Kyocera Corporation LIGHT-EMITTING ELEMENT MOUNTING HOUSING AND LIGHT-EMITTING DEVICE
JP2021052130A (ja) * 2019-09-26 2021-04-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法、並びに電子機器
JP7257978B2 (ja) * 2020-01-20 2023-04-14 三菱電機株式会社 半導体装置
US11322639B2 (en) * 2020-04-09 2022-05-03 Globalfoundries U.S. Inc. Avalanche photodiode
CN114335026A (zh) * 2021-12-30 2022-04-12 京东方科技集团股份有限公司 阵列基板及其制作方法、以及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019521A (ja) * 2003-06-24 2005-01-20 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008277371A (ja) * 2007-04-26 2008-11-13 Sony Corp 半導体装置、電子機器、および半導体装置の製造方法
JP2011238674A (ja) * 2010-05-07 2011-11-24 Seiko Epson Corp 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
JP2013089919A (ja) 2011-10-21 2013-05-13 Hamamatsu Photonics Kk 光検出装置
JP2013089918A (ja) * 2011-10-21 2013-05-13 Hamamatsu Photonics Kk 光検出装置

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126643A (ja) * 1983-01-07 1984-07-21 Matsushita Electric Ind Co Ltd 電子回路の被覆方法
US4830706A (en) * 1986-10-06 1989-05-16 International Business Machines Corporation Method of making sloped vias
JPH02268416A (ja) 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置の製造方法及びそれに使用するフオトマスク
JPH0414830A (ja) 1990-05-08 1992-01-20 Fujitsu Ltd 半導体装置の製造方法
KR0127271B1 (ko) 1993-11-23 1998-04-02 김주용 반도체 소자의 금속배선 형성방법
JPH08330295A (ja) 1995-03-24 1996-12-13 Fuji Electric Co Ltd 半導体装置の製造方法
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2003101222A (ja) 2001-09-21 2003-04-04 Sony Corp 薄膜回路基板装置及びその製造方法
JP2004057507A (ja) 2002-07-29 2004-02-26 Toshiba Corp Ｘ線検出装置、貫通電極の製造方法及びｘ線断層撮影装置
JP2004273561A (ja) * 2003-03-05 2004-09-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
EP1519410A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
JP4250038B2 (ja) 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路
JP2005101268A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2005158907A (ja) * 2003-11-25 2005-06-16 Mitsui Chemicals Inc 配線板の製造方法
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2007105859A (ja) * 2005-10-17 2007-04-26 Canon Inc 配向性メソ構造体膜、配向性メソポーラス物質膜、及びその製造方法、及びそれを用いた半導体素子
CN101379615B (zh) 2006-02-01 2013-06-12 皇家飞利浦电子股份有限公司 盖革式雪崩光电二极管
CN100563000C (zh) 2006-04-10 2009-11-25 株式会社东芝 半导体器件及其制造方法
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
JPWO2007135768A1 (ja) 2006-05-19 2009-10-01 住友ベークライト株式会社 半導体装置
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
US20080036097A1 (en) 2006-08-10 2008-02-14 Teppei Ito Semiconductor package, method of production thereof and encapsulation resin
TW200915970A (en) 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
CN102160177B (zh) 2008-09-18 2015-01-21 国立大学法人东京大学 半导体装置的制造方法
JP5369608B2 (ja) * 2008-10-23 2013-12-18 富士電機株式会社 無停電電源装置および無停電電源装置の選択遮断方法
EP2444999A4 (en) 2009-06-18 2012-11-14 Rohm Co Ltd SEMICONDUCTOR DEVICE
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
JP5447316B2 (ja) * 2010-09-21 2014-03-19 株式会社大真空 電子部品パッケージ用封止部材、及び電子部品パッケージ
KR101215648B1 (ko) 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
WO2012120653A1 (ja) 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5791461B2 (ja) 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9006896B2 (en) 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
JP2014110284A (ja) * 2012-11-30 2014-06-12 Ps4 Luxco S A R L 半導体装置の製造方法
KR102066087B1 (ko) * 2013-05-28 2020-01-15 엘지디스플레이 주식회사 플렉서블 표시장치 및 그의 제조방법
US9484325B2 (en) * 2013-10-09 2016-11-01 Invensas Corporation Interconnections for a substrate associated with a backside reveal
CN103762198B (zh) * 2013-12-31 2016-07-06 中国科学院微电子研究所 一种tsv填孔方法
JP2016058655A (ja) 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
JP2016062996A (ja) * 2014-09-16 2016-04-25 株式会社東芝 光検出器
US9659980B2 (en) 2014-12-19 2017-05-23 Sensl Technologies Ltd Semiconductor photomultiplier
KR102667788B1 (ko) 2015-03-31 2024-05-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치의 제조 방법
US9502350B1 (en) * 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019521A (ja) * 2003-06-24 2005-01-20 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008277371A (ja) * 2007-04-26 2008-11-13 Sony Corp 半導体装置、電子機器、および半導体装置の製造方法
JP2011238674A (ja) * 2010-05-07 2011-11-24 Seiko Epson Corp 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法
JP2013089919A (ja) 2011-10-21 2013-05-13 Hamamatsu Photonics Kk 光検出装置
JP2013089918A (ja) * 2011-10-21 2013-05-13 Hamamatsu Photonics Kk 光検出装置

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US10622403B2 (en) 2020-04-14
WO2016159318A1 (ja) 2016-10-06
KR102649896B1 (ko) 2024-03-22
JP2020202400A (ja) 2020-12-17
KR20170133328A (ko) 2017-12-05

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