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KR20090083362A - 반도체 디바이스 및 이의 제작 방법 - Google Patents

반도체 디바이스 및 이의 제작 방법 Download PDF

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KR20090083362A
KR20090083362A KR1020097009257A KR20097009257A KR20090083362A KR 20090083362 A KR20090083362 A KR 20090083362A KR 1020097009257 A KR1020097009257 A KR 1020097009257A KR 20097009257 A KR20097009257 A KR 20097009257A KR 20090083362 A KR20090083362 A KR 20090083362A
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silicon
antenna
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하지메 도쿠나가
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 무선신호로부터 발생될 수 있는 전류값 및 전압값의 범위들로 구동될 수 있는 메모리가 실장된 반도체 디바이스를 제공하는 것이다. 또 다른 목적은 반도체 디바이스의 제작 후에 언제든 데이터가 기입될 수 있는 1회 기입 다수회 판독 메모리를 제공하는 것이다. 안테나, 안티퓨즈형 ROM, 및 구동 회로는 절연 기판 위에 형성된다. 안티퓨즈형 ROM에 포함된 한 쌍의 전극들 중에서, 한 쌍의 전극들 중 다른 하나는 구동 회로에 포함된 트랜지스터의 소스 전극 및 드레인 전극과 동일한 단계 및 동일한 재료로 형성된다.
Figure P1020097009257
안테나, 안티퓨즈형 ROM, 구동 회로, 반도체 디바이스

Description

반도체 디바이스 및 이의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터(이하, TFT라 함)를 포함하는 회로를 구비하는 반도체 디바이스 및 이의 제작 방법에 관한 것이다. 예를 들면, 본 발명은 액정 디스플레이 패널로 대표되는 전기-광학 디바이스 또는 유기 발광 소자를 포함하는 발광 디스플레이 디바이스가 부품으로서 실장되는 전자제품에 관한 것이다.
이 명세서에서 반도체 디바이스는 반도체 특징들을 이용함으로써 기능할 수 있는 일반적인 디바이스를 지칭하고, 전기-광학 디바이스, 반도체 회로, 및 전자제품은 모두 반도체 디바이스들이다.
다양한 유형들의 메모리가 종래에 제안되었다. 전형적인 메모리로서, 다음이 주어질 수 있다: 전자기 테이프 또는 전자기 디스크를 포함하는 메모리, 기입 및 판독가능한 RAM, 판독 전용 ROM(판독전용 메모리), 등.
종래의 ROM으로서, 다음이 주어질 수 있다: IC 제작 공정에서 마스크로 정보를 저장하는 마스크 ROM, IC 칩의 제작 후에 전류로 퓨즈(fuse) 소자를 녹여 정보를 저장하는 퓨즈형 ROM, IC 칩의 제작 후에 전류로 절연체를 단락함으로써 정보를 저장하는 안티퓨즈(antifuse)형 ROM, 등.
마스크 ROM은 IC 제작 공정에서 마크스로 정보를 저장하기 때문에, 기입될 정보에 대응하는 마스크가 준비되어야 하고, 이에 따라, 제작비용이 증가되었다. 또한, 퓨즈형 ROM은 퓨즈 소자를 녹였을 때 발생되는 분진에 기인하여 오기능을 야기할 수도 있었다.
또한, 안티퓨즈형 ROM은 상기 안티퓨즈형 ROM이 제작에서 기입될 정보에 대응하는 마스크를 필요로 하지 않고 정보가 상기 메모리에 기입될 때 분진이 발생되지 않기 때문에 다른 ROM보다 유익하다. 상기 퓨즈형 ROM 및 상기 안티퓨즈형 ROM은 데이터가 추가될 수 있는 점에서 상기 마스크 ROM과는 다른 것에 유의한다. 또한, 상기 퓨즈형 ROM 및 상기 안티퓨즈형 ROM은 1회 기입 다수회 판독 메모리(write-once-read many memory)라고도 할 수 있다. 실리콘 기판 위에 형성되는 안티퓨즈형 ROM의 예로서, 특허문헌 1(일본 공개 특허 출원 번호 H7-297293)에 개시된 기술이 주어진다.
도 15는 특허문헌 1에 개시된 안티퓨즈형 ROM의 단면도를 도시한 것이다. 도 15에서, nMOS 트랜지스터가 형성되는 실리콘 기판(50), 비정질 실리콘막(53), 텅스텐막(54), 텅스텐막(54'), 및 Al-Si-Cu 배선(55)이 형성된다. 참조부호들(51, 52)이 특허문헌 1에서 명확히 확인되지 않을지라도, 상기 참조부호 51은 대개 n+ 드레인 영역이고, 상기 참조부호 52는 대개 CVD 방법에 의해 형성되는 SiO2 막이다. 특허문헌 1은 적층된 막을 형성하는, 상기 텅스텐막(54'), 상기 비정질 실리콘 막(53), 및 상기 텅스텐 막(54)이, 공기에 노출되지 않고 멀티-챔버 시스템으로 연 속적으로 형성되는 것을 특징으로 한다.
최근에, 무선 통신기능을 구비한 반도체 디바이스, 특히 무선 칩은 큰 시장을 가질 것으로 예상되어 관심을 모았다. 이러한 무선 칩은 용도에 따라, ID 태그(tag), IC 태그, IC 칩, RF(radio frequency) 태그, 무선 태그, 전자 태그, 및 RFID(radio frequency identification)로서 언급된다.
무선 칩은 인터페이스, 메모리, 제어부, 등을 포함한다. 상기 메모리로서, 기입 및 판독가능한 RAM, 그리고 판독 전용 ROM이 사용되고, 이들은 목적들에 따라 개별적으로 사용된다. 구체적으로, 각각의 특정된 애플리케이션을 위해 메모리 영역이 할당되고 각 애플리케이션 및 각 디렉토리에 대해 액세스 권한이 관리된다. 상기 액세스 권한을 관리하기 위해서, 상기 무선 칩은 애플리케이션의 비밀 코드(private code)를 비교하고 검증하는 검증유닛, 및 상기 검증유닛에 의한 상기 비교 및 검증에 따라, 상기 비밀 코드가 일치하는 상기 애플리케이션에 관해 사용자들에게 액세스 권한을 주는 제어유닛을 구비한다. 이러한 무선 칩은 실리콘 웨이퍼를 사용하여 형성되고, 메모리 회로 및 산술회로와 같은 집적회로들이 반도체 기판 위에 집적된다.
이러한 무선 칩이 실장되는 카드(소위 IC 카드)가 자기 카드(magnetic card)와 비교되었을 때, IC 카드는 큰 메모리 용량, 산술기능, 고 인증 정확성, 및 위조에 큰 어려움을 갖는 장점들이 있다. 그러므로, 상기 IC 카드가 개인 정보의 관리에 적합하다. ROM은 위조가 불가능하도록 IC 카드에 실장된 메모리로서 일반적으로 사용된다.
종래의 무선 칩은 마이크로프로세서 또는 반도체 메모리와 유사하게 고가의 실리콘 웨이퍼를 사용하여 제작된다. 그러므로, 상기 무선 칩의 단위 비용을 감소시키는데 있어 불가피한 한계가 있었다. 특히, 상기 무선 칩으로 필요한 메모리 영역은 실리콘 칩에서 큰 면적을 점유하고, 칩의 단위 비용을 감소시키기 위해서 메모리 용량을 변경하지 않고 상기 메모리 영역에 의해 점유된 상기 면적을 감소시키는 것이 필요하였다. 또한, 비용 감소가 상기 실리콘 칩의 상기 크기 감소에 의해 기대되라도, 상기 실리콘 칩의 상기 크기 감소가 계속된다면, 상기 실리콘 칩의 실장 비용이 증가된다. 상기 칩을 시장에 유통시키기 위해서, 상기 칩의 상기 단위 비용을 감소시키는 것이 매우 중요하고, 이것은 일용품에서 우선하는 것들 중 하나이다.
상기 무선 칩에서, 상기 실리콘 칩의 단자 및 안테나가 ACF 등으로 서로 접속되는 경우에, 온도가 높아졌을 때 열 팽창비 또는 온도가 낮아졌을 때 열 수축비는 성분에 따라 다르고, 이에 따라, 서로 다른 성분들 간에 큰 열 응력이 발생된다. 상기 무선 칩이 물품에 부착되기 때문에, 다양한 환경들 하에서 노출되는 것을 감안할 때, 상기 실리콘 칩의 단자와 상기 안테나와의 접속 부분은 열 응력에 기인하여 끊어질 수도 있을 것이다.
또한, 상기 종래의 무선 칩은 물품보다 더 작더라도 구조체로 실리콘을 사용하기 때문에 물품의 만곡된 표면에 부착되기에는 적합하지 않다. 실리콘 칩이 유연한 재료로 형성된 기판에 장착된 경우에, 상기 실리콘 칩과 상기 기판의 안테나와의 접속 부분은 상기 기판이 상기 물품의 상기 만곡된 표면에 따라 휘어졌을 때 파괴될 수도 있을 것이다. 실리콘 웨이퍼를 얇게 하기 위해서 상기 실리콘 웨이퍼 자체를 연삭(grind) 및 연마(polish)하는 방법이 있었을지라도, 단차(step)에 기인하여 공정들의 수가 증가되고, 이에 따라, 제작비용 감소에 모순이 되었다. 무선 칩이 얇아질지라도, 사용될 물품에 부착되는 IC 태그의 경우에, 상기 무선 칩이 얇은 기판(예를 들면, 스트립 막 또는 지편(slip of paper))에 부착될 때, 상기 기판의 표면상에 돌출(protrusion)이 발생되기 때문에 외관 훼손이 야기된다. 또한, 상기 기판의 상기 표면 상에 돌출이 발생되기 때문에, 지편과 같은 기판에 인쇄를 수행하는 경우에, 고-상세(high-definition) 인쇄는 어려워진다. 또한, 위조 대상인 실리콘 칩이 존재하는 위치가 강조될 수도 있을 것이다. 또한, 실리콘 칩이 얇아졌을 때, 상기 실리콘 칩의 기계 강도는 감소될 수도 있고 상기 실리콘 칩은 기판이 휘어졌을 때 부서질 수도 있을 것이다.
안티퓨즈형 ROM이 무선 칩에 실장되는 경우에, 2개의 공정 시퀀스들이 고려된다. 하나는 ROM이 형성되는 실리콘 칩의 제작 후에 정보가 기입되고 이어서 무선 칩이 완성되도록, 기판에 제공된 안테나가 상기 실리콘 칩에 실장되는 공정 시퀀스이다. 이러한 공정 시퀀스가 채용되었을 때, 상기 무선 칩의 제작 공정 동안에 정보를 기입하기 위한 제작 디바이스가 필요하다. 각 실리콘 칩은 매우 작고, 각 실리콘 칩에 형성된 ROM에 서로 다른 정보를 기입하기 위해 전류를 공급하기 위한 제작 디바이스는 정밀한 위치 정렬 등을 필요로 하고, 그럼으로써 비싸진다. 그러므로, 이 제작 디바이스에 기인하여 제작비용이 증가된다.
다른 하나는 안테나를 갖는 기판 상에 실리콘 칩이 실장된 후에, 상기 실리콘 칩에 형성된 상기 ROM에 무선신호가 전송되고, 상기 무선신호를 사용하여 정보가 기입되어 무선 칩이 완성되는 공정 시퀀스이다. 전자의 공정 시퀀스와 비교하여, 이러한 공정 시퀀스가 채용되었을 때 무선 신호의 이용으로 제작비용 증가가 억제될 수 있다.
그러나, 후자의 공정 시퀀스를 채용하는 경우에, 상기 무선신호로부터 발생된 전류를 이용하여 상기 ROM에 정보가 기입되고, 이에 따라, 상기 ROM으로의 기입 전류값 및 기입 전압값이 제한된다.
본 발명의 목적은 무선신호로부터 발생될 수 있는 전류값의 범위 및 전압값의 범위로 구동될 수 있는 메모리가 실장된 반도체 디바이스를 제공하는 것이다. 또 다른 목적은 반도체 디바이스의 제작 후에 언제든 데이터가 기입될 수 있는 1회 기입 다수회 판독 메모리를 제공하는 것이다.
또 다른 목적은 물품의 만곡된 표면에 부착되기에 적합한 무선 칩을 제공하는 것이다. 또 다른 목적은 제작 프로세스들의 수를 증가시키지 않고 칩의 제작비용 및 단위 비용을 감소시키는 것이다.
무선 칩은 짧은 시간에 리더(reader)와 데이터 통신을 수행할 것이 요구되기 때문에, 이에 따라, 또 다른 목적은 빠른 판독을 수행하고 보다 적은 오기능을 갖는 무선 칩을 제공하는 것이다. 또 다른 목적은 메모리의 데이터 판독을 위한 전력의 감소에 의해 메모리의 소비 전력을 감소시키고 전체 무선 칩의 더 저소비 전력을 달성하는 것이다.
안티퓨즈형 ROM이 구동 회로와 동일한 기판 위에, 바람직하게는 절연기판 위에 형성되어, 위에 기술된 목적들 중 적어도 하나가 실현됨이 발견되었다. 또한, 본 발명에 따라서, 상기 안티퓨즈형 ROM 및 상기 구동 회로는 동일 기판 위에 형성되고, 따라서 잡음 또는 접촉 저항이 감소될 수 있고 전체 무선 칩의 더 저소비 전력이 달성될 수 있다. 더 바람직하게, 안테나, 안티퓨즈형 ROM, 및 구동 회로가 절연 기판 위에 형성된다. 상기 안테나, 상기 안티퓨즈형 ROM, 및 상기 구동 회로가 동일 기판 위에 형성될 때, 무선신호를 수신하는 안테나로부터의 신호에 기초하여 전원 신호가 형성되고, 상기 전원 신호는 손실없이 효율적으로 이용될 수 있다.
상기 안티퓨즈형 ROM은 각각이 다른 재료로 형성된 한 쌍의 전극들 및 상기 한 쌍의 전극들 사이에 개재된 실리콘막을 포함한다. 상기 한 쌍의 전극들의 상기 재료들은 이들이 실리콘과 반응하여 실리사이드를 형성하는 재료들인 한 수락될 수 있다. 상기 재료에 있어서, 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 또는 철과 같은 단순 물질, 또는 이들의 합금 또는 화합물이 사용될 수 있다.
이외에도, 상기 안티퓨즈형 ROM에 포함된 상기 한 쌍의 전극들 중 하나는 구동 회로에 포함된 트랜지스터의 게이트 전극과 동일한 단계를 통해 동일한 재료로 형성되고, 따라서, 공정의 단순화가 달성될 수 있다. 본 발명에 따라서, 상기 안티퓨즈형 ROM 및 상기 구동 회로는 동일 기판 위에 형성되고, 따라서, 잡음 또는 접촉저항이 감소될 수 있고 전체 무선 칩의 저소비 전력이 달성될 수 있다. 단시간에 리더와의 데이터 통신이 요구되기 때문에, 결정 구조를 갖는 반도체막, 즉 폴리실리콘막을 사용한 TFT가, 상기 구동 회로의 트랜지스터로서 바람직하게 사용된다. 바람직한 전기 특성을 갖는 TFT를 얻기 위해서, 상기 트랜지스터의 상기 게이트 전극의 재료는 바람직하게 고 융점 금속이다. 고 융점 금속들 중에서, 실리콘과 반응하여 실리사이드를 형성하는 텅스텐 막은 비교적 고 일함수를 갖는 재료이고, 따라서, p-채널 트랜지스터 및 n-채널 트랜지스터 둘 다의 임계 전압은 낮고 상기 두 트랜지스터들은 서로에 대해 대략적으로 대칭이다. 즉, 상기 텅스텐막은 CMOS 회로를 포함하는 상기 구동 회로에 그리고 상기 안티퓨즈형 ROM의 상기 한 쌍의 전극들 중 하나에도 적합하다고 할 수 있다.
또한, 상기 안티퓨즈형 ROM에 포함된 상기 한 쌍의 전극들 중 다른 하나도 상기 구동 회로 내 포함된 상기 트랜지스터의 소스 전극 및 드레인 전극과 동일한 단계를 통해 동일한 재료로 형성되고, 따라서, 공정의 단순화가 달성될 수 있다. 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연막과 접촉할 층간 절연막 위에 형성되기 때문에, 이들은 층간 절연막과의 고 접착을 갖는 재료로 형성되는 것이 바람직하다. 또한, 비중이 5 이하인 가벼운 금속이 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극으로 사용된다. 알루미늄 또는 티타늄과 같은 가벼운 금속은 낮은 전기적 저항을 갖기 때문에, 집적회로의 배선 재료로서 유용하다. 또한, 티타늄막을 사용하는 것이 절연막 또는 다른 금속막과의 접착이 개선되기 때문에 바람직하다. 또한, 상기 티타늄막은 고 융점 금속보다 낮은 재료비용 및 전기적 저항을 갖는다. 즉, 상기 티타늄막은 상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극에 그리고 상기 안티퓨즈형 ROM의 상기 한 쌍의 전극들 중 하나에도 적합하다고 할 수 있다.
위에 기술된 바와 같이, 가능한 한 제작 비용을 많이 감소시키기 위해서 상기 안티퓨즈형 ROM의 상기 한 쌍의 전극들인 제 1 전극 및 제 2 전극의 재료들을 구별짓는 것이 유용하다.
이외에도, 상기 안티퓨즈형 ROM에 포함된 상기 한 쌍의 전극들 중 다른 하나는 안테나를 상기 구동 회로에 전기적으로 접속하기 위한 접속 전극과 동일한 단계를 통해 동일한 재료로 형성되어, 공정의 단순화가 달성될 수 있다. 상기 안티퓨즈형 ROM, 상기 구동 회로, 및 상기 안테나는 동일 기판 위에 형성되고, 따라서 잡음 또는 접촉저항이 감소될 수 있고 전체 무선 칩의 저소비 전력이 달성될 수 있다.
비정질 실리콘막, 미결정 실리콘막, 또는 다결정 실리콘막(폴리실리콘막이라고도 함)은 상기 안티퓨즈형 ROM을 위한 실리콘막으로서 사용될 수 있다. 또한, 상기 안티퓨즈형 ROM으로 사용되는 상기 실리콘막에 산소 또는 질소가 의도적으로 함유될 수도 있다. 상기 함유된 산소 또는 질소량은 SIMS 검출 하한보다 크거나 같고, 바람직하게는 1 x 1015/cm3 이상 1 x 1020 /cm3 미만이다. 산소 또는 질소가 의도적으로 함유되므로, 상기 안티퓨즈형 ROM의 배선 전과 후 사이에 전기저항 차이가 증가될 수 있다. 배선전과 후의 전기저항에 차이가 증가되므로, 오기능이 적은 무선 칩이 제공될 수 있다.
대안적으로, 상기 안티퓨즈형 ROM으로 사용되는 상기 실리콘막에 게르마늄이 첨가될 수도 있다. 게르마늄은 다른 금속원소와의 반응에 있어 실리콘보다는 낮은 에너지를 갖기 때문에, 상기 안티퓨즈형 ROM의 기입 전압값은 감소될 수 있다. 대안적으로, 게르마늄 막 또는 실리콘을 함유하는 게르마늄막이 상기 안티퓨즈형 ROM으로 사용되는 상기 실리콘막 대신 사용될 수도 있다.
본 발명의 상기 안티퓨즈형 ROM의 기판을 포함하는 전체 구조는 특허문헌 1에 기술된 상기 안티퓨즈형 ROM의 구조와는 크게 다르다. 특허문헌 1에 기술된 상기 안티퓨즈형 ROM에서, 무선 신호를 차단하는 도체(conductor)인 실리콘 기판이 사용되고, 이에 따라 무선 통신용으로 상기 안티퓨즈형 ROM은 적합하지 않다. 특허문헌 1에는 무선통신에 관해 기술된 것은 없다. 그러나 특허문헌 1에 기술된 상기 안티퓨즈형 ROM을 위해 안테나가 제공될지라도, 상기 안테나가 형성되는 표면으로/으로부터 전기파들이 송신/수신될 수 있다. 이외에도, 상기 실리콘 기판에서 발생된 유도전류에 기인하여 잡음이 증가되고, 따라서, 통신감도는 현격히 감소될 수도 있을 것이다. 본 발명의 상기 안티퓨즈형 ROM은 상기 절연 기판이 사용되는 점에서 특허문헌 1에 기술된 상기 안티퓨즈형 ROM과는 크게 다르다. 유리 기판 또는 플라스틱 기판과 같은 상기 절연기판은 무선신호를 차단하지 않고, 이에 따라 전기파들은 상기 안테나가 형성되는 표면 외의 다양한 방향들로/로부터 송신/수신될 수 있다. 또한, 본 발명의 상기 안티퓨즈형 ROM에 대해서, 상기 기판에서 유도전류가 발생되지 않고 이에 따라 잡음이 증가되지 않고 바람직한 통신감도가 실현될 수 있다.
도 15에 도시된 바와 같이, 특허문헌 1에 개시된 기술에서, 상기 텅스텐막(54), 상기 비정질 실리콘막(53), 및 상기 텅스텐막(54')은 공기에 노출되지 않고 CVD 방법에 의해 연속적으로 형성된다. 그러므로, 상기 안티퓨즈형 ROM의 단계는 nMOS 트랜지스터의 종래의 공정에 간단히 추가되고, 따라서, 총 공정 수가 많아진다. 본 발명의 상기 반도체 디바이스에서, 특허문헌 1에 기술된 상기 반도체 디바이스와는 달리, 상기 구동 회로의 상기 TFT의 상기 게이트 전극은 공정들의 수를 줄이기 위해서 상기 안티퓨즈형 ROM의 상기 전극들 중 하나와 동일한 공정을 통해 형성된다. 특허문헌 1은 상기 텅스텐막(54), 상기 비정질 실리콘막(53), 및 상기 텅스텐막(54')이 공기에 노출되지 않고 연속적으로 형성되는 것을 주된 특징으로 하고 있기 때문에, 트랜지스터의 게이트 전극 및 상기 안티퓨즈형 ROM의 전극들 중 하나를 본 발명의 제작공정에서와 같이 동일 공정을 통해 형성하는 것은 전혀 고려되지 않고, 따라서, 특허문헌 1의 상기 반도체 디바이스의 상기 제작공정은 본 발명의 상기 반도체 디바이스의 공정과는 크게 다르다는 것에 유의한다.
또한, 본 발명의 상기 안티퓨즈형 ROM은 유리 기판 또는 플라스틱 기판와 같은 절연 기판 위에 형성되고, 상기 절연 기판로부터 박리되고, 지편 또는 스트립 막으로 옮겨질 수 있다. 기판으로서 상기 지편을 사용하여 이와 같이 하여 형성된 무선 칩에서, 실리콘 칩을 사용한 무선 칩과 비교해서 표면 상에 돌출이 거의 발생되지 않는다. 그러므로, 기판으로서 상기 지편을 사용하여 상기 무선 칩에 인쇄가 또한 수행되는 경우에도, 고-상세 인쇄가 가능하다. 또한, 종래의 무선 칩에서, 상기 실리콘 칩과 상기 기판의 안테나와의 접속부분은 상기 물품의 상기 만곡된 표면에 따라 상기 기판이 휘어졌을 때 파괴될 수도 있었다. 그러나, 본 발명의 상기 무선 칩에서, 상기 안테나, 상기 안티퓨즈형 ROM, 및 상기 구동 회로가 동일 기판 위에 형성되기 때문에, 유연한 무선 칩이 실현될 수 있다.
본 발명의 상기 반도체 디바이스의 상기 구동 회로는 상기 안티퓨즈형 ROM으로의 기입회로, 상기 안티퓨즈형 ROM으로의 판독회로, 부스터 회로와 같은 전압 발생회로, 클럭 발생회로, 타이밍 제어회로, 감지 증폭기, 출력회로, 및 버퍼와 같은 신호 처리회로 중 적어도 하나를 포함한다. 또한, 본 발명의 상기 반도체 디바이스의 상기 구동 회로는 전원 전압의 리미터 회로와 또는 코드들만을 처리하기 위한 하드웨어와 같은 다른 요소가 추가되는 구조를 취할 수도 있다.
본 발명의 상기 반도체 디바이스에 실장될 상기 안티퓨즈형 ROM은 액티브 매트릭스 메모리 디바이스 또는 패시브 매트릭스 메모리 디바이스일 수 있다. 어느 경우이든, 상기 안티퓨즈형 ROM과 동일한 기판 위에 상기 구동 회로의 형성은 본 발명의 목적들 중 적어도 하나를 실현하는 것을 가능하게 한다. 상기 액티브 매트릭스 메모리 디바이스의 경우에, 하나의 안티퓨즈형 ROM을 위해 스위칭 소자가 제공되고, 각각 상기 스위칭 소자가 구비된 상기 안티퓨즈형 ROM들은 매트릭스로 배열된다. 상기 패시브 매트릭스(단순 매트릭스) 메모리 디바이스의 경우에, 스트라이프 형태(stripe)(스트립 형태:strip)로 평행하게 배열된 복수의 비트라인들 및 스트라이프 형태로 평행하게 배열된 복수의 워드라인들이 서로에 대해 직각들이 되게 제공되고, 이들 사이에, 각 교차하는 부분에 재료층이 개재되는 구조가 채용된다. 따라서, 선택된 비트라인(전압이 추가되는 비트라인)과 선택된 워드라인과의 교차점에 메모리 소자의 기입 처리가 수행되고, 이의 판독 처리가 수행된다.
무선신호로부터 발생될 수 있는 전류값 및 전압값의 범위들로 구동될 수 있는 메모리가 실장된 반도체 디바이스가 실현될 수 있고, 칩의 단위 비용이 감소될 수 있다. 또한, 기입전압 값의 감소에 의해서, 안테나에 의해 얻어진 신호로부터 부스터 회로 등에 의해 형성된 전압값이 감소될 수 있고, 메모리의 구동 회로의 평면 면적에 감소가 실현될 수 있다. 따라서, 상기 안티퓨즈형 ROM이 칩에 실장되는 경우에, 구동 회로에 의해 점유되는 칩의 면적이 감소될 수 있다.
도 1a 및 도 1b는 본 발명의 공정의 단면도들.
도 2는 안티퓨즈형 ROM의 회로단락 직전의 전류값과 개구의 직경간에 관계를 나타낸 그래프.
도 3은 단락 전압과 안티퓨즈형 ROM의 실리콘막의 두께간의 관계를 나타낸 그래프.
도 4는 안티퓨즈형 ROM의 전기적 특징들을 나타낸 그래프.
도 5는 안티퓨즈형 ROM의 단면 사진도.
도 6a 및 도 6b는 각각, 안티퓨즈형 ROM의 근접 단면 사진 및 이의 패턴도.
도 7a 내지 도 7e는 안테나를 도시한 평면도들.
도 8a 내지 도 8d는 무선 칩의 제작단계들을 도시한 단면도들.
도 9a 내지 도 9c는 무선 칩의 제작단계들을 도시한 단면도들.
도 10a 내지 도 10d는 무선 칩의 제작단계들을 도시한 단면도들.
도 11a 내지 도 11c는 무선 칩의 제작단계들을 도시한 단면도들.
도 12는 블록도.
도 13a 내지 도 13f는 전자제품들의 예들을 도시한 도면들.
도 14는 전자제품의 예들을 도시한 도면들.
도 15는 종래의 예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100a; 제 1 시트, 100b; 제 2 시트, 101; 절연 표면을 갖는 기판, 102; 박리층, 103; 절연층, 104; 게이트 절연막, 105; 제 1 게이트 전극, 106; 제 2 게이트 전극, 107; 제 1 전극, 108; 소스영역, 109; 드레인 영역, 110; 드레인 영역, 111; 소스영역, 112; 채널 형성영역, 113; 채널 형성영역, 114; 층간 절연막, 115; 실리콘막, 116; 소스전극, 117; 드레인 전극, 118; 소스전극, 119; 제 3 전극, 120; 제 2 전극, 121; 접속 전극, 122; 절연막, 123; 제 4 전극, 124; 금속층, 125; 안테나, 302A: 메모리부 및 구동 회로, 302B: 메모리부 및 구동 회로, 302C: 메모리부 및 구동 회로, 302D: 메모리부 및 구동 회로, 302E: 메모리부 및 구동 회로, 303A; 안테나, 303B; 안테나, 303C; 안테나, 303D; 안테나, 303E; 안테나, 501; 기판, 502; 금속층, 503; 제 1 절연막, 504 내지 508; 게이트 전극, 509; 제 1 전극, 510; 측벽, 511; 측벽, 512; 게이트 절연층, 513; 절연층, 514; 소스 영역 또는 드레인 영역, 515; 소스영역 또는 드레인 영역, 516; 채널 형성 영역, 517; 소스영역 또는 드레인 영역, 518; 소스 영역 또는 드레인 영역, 519; LDD 영역, 520; LDD 영역, 521; 채널 형성 영역, 522; 제 4 절연막, 523; 제 5 절연막, 524; 실리콘층, 525 내지 534; 소스 전극 또는 드레인 전극, 535 내지 539; 게이트 리드 배선, 540; 제 2 전극, 541; 제 3 전극, 542; 제 4 전극, 543; 제 6 절연막, 544; 리드 배선, 545; 안테나의 기저막, 546; 안테나, 600; 안티퓨즈형 ROM, 601; 논리회로부, 602; 메모리부; 603; 안테나부 및 전원부, 604; 제 1 전극의 리드 배선부, 701; 제 2 전극, 702; 제 5 전극, 1511; 전원 회로, 1512; 클럭 발생 회로, 1513; 데이터 복조/변조 회로, 1514; 제어회로, 1515; 인터페이스 회로, 1516; 메모리 회로, 1517; 데이터 버스, 1518; 안테나(안테나 코일), 1519; 리더/라이터, 1520; 반도체 디바이스, 1523a; 센서, 1523b; 센서회로, 2700; 새시, 2701; 패널, 2702; 하우징, 2703; 인쇄 배선 보드, 2704; 조작버튼, 2705; 배터리, 2706; 새시, 2708; 접속막, 2709; 화소 영역
실시형태
본 발명의 실시형태가 이하 설명될 것이다. 그러나, 본 발명은 다음 설명으로 제한되지 않고 본 발명의 실시형태들 및 상세들은 본 발명의 목적 및 범위 내에서 다양한 방식들로 수정될 수 있음이 당업자들에 의해 쉽게 이해된다. 그러므로, 본 발명은 실시형태의 설명으로 제한되는 것으로 해석되지 않아야 한다. 이하 설명되는 본 발명의 구조에서, 동일 부분들을 나타내는 참조부호들은 다른 도면들에서 공통적으로 사용되는 것에 유의한다.
본 발명의 반도체 디바이스의 제작 공정은 도 1a 및 도 1b를 참조하여 설명될 것이다. 도 1a에 도시된 단면 구조는 반도체 디바이스의 제작 공정 중의 공정도이다.
먼저, 박리층(102) 및 절연층(103)이 절연 표면을 갖는 기판(101) 위에 형성 된다. 석영 기판, 유리 기판, 등이, 절연 표면을 갖는 상기 기판(101)으로서 사용될 수 있다. 특히, 각 측 상에 1m 이상의 큰 면적을 가질 수 있는 유리 기판이 대량생산에 적합하다. 50 내지 200 nm의 두께를 갖는 텅스텐막이 상기 박리층(102)으로 사용되고, 상기 절연층(103)으로는 산화실리콘막이 사용된다. 상기 박리층(102)은 텅스텐막으로 제한되지 않고 질화텅스텐막, 몰리브덴막, 비정질 실리콘막 등이 사용될 수 있는 것에 유의한다. 또한, 상기 절연층(103)은 산화실리콘막으로 제한되지 않고, 산화질화실리콘막, 또는 산화실리콘막과 산화질화실리콘막이 적층된 막이 사용될 수 있다.
다음에, 복수의 반도체층들이 상기 절연층(103) 상에 형성된다. 상기 복수의 반도체층들은 공지된 방법에 의해 형성될 수 있다. 여기에서는 결정구조를 갖는 반도체막이 사용되는데, 이것은 비정질 실리콘막이 공지의 방법(예를 들면, 스퍼터링 방법, LPCVD 방법, 또는 플라즈마 CVD 방법)에 의해 형성되고 이어서 상기 비정질 실리콘막이 공지의 결정화 처리(예를 들면, 레이저 결정화 방법, 열 결정화 방법, 또는 니켈과 같은 촉매를 사용한 열 결정화 방법)에 의해 결정화되도록 하여 형성된다. 상기 복수의 반도체층들은 나중에 제작될 박막 트랜지스터의 활성층으로서 사용된다. 구동 회로의 고속 구동을 실현하기 위해서 박막 트랜지스터의 상기 활성층으로 결정구조를 갖는 반도체 박막을 사용하는 것이 바람직하다. 상기 구동 회로의 고속 구동이 실현되므로, 메모리의 고속 판독이 실현될 수 있다.
다음에, 상기 복수의 반도체층들을 덮는 게이트 절연막(104)이 형성된다. 상기 게이트 절연막(104)은 단일층으로, 또는 실리콘을 함유하는 절연막의 적층으로 형성된다. 상기 게이트 절연막(104)은 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 1 내지 200 nm의 두께를 갖도록 형성된다. 대안적으로, 상기 게이트 절연막(104)은 실리콘을 함유하는 절연막이 단층 구조 또는 적층 구조로 10 내지 50 nm 만큼 얇게 형성되고 마이크로파 플라즈마를 사용한 표면 질화 처리가 절연막에 수행되도록 하여 형성될 수 있다.
다음에, 상기 게이트 절연막(104)을 개재하여 상기 반도체층과 중첩하는 제 1 게이트 전극(105) 및 제 2 게이트 전극(106)과, 안티퓨즈형 ROM의 전극들 중 하나, 즉 제 1 게이트 전극(107)이 동일 공정에서 형성된다. 상기 제 1 게이트 전극(105), 상기 제 2 게이트 전극(106), 및 상기 제 1 전극(107)이 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 또는 철과 같은 단일 물질, 이들의 합금, 또는 화합물로 형성된 도전막이 스퍼터링 방법에 의해 형성되고 요망되는 형상으로 가공되도록 하여 형성될 수 있다. TFT의 상기 게이트 전극에 적합한 특징 및 상기 안티퓨즈형 ROM의 전극들 중 하나에 적합한 특징을 모두 갖는 재료가 선택된다. 이 실시형태에서는 텅스텐막이 사용된다. 상기 텅스텐막은 실리콘과 반응하여 실리사이드를 형성하고, 그럼으로써 상기 안티퓨즈형 ROM의 상기 전극들 중 하나의 전극으로 적합해진다. 또한, 상기 텅스텐막은 비교적 높은 일함수를 갖는 재료이고, p-채널 트랜지스터 및 n-채널 트랜지스터 둘 다의 임계 전압은 낮고, 상기 p-채널 트랜지스터 및 상기 n-채널 트랜지스터는 서로 대략적으로 대칭이기 때문에, 이에 따라, 상기 텅스텐막은 상기 게이트 전극으로 바람직한 재료들 중 하나이다.
다음에, n형 도전성을 부여하는 불순물 원소를 첨가하기 위해서, p-채널 TFT가 될 영역을 덮는 제 1 레지스트 마스크를 형성하고 마스크들로서 상기 제 1 레지스트 마스크 및 상기 제 1 게이트 전극(105)을 사용하여 도핑을 수행하는 공정들이 수행된다. n형 도전성을 부여하는 상기 불순물 원소가 상기 반도체막에 첨가되고, 따라서 n형 불순물 영역들이 자기정렬 방식으로 형성된다. 이들 n형 불순물 영역들은 n-채널 TFT의 소스영역(108) 또는 드레인 영역(109)으로서 작용한다. 또한, 상기 제 1 게이트 전극(105)과 중첩하는 상기 반도체층의 영역은 채널 형성 영역(112)으로서 작용한다. 상기 도핑 단계는 이온 도핑 또는 이온 주입에 의해 수행될 수 있다. 상기 반도체층에 첨가되는 n형 도전성을 부여하는 상기 불순물 원소로서, 인(P) 또는 비소(As)가 전형적으로 사용된다.
이어서, 상기 제 1 레지스트 마스크가 제거된 후에, 상기 반도체층에 p형 불순물을 부여하는 불순물 원소를 첨가하기 위해서, 상기 n-채널 TFT가 될 영역을 덮는 제 2 레지스트 마스크를 형성하고 마스크들로서 상기 제 2 레지스트 마스크 및 상기 제 2 게이트 전극(106)을 사용하여 도핑을 수행하는 단계들이 수행된다. p형 도전성을 부여하는 상기 불순물 원소(전형적으로, 붕소)이 상기 반도체막에 첨가되고, 따라서 p형 불순물 영역들이 자기정렬 방식으로 형성된다. 이들 p형 불순물 영역들은 상기 p-채널 TFT의 소스영역(111)으로서 또는 드레인 영역(110)으로서 작용한다. 또한, 상기 제 2 게이트 전극(106)과 중첩하는 상기 반도체층의 영역은 채널 형성 영역(113)으로서 작용한다.
그후에, 상기 제 2 레지스트 마스크는 제거된다. 선행 단계들을 통해, n형 또는 p형 도전성을 갖는 불순물 영역들이 각각의 반도체층 내에 형성된다. p형 도전성을 부여하는 상기 불순물 원소가 첨가되기 전에 n형 도전성을 부여하는 상기 불순물 원소가 첨가되는 예가 여기에서 개시될지라도, 도핑 순서에 어떤 특정한 제한은 없다.
또한, 이들 도핑 단계들 전에, 측벽이라 언급되는 절연체가 상기 게이트 전극의 측벽들 상에 형성될 수 있고, 상기 채널 형성 영역에 이웃한 LDD 영역들이 형성될 수 있다. 상기 LDD 영역은 마스크들의 수가 증가될지라도 새로운 레지스트 마스크를 사용하여 형성될 수 있다. 불순물 원소가 저농도로 첨가되는 영역이 채널 형성 영역과 소스 영역 또는 고농도 불순물 원소의 첨가에 의해 형성되는 드레인 영역과의 사이에 제공되고, 상기 영역은 LDD 영역이라 한다. 상기 LDD 영역이 제공될 때, 상기 TFT의 오프 전류값이 감소될 수 있다.
또한, 필요하다면, 상기 TFT의 임계값을 제어하기 위해서 상기 반도체층에 소량의 불순물 원소들(붕소 또는 인)이 추가될 수도 있다.
다음에, 상기 반도체층에 추가된 상기 불순물 원소의 활성화 또는 상기 반도체층의 수소화(hydrogenation)는 공지의 기술에 의해 수행된다. 상기 불순물 원소의 활성화 또는 상기 반도체층의 수소화는 램프 광 또는 레이저 광을 사용하여 노(furnace) 또는 열처리에서 고온 열 처리에 의해 수행되고, 따라서 활성화 단계 또는 수소화 단계 전에 형성되는 상기 제 1 게이트 전극(105), 상기 제 2 게이트 전극(106), 및 상기 제 1 전극(107)에 대해서는 처리온도를 견딜 수 있는 재료가 사용된다. 말할 나위 없이, 여기에서 상기 제 1 게이트 전극(105), 상기 제 2 게이 트 전극(106), 및 상기 제 1 전극(107)으로 사용되는 상기 텅스텐막은 고 융점 금속이고, 상기 불순물 원소의 활성화 또는 상기 반도체층의 수소화를 충분히 견딜 수 있는 재료이다.
다음에, 상기 제 1 게이트 전극(105), 상기 제 2 게이트 전극(106), 및 상기 제 1 전극(107)을 덮는 층간 절연막(114)이 형성된다. 상기 층간 절연막(114)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 등에 의해 무기 절연막으로 형성된다. 상기 무기 절연막으로 산화실리콘막, 질화실리콘막, 또는 산화질화실리콘막과 같은 절연막의 단층 또는 적층이 사용된다. 또한, 이 층간 절연막(114)은 이웃한 메모리 소자들을 절연시키는 격벽으로서 기능한다. 전압이 실리사이드 반응을 발생하기 위해서 상기 안티퓨즈형 ROM에 인가되기 때문에, 상기 메모리 소자 주위의 영역은 순간적으로 높은 온도를 갖는다. 그러므로, 상기 층간 절연막(114)은 실리사이드 반응이 발생되는 온도를 견딜 수 있는 무기 절연재료로 형성되는 것이 바람직하다.
대안적으로, 상기 무기 절연막의 한 층으로서, 도포법에 의해 얻어질 수 있는 고 내열(high heat resistance) 실록산 수지가 사용될 수도 있다. 실록산 수지는 Si-O-Si 결합을 내포하는 수지에 대응하는 것에 유의한다. 실록산은 실리콘(Si)과 산소(O)와의 결합을 포함하는 골격 구조를 갖는다. 치환기로서, 적어도 수소를 함유하는 유기 그룹(예를 들면, 알킬 그룹 또는 방향족 탄화수소)가 사용된다. 대안적으로, 플루오로 그룹이 치환기로서 사용될 수도 있다. 또한 대안적으로, 적어도 수소를 함유하는 유기 그룹 및 플루오로 그룹이 치환기로서 사용될 수도 있다.
다음에, 포토마스크를 사용하여 레지스트 마스크가 형성되고, 개구를 형성하기 위해서 상기 층간 절연막(114) 및 상기 게이트 절연막(104)이나 상기 층간 절연막(114)이 선택적으로 에칭된다. 상기 에칭으로서, 습식에칭 또는 건식에칭이 수행될 수도 있고, 또는 이들의 조합이 수행될 수도 있다. 이어서, 상기 레지스트 마스크가 제거된다. 여기에서 형성되는 상기 개구를 위한 3가지 유형들로서, 상기 반도체층에 이르는 개구, 상기 TFT의 상기 게이트 전극에 이르는 개구, 및 상기 제 1 전극(107)에 이르는 개구가 있다. 또한, 상기 제 1 전극(107)에 이르는 2가지 유형들의 개구들로서, 나중에 실리콘막을 적층하기 위한 제 1 개구와, 상기 제 1 전극(107)에 전기적으로 접속되는 배선을 형성하기 위한 제 2 개구가 제공된다.
이 에칭 공정에서 형성되는 상기 제 1 전극(107)에 이르는 상기 제 1 개구는 약 1 내지 6㎛의 바닥 표면의 직경을 갖는다. 그러나, 도 2의 그래프에 도시된 바와 같이, 상기 제 1 개구는 상기 제 1 개구의 직경이 더 커짐에 따라 전류 소비가 증가되기 때문에 작은 것이 바람직하다. 상기 개구의 크기를 직경으로 나타낼지라도, 상기 개구의 상부 표면의 형상은 원형으로 제한되지 않고 타원 또는 직사각형도 채용될 수 있음에 유의한다. 도 2의 그래프에서, 수직축은 상기 안티퓨즈형 ROM의 단락 직전의 전류값을 나타내고 수평축은 상기 제 1 개구의 직경을 나타낸다. 도 2의 데이터는 상기 안티퓨즈형 ROM의 실리콘막으로 스퍼터링 방법에 의해 형성된 200 nm의 두께를 갖는 비정질 실리콘막을 사용하여 측정으로부터 얻어진 것에 유의한다. 또한, 플라즈마 CVD 방법에 의해 형성된 비정질 실리콘막이 상기 안티퓨즈형 ROM의 상기 실리콘막으로서 사용되었을 때라도, 상기 개구의 직경과 단락 직 전의 전류값 간의 관계는 스퍼터링 방법에 의해 형성된 상기 비정질 실리콘막이 사용되었을 때와 유사한 경향을 보였다.
또한, 공정들의 수를 줄이기 위해서, 상기 반도체층에 이르는 상기 개구, 상기 TFT의 상기 게이트 전극에 이르는 상기 개구, 및 상기 제 1 전극(107)에 이르는 상기 제 1 개구 및 상기 제 2 개구는 에칭 조건의 조절에 의해 한 에칭에 의해 형성될 수 있다.
선행 단계들에서, 상기 안티퓨즈형 ROM의 일부는 상기 TFT의 제작공정들과 동일한 공정들을 통해 형성되고, 따라서, 공정들의 수는 증가되지 않는다.
다음에, 실리콘막(115)이 상기 제 1 전극(107)에 이르는 상기 제 1 개구와 중첩하도록 형성된다. 상기 실리콘막(115)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 비정질 실리콘막, 마이크로결정 실리콘막, 또는 폴리실리콘막을 사용하여 형성될 수 있다. 여기에서, 플라즈마 CVD 방법에 의해 얻어진 비정질 실리콘막이 사용된다.
상기 실리콘막(115)의 두께는 10 내지 200nm이다. 상기 안티퓨즈형 ROM의 단락 전압은 상기 실리콘막(115)의 두께에 비례한다. 도 3의 그래프는 2㎛의 상기 제 1 개구의 직경을 갖는 상기 안티퓨즈형 ROM의 단락 전압과 상기 실리콘막의 두께 간의 관계를 나타낸 것이다. 스퍼터링 방법에 의해 형성된 비정질 실리콘막은 도 3의 그래프의 데이터가 얻어진 상기 안티퓨즈형 ROM의 상기 실리콘막으로서 사용되는 것에 유의한다. 도 3에 따라서, 낮은 단락 전압을 갖는 안티퓨즈형 ROM이 형성될 때 상기 실리콘막(115)의 두께를 감소시키는 것이 바람직함이 파악될 수 있다. 상기 안티퓨즈형 ROM의 상기 단락 전압은 상기 실리콘막(115)의 두께의 제어에 의해 자유롭게 설정될 수 있다. 또한, 플라즈마 CVD 방법에 의해 형성된 비정질 실리콘막이 상기 안티퓨즈형 ROM의 상기 실리콘막으로서 사용되었을 때 상기 단락 전압과 상기 실리콘막의 두께 간의 관계는 스퍼터링 방법에 의해 형성된 상기 비정질 실리콘막이 사용되었을 때의 관계와 유사한 경향을 보였다.
또한, 산소 또는 질소는 상기 안티퓨즈형 ROM으로 사용되는 상기 실리콘막에 의도적으로 함유될 수 있다. 위에 기술된 에칭공정과 상기 실리콘막을 형성하는 공정 사이에서, 공기로의 노출이 수행되고, 따라서 공정들은 연속적으로 수행되지 않는다. 상기 실리콘막(115)의 다른 영역에서보다 상기 실리콘막(115)과 상기 제 1 전극(107) 간의 계면에 더 많은 질소 또는 산소가 함유된다. 상기 안티퓨즈형 ROM에서, 적어도 상기 실리콘막(115) 및 상기 제 1 전극(107)은 연속적으로 적층되지 않는다. 산소 또는 질소는 상기 실리콘막(115)에 함유되고, 따라서 상기 안티퓨즈형 ROM의 기입 전과 후 사이에 전기적 저항에 차이가 증가될 수 있다. 또한, 상기 개구가 형성된 후에 공기에 노출될 때, 상기 노출된 텅스텐막의 표면 상에 얇은 자연 산화막이 종종 형성된다. 또한, 상기 텅스텐막의 표면 상에 상기 자연 산화막의 형성에 의해서도, 상기 자연 산화막은 버퍼층으로서 기능할 수 있고, 이에 따라, 상기 안티퓨즈형 ROM이 충분히 기능할 수 있다.
하나의 마스크가 이 실리콘막(115)을 패터닝하기 위해 필요하기 때문에, 막 형성 공정 및 이의 패터닝 공정에 기인하여 공정들의 수가 증가된다.
수소 및 실리콘으로 형성된 고차(high-order) 실란 화합물이 잉크 젯 방법과 같은 액적(droplet) 토출 방법에 의해 유기 용매에서 용해되는 액체를 사용하여 상기 실리콘막(115)이 선택적으로 형성된다면, 상기 실리콘막(115)의 형성에 기인하여 증가되는 단계들의 수가 감소될 수 있는 것에 유의한다.
다음에, 상기 반도체층의 노출된 표면은 플루오르화 수소산을 함유하는 에천트로 상기 반도체층의 표면 상의 산화막의 제거와 동시에 세척된다. 상기 실리콘막(115)이 이 세척단계에 의해 에칭 및 제거되지 않도록 주의해야 할 필요가 있는 것에 유의한다.
다음에, 금속막이 스퍼터링 방법에 의해 적층된다. 이어서, 포토마스크를 사용하여 레지스트 마스크가 형성되고, 상기 금속 적층 막은 선택적으로 에칭되고, 따라서 상기 TFT의 소스 전극(116, 118) 및 드레인 전극(117)이 구동 회로부(140)에 형성되고, 상기 안티퓨즈형 ROM의 제 2 전극(120) 및 제 3 전극(119)이 메모리부(130)에 형성되고, 접속 전극(121)이 안테나부(150)에 형성된다. 상기 접속 전극(121)은 안테나 및 나중에 형성될 전원 형성 회로에 전기적으로 접속된다.
또한, 상기 제 3 전극(119)이 상기 제 1 전극(107)에 전기적으로 접속되고, 따라서 배선이 인출되고; 따라서, 소비 전력의 감소가 달성된다. 액티브 매트릭스 메모리의 경우에, 상기 제 3 전극(119)은 스위칭 소자를 상기 제 1 전극(107)에 전기적으로 접속한다. 패시브 매트릭스 메모리의 경우에, 상기 제 1 전극들(107)은 스트라이프 형태(스트립 형태)로 평행하게 배열될 수 있고 상기 제 2 전극들(120)은 상기 제 1 전극들(107)에 직각들이 되도록 스트라이프 형태로 평행하게 배열될 수 있다. 상기 패시브 매트릭스 메모리의 경우에, 상기 제 3 전극(119)은 리드 전 극으로서 작용하도록 단부에 제공된다.
여기에서 상기 금속 적층 막은 50 내지 200 nm의 두께를 갖는 티타늄막, 100 내지 400 nm의 두께를 갖는 순 알루미늄막, 및 50 내지 200 nm의 두께를 갖는 티타늄막의 3층으로 적층된 구조인 것에 유의한다. 적어도 상기 실리콘막(115)과 접촉한 한 층의 상기 금속 적층 막은 실리사이드를 형성하기 위해 실리콘과 반응하는 재료를 사용하여 형성된다.
또한, 금속 적층 막으로 상기 티타늄막이 사용되기 때문에, 다른 도전 재료와의 접촉 저항은 낮고, 또한, 순 알루미늄 막이 사용되고 배선 저항값이 낮기 때문에, 상기 구동 회로부의 리드 배선, 메모리부의 리드 배선, 및 상기 안테나부의 접속부분에 금속 적층막을 사용하는 것이 효과적이다.
이렇게 하여, 도 1a에 도시된 바와 같이, 절연 표면을 갖는 상기 기판(101) 위에, 상기 박리층(102) 및 상기 절연층(103)이 제공되고, 그 위에, 상기 안티퓨즈형 ROM이 상기 메모리부(130)에 제공되고, 상기 n채널 TFT 및 상기 p채널 TFT를 포함하는 CMOS 회로가 상기 구동 회로부(140)에 제공된다. 상기 안티퓨즈형 ROM의 상기 제 2 전극(120)은 상기 TFT의 상기 소스 전극(116, 118) 및 상기 드레인 전극(117)과 동일한 공정을 통해 형성되고, 따라서 공정들의 수가 감소된다. 또한, 상기 안테나부의 상기 접속 전극(121)은 상기 소스 전극들(116, 118) 및 상기 드레인 전극(117)과 동일한 단계를 통해 형성되므로, 상기 안테나와 상기 전원 형성 회로 사이에 접속 부분의 접촉 저항, 및 잡음이 감소될 수 있다.
여기에서, 도 4는 상기 안티퓨즈형 ROM의 전기적 특징들을 나타낸 그래프를 도시한 것이다. 도 4에서, 수직축은 전류를 나타내고 수평축은 인가된 전압들을 나타낸다. 플라즈마 CVD 방법에 의해 형성되는 50nm의 두께를 갖는 비정질 실리콘막은 측정되었던 상기 안티퓨즈형 ROM의 실리콘막으로서 사용된다. 또한, 도 4는 2㎛의 상기 제 1 개구의 직경을 갖는 상기 안티퓨즈형 ROM의 측정 결과들을 보여준다. 상기 측정은 25개의 소자들에 대해 행해지고, 단락 직전의 전류값은 1 내지 10㎂였다. 상기 안티퓨즈형 ROM의 단락회로는 4 내지 6V의 인가전압 범위에서 확인된다. 도 4의 결과들에 따라서, 이 안티퓨즈형 ROM은 저 전류값 및 저 전압으로 기입할 수 있는 메모리 소자임을 알 수 있다.
도 4에 도시된 상기 안티퓨즈형 ROM의 전기적 특징들에 따라서, 무선신호로부터 발생될 수 있는 전류값 및 전압값의 범위들로 구동될 수 있는 메모리가 실현될 수 있다고 할 수 있다. 즉, 도 4에 도시된 상기 안티퓨즈형 ROM은 데이터를 기입하기 위한 전력을 감소시킬 수 있다. 또한, 기입 전압값의 감소에 의해서, 안테나에 의해 얻어진 신호로부터 부스터 회로 등에 의해 형성된 전압값이 감소될 수 있고, 메모리의 구동 회로의 평면 면적의 감소가 실현될 수 있다. 따라서, 상기 안티퓨즈형 ROM이 칩에 실장되는 경우에, 상기 구동 회로에 의해 점유되는 칩의 면적이 감소될 수 있다. 또한, 도 4에 도시된 상기 안티퓨즈형 ROM은 데이터를 판독하기 위한 전력을 감소시킬 수 있으므로, 상기 메모리의 소비 전력이 감소될 수 있고 전체 무선 칩의 저소비 전력이 달성될 수 있다.
도 5는 유리 기판 위에 안티퓨즈형 ROM의 형성 및 단락 상태(상측 전극과 하측 전극 간의 도통 상태)를 얻기 위해 전압의 인가 후의 단면 사진도이다. 플라즈 마 CVD 방법에 의해 형성된 50nm의 두께를 갖는 비정질 실리콘막은 사진이 촬영된 상기 안티퓨즈형 ROM의 상기 실리콘막으로서 사용되었다. 도 5는 상기 실리콘막 및 상기 제 1 전극이 서로 접촉하여 있는 전체 영역 위에서 실리사이드 반응을 보인 것이다. 실리사이드 반응은 상기 실리콘막 및 상기 제 1 전극이 서로 접촉하여 있는 상기 안티퓨즈형 ROM의 전체 영역에서 발생될 필요는 없으나, 상기 영역의 일부가 상기 실리사이드 반응에 의해 도전성이 되는 한 수락가능한 것에 유의한다. 발명자는 상기 실리콘막 및 상기 제 1 전극이 서로 접촉하여 있는 상기 영역의 일부에서 도전성이 되는 몇개의 메모리 소자들을 확인하였다.
도 6a는 도 5의 상기 단면 사진에서 좌측을 확대한 도면이다. 도 6b는 이의 개략도이다. EDX 측정에 의해 도 6b의 단면구조의 각 부분의 조성의 검사에 따라, 각각 제 1 전극(207), 실리콘막(215), 및 제 2 전극(220)에서 많은 량의 텅스텐, 실리콘, 및 티타늄이 검출되었다. 또한, 실리사이드 반응은 상기 제 1 전극(207) 및 상기 제 2 전극(220) 둘 다로부터 발생된다. 티타늄 실리사이드층(201)은 상기 제 2 전극(220)과 접촉하여 있는 상기 실리콘막(215)의 영역의 전체 표면 위에 형성된다. 상기 제 1 전극(207)과 접촉하여 있는 영역(202)은 티타늄 실리사이드 및 텅스텐 실리사이드가 혼재된 영역이다. 상기 영역(202) 내 내포된 상기 티타늄 실리사이드 또는 상기 텅스텐 실리사이드는 상기 티타늄 실리사이드층(201)에 부분적으로 전기적으로 접속되므로, 단락 상태(도통 상태)가 발생된다.
이어서, 상기 소스 전극들(116, 118), 상기 드레인 전극(117), 상기 제 2 전극(120), 상기 제 3 전극(119), 및 상기 접속 전극(121)을 덮는 절연막(122)이 형 성된다. 이 절연막(122)은 무기 절연막이거나, 무기 절연막과 유기 절연막의 적층일 수 있다.
다음에, 레지스트 마스크가 형성되고 상기 절연막(122)이 선택적으로 에칭되고, 따라서 상기 제 3 전극(119)에 이르는 개구와 상기 접속 전극(121)에 이르는 개구가 형성된다. 나중에 형성될 안테나와의 전기적 접속이 확실히 행하기 위해서, 상기 접속 전극(121)에 이르는 상기 개구의 크기를 비교적 크게 하거나 복수의 개구들이 제공된다.
이어서, 상기 레지스트 마스크가 제거되고, 상기 안테나의 부착을 개선하기 위한 금속층(124) 및 제 4 전극(123)이 형성된다. 동일 공정을 통해 티타늄막, 구리막, 알루미늄막 등을 사용하여 상기 금속층(124) 및 상기 제 4 전극(123)이 형성된다. 상기 금속층(124) 및 상기 제 4 전극(123)이 스퍼터링 방법 또는 잉크 젯 방법에 의해 형성된다. 스퍼터링 방법을 채용하는 경우에, 상기 금속층이 형성된 후에, 레지스트 마스크가 형성되고, 선택적 에칭이 수행되고, 상기 레지스트 마스크가 제거된다.
다음에, 안테나(125)는 스퍼터링 방법 또는 인쇄 방법에 의해 형성된다. 스크린 인쇄 방법 또는 잉크 젯 방법에 의해 상기 안테나(125)를 형성하는 경우에, 수 nm 내지 수십 ㎛의 입경을 갖는 도전성 입자들이 유기 수지에 용해 또는 분산된 도전성 페이스트가 선택적으로 인쇄되고, 이어서 전기저항을 감소시키기 위한 베이킹(baking)이 수행된다.
상기 도전성 입자들로서, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo), 티타늄(Ti), 등으로부터 하나 이상의 종류의 금속입자들, 할로겐화은의 미세 입자들, 또는 분산성 나노입자들이 사용될 수 있다. 또한, 상기 도전성 페이스트 내 함유된 상기 유기 수지로서, 바인더, 용매, 분산제(dispersive agent), 및 금속입자들을 위한 코팅 부재로서 기능하는 유기 수지들로부터 선택된 하나 이상의 유기 수지들이 사용될 수 있다. 전형적으로, 에폭시 수지 또는 실리콘(silicone) 수지와 같은 유기 수지가 사용될 수 있다. 또한, 상기 도전막이 형성될 때, 상기 도전성 페이스트가 도포된 후에 베이킹이 수행되는 것이 바람직할 수 있다. 예를 들면, 주성분으로서 은을 함유하는 미세 입자들(예를 들면, 1nm 이상 및 100nm 이하의 입자 크기)가 상기 도전성 페이스트의 재료로 사용되고, 경화되게 하기 위해서 150 내지 300℃의 온도에서 상기 페이스트의 베이킹에 의해 도전막이 얻어질 수 있다. 대안적으로, 주성분으로서 땜납 또는 무연(lead-free) 땜납을 함유하는 미세 입자들이 사용될 수 있다. 이 경우에, 20 ㎛ 이하의 입자 크기를 갖는 미세 입자들이 바람직하게 사용된다. 땜납 및 무연 땜납은 낮은 비용인 이점이 있다.
스크린 인쇄 방법에 의해 상기 안테나(125)를 형성하는 경우에, 상기 절연막(122)으로 상기 안테나(125)의 부착이 약할 때 기저막(base film)으로서 상기 금속층(124)을 제공하는 것이 효과적이다. 상기 안티퓨즈형 ROM, 상기 구동 회로, 및 상기 안테나가 동일 기판 위에 형성되고, 따라서 실장단계가 제거될 수 있다. 여기에서 실장은 상기 안테나가 구비된 기판을 납땜, 열압착, 와이어 본딩, 범프(bump) 접속, 등에 의해 상기 구동 회로에 전기적으로 접속하는 작업을 의미한다. 예를 들 면, 실장은 상기 기판에 설치된 상기 안테나에 실리콘 칩이 부착될 때 수행된다.
상기 안테나(125)의 형상에 어떠한 특별한 제한은 없다. 상기 안테나에 인가되는 신호의 전송 방법으로서, 전자기 결합 방법, 전자기 유도 방법, 마이크로파 방법, 등이 채용될 수 있다. 상기 전송 방법은 애플리케이션들을 고려하여 실무자에 의해 적절하게 선택될 수 있고, 최적의 길이 및 형상을 갖는 안테나가 전송 방법에 따라 제공될 수 있다.
예를 들면, 상기 전송 방법으로서 전자기 결합방법 또는 전자기 유도방법(예를 들면, 13.56MHz 대역)을 채용하는 경우에, 상기 전계밀도의 변화에 의한 전자기 유도가 이용되고, 따라서, 안테나로서 기능하는 도전막은 원형의 형상(이를 테면 루프 안테나) 또는 나선형의 형상(예를 들면, 나선형 안테나)로 형성된다.
상기 전송방법으로서 마이크로파 방법(예를 들면, UHF 대역(860 내지 960 MHz 대역), 2.45 GHz 대역, 등)을 채용하는 경우에, 안테나로서 기능하는 상기 도전막의 길이 또는 형상은 신호 전송을 위해 사용되는 전기파의 파장을 고려하여 적절하게 설정될 수 있다. 안테나로서 기능하는 상기 도전막은 예를 들면 선형 형상(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나), 등으로 형성될 수 있다. 안테나로서 기능하는 상기 도전막의 형상은 선형 형상으로 제한되지 않고, 안테나로서 기능하는 상기 도전막은 상기 전자기파의 파장을 고려하여, 곡선 형상, 곡류(meander) 형상, 또는 이들의 조합으로 형성될 수 있다.
도 7a 내지 도 7e는 상기 안테나의 형상들의 예들을 도시한 것이다. 예를 들면, 도 7a에 도시된 바와 같이, 안테나(303A)는 메모리부 및 구동 회로(302A) 모든 주위에 제공될 수도 있다. 도 7b에 도시된 바와 같이, 메모리부 및 구동 회로(302B) 주위를 에워싸기 위해서 얇은 안테나(303B)가 메모리부 및 구동 회로(302B) 주위에 제공될 수도 있다. 도 7c에 도시된 바와 같이, 상기 안테나는 메모리부 및 구동 회로(302C)에 관하여 고주파수 전자기파를 수신하기 위한 안테나(303C)와 같은 형상을 취할 수 있다. 도 7d에 도시된 바와 같이, 상기 안테나는 메모리부 및 구동 회로(302D)에 관하여 180°전방향성인(임의의 방향에서 신호들을 수신할 수 있는) 안테나(303D)와 같은 형상을 취할 수도 있다. 도 7e에 도시된 바와 같이, 상기 안테나는 메모리부 및 구동 회로(302E)에 관하여 스틱(stick)처럼 길게 확장되는 안테나(303E)와 같은 형상을 가질 수 있다. 상기 안테나(125)는 이들 형상들을 갖는 상기 안테나들과 조합하여 사용될 수도 있다.
상기 안테나를 위해 필요로 되는 길이는 수신을 위해 사용되는 주파수에 따라 다르다. 예를 들면, 상기 주파수가 2.45 GHz인 경우에, 반파 다이폴 안테나가 제공된다면, 상기 안테나는 약 60 mm(1/2 파장)의 길이를 가질 수 있고, 모노폴 안테나가 제공된다면, 상기 안테나는 약 30mm(1/4 파장)의 길이를 가질 수도 있다.
다음에, 상기 박리층(102)의 계면에서 또는 상기 층의 내부에서 박리가 수행되고, 소자는 제 1 시트(100a) 및 제 2 시트(100b)로 밀봉된다. 박리방법에는 특별한 제한은 없다. 박리층의 텅스텐막의 표면 산화막을 이용하는 박리방법(일본 공개특허출원번호 2004-214281에 개시된 기술), 박리층이 에칭되는 박리방법, 또는 레이저 제거(ablation)를 이용하는 박리방법과 같은 공지된 박리 방법이 사용될 수도 있다. 또한, 밀봉은 에폭시 수지와 같은 접착층을 사용하여 접착에 의해 수행될 수 있다. 또한, 박리단계 및 안테나 형성 단계의 순서는 바뀔 수 있고, 상기 안테나는 박리 후에 스크린 인쇄 방법에 의해 형성될 수 있다.
상기 제 1 시트(100a) 및 상기 제 2 시트(100b)로 플라스틱 막 또는 종이가 사용된다. 대안적으로, 내압(withstand voltage)을 증가시키기 위해서 상기 제 1 시트(100a) 및 상기 제 2 시트(100b)로 얇은 세라믹이 사용될 수 있고, 또는 탄소섬유 또는 유리섬유로 형성된 섬유에 수지가 주입된 시트, 소위 프리프레그(prepreg)가 사용될 수도 있다. 상기 제 1 시트(100a) 및 상기 제 2 시트(100b)의 재료로서 가요성 재료가 사용된다면, 물품의 곡면에 부착되기에 적합한 무선 칩이 제공될 수도 있다.
위에 기술된 공정들을 통해서, 상기 안티퓨즈형 ROM 및 상기 구동 회로가 동일 기판 위에 형성된다. 또한, 상기 안티퓨즈형 ROM 및 상기 구동 회로가 적은 수의 공정들을 통해 동일 기판 위에 형성될 수 있다.
위에 기술된 구조를 포함하는 본 발명은 다음 실시예들에서 상세히 더 기술될 것이다.
[실시예 1]
이 실시예에서, 액티브 매트릭스 안티퓨즈형 ROM을 포함하는 무선 칩의 제작 방법이, 도 8a 내지 도 8d 및 도 9a 내지 도 9c를 참조하여 이하 설명될 것이다.
먼저, 박리층으로서 작용하는 금속층(502)이 기판(501) 위에 형성된다. 유리기판이 상기 기판(501)으로서 사용된다. 스퍼터링 방법에 의해 얻어지는 30 내지 200 nm의 두께를 갖는, 텅스텐막, 질화텅스텐막, 또는 몰리브덴막이 상기 금속 층(502)으로 사용된다.
다음에, 상기 금속층(502)의 표면은 산화금속층(도시되지 않음)을 형성하기 위해 산화된다. 순수 또는 오존수를 사용한 표면의 산화 또는 산소 플라즈마를 사용한 산화에 의해 산화금속층이 형성될 수 있다. 대안적으로, 산소를 함유하는 분위기에서 상기 산화금속층이 형성될 수도 있다. 또한 대안적으로, 상기 산화금속층이 절연막을 형성하는 나중 단계에서 형성될 수도 있다. 이 경우에, 산화실리콘막 또는 산화질화실리콘막이 플라즈마 CVD 방법에 의해 상기 절연막으로서 형성될 때, 상기 금속층(502)의 상기 표면이 산화되고, 따라서 상기 산화금속층이 형성된다.
다음에, 상기 산화금속층 위에 제 1 절연막(503)이 형성된다. 산화실리콘막, 질화실리콘막, 또는 산화질화실리콘막(SiOxNy)과 같은 절연막이 상기 제 1 절연막(503)으로서 사용된다. 전형적인 예로서, 상기 제 1 절연막(503)은 2층 구조로 형성되고, 반응 기체들로서 SiH4, NH3, 및 N2O를 사용하여 PCVD 방법에 의해 형성된 50 내지 100 nm의 두께를 갖는 질화산화실리콘막 및 반응 기체들로서 SiH4 및 N2O를 사용하여 100 내지 150 nm의 두께를 갖는 산화질화실리콘막이 적층된 구조가 채용된다. 대안적으로, 상기 제 1 절연막(503)의 한 층으로서, 10 nm 이하의 두께를 갖는 질화실리콘막(SiN 막) 또는 10 nm 이하의 두께를 갖는 산화질화실리콘막(SiNxOy 막(X>Y))이 바람직하게 사용된다. 대안적으로, 질화산화실리콘막, 산화질화실리콘막, 및 질화실리콘막이 순차적으로 적층되는 3층 구조가 채용될 수도 있다. 상기 제 1 절연막(503)이 기저 절연막으로서 형성되는 예가 여기에서 기술될지라도, 상 기 제 1 절연막(503)은 필요하지 않다면 반드시 제공될 필요는 없다.
다음에, 상기 제 1 절연막(503) 위에 반도체층이 형성된다. 상기 반도체층은 다음과 같이 형성된다: 비정질 구조를 갖는 반도체막이 공지의 방법(스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 등)에 의해 형성되고, 이어서 결정질 반도체막을 얻기 위해서 공지된 결정화 처리(레이저 결정화, 열 결정화, 니켈과 같은 촉매를 사용한 열 결정화, 등)에 의해 결정화되어 결정질 반도체 막을 얻고, 상기 결정질 반도체막은 레지스트 마스크가 제 1 포토마스크를 사용하여 형성된 후에 요망되는 형상으로 패터닝된다. 플라즈마 CVD 방법이 사용된다면, 상기 제 1 절연막 그리고 비정질 구조를 갖는 상기 반도체막이 공기에 노출되지 않고 연속적으로 적층될 수 있는 것에 유의한다. 이 반도체막은 25 내지 80 nm(바람직하게는 30 내지 70 nm)의 두께를 갖게 형성된다. 상기 비정질 반도체막의 재료에 제한은 없을지라도, 상기 비정질 반도체막을 형성하기 위해 실리콘 또는 실리콘 게르마늄(SiGe) 합금이 사용되는 것이 바람직하다.
대안적으로, 비정질 구조를 갖는 반도체막의 결정화 처리를 위해서, 연속파 레이저가 사용될 수도 있다. 상기 비정질 반도체막의 결정화에서 큰 입자 크기를 갖는 결정을 얻기 위해서, 연속파 발진을 할 수 있는 고체 레이저를 사용하여 기본파의 제 2 내지 제 4 고조파들이 채용되는 것이 바람직하다. 전형적으로, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532 nm) 또는 제 3 고조파(365 nm)가 채용될 수도 있다. 연속파 레이저가 사용될 때, 출력 파워가 10 W인 연속파 YVO4 레이저로 부터 방출되는 레이저 광은 비선형 광학 소자에 의해 고조파로 변환된다. 또한, YVO4 결정 및 비선형 광학소자가 발진기 내로 넣어 높은 고조파가 방출되는 방법이 있다. 이어서, 상기 레이저광은 광학 시스템에 의해 조사 표면 상에 직사각형 또는 타원 형상으로 형상화되는 것이 바람직하고 상기 반도체막으로 조사된다. 이때, 약 0.01 내지 100 MW/cm2의 에너지 밀도(바람직하게는, 0.1 내지 10 MW/cm2)가 필요하다. 이어서, 상기 반도체막은 조사되기 위해서 레이저 광에 대하여 상대적으로 약 10 내지 2000 cm/s의 속도로 이동될 수 있다.
다음에, 상기 레지스트 마스크가 제거된다. 이어서, 필요하다면, TFT의 임계값을 제어하기 위해서 상기 반도체층에 소량의 불순물 원소들(붕소 또는 인)이 도핑된다. 여기에서, 디보란(B2H6)이 질량에 의해 분리되지 않고 플라즈마에 의해 여기되는 이온 도핑 방법이 채용된다.
다음에, 상기 반도체층의 표면은 플루오르화 수소산을 함유하는 에천트로 상기 반도체층의 표면 상에 산화막의 제거와 동시에 세척된다.
이어서, 상기 반도체층을 덮는 제 2 절연막이 형성된다. 상기 제 2 절연막은 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 1 내지 200 nm의 두께를 갖도록 형성된다. 상기 제 2 절연막은 바람직하게는, 실리콘을 함유하는 절연막의 단층 또는 적층 구조를 갖도록 10 내지 50 nm만큼 얇게 형성되고, 마이크로파에 의한 플라즈마를 사용하여 표면 질화 처리가 수행된다. 상기 제 2 절연막은 나중에 형성될 TFT의 게이트 절연막으로서 기능한다.
다음에, 게이트 전극들(504 내지 508), 그리고 상기 안티퓨즈형 ROM의 하부 전극으로서 작용하는 제 1 전극(509)이 상기 제 2 절연막 위에 형성된다. 제 2 포토마스크를 사용하여 레지스트 마스크가 형성되고, 스퍼터링 방법에 의해 얻어지는 100 내지 500 nm의 두께를 갖는 도전막이 요망되는 형상으로 패터닝되고, 따라서, 상기 게이트 전극들(504 내지 508) 및 상기 제 1 전극(509)이 형성된다.
상기 게이트 전극들(504 내지 508) 및 상기 제 1 전극(509)의 재료는 상기 재료가 실리콘과 반응하여 실리사이드를 형성하는 한 수락가능하다. 상기 게이트 전극들(504 내지 508) 및 상기 제 1 전극(509)은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철에서 선택된 원소, 또는 합금재료 또는 주성분으로서 상기 원소를 함유하는 화합물 재료로 된 단층, 또는 이들의 적층된 층으로 형성될 수 있다. 상기 TFT의 상기 게이트 전극으로 고 융점 금속이 사용되는 것이 바람직하고 이에 따라 텅스텐 또는 몰리브덴이 사용되는 것에 유의한다. 상기 게이트 전극들(504 내지 508) 및 상기 제 1 전극(509)이 적층으로 형성되는 경우에, 상층으로서 작용하는 재료층이 위에 기술된 재료로 형성된다면, 하층으로서 작용하는 재료층은 인과 같은 불순물 원소가 도핑된 다결정 실리콘층일 수 있다.
다음에, p-채널 TFT들이 될 영역들의 상기 반도체 층들을 덮기 위해서 제 3 포토마스크를 사용하여 레지스트 마스크가 형성되고, n-채널 TFT들이 될 영역들의 상기 반도체층들에 마스크들로서 상기 게이트 전극들(505, 507)을 사용하여 불순물 원소가 도입되고, 따라서 저농도 불순물 영역들이 형성된다. 상기 불순물 원소로 서, n형 도전성을 부여하는 불순물 원소 또는 p형 도전성을 부여하는 불순물 원소가 사용될 수 있다. n형 도전성을 부여하는 상기 불순물 원소로서, 인, 비소, 등이 사용될 수 있다. 여기에서, n-채널 TFT들이 될 상기 영역들의 상기 반도체층에 인이 1 x 1015 내지 1 x 1019 /cm3의 농도들로 함유되도록 도입되고, 따라서 n형 불순물 영역들이 형성된다.
다음에, 상기 레지스트 마스크가 제거된다. 레지스트 마스크는 상기 n-채널 TFT들이 될 상기 영역들의 상기 반도체층들을 덮기 위해서 제 4 포토마스크를 사용하여 형성되고, 마스크들로서 게이트 전극들(504, 506, 508)을 사용하여 상기 p-채널 TFT들이 될 영역들의 상기 반도체층들에 불순물 원소가 도입되고, 따라서 p형 불순물 영역들이 형성된다. p형 도전성을 부여하는 상기 불순물로서, 붕소, 알루미늄, 갈륨, 등이 사용될 수 있다. 여기에서, 상기 p-채널 TFT들이 될 영역들의 상기 반도체층에 붕소가 1 x 1019 내지 1 x 1020 /cm3의 농도로 함유되도록 도입되고, 따라서 p형 불순물 영역들이 형성될 수 있다. 결국, 소스 또는 드레인 영역들(514, 515) 및 채널 형성 영역(516)이 상기 p-채널 TFT가 될 영역의 상기 반도체층에 형성된다.
다음에, 상기 게이트 전극들(504 내지 508) 및 상기 제 1 전극(509)의 양측 표면들 상에 측벽들(510, 511)이 형성된다. 상기 측벽들(510)의 형성방법은 다음과 같다. 먼저, 실리콘, 실리콘의 산화물, 또는 실리콘의 질화물과 같은 무기재료를 함유하는 막, 또는 유기 수지와 같은 유기재료를 함유하는 막이, 상기 제 2 절연 막, 상기 게이트 전극들(504 내지 508), 및 상기 제 1 전극(509)을 덮기 위해서 단층 또는 적층을 갖도록 플라즈마 CVD 방법, 스퍼터링 방법, 등에 의해 형성되고, 따라서, 제 3 절연막이 형성된다. 이어서, 상기 제 3 절연막이 주로 수직방향으로 이방성 에칭에 의해 선택적으로 에칭되어 상기 게이트 전극들(504 내지 508) 및 상기 제 1 전극(509)의 측면들과 접촉하는 절연막들(측벽들(510))을 형성한다. 상기 제 2 절연막의 일부는 상기 측벽들(510)의 형성과 동시에 제거되도록 에칭되는 것에 유의한다. 상기 제 2 절연막의 일부가 제거되고, 따라서 남은 게이트 절연층(512)은 상기 게이트 전극들(504 내지 508) 각각 및 상기 측벽들(510) 밑에 형성된다. 또한, 상기 제 2 절연막의 일부가 제거되고, 따라서 남은 절연층(513)이 상기 제 1 전극(509) 및 상기 측벽들(511) 밑에 형성된다.
다음에, 상기 p-채널 TFT들이 될 영역들의 상기 반도체층들을 덮기 위해서 제 5 포토마스크를 사용하여 레지스트 마스크가 형성되고, 마스크들로서 상기 게이트 전극들(505, 507) 및 상기 측벽들(510)을 사용하여 상기 n-채널 TFT들이 될 영역들의 상기 반도체층들에 불순물 원소가 도입되고, 따라서 고농도 불순물 영역들이 형성된다. 상기 불순물 원소가 도입된 후에 상기 레지스트 마스크는 제거된다. 여기에서, 상기 n-채널 TFT들이 될 영역들의 상기 반도체층에 인(P)이 1 x 1019 내지 1 x 1020/cm3의 농도들로 함유되도록 도입되고, 따라서 n형 고농도 불순물 영역들이 형성될 수 있다. 결국, 소스 또는 드레인 영역들(517, 518), LDD 영역들(519, 520), 및 채널 형성 영역(521)이 상기 n-채널 TFT가 될 영역의 상기 반도체층에 형 성된다. 상기 LDD 영역들(519, 520)은 상기 측벽들(510) 밑에 형성된다.
상기 LDD 영역들이 상기 n-채널 TFT에 포함된 상기 반도체층에 형성되고 LDD 영역들이 상기 p-채널 TFT에 포함된 상기 반도체층에 형성되지 않는 구조가 기술될지라도, 본 발명은 이것으로 제한되는 것은 아니다. 상기 LDD 영역들은 상기 n-채널 TFT 및 상기 p-채널 TFT 모두에 포함된 상기 반도체층들에 형성될 수도 있다.
다음에, 수소를 함유하는 제 4 절연막(522)이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 등에 의해 형성되고, 이어서 상기 반도체층에 첨가된 상기 불순물 원소의 활성화 처리 및 수소화 처리가 수행된다. 노에서 열처리(1 내지 12 시간동안 300 내지 550℃) 또는 램프 광원을 사용한 급속 열 어닐링 방법(RTA 방법)이 상기 불순물 원소의 상기 활성화 처리 및 수소화 처리를 위해 사용된다. PCVD 방법에 의해 얻어진 질화산화실리콘막(SiNO 막)이 수소를 함유하는 상기 제 4 절연막(522)으로 사용된다. 여기에서, 수소를 함유하는 상기 제 4 절연막(522)의 두께는 50 내지 200 nm이다. 이외에도, 결정화를 촉진하는 금속원소, 전형적으로 니켈을 사용하여 상기 반도체막이 결정화되는 경우에, 상기 채널 형성 영역 내에서 니켈을 감소시키는 게터링(gettering)이 상기 활성화와 동시에 수행될 수도 있다. 수소를 함유하는 상기 제 4 절연막(522)은 층간 절연막의 제 1 층인 것에 유의한다.
다음에, 층간 절연막의 제 2 층으로서 작용하는 제 5 절연막(523)이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 등에 의해 형성된다. 산화실리콘막, 질화실리콘막, 또는 산화질화실리콘막과 같은 절연막의 단층 또는 적층이 상기 제 5 절연막(523)으로 사용된다. 여기에서, 상기 제 5 절연막(523)의 두께는 300 내지 800 nm이다.
다음에, 레지스트 마스크는 제 6 포토마스크를 사용하여, 상기 제 5 절연막(523) 위에 형성되고, 상기 제 4 절연막(522) 및 상기 제 5 절연막(523)은 선택적으로 에칭되고, 따라서 상기 제 1 전극(509)에 이르는 제 1 개구가 형성된다. 상기 레지스트 마스크는 에칭 후에 제거된다. 상기 제 1 개구의 직경은 바람직하게는 약 1 내지 6㎛이다. 이 실시예에서, 상기 제 1 개구의 직경은 2 ㎛이다.
선행 공정들을 통해 제작된 반도체 디바이스의 단면도는 도 8a에 대응한다.
다음에, 실리콘막이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 등에 의해 형성된다. 비정질 실리콘막, 미결정 실리콘막, 및 폴리실리콘막 중 어느 하나는 상기 실리콘막으로서 사용되고, 상기 실리콘막의 두께는 10 내지 200 nm이다. 이 실시예에서, 100 nm의 두께를 갖는 비정질 실리콘막은 플라즈마 CVD 방법에 의해 형성된다. 이어서, 레지스트 마스크가 제 7 포토마스크를 사용하여 상기 비정질 실리콘막 위에 형성되고, 상기 비정질 실리콘막은 선택적으로 에칭되고, 따라서 상기 제 1 개구와 중첩하는 실리콘층(524)이 형성된다. 상기 레지스트 마스크는 상기 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 8b에 대응한다.
다음에, 레지스트 마스크는 제 8 포토마스크를 사용하여 형성되고, 상기 제 4 절연막(522) 및 상기 제 5 절연막(523)이 선택적으로 에칭되고, 따라서 상기 반도체층에 이르는 개구, 상기 게이트 전극에 이르는 개구, 및 상기 제 1 전극(509) 에 이르는 제 2 개구가 형성된다. 상기 레지스트 마스크는 상기 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 8c에 대응한다.
다음에, 상기 반도체층의 노출된 표면 및 상기 제 1 전극(109)의 노출된 표면 상의 산화막은 플루오르화 수소산을 함유하는 에천트로 제거되고, 동시에, 상기 반도체층의 상기 노출된 표면 및 상기 제 1 전극(109)의 상기 노출된 표면이 세척된다.
다음에, 도전막이 스퍼터링 방법에 의해 형성된다. 이 도전막은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철, 알루미늄, 및 구리에서 선택된 원소, 또는 합금재료 또는 주성분으로서 상기 원소를 함유하는 화합물 재료로 된 단층, 또는 이들의 적층으로 형성될 수 있다. 상기 도전막이 적층되는 경우에, 상기 실리콘층(524)과 접촉하는 적어도 한 층은, 실리콘과 반응하여 실리사이드를 형성하고 메모리 소자의 하부 전극으로서 작용하는 상기 제 1 전극(509)을 형성하기 위해 사용되는 재료(이 실시예에서는 텅스텐)와는 다른 재료를 사용하여 형성되는 것에 유의한다. 예를 들면, 티타늄막, 미소량의 실리콘을 함유하는 알루미늄막, 티타늄막의 3층 구조, 또는 티타늄막, 니켈 및 탄소를 함유하는 알루미늄 합금막, 및 티타늄막의 3층 구조가 채용된다. 이 실시예에서, 100 nm의 두께를 갖는 티타늄막, 350nm의 두께를 갖는 순 알루미늄막, 및 100 nm의 두께를 갖는 티타늄막의 3층 구조가 채용된다.
다음에, 레지스트 마스크가 제 9 포토마스크를 사용하여 형성되고, 상기 도전막이 선택적으로 에칭되고, 따라서 상기 안티퓨즈형 ROM의 소스 또는 드레인 전극들(525 내지 534), 게이트 리드 배선들(535 내지 539), 제 2 전극(540) 및 제 3 전극(541), 안테나부의 제 4 전극(542)이 형성된다. 상기 제 2 전극(540)은 상기 제 1 개구와 중첩하여 상기 메모리 소자의 상부 전극으로서 작용한다. 또한, 상기 제 3 전극(541)은 상기 제 1 전극(509)에 전기적으로 접속되도록 제 2 개구와 중첩한다. 여기에 도시되지 않았을 지라도, 상기 제 4 전극(542)은 안테나부 및 전원부의 TFT들에 전기적으로 접속되는 것에 유의한다. 상기 레지스트 마스크는 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 8d에 대응한다. 이 실시예에서, 논리 회로부(601)의 TFT들, 상기 메모리부(602)의 TFT들 및 안티퓨즈형 ROM(600), 및 상기 안테나부와 전원부(603)의 TFT들은 9개의 포토마스크들을 사용하여 동일 기판 위에 형성될 수 있다.
다음에, 제 6 절연막(543)은 상기 논리 회로부(601)의 상기 TFT들, 상기 메모리부(602)의 상기 TFT들 및 상기 안티퓨즈형 ROM(600), 및 상기 안테나부와 전원부(603)의 상기 TFT들을 덮는다. 산화실리콘을 함유하는 절연막 또는 유기 수지막은 상기 제 6 절연막(543)으로서 사용된다. 산화실리콘을 함유하는 상기 절연막은 무선 칩의 신뢰성을 개선하기 위해 사용되는 것이 바람직하다. 대안적으로, 나중에 형성될 안테나가 스크린 인쇄 방법에 의해 형성되는 경우에 상기 제 6 절연막(543)은 평탄화된 표면을 갖는 것이 바람직하기 때문에 코팅 방법에 의해 형성된 유기 수지막이 바람직하게 사용된다. 상기 제 6 절연막(543)으로서 사용되는 상기 막은 실무자들에 의해 적합게 선택될 수 있다. 또한, 이 실시예에서, 나중에 형성될 상기 안테나가 상기 전원부(603)에서 구동 회로와 중첩하고 이에 따라 상기 제 6 절연막(543)이, 상기 구동 회로를 상기 안테나와 분리시키는 층간 절연막으로서 기능하는 예가 기술된다. 상기 안테나가 원형의 형상(예를 들면, 루프 안테나) 또는 나선 형상을 갖는 경우에, 상기 안테나의 두 끝 중 하나는 하층의 배선에 의해 인출되고, 따라서 상기 제 6 절연막(543)을 제공하는 것이 바람직하다. 마이크로파 방법이 채용되고 상기 안테나가 선형 형상(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나), 등을 갖는 경우에, 나중에 형성될 상기 안테나는 상기 구동 회로 및 상기 메모리부와 중첩하지 않도록 배열될 수 있고, 이에 따라 상기 제 6 절연막(543)은 제공될 필요가 없는 것에 유의한다.
다음에, 제 10 포토마스크를 사용하여 레지스트 마스크가 형성되고, 상기 제 6 절연막(543)은 선택적으로 에칭되고, 따라서 상기 제 3 전극(541)에 이르는 제 3 개구 및 상기 제 4 전극(542)에 이르는 제 4 개구가 형성된다. 상기 레지스트 마스크는 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 9a에 대응한다.
다음에, 상기 제 6 절연막(543) 위에 금속막이 형성된다. 티타늄, 니켈, 및 금 중에서 선택된 원소로 형성된 단층 또는 이의 적층이 상기 금속막으로서 사용된다. 이어서, 레지스트 마스크가 제 11 포토마스크를 사용하여 형성되고, 상기 금속 막이 선택적으로 에칭되고, 따라서 리드 배선(544)이 상기 제 1 전극(509)의 리드 배선 부분(604)에 형성되고 상기 안테나의 기저막(545)이 형성된다. 여기에서, 상기 리드 배선(544) 및 상기 기저막(545)은 상기 레지스트 마스크를 사용하지 않고 금속 마스크를 사용하는 스퍼터링 방법에 의해서도 선택적으로 형성될 수 있는 것에 유의한다. 상기 안테나의 상기 기저막(545)이 제공될 때, 상기 안테나와의 큰 접촉영역이 확보될 수 있다. 또한, 상기 안테나의 상기 기저막(545)이 제공될 때, 상기 제 6 절연막(543)과의 부착에 있어 개선이 달성될 수 있다. 말할 나위 없이, 상기 안테나의 상기 기저막(545)은 도전성 재료로 형성되고, 그럼으로써 상기 안테나의 일부로서 기능한다. 또한, 상기 리드 배선(544)은 회로 설계의 레이아웃에 따라 형성될 필요가 없다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 9b에 대응한다.
다음에, 상기 안테나(546)가 상기 안테나의 상기 기저막(545) 위에 형성된다. 상기 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수 있고, 또는 상기 안테나(546)는 알루미늄, 은, 등으로 형성된 금속막이 스퍼터링 방법에 의해 형성되고 이어서 포토마스크를 사용하여 패터닝하여 형성될 수 있다. 포토마스크들의 수의 감소가 우선시된다면, 상기 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수도 있다. 스크린 인쇄 방법은 소정의 패턴이 금속 메시 또는 고 폴리머 섬유 메시로 만들어진 베이스 상에 감광성 수지에 의해 형성되게 하는 방식으로 형성된 스크린 판 상에 제공되는 잉크 또는 페이스트가 플라스틱, 금속, 또는 시퀴지(squeegee)라 고 하는 고무 블레이드를 사용하여, 상기 스크린 판의 대향측 상에 놓여지는 작업물에 옮겨지는 방법을 말한다. 스크린 인쇄 방법은 비교적 큰 면적의 패턴 형성이 저 비용으로 실현되는 장점을 갖는다.
상기 선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 9c에 대응한다. 이 실시예에서, 상기 논리 회로부(601)의 TFT들, 상기 메모리부(602)의 TFT들과 상기 안티퓨즈형 ROM(600), 상기 안테나부 및 전원부(603)의 상기 TFT들과 상기 안테나는 제 11 포토마스크들을 사용하여 동일 기판 위에 형성될 수 있다.
상기 리드 배선(544) 및 상기 안테나의 상기 기저막(545)이 금속 마스크를 사용하여 스퍼터링 방법에 의해 선택적으로 형성되는 경우에, 도 9c에 도시된 무선 칩은 10개의 포토마스크들을 사용하여 형성될 수 있다. 마이크로파 방법이 채용되고 안테나가 선형의 형상, 평탄한 형상 등을 갖는 경우에, 상기 제 6 절연막(543) 및 상기 안테나의 상기 기저막(545)의 형성은 생략될 수 있고, 이에 따라, 상기 무선 칩은 9개의 포토마스크들을 사용하여 형성될 수 있다. 또한, 구동 회로가 포토마스크들의 수를 감소시키기 위해 p-채널 TFT만을 사용하여 설계되고 제작된다면, 2개의 포토마스크들은 필요하지 않게 되고, 상기 무선 칩은 총 7개의 포토마스크들을 사용하여 형성될 수 있다.
또한, 상기 레지스트 마스크가 상기 포토마스크를 사용하여 형성되는 예가 이 실시예에서 기술될지라도, 상기 패터닝 기술에 특별한 제한은 없다. 상기 레지스트 마스크는 상기 포토마스크를 사용하지 않고 액적 토출 방법에 의해 레지스트 재료가 선택적으로 형성되게 하는 방식으로 형성될 수도 있다.
다음에, 상기 금속층(502) 및 상기 기판(501)이 제거되도록 박리된다. 박리는 상기 제 1 절연막(503)과 상기 산화금속막과의 사이의 계면에서, 또는 상기 산화금속막과 상기 금속층(502) 간의 계면에서, 산화금속막 내부에 발생되고, 따라서 상기 무선 칩은 비교적 힘을 덜 들여 상기 기판(501)로부터 박리될 수 있다. 상기 금속층(502) 및 상기 기판(501)이 제거될 때, 상기 안테나가 제공되는 측에 본딩될 고정된 기판이 사용될 수도 있다.
다음에, 무수한 무선 칩들이 형성되는 하나의 시트는 개개의 무선 칩들로 분할되게 하기 위해서 커터, 다이싱(dicing), 등에 의해 분할된다. 또한, 각 무선 칩이 박리되도록 픽업되는 방법이 채용된다면, 이 분할 단계는 필요하지 않다.
다음에, 상기 무선 칩이 시트형 기판에 고정된다. 상기 시트형 기판으로, 플라스틱, 종이, 프리프레그, 세라믹 시트, 등이 사용될 수 있다. 상기 무선 칩은 2개의 시트형 기판들 사이에 개재되게 하기 위해서 고정될 수도 있고, 또는 상기 무선 칩은 본딩층을 갖는 하나의 시트형 물질에 고정될 수도 있다. 상기 본딩층으로, 각종의 경화성 접착제들, 이를테면 반응성 경화성 접착제, 열경화성 접착제, 자외선 경화 접착제와 같은 광 경화성 접착제; 또는 호기성 접착제(aerobic adhesive)가 사용될 수 있다. 대안적으로, 상기 무선 칩은 종이를 만드는 중에 배치될 수 있고, 그럼으로써 하나의 종이 내에 제공된다.
위에 기술된 공정들을 통해 제작된 상기 무선 칩에 의해서, 상기 무선 칩의 제작 후에 데이터가 언제든 기입될 수 있는 1회 기입 다수회 판독 메모리가 실현될 수 있다. 예를 들면, 가요성 시트형 기판에 고정되는 무선 칩이, 만곡된 표면을 갖 는 물품에 부착된 후에, 데이터는 상기 무선 칩에 포함된 안티퓨즈형 ROM에 기입될 수 있다.
이 실시예는 실시형태와 자유롭게 결합될 수 있다.
[실시예 2]
이 실시예에서, 프로세스가 실시예 1과 부분적으로 다른 예가 도 10a 내지 도 10d 및 도 11a 내지 도 11c에 도시될 것이다. 실시예 1의 부분들과 공통되는 부분들은 동일 참조부호들로 나타내고, 동일한 설명은 간단하게 하기 위해 생략되는 것에 유의한다.
먼저, 도 8a과 동일한 단면구조가 실시예 1에 따라 얻어진다. 도 10a는 도 8a와 동일한 것에 유의한다.
다음에, 실리콘막이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 등에 의해 형성되고, 그 위에 금속막이 스퍼터링 방법 또는 플라즈마 CVD 방법에 의해 적층된다. 비정질 실리콘막, 미결정 실리콘막, 및 폴리실리콘막 중 어느 하나가 상기 실리콘막으로서 사용된다. 상기 실리콘막의 두께는 10 내지 200 nm이다. 상기 금속막은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 또는 철과 같은 단순 물질, 합금, 또는 이들의 화합물을 사용하여 10 내지 100 nm의 두께를 갖도록 형성된다. 상기 금속막은 메모리 소자의 하부 전극으로서 작용하는 제 1 전극(509)을 형성하기 위해 사용되는 재료와는 다른 재료를 사용하여 형성되는 것에 유의한다. 이 실시예에서, 50 nm의 두께를 갖는 비정질 실리콘막 및 100 nm의 두께를 갖는 질화티타늄막이 공기에 노출되지 않고 스퍼터링 방법에 의해 연속하여 적층된다. 즉, 이 실시예에서, 상기 실리콘층 및 상기 제 1 전극은 연속적으로 적층되지 않으나, 상기 실리콘층 및 제 2 전극은 연속적으로 적층된다. 이렇게 하여, 공기에 노출하지 않고 실리콘층(524)과 상기 제 2 전극간에 계면을 형성하는 것은 메모리로서 기입에 그리고 실리사이드를 형성하는데 있어 중요하다. 또한, 상기 금속막은 적층, 예를 들면, 티타늄막과 질화티타늄막이 적층된 층일 수 있다. 상기 실리콘층(524)을 노출시키는 상기 공정이 실시예 1에서 기술될지라도, 상기 실리콘층(524)은 상기 금속막의 연속한 형성에 의해 보호된다. 특히, 상기 실리콘층(524)이 50 nm 이하의 두께를 갖는 경우에, 나중에 형성되는, 플루오르화 수소산 등을 사용한 세척에 기인한 상기 실리콘층(524)의 두께 감소가 방지될 수 있다.
다음에, 레지스트 마스크가 제 7 포토마스크를 사용하여 상기 금속막 위에 형성되고, 상기 금속막 및 상기 비정질 실리콘막이 선택적으로 에칭되어, 제 1 개구와 중첩하는 상기 실리콘층(524) 및 제 2 전극(701)이 형성된다. 상기 레지스트 마스크는 상기 에칭 후에 제거된다. 상기 금속막이 건식 에칭에 의해 선택적으로 제거되어 상기 제 2 전극(701)을 형성하는 경우에, 상기 제 2 전극(701)의 상부 층인 상기 질화티타늄막은 건식 에칭 동안 상기 실리콘층(524)으로의 플라즈마 손상을 방지할 수 있는 것에 유의한다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 10b에 대응한다.
다음에, 제 8 포토마스크를 사용하여 레지스트 마스크가 형성되고, 제 4 절 연막(522) 및 제 5 절연막(523)이 선택적으로 에칭되어, 반도체층에 이르는 개구, 게이트 전극에 이르는 개구, 및 상기 제 1 전극(509)에 이르는 제 2 개구가 형성된다. 다음에, 상기 레지스트 마스크는 상기 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 10c에 대응한다.
다음에, 반도체층의 노출된 표면 및 상기 제 1 전극의 표면 상에 노출된 산화막은 플루오르화 수소산을 함유하는 에천트로 제거되고, 동시에, 상기 반도체층의 상기 노출된 표면 및 상기 제 1 전극의 상기 노출된 표면이 세척된다. 상기 실리콘층(524)의 상부 표면은 상기 제 2 전극(701)으로 덮이는 것에 유의한다. 이 실시예에서, 상기 제 2 전극(701)은 티타늄막과 질화티타늄막이 적층된 층이다. 상기 티타늄막은 실리콘과 반응하여 상기 질화티타늄막보다 더 쉽게 실리사이드를 형성한다. 또한, 상기 질화티타늄막은 상기 반도체층의 상기 노출된 표면과 상기 제 1 전극의 상기 노출된 표면이 세척될 때 플루오르화 수소산을 함유하는 상기 에천트로 상기 티타늄막이 에칭되는 것을 방지할 수 있다.
다음에, 도전막이 스퍼터링 방법에 의해 형성된다. 이 도전막은 티타늄, 텅스텐, 몰리브덴, 알루미늄, 및 구리에서 선택된 원소, 또는 합금 재료 또는 주성분으로서 상기 원소를 함유하는 화합물 재료의 단층 또는 그 적층으로 형성된다. 이 실시예에서, 100 nm의 두께를 갖는 티타늄막, 350 nm의 두께를 갖는 미량의 실리콘을 함유하는 알루미늄막, 및 100 nm의 두께를 갖는 티타늄막을 갖는 3층의 적층된 구조가 사용된다.
다음에, 제 9 포토마스크를 사용하여 레지스트 마스크가 형성되고, 상기 도전막이 선택적으로 에칭되어, 안티퓨즈형 ROM의 소스 또는 드레인 전극들(525 내지 534), 게이트 리드 배선들(535 내지 539), 제 3 전극(541) 및 제 5 전극(702), 안테나부의 제 4 전극(542)이 형성된다. 상기 제 5 전극(702)은 배선의 전기저항을 감소시키기 위해서 상기 제 2 전극(701)과 중첩한다. 또한, 상기 제 3 전극(541)은 상기 제 1 전극(509)에 전기적으로 접속되기 위해 상기 제 2 개구와 중첩한다. 여기에서 도시되지 않았을지라도, 상기 제 4 전극(542)은 안테나부 및 전원부의 TFT들에 전기적으로 접속되는 것에 유의한다. 상기 레지스트 마스크는 상기 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 10d에 대응한다. 또한, 이 실시예에서, 논리회로부(601)의 TFT들, 메모리부(602)의 TFT들 및 안티퓨즈형 ROM, 및 안테나부 및 전원부(603)의 TFT들은 9개의 포토마스크들을 사용하여 동일 기판 위에 형성될 수 있다.
다음에, 상기 논리 회로부(601)의 TFT들, 상기 메모리부(602)의 상기 TFT들 및 상기 안티퓨즈형 ROM(600), 및 상기 안테나부와 전원부(603)의 상기 TFT들이 형성된다. 산화실리콘 또는 유기 수지막을 내포하는 절연막이 상기 제 6 절연막(543) 으로 사용된다. 산화실리콘을 함유하는 상기 절연막은 무선 칩의 신뢰성을 개선하기 위해 바람직하게 사용된다. 대안적으로, 코팅 방법에 의해 형성된 유기 수지막은 나중에 형성될 안테나가 스크린 인쇄 방법에 의해 형성되는 경우에 상기 제 6 절연막(543)이 바람직하게 평탄화된 표면을 갖기 때문에 바람직하게 사용된다. 상 기 제 6 절연막(543)으로서 사용되는 상기 막은 적절하게 실무자들에 의해 선택될 수 있다.
다음에, 레지스트 마스크가 제 10 포토마스크를 사용하여 형성되고, 상기 제 6 절연막(543)이 선택적으로 에칭되어, 상기 제 4 전극(542)에 이르는 제 4 개구가 형성된다. 상기 레지스트 마스크는 상기 에칭 후에 제거된다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 11a에 대응한다.
다음에, 상기 안테나의 기저막(545)은 금속 마스크 또는 액적 토출 방법을 사용하여 스퍼터링 방법에 의해 상기 제 6 절연막(543) 위에 형성된다. 상기 안테나의 상기 기저막(545)은 티타늄, 니켈, 및 금에서 선택된 원소의 단층, 또는 이의 적층으로 형성된다. 여기에서 상기 기저막(545)은 포토마스크를 사용하여 레지스트 마스크가 형성되고 금속막이 선택적으로 에칭되게 하여 형성될 수도 있다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 11b에 대응한다.
다음에, 상기 안테나(546)가 상기 기저막(545) 위에 형성된다. 상기 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수 있고, 또는 상기 안테나(546)는 금속막이 스퍼터링 방법에 의해 형성되고 이어서 포토마스크를 사용하여 패터닝되게 하여 형성될 수도 있다. 포토마스크들의 수의 감소가 우선시된다면, 상기 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수도 있다.
선행 공정들을 통해 제작된 상기 반도체 디바이스의 단면도는 도 11c에 대응 한다. 이 실시예에서, 상기 논리 회로부(601)의 상기 TFT들, 상기 메모리부(602)의 상기 TFT들 및 안티퓨즈형 ROM(600), 및 상기 안테나부 및 전원부(603)의 상기 TFT들 및 안테나가 10개의 포토마스크들을 사용하여 동일 기판 위에 형성될 수 있다.
또한, 포토마스크들의 수를 줄이기 위해서 p-채널 TFT만을 사용하여 구동 회로가 설계되고 제작된다면, 2개의 포토마스크들은 불필요하게 되고, 상기 무선 칩은 총 8개의 포토마스크들을 사용하여 형성될 수 있다.
또한, 후속 공정들은 실시예 1에서와 같이 수행되고, 따라서 상기 무선 칩이 완성될 수 있다.
또한, 상기 포토마스크를 사용하여 상기 레지스트 마스크가 형성되는 예가 이 실시예에서 기술되었을지라도, 상기 패터닝 기술에 특별한 제한은 없다. 상기 레지스트 마스크는 상기 포토마스크를 사용하지 않고 액적 토출 방법에 의해 레지스트 재료가 선택적으로 형성되게 하는 방법으로 형성될 수도 있다.
이 실시예는 실시형태 또는 실시예 1과 자유롭게 결합될 수 있다.
[실시예 3]
이 실시예의 반도체 디바이스는 도 12를 참조하여 설명될 것이다. 도 12에 도시된 바와 같이, 본 발명의 반도체 디바이스(1520)는 비접촉 데이터 통신을 수행하는 기능을 갖는다. 상기 반도체 디바이스(1520)는 전원 회로(1511), 클럭 발생 회로(1512), 데이터 복조/변조회로(1513), 다른 회로들을 제어하는 제어회로(1514), 인터페이스 회로(1515), 메모리 회로(1516), 데이터 버스(1517), 안테나(1518), 센서(1523a), 및 센서회로(1523b)를 포함한다. 도 12에서, 구동 회로는 상기 전원 회로(1511), 상기 클럭 발생 회로(1512), 상기 데이터 복조/변조 회로(1513), 다른 회로들을 제어하는 상기 제어회로(1514), 및 상기 인터페이스 회로(1515)를 지칭한다.
상기 전원 회로(1511)는 상기 안테나(1518)로부터 입력된 AC 신호에 기초하여, 상기 반도체 장치(1520)의 각 회로에 공급될 각종의 전원 전압을 발생한다. 상기 클럭 발생 회로(1512)는 상기 안테나(1518)로부터 입력된 상기 AC 신호에 기초하여, 상기 반도체 장치(1520) 내 각 회로에 공급될 각종의 클럭신호들을 발생한다. 상기 데이터 복조/변조 회로(1513)는 리더/라이터(1519)와 통신되는 데이터를 복조/변조하는 기능을 갖는다. 상기 제어회로(1514)는 상기 메모리 회로(1516)를 제어하는 기능을 갖는다. 상기 안테나(1518)는 전기파들을 전송/수신하는 기능을 갖는다. 상기 리더/라이터(1519)는 상기 반도체 디바이스와의 통신, 상기 통신의 제어, 및 상기 통신된 데이터의 처리의 제어를 수행한다. 상기 반도체 디바이스의 상기 구조는 위에 기술된 구조로 제한되지 않는 것에 유의한다. 예를 들면, 상기 반도체 디바이스는 전원 전압의 리미터 회로 또는 코드들만을 처리하는 하드웨어와 같은 그외의 요소들이 추가되는 구조를 가질 수 있다.
상기 메모리 회로(1516)는 실시형태 1에 기술된 메모리부, 즉 복수의 메모리 소자들을 포함하고 각 메모리 소자에서 외부 전기적 작용에 의해 실리사이드 반응을 발생하는 실리콘막은 한 쌍의 도전성 층들 사이에 개재된다. 상기 메모리 회로(1516)는 한 쌍의 도전층들 사이에 상기 실리콘막이 개재되는 상기 메모리 소자만을 포함할 수도 있고, 또는 다른 구조를 갖는 메모리 회로를 포함할 수도 있다. 다른 구조를 갖는 상기 메모리 회로는 예를 들면 DRAM, SRAM, FeRAM, 마스크 ROM, PROM, EPROM, EEPROM, 및 플래시 메모리 중에서 선택된 하나 또는 복수의 메모리에 대응한다.
상기 센서(1523a)는 저항소자, 용량성 결합 소자, 유도 결합 소자, 광전지 소자, 광전기 변환소자, 열기전력 소자, 트랜지스터, 서미스터, 및 다이오드와 같은 반도체 소자들을 포함한다. 상기 센서회로(1523b)는 임피던스, 리액턴스, 인덕턴스, 전압, 또는 전류의 변화들을 검출하고, 아날로그/디지털 변환(A/D 변환)을 수행하여 신호를 상기 제어회로(1514)로 출력한다.
이 실시예는 실시형태, 실시예 1 또는 실시예 2와 자유롭게 결합될 수 있다.
[실시예 4]
무선 칩으로서 기능하는 반도체 디바이스는 본 발명에 따라 형성될 수 있다. 상기 무선 칩은 광범위하게 적용할 수 있다. 예를 들면, 상기 무선 칩은 지폐들, 동전들, 유가증권들, 무기명 채권들, 신분증명서들(운전면허증들, 거주지 증명서들, 등, 도 13a 참조), 기록매체(DVD 소프트웨어, 비디오 테이프들, 등, 도 13b 참조), 패키지 용기들(포장지, 병들, 등, 도 13c 참조), 운송기들(자전거들, 등, 도 13d 참조), 개인 소지품들(가방들, 안경, 등), 음식들, 식물들, 동물들, 옷들, 일용품들, 패키지들 태그들 또는 전자제품들과 같은 물품들(도 13e 및 도 13f 참조), 등에 적용될 수 있다. 상기 전자제품들은 액정 디스플레이 디바이스, EL 디스플레이 디바이스, 텔레비전 디바이스(간단히 TV, TV 수신기, 또는 텔레비전 수신기라고도 함), 셀룰러 전화, 등을 포함한다.
본 발명의 상기 반도체 디바이스(1520)는 제품 표면에 부착되거나 제품 내부에 임베딩됨으로써 상기 제품에 고정된다. 예를 들면, 상기 제품이 책이라면, 상기 반도체 디바이스(1520)는 종이 내에 임베딩됨으로써 상기 책에 고정되고, 상기 제품이 유기 수지로 만들어진 패키지라면, 상기 반도체 디바이스(1520)는 상기 유기 수지 내에 임베딩됨으로써 상기 패키지에 고정된다. 본 발명의 상기 반도체 디바이스(1520)는 콤팩트하고, 얇고, 경량일 수 있기 때문에, 상기 제품 자체의 설계 품질은 상기 디바이스가 상기 제품에 고정된 후에도 저하되지 않는다. 상기 반도체 디바이스(1520)가 지폐들, 동전들, 유가증권들, 무기명 채권들, 신분증명서들, 등에 제공될 때, 증명기능이 제공될 수 있고 상기 증명기능의 이용으로 위조가 방지될 수 있다. 또한, 본 발명의 상기 반도체 디바이스가 패키지 용기들, 기록매체, 개인 소지품들, 음식들, 옷들, 일용품들, 전자제품들, 등에 제공될 때, 검사 시스템과 같은 시스템들이 더 효율적이 될 수 있다.
다음에, 본 발명의 상기 반도체 디바이스가 실장되는 전자제품의 특징이 도면을 참조하여 설명된다. 여기에 도시된 전자제품은 새시(2700, 2706), 패널(2701), 하우징(2702), 인쇄 배선 보드(2703), 조작 버튼들(2704), 및 배터리(2705)를 포함하는 셀룰러 전화이다(도 14 참조). 상기 패널(2701)은 상기 하우징(2702)에 착탈가능하게 내장되고 상기 하우징(2702)은 상기 인쇄 배선 보드(2703)에 끼워맞추어진다. 상기 하우징(2702)의 상기 형상 및 크기는 상기 패널(2701)이 내장되는 전자제품에 따라 적절하게 수정된다. 상기 인쇄 배선 보드(2703)는 이에 실장된 복수의 패키지된 반도체 디바이스들을 구비한다. 본 발명 의 상기 반도체 디바이스는 상기 패키지된 반도체 디바이스들 중 하나로서 사용될 수 있다. 상기 인쇄 배선 보드(2703)에 실장되는 상기 복수의 반도체 디바이스들은 제어기, 중앙처리유닛(CPU), 메모리, 전원 회로, 오디오 처리 회로, 송신/수신회로, 등의 임의의 기능을 갖는다.
상기 패널(2701)은 접속막(2708)을 통해 상기 인쇄 배선 보드(2703)에 전기적으로 접속된다. 상기 패널(2701), 상기 하우징(2702), 및 상기 인쇄 배선 보드(2703)는 상기 조작 버튼들(2704) 및 상기 배터리(2705)와 함께 상기 새시(2700, 2706) 내에 놓여진다. 상기 패널(2701) 내 화소 영역(2709)은 상기 새시(2700) 내 제공된 개구 윈도우로부터 볼 수 있게 놓여진다.
위에 기술된 바와 같이, 본 발명의 상기 반도체 디바이스는 이의 콤팩트성, 박형, 및 경량의 이점들이 있다. 이들 이점들은 상기 전자제품의 상기 새시(2700, 2706)에서 제한된 공간을 효율적으로 사용할 수 있게 한다.
본 발명의 상기 반도체 디바이스는 외부의 전기적 작용에 의한 실리사이드 반응을 발생하는 실리콘막이 한 쌍의 도전성 층들 사이에 개재되는 간단한 구조를 갖는 메모리 소자를 포함하고; 이에 따라, 반도체 디바이스를 사용하여 저가의 전자제품이 제공될 수 있다. 또한, 고 집적은 본 발명의 상기 반도체 디바이스로 쉽게 실현되고, 이에 따라, 고용량 메모리 회로를 포함하는 반도체 디바이스를 포함하는 전자제품이 제공될 수 있다.
또한, 외부 전기적 작용에 의해 데이터를 기입하는 본 발명의 상기 반도체 디바이스에 포함된 메모리 디바이스는 비휘발성이고 데이터를 추가할 수 있는 특징 들을 갖는다. 위에 기술된 특징들에 따라서, 재기입에 의한 위조가 방지될 수 있고, 새로운 데이터가 추가로 기입될 수 있다. 따라서, 고 기능 및 고 부가가치 반도체 디바이스를 사용하는 전자제품이 제공될 수 있다.
상기 새시(2700, 2706)의 상기 형상들이 셀룰러 전화의 외부 형상의 예들이고 이 실시예의 상기 전자제품이 기능들 또는 이의 적용들에 따라 다양한 모드들로 변경될 수 있는 것에 유의한다.
이 실시예는 실시형태, 실시예 1, 실시예 2, 또는 실시예 3과 자유롭게 결합될 수 있다.
큰 면적의 유리 기판을 사용하는 제작은 많은 수의 무선 칩들을 한번에 제공하는 것과 무선 칩의 단위 비용을 저렴하게 하는 것을 가능하게 한다. 또한, 안테나는 무선 칩과 동일한 기판 위에 형성될 수 있고, 이에 따라 실장 공정이 제거될 수 있다.
이 출원은 전체 내용을 참조로서 본원에 포함되는 2006년 10월 4일에 일본 특허청에 출원된 일본 특허 출원번호 2006-273394에 근거한다.

Claims (33)

  1. 반도체 디바이스에 있어서,
    절연 표면을 갖는 기판 위에 복수의 박막 트랜지스터들 및 복수의 메모리 소자들을 포함하는 구동 회로를 포함하고,
    상기 메모리 소자는, 실리콘과 반응하여 실리사이드를 형성하는 제 1 전극, 상기 제 1 전극 위의 실리콘막, 및 실리콘과 반응하여 실리사이드를 형성하는, 상기 실리콘막 위의 제 2 전극을 포함하고,
    상기 박막 트랜지스터의 게이트 전극은 상기 메모리 소자의 상기 제 1 및 제2 전극들 중 하나와 동일한 재료로 형성되고,
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 적어도 하나는 상기 메모리 소자의 상기 제 1 및 제 2 전극들 중 다른 하나와 동일한 재료로 형성되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철로 구성된 그룹에서 선택된 원소를 함유하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 2 전극은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철로 구성된 그룹에서 선택된 원소를 함유하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 절연 표면을 갖는 상기 기판은 유리 기판, 플라스틱막, 및 종이 중 어느 하나인, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 실리콘막은 비정질 실리콘막, 미결정 실리콘막, 또는 다결정 실리콘막인, 반도체 디바이스.
  6. 제 1 항에 있어서,
    게르마늄이 상기 실리콘막에 첨가되는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극은 서로 다른 재료들로 형성되는, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    절연 표면을 갖는 기판 위에, 복수의 박막 트랜지스터들을 포함하는 구동 회로, 복수의 메모리 소자들, 및 안테나를 포함하고,
    상기 메모리 소자는, 실리콘과 반응하여 실리사이드를 형성하는 제 1 전극, 상기 제 1 전극 위의 실리콘막, 및 실리콘과 반응하여 실리사이드를 형성하는, 상기 실리콘막 위의 제 2 전극을 포함하고,
    상기 박막 트랜지스터의 게이트 전극은 상기 메모리 소자의 상기 제 1 및 제2 전극들 중 하나와 동일한 재료로 형성되고,
    상기 안테나 밑에 접속 전극이 제공되고, 상기 안테나는 상기 접속 전극에 전기적으로 접속되고,
    상기 접속 전극은 상기 박막 트랜지스터에 전기적으로 접속되고,
    상기 접속 전극은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극, 그리고 상기 메모리 소자의 상기 제 1 및 제 2 전극 중 다른 하나와 동일한 재료로 형성되는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 전극은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철로 구성된 그룹에서 선택된 원소를 함유하는, 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제 2 전극은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철로 구성된 그룹에서 선택된 원소를 함유하는, 반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 절연 표면을 갖는 상기 기판은 유리 기판, 플라스틱막, 및 종이 중 어느 하나인, 반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 실리콘막은 비정질 실리콘막, 미결정 실리콘막, 또는 다결정 실리콘막인, 반도체 디바이스.
  13. 제 8 항에 있어서,
    게르마늄이 상기 실리콘막에 첨가되는, 반도체 디바이스.
  14. 제 8 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극은 서로 다른 재료들로 형성되는, 반도체 디바이스.
  15. 메모리 소자를 포함하는 반도체 디바이스에 있어서,
    기판 위에 형성된 박막 트랜지스터로서,
    상기 기판 위에 형성된 반도체 섬(island);
    상기 기판 위에 형성된 절연막으로서, 상기 절연막의 일부는 상기 반도체 섬 위에 게이트 절연체를 형성하는, 상기 절연막; 및
    상기 게이트 절연체를 개재하여 상기 반도체 섬 위에 형성된 게이트 전극을 포함하는, 상기 박막 트랜지스터;
    상기 기판 위에 형성된 제 1 전극;
    상기 기판 위에 형성되고 적어도 상기 박막 트랜지스터 및 상기 제 1 전극을 덮는 층간 절연막으로서, 상기 박막 트랜지스터의 소스 및 드레인 영역들 중 한 영역 위에 제 1 개구와, 상기 제 1 전극 위에 제 2 개구를 포함하는, 상기 층간 절연막;
    상기 제 1 전극 위에 적어도 상기 제 2 개구 내 형성된 반도체층;
    상기 층간 절연막 위에 형성되고 상기 제 1 개구를 통해 상기 박막 트랜지스터의 상기 소스 및 드레인 영역들 중 하나에 전기적으로 접속된 제 2 전극; 및
    상기 층간 절연막 위에 형성된 제 3 전극으로서, 상기 반도체층이 상기 제 1 전극과 상기 제 3 전극 사이에 개재되도록 상기 제 2 개구 내에도 형성된, 상기 제 3 전극을 포함하고,
    상기 메모리 소자는 상기 제 1 전극, 상기 제 3 전극, 및 이들 사이에 개재된 상기 반도체층을 포함하고,
    상기 제 3 전극은 상기 제 2 전극과 동일한 재료를 포함하고,
    상기 제 1 전극은 상기 게이트 전극과 동일한 재료를 포함하는, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 전극은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철로 구성된 그룹에서 선택된 원소를 함유하는, 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 제 3 전극은 티타늄, 텅스텐, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 및 철로 구성된 그룹에서 선택된 원소를 함유하는, 반도체 디바이스.
  18. 제 15 항에 있어서,
    상기 반도체층은 실리콘막이고,
    상기 실리콘막은 비정질 실리콘막, 미결정 실리콘막, 또는 다결정 실리콘막인, 반도체 디바이스.
  19. 제 15 항에 있어서,
    상기 반도체층은 실리콘막이고,
    상기 실리콘막에 게르마늄이 첨가된, 반도체 디바이스.
  20. 제 15 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극은 서로 다른 재료들로 형성된, 반도체 디바이스.
  21. 제 15 항에 있어서,
    상기 게이트 전극 및 제 1 전극은 동일한 도전층을 패터닝함으로써 형성되는, 반도체 디바이스.
  22. 제 15 항에 있어서,
    상기 제 2 및 제 3 전극들은 동일한 도전층을 패터닝함으로써 형성되는, 반도체 디바이스.
  23. 제 15 항에 있어서,
    상기 층간 절연막 위에 형성된 제 4 전극; 및
    상기 제 4 전극에 전기적으로 접속된 안테나를 더 포함하는, 반도체 디바이스.
  24. 제 15 항에 있어서,
    복수의 박막 트랜지스터들을 포함하는 구동 회로를 더 포함하는, 반도체 디바이스.
  25. 제 15 항에 있어서,
    상기 반도체층은 실리콘막이고,
    상기 제 1 전극이 상기 실리콘막과 반응하여 실리사이드를 형성하고,
    상기 제 3 전극이 상기 실리콘막과 반응하여 실리사이드를 형성하는, 반도체 디바이스.
  26. 동일 기판 위에 복수의 박막 트랜지스터들을 포함하는 구동 회로 및 복수의 메모리 소자들을 포함하는 반도체 디바이스의 제작 방법에 있어서,
    절연 표면을 갖는 기판 위에 제 1 반도체층을 형성하는 단계:
    상기 제 1 반도체층 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 상기 제 1 반도체층과 중첩하는 제 1 전극 및 상기 제 1 절연막 위에 제 2 전극을 형성하는 단계;
    상기 제 1 전극 및 상기 제 2 전극을 덮는 제 2 절연막을 형성하는 단계;
    상기 제 2 전극에 이르는 제 1 개구를 형성하기 위해 상기 제 2 절연막을 에칭하는 단계;
    상기 제 1 개구를 덮는 제 2 반도체층을 형성하는 단계;
    상기 제 1 반도체층에 이르는 제 2 개구를 형성하기 위해 상기 제 2 절연막 을 에칭하는 단계; 및
    상기 제 2 절연막 위에 상기 제 1 개구와 중첩하는 제 3 전극 및 상기 제 2 개구와 중첩하는 제 4 전극을 형성하는 단계를 포함하는, 반도체 디바이스 제작 방법.
  27. 제 26 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 각각과 동일한 단계를 통해 상기 제 1 절연막 위에 제 5 전극이 형성되고, 상기 제 5 전극에 전기적으로 접속되는 안테나가 상기 제 5 전극 위에 형성되는, 반도체 디바이스 제작 방법.
  28. 제 26 항에 있어서,
    상기 메모리 소자는 상기 제 2 전극, 상기 제 2 반도체층, 및 상기 제 3 전극을 포함하는, 반도체 디바이스 제작 방법.
  29. 제 26 항에 있어서,
    상기 박막 트랜지스터는 상기 제 1 반도체층, 상기 제 1 전극, 및 상기 제 4 전극을 포함하는, 반도체 디바이스 제작 방법.
  30. 제 26 항에 있어서,
    상기 제 1 전극은 상기 박막 트랜지스터의 게이트 전극이고, 상기 제 1 절연 막은 게이트 절연막이고, 상기 제 4 전극은 소스 전극 또는 드레인 전극인, 반도체 디바이스 제작 방법.
  31. 제 26 항에 있어서,
    상기 제 1 반도체층은 다결정 실리콘막인, 반도체 디바이스 제작 방법.
  32. 제 26 항에 있어서,
    상기 제 2 반도체층은 비정질 실리콘막, 미결정 실리콘막, 또는 다결정 실리콘막인, 반도체 디바이스 제작 방법.
  33. 제 26 항에 있어서,
    상기 절연 표면을 갖는 상기 기판은 유리 기판, 플라스틱 막, 및 종이 중 어느 하나인, 반도체 디바이스 제작 방법.
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