[go: up one dir, main page]

CN102150268B - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN102150268B
CN102150268B CN200980135232.5A CN200980135232A CN102150268B CN 102150268 B CN102150268 B CN 102150268B CN 200980135232 A CN200980135232 A CN 200980135232A CN 102150268 B CN102150268 B CN 102150268B
Authority
CN
China
Prior art keywords
electrode
capacitor
film
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200980135232.5A
Other languages
English (en)
Other versions
CN102150268A (zh
Inventor
斋藤利彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN102150268A publication Critical patent/CN102150268A/zh
Application granted granted Critical
Publication of CN102150268B publication Critical patent/CN102150268B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

为了实现不会使存储单元的面积增大地增大存储单元中的单位面积电容值的半导体存储器件，存储单元包括晶体管、存储元件、第一电容器和第二电容器。第一电容器包括晶体管中所包括的半导体膜、栅极绝缘膜和栅电极，并且与晶体管同时形成。第二电容器包括存储元件中所包括的电极和在电极上形成的绝缘膜和电极。并且，第二电容器是在第一电容器上形成的。这样，形成与存储元件并联连接的第一电容器和第二电容器。

Description

半导体存储器件
技术领域
技术领域涉及半导体存储器件。并且，技术领域涉及其上安装有半导体存储器件的半导体器件。 
背景技术
近年来，半导体存储器件已用于多种电子器件。半导体存储器件分类成当断电时丢失所存储的数据的易失性存储器和当断电时保留所存储的数据的非易失性存储器。取决于数据的类型和用途，这些存储器分开使用。 
在这些存储器当中，从安全的观点来看，作为一种非易失性存储器，每一个含有多个只可写入一次的存储单元的存储器是优选的，因为不易于进行数据篡改。注意，该存储器被称为一次性可编程存储器(下文称为OTP存储器)等。 
作为一种OTP存储器，人们已经提出了使用金属形成一个电极，并且通过使非晶硅与金属反应成为硅化物使反熔丝导通的反熔丝存储器(例如，参见参考文献1)。 
另外，人们已经提出了与OTP存储元件并联地设置写入时补偿电力的电容器(下文称为辅助电容器)的电路(例如，参见参考文献2)。特别地，在写入时发生硅化反应的OTP存储器中，通过设置辅助电容器可以实现高成品率。 
[参考文献] 
参考文献1：日本已公布专利申请第07-297293号； 
参考文献2：日本已公布专利申请第02-023653号。 
发明内容
然而，在将辅助电容器设置在存储单元中的情况下，存储单元的面积增大了。 
鉴于上述问题，本发明的目的是实现不会使存储单元的面积增大地增大存储单元中的单位面积电容值的半导体存储器件。 
本发明的一个实施例是形成使用多条布线以及插在其间的层间绝缘膜形成的辅助电容器的半导体存储器件。通过使用所述辅助电容器和使用布线和栅极绝缘膜形成的电容器两者，可以增大存储单元中的单位面积电容值。也就是说，可以不会使存储单元的面积增大地设置所述辅助电容器。 
按照所述半导体存储器件的一个实施例，设置了每一个包括晶体管、存储元件、第一电容器和第二电容器的多个存储单元。所述晶体管包括第一半导体膜、在所述第一半导体膜上形成的第一绝缘膜、在所述第一绝缘膜上形成的第一电极、和与所述第一半导体膜接触地形成的第二电极。所述存储元件包括第一电极、在所述第一电极上形成的第二半导体膜、和在所述第二半导体膜上形成的第二电极。所述第一电容器包括所述第一半导体膜、所述第一绝缘膜和所述第一电极。所述第二电容器包括所述第一电极、在所述第一电极上形成的第二绝缘膜、和在所述第二绝缘膜上形成的第二电极。所述存储元件与所述第一电容器和所述第二电容器并联。所述第二电容器是在所述第一电容器上形成的。 
按照所述半导体存储器件的一个实施例，设置了每一个包括晶体管、存储元件、第一电容器和第二电容器的多个存储单元。所述晶体管包括第一半导体膜、在所述第一半导体膜上形成的第一绝缘膜、在所述第一绝缘膜上形成的第一电极、和与所述第一半导体膜接触地形成的第二电极。所述存储元件包括所述第一电极、在所述第一电极上形成的第二半导体膜、和在所述第二半导体膜上形成的第二电极。所述第一电容器包括所述第一半导体膜、所述第一绝缘膜和所述第一电极。所述第二电容器包括所述第二电极、在所述第二电极上形成的第二绝缘膜、和在所述第二绝缘膜上形成的第三电极。所述存储元件与 所述第一电容器和所述第二电容器并联连接。所述第二电容器是在所述第一电容器上形成的。 
另外，包括在所述存储元件中的所述第二半导体膜是使用可以引起与所述第一电极的硅化反应的半导体形成的。 
因此，在半导体存储器件中，可以不会使存储单元的面积增大地增大存储单元中的单位面积电容值。 
附图说明
在附图中： 
图1是例示半导体存储器件的结构例子的剖面图； 
图2是例示半导体存储器件的结构例子的剖面图； 
图3是例示半导体存储器件的结构例子的剖面图； 
图4A是例示半导体存储器件的结构例子的顶视图，而图4B和4C是例示半导体存储器件的结构例子的剖面图； 
图5A是例示电容器的结构例子的顶视图，而图5B和5C是例示电容器的结构例子的剖面图； 
图6是存储电路的模块的框图； 
图7是例示半导体器件的结构的框图； 
图8A是例示半导体器件的结构的示意图，而图8B是例示半导体器件的结构的剖面图； 
图9A是例示半导体器件的结构的示意图，而图9B是例示半导体器件的结构的剖面图； 
图10A和图10B是例示制造半导体器件的方法的图，而图10C是例示半导体器件的使用例子的图； 
图11A和图11C是例示半导体器件的结构的示意图，而图11B是例示半导体器件的结构的剖面图； 
图12A 到图12F是例示半导体器件的使用例子的图； 
图13A和图13B是将半导体存储器件与传统半导体存储器件相比较的图； 
图14是例示DC-DC转换器的例子的电路图； 
图15A到图15E是例示制造半导体器件的方法的剖面图； 
图16A到图16E是例示制造半导体器件的方法的剖面图； 
图17A到图17E是例示制造半导体器件的方法的剖面图； 
图18A到图18D是例示制造半导体器件的方法的剖面图；以及 
图19A到图19D是例示制造半导体器件的方法的剖面图。 
具体实施方式
在下文中，将参照附图描述所公开发明的实施例。注意，所公开发明不局限于如下描述。本领域的普通技术人员容易懂得，可以不偏离所公开发明的精神和范围地以各种方式改变所公开的发明的模式和细节。因此，所公开的发明不应该被解释为局限于对实施例的如下描述。 
(第1实施例) 
在本实施例中，描述半导体存储器件的结构例子。 
半导体存储器件的结构将参考图1来描述。这里，图1是应用了本发明的一个实施例的存储单元的剖面图。如图1所示，存储单元100包括选择晶体管101、第一辅助电容器102、第二辅助电容器103和存储元件104。 
选择晶体管101包括电极105到107。电极106用作选择晶体管101的栅电极。电极105和电极107中的一个用作选择晶体管101的源电极和漏电极中的一个。电极105和电极107中的另一个用作晶体管101的源电极和漏电极中的另一个。 
第一辅助电容器102具有将绝缘膜114插在电极109与包括杂质的半导体膜108之间的结构。另外，半导体膜108与电极107电连接。另一方面，电极109与电极110电连接。 
这里，第一辅助电容器102起MOS(金属氧化物半导体)电容器的作用。注意，由于电极109在阴极侧，所以加入杂质的半导体膜108的极性优选是p型。 
在电极109上形成绝缘膜116。另外，在选择晶体管101和电极107上形成绝缘膜113。 
第二辅助电容器103具有将绝缘膜113插在电极107与电极111之间的结构。另外，电极111与电极110电连接。 
在绝缘膜113上形成绝缘膜115。 
存储元件104包括电极107和109以及插在电极107和109之间的半导体膜112。 
通常，存储单元100排列成矩阵。电极105与位线电连接。电极106与字线电连接。电极110与阴极电连接。也就是说，在电极107与电极110之间，第一辅助电容器102和第二辅助电容器103与存储元件104并联连接。 
注意，电极106和109是使用第一布线层形成的。另外，电极105，107和110是使用第二布线层形成的。电极111是使用第三布线层形成的。 
接着，描述半导体存储器件的操作。 
包括在存储元件104中的半导体膜112在初始状态下具有高阻值。半导体膜112的阻值是100MΩ(兆欧)或更大，优选的是，1GΩ(吉欧)或更大。 
当将高电压施加于电极105和106时，选择晶体管101被接通，使得电极107被设置成高压，并且与电极107电连接的半导体膜108也被设置成高电压。 
另一方面，由于电极110与阴极电连接，所以电极110的电压是接地电位，并且与电极110电连接的电极109和111也被设置成接地电位。 
因此，在存储元件104中，在电极107与电极109之间形成高电压电位。另外，在第一辅助电容器102和第二辅助电容器103的每一个中的电极之间形成高电压电位。 
当将高电压电位施加于电极107与电极109之间时，半导体膜112引起与电极109的硅化反应，使得半导体膜112的阻值急剧减小，并 且电极107和电极109通过半导体膜112被短路。在这种情况下，第一辅助电容器102和第二辅助电容器103供应电荷，以便促进半导体膜112中的硅化物形成。 
由于以这种方式被形成为硅化物的半导体膜112的阻值是10kΩ(千欧)或更小，优选的是，1kΩ或更小，所以短路前后的阻值变化是104数量级或更大，优选的是，106数量级或更大。这样，半导体膜112通过硅化反应从高阻绝缘特性变成具有低阻导电特性。由于半导体膜112在硅化反应之后具有导电性，所以有电流在电极107与电极109之间流动，也就是说，已将数据写入存储元件104中。 
作为绝缘膜113和114，优选使用氮化硅(Si3N4)膜等。其理由如下：氮化硅(Si3N4)膜不容易被氧化，因此它是极好的保护膜；氮化硅(Si3N4)膜具有6.8的比较高的相对介电常数，使得在形成电容器的情况下，增大了单位面积电容值。 
并且，绝缘膜113和114中的每一个的厚度优选大于等于10nm(纳米)且小于等于100nm。因此，在形成第二辅助电容器103的区域的下部中，优选不设置像接触孔那样可能是引起不平坦的因素的物品。绝缘膜116和电极107优选在第一辅助电容器102中所包括的平坦电极109上形成，并且绝缘膜116和电极107上的部分是形成第二辅助电容器103的区域。 
绝缘膜115的厚度大于绝缘膜113的厚度，优选是近似1μm(微米)。通过形成绝缘膜115来覆盖绝缘膜113，可以防止由绝缘膜113的破裂引起的短路。特别地，这种有利效果在绝缘膜113中形成凸块的部分中是明显的。 
如上所述，通过将第二辅助电容器103设置在第一辅助电容器102上，可以增大存储单元100的单位面积电容值。 
(第2实施例) 
在本实施例中，将描述不同于第1实施例的半导体存储器件的结构例子。 
参考图2描述该半导体存储器件的结构。这里，图2是应用了本 发明的一个实施例的存储单元的剖面图。 
存储单元200是通过将布线叠置在例示在第1实施例中的存储单元100上获得的存储单元。这里，除了例示在第1实施例中的选择晶体管101、第一辅助电容器102、第二辅助电容器103和存储元件104之外，存储单元200还包括第三辅助电容器201。 
第三辅助电容器201具有将绝缘膜206插在电极204与电极205之间的结构。这里，电极205通过电极202与电极107电连接，而电极204通过电极203和电极111而与电极110电连接。也就是说，在电极107与电极110之间，第一辅助电容器102、第二辅助电容器103和第三辅助电容器201与存储元件104并联连接。 
由于除了添加第三辅助电容器201之外，该半导体存储器件的操作与第1实施例的半导体存储器件的操作类似，所以省略其详细描述。另外，尽管在图中只添加了第三辅助电容器201，但该结构不局限于此。可以叠置尽可能多的布线，并且可以添加三个或更多个辅助电容器。 
注意，作为绝缘膜206，优选以与绝缘膜113相似的方式使用氮化硅(Si3N4)膜等。另外，绝缘膜206的厚度优选大于等于10nm且小于等于100nm。另外，为了防止由在第三辅助电容器201下面形成的凸块引起的损坏，优选将具有足够大厚度和可以被平坦化的膜用作绝缘膜207。例如，使用聚酰亚胺形成厚度为1000nm或更大的绝缘膜207。 
如上所述，通过将多个辅助电容器设置在第一辅助电容器102上，可以增大存储单元200的单位面积电容值。 
(第3实施例) 
在本实施例中，描述不同于第1实施例和第2实施例的半导体存储器件的结构例子。 
该半导体存储器件的结构将参考图3加以描述。这里，图3是应用了本发明的一个实施例的存储单元的剖面图。 
存储单元250是通过从例示在第1实施例中的存储单元100中去 除部分布线和部分层间膜获得的存储单元。这里，存储单元250包括选择晶体管101、第一辅助电容器102、第二辅助电容器251和存储元件104。 
第二辅助电容器251具有将绝缘膜252插在电极107与电极109之间的结构。注意，在设置第二辅助电容器251的区域中，有选择地除去了绝缘膜116。也就是说，在电极107与电极110之间，第一辅助电容器102和第二辅助电容器251与存储元件104并联连接。 
由于该半导体存储器件的操作与第1实施例的半导体存储器件的操作类似，所以省略其详细描述。作为绝缘膜252，可以使用，例如，用于激活和氢化添加到半导体膜108中的杂质的氧氮化硅等。 
对于例示在图3中的结构，可以不会使布线和绝缘膜的数量增加地添加辅助电容器。并且，由于通过现有工艺形成的绝缘膜可以用作绝缘膜252，所以可以不会增加特定工艺地添加辅助电容器。本实施例在逻辑电路中不进行多层互连的情况下尤其优选。 
如上所述，通过将第二辅助电容器251设置在第一辅助电容器102上，可以增大存储单元250的单位面积电容值。 
(第4实施例) 
在本实施例中，将参考图4A到4C详细描述半导体存储器件的结构例子。 
图4A到4C是基于实际布局的包括选择晶体管、辅助电容器和存储元件的存储单元的顶视图和剖面图。图4A是该存储单元的顶视图。图4B是沿着图4A中的虚线A-B截取的剖面图。图4C是沿着图4A中的虚线C-D截取的剖面图。注意，该存储单元具有40μm的宽度和25μm的高度。 
存储单元800包括选择晶体管801、第一辅助电容器802、第二辅助电容器803和存储元件804。 
选择晶体管801包括电极807、808和809。电极807用作选择晶体管801的栅电极。电极808和电极809中的一个通过接触孔817和接触孔819中的一个用作选择晶体管801的源电极和漏电极中的一个。 电极808和电极809中的另一个通过接触孔817和接触孔819中的另一个用作选择晶体管801的源电极和漏电极中的另一个。电极807通过接触孔818与电极811电连接，并且通过接触孔820与电极812电连接。 
第一辅助电容器802具有将绝缘膜822插在电极806与添加了杂质的半导体膜805之间的结构。这里，半导体膜805通过接触孔819与电极809电连接。并且，电极806通过接触孔816与电极810电连接。 
第二辅助电容器803具有将绝缘膜823插在电极809与电极813之间的结构。这里，电极813通过接触孔821与电极810电连接。 
存储元件804包括电极806和809以及半导体膜814。这里，电极806和809和半导体膜814通过接触孔815相互电连接。 
通常，存储单元800排列成矩阵。电极808与位线电连接。电极812与字线电连接。电极810与阴极电连接。也就是说，在电极809与电极810之间，第一辅助电容器802和第二辅助电容器803与存储元件804并联连接。在这种情况下，当相邻存储单元相对于电极810对称排列时，电极810可以在相邻存储单元中共用，这有助于缩小布局面积。 
注意，电极806和807是使用第一布线层形成的。电极808到811是使用第二布线层形成的。电极812和813是使用第三布线层形成的。 
由于本实施例中的半导体存储器件的操作与第1实施例的半导体存储器件的操作基本相同，所以省略其详细描述。 
本实施例与第1实施例的不同之处在于，将字线设置在与第三布线层(即，第二辅助电容器803的上电极)相同的层中，以便缩小存储单元的尺寸。并且，本实施例与第1实施例的不同之处在于，未相互分开地使用选择晶体管801的半导体膜和第一辅助电容器802的半导体膜。 
作为绝缘膜823，优选使用氮化硅(Si3N4)膜等。其理由如下：氮化硅(Si3N4)膜不容易被氧化，因此它是极好的保护膜；氮化硅 (Si3N4)膜具有6.8的比较高的相对介电常数，使得在形成电容器的情况下，增大了单位面积电容值。 
并且，绝缘膜823的厚度优选大于等于10nm且小于等于100nm。因此，在其中形成第二辅助电容器803的区域的下部，优选不设置像接触孔那样可能是引起不平坦的因素的物品。如图4A所示，本实施例中形成第二辅助电容器803的区域局限于第一辅助电容器802中所包括的平坦电极806上面的区域。 
如上所述，通过将第二辅助电容器803设置在第一辅助电容器802上，可以增大存储单元800的单位面积电容值。 
(第5实施例) 
本发明的一个实施例不仅可以应用于半导体存储器件中的存储单元中的辅助电容器，而且可以应用于用在DC-DC转换器中的电容器。 
图14例示了DC-DC转换器的例子。例示在图14中的DC-DC转换器包括多个二极管1201到1210、中间级电容器1211到1219、最后级电容器1220以及反相器1221和1222。注意，尽管在图14中未具体例示，但DC-DC转换器可以包括在输入电源电压Vin和电源电压VDD相互不同的情况下，将输入电源电压Vin转换成电源电压VDD的电平移位器等。 
DC-DC转换器通过时钟CLK对输入电源电压Vin进行升压，并且输出升压的电压作为输出电源电压Vout。CLK和相位与CLK相反的信号交替输入中间级电容器1211到1219的一端中；通过与中间级电容器1211到1219的另一端连接的二极管1201到1209进行升压，如同每一级都提升CLK的电压(具体地说，从CLK的电压中减去二极管的阈值电压获得的电压)。最后级电容器1220用于通过累积足够多电荷使输出稳定。 
图5A到5C是本发明应用于图14中的中间级电容器1211到1219和最后级电容器1220的图。图5A是电容器900的顶视图。图5B是沿着图5A中的虚线A-B截取的剖面图。图5C是沿着图5A中的虚线C-D截取的剖面图。注意，该电容器具有50μm的宽度、28μm的高 度和2pF(皮法)的电容。 
电容器900包括第一电容器901和第二电容器902。并且，电容器900包括导电膜903、905、906、907和908以及半导体膜904。 
第一电容器901具有将绝缘膜913插在导电膜903与半导体膜904之间的结构。半导体膜904通过接触孔909与导电膜906电连接，并且通过接触孔910与导电膜907电连接。另外，导电膜903通过接触孔911和912与导电膜908电连接。 
第二电容器902具有将绝缘膜914插在导电膜905与导体膜908之间的结构。导电膜908通过接触孔911和912与导电膜903电连接。注意，尽管未具体例示，但导电膜905与导电膜906和907电连接。因此，导电膜905的电压与半导体膜904的电压相同，而导电膜903的电压与导电膜908的电压相同。于是，例示在图5A到5C中的电容器900的电容值是第一电容器901的电容值与第二电容器902的电容值之和。 
通过分别像第1实施例中的半导体膜108、第1实施例中的第一布线层、第1实施例中的第二布线层和第1实施例中的第三布线层那样形成半导体膜904、导电膜903、导电膜906到908和导电膜905，可以在与存储单元相同的工艺中形成这些膜。在这种情况下，添加到半导体膜904中的杂质优选与第1实施例中添加到半导体膜108中的杂质相同。尽管MOS电容器取决于要添加的杂质的类型而具有不同极性，但在添加赋予p型导电性的杂质的情况下，导电膜908可以与CLK侧或反相信号侧电连接，而导电膜906和907可以与二极管侧电连接。 
作为绝缘膜914，优选使用氮化硅(Si3N4)膜等。其理由如下：氮化硅(Si3N4)膜不容易被氧化，因此它是极好的保护膜；氮化硅(Si3N4)膜具有6.8的比较高的相对介电常数，使得在形成电容器的情况下，增大了单位面积电容值。 
并且，绝缘膜914的厚度优选大于等于10nm且小于等于100nm。因此，在其中形成第二辅助电容器902的区域的下部，优选不设置像 接触孔那样可能是引起不平坦的因素的物品。如图5A所示，本实施例中形成第二辅助电容器902的区域局限于第一辅助电容器901中所包括的平坦导电膜903上面的区域。 
尽管在本实施例中例示了像在第1和4实施例中那样设置三个导电膜的例子，但导电膜的数量当然不局限于上述数量。可以像在第2实施例中那样设置四个或更多个导电膜，或可以像在第3实施例中那样设置两个导电膜。 
如上所述，通过将第二辅助电容器902设置在第一辅助电容器901上，可以增大DC-DC转换器中的单位面积电容值。通过将这种结构与例示在第1到4实施例中的任何一个存储单元结合，可以更有效地实现存储电路的面积的缩小。 
(第6实施例) 
在本实施例中，参考附图描述半导体存储器件的具体结构。 
图6是存储单元和模块化的驱动存储单元所需的电路的框图。如图6所示，存储电路3000包括存储单元阵列3001、列解码器3002、行解码器3003、地址选择器3004、选择器3005、读写电路3006和DC-DC转换器3007。这里，存储单元阵列3001包括排列成矩阵的多个存储单元。 
接着，描述存储电路3000的操作。将读使能信号(RE)、写使能信号(WE)、地址信号(地址)和升压的时钟信号(cp_clk)作为操作信号输入存储电路3000中，并且将升压的输入电压Vin作为电源电压施加于存储电路3000。注意，尽管未具体例示，但像VDD和GND那样的驱动电路所需的电源电压也作为工作电源电压施加。 
将RE信号和WE信号输入选择器3005中，以便确定存储器的操作。例如，在RE信号活动而WE信号不活动的情况下，进行读操作。反之，在WE信号活动而RE信号不活动的情况下，进行写操作。在WE信号和RE信号两者都不活动的情况下，存储器处在待机状态。 
在进行写操作的情况下，生成升压的使能信号(CPE)，升压的使能信号(CPE)的生成可以是DC-DC转换器操作的条件。因此， 可以抑制由不必要升压引起的电流消耗的增加。并且，在进行写操作或读操作的情况下，通过生成控制信号(控制)并将控制信号输入地址选择器3004中，可以防止在待机状态下由解码器的驱动引起的故障。 
地址信号通过地址选择器3004分支，并且输入列解码器3002和行解码器3003中。列解码器3002和行解码器3003中的每一个都包括多个解码器。在列解码器3002和行解码器3003的每一个中，依照地址信号值的组合只驱动多个解码器之一。另外，依照受到驱动的解码器的组合，在存储单元阵列3001中唯一地确定进行读写的存储单元。如上所述，在没有进行读写的状态下，利用在选择器3005中生成的控制信号使输入解码器中的信号不活动，以便不选择解码器。 
与列解码器3002连接的读写电路3006利用在选择器3005中生成的选择信号(选择)驱动设置在内部的读电路或写电路。在写状态下，驱动写电路，而在读状态下，驱动读电路。读电路从受访问存储单元的状态中读取数据0或数据1，并输出该数据作为数据输出(输出)。 
当在选择器3005中生成的CPE信号活动时，通过作为来自外部的输入信号的cp_clk信号操作DC-DC转换器3007，使DC-DC转换器3007放大从外部施加的电源电压Vin以便将其作为Vout输出。将Vout输入至选择器3005，当电路进行写操作时，选择器3005施加Vout作为列解码器3002的电源电压(Vcoldec)和行解码器3003的电源电压(Vrowdec)。 
作为DC-DC转换器3007的结构，可以使用已知结构。例如，可以使用如第5实施例所例示的电路 
这种结构可以应用于存储单元阵列3001中所包括的存储单元和DC-DC转换器3007中所包括的中间级电容器和最后级电容器。具体地说，通过将第1到4实施例中描述的内容应用于存储单元，可以缩小存储单元阵列3001的面积。并且，通过将第5实施例中描述的内容应用于中间级电容器和最后级电容器，可以缩小DC-DC转换器3007的面积。于是，可以缩小存储电路3000的面积。 
(第7实施例) 
在本实施例中，参考附图描述安装了按照本发明一个实施例的半导体存储器件的半导体器件。 
该半导体器件包括存储电路，将必要信息存储在存储电路中，并且通过使用非接触方法(例如，无线通信)与外部交换信息。采用这种特征的半导体器件应用于例如存储物品的独特信息等并通过读取该信息识别物品的独特验证系统。为了将该半导体器件用于这样的应用，例如，较高可靠性是必不可少的，因为要存储与独特信息相关的数据以便例如识别物品。 
参考图7描述该半导体器件。这里，图7是例示该半导体器件的结构的框图。 
如图7所示，半导体器件300包括RF(射频)电路301、时钟生成电路302、逻辑电路303、和在天线部分318中的天线317。注意，尽管未例示在图7中，但半导体器件300通过天线317将无线信号发送给像无线通信设备那样的外部电路并从该外部电路接收无线信号。注意，数据传输方法大致分类成如下三种方法：将一对线圈设置成面对面并且通过互感相互通信的电磁耦合方法；使用感应场进行通信的电磁感应方法；和使用电磁波进行通信的电磁波方法。这些方法的任何一种都可以用在本实施例中。 
接着，描述每个电路的结构。RF电路301包括电源电路304、解调电路305和调制电路306。另外，时钟生成电路302包括分频电路307、计数电路309和基准时钟生成电路319。并且，逻辑电路303具有进行算术处理的功能，并包括控制器313、CPU(也称为中央处理单元)310、ROM(只读存储器)311、和RAM(随机访问存储器)312。 
另外，控制器313包括CPU接口314、RF接口315和存储器控制器316。 
并且，在RF电路301中，电源电路304包括整流电路和存储电容器，并具有从所接收的信号中生成电源电压并将该电源电压供应给 其它电路的功能。解调电路305包括整流电路和LPF(低通滤波器)，并具有从通信信号中提取命令或数据的功能。调制电路306具有调制传输数据的功能，并且从天线317发送调制后的数据作为传输信号。 
接着，描述该半导体器件的操作。首先，从外部通信设备发送的信号被该半导体器件接收。输入到该半导体器件的所接收的信号被解调电路305解调，然后输入到控制器313中的RF接口315中。输入到RF接口315的所接收的信号通过CPU接口314受到CPU 310算术处理。另外，利用输入到RF接口315的所接收的信号，通过存储器控制器316进行对ROM 311和RAM 312的访问。 
然后，CPU 310进行算术处理并将数据输入到ROM 311和RAM312以及从ROM 311和RAM 312中输出数据之后，生成传输数据，传输数据被调制电路306调制成信号并从天线317发送给外部通信设备。 
在本实施例中，可以将半导体存储器件安装成半导体器件的ROM 311和RAM 312，或其它存储电路。通过安装按照本发明一个实施例的半导体存储器件，可以提供较小的半导体器件。并且，由于可以低成本地制造按照本发明一个实施例的半导体存储器件，所以可以降低半导体器件的制造成本。 
注意，本实施例可以适当地与其它实施例中的任何一个结合。 
(第8实施例) 
在本实施例中，参考附图描述制造其上安装有按照本发明一个实施例的半导体存储器件的半导体器件的方法。 
参考图8A和8B描述本实施例中的半导体器件。这里，图8A是例示本实施例中的半导体器件的结构的示意图，而图8B是例示本实施例中的半导体器件的结构的剖面图。 
如图8A所示，本实施例中的半导体器件包括衬底400、设置在衬底400上的元件部分401、和与元件部分401电连接的天线402。 
元件部分401包括像存储元件那样的多个元件，并具有处理从外部接收的信号的功能。天线402具有发送半导体器件中的数据的功能。 
并且，如图8B所示，本实施例中的半导体器件包括设置在衬底400上的元件404、设置在元件404的一部分和衬底400上的层间膜403、设置在层间膜403上起天线402的作用的导电膜405、和含有与元件404电连接的导电膜406的元件部分401。 
注意，尽管在图8B的结构中将起天线402的作用的导电膜405设置在与导电膜406相同的层中，但该结构不局限于此。也可以使用在设置了元件部分401之后另外设置绝缘膜以便覆盖元件部分以及在绝缘膜上设置导电膜405的结构。 
而且，半导体器件的结构不局限于图8A和8B的结构。下面参考图9A和9B描述半导体器件的不同结构例子。图9A是例示本实施例中的半导体器件的不同结构的示意图，而图9B是例示本实施例中的半导体器件的不同结构的剖面图。 
如图9A所示，该半导体器件包括衬底700、设置在衬底700上的元件部分701、和与元件部分701电连接的天线702。 
与图8A和8B的结构的方式类似，元件部分701包括像存储元件那样的多个元件，并具有处理从外部接收的信号的功能。天线702具有发送半导体器件中的数据的功能。 
并且，如图9B所示，本实施例中的半导体器件包括衬底700、设置在部分衬底700上的用作天线702的导电膜711和树脂709、设置在部分导电膜711上的包括导电粒子的导电层708、设置在部分树脂709和部分导电层708上的导电膜706、包括导电膜706和设置在导电膜706上的元件704的元件部分701、和设置在元件部分701上的衬底703。 
在图9A和9B的结构的情况下，设置了端子部分，并且将导电膜706用作端子部分。另外，将其上设置元件部分701和导电膜706的衬底703附接到其上设置天线702的衬底700，以便使导电膜706和导电膜711通过导电层708相互电连接。 
在本实施例中，按照本发明一个实施例的半导体存储器件可以用作图8A和8B中的元件部分401和图9A和9B中的元件部分701中 的存储器件。通过使用按照本发明一个实施例的半导体存储器件，可以低成本地制造具有高可靠性的半导体器件。 
当预先在大的衬底上形成图8A和8B中的多个元件部分401和图9A和9B中的多个元件部分701，然后切割成分立部分时，可以低成本地形成元件部分401和元件部分701。作为用在这种情况下的图8A和8B中的衬底400和图9A和9B中的衬底700和衬底703，可以使用玻璃衬底、石英衬底、陶瓷衬底、金属衬底(例如，不锈钢衬底)、半导体衬底(例如，硅衬底)等。替代地，可以将使用聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯酸等形成的柔性衬底等用作塑料衬底。 
图8A和8B中的元件部分401以及图9A和9B中的元件部分701中所包括的多个晶体管、存储元件等不局限于设置在同一层中，而是可以设置在多个层中。当图8A和8B中的元件部分401以及图9A和9B中的元件部分701被设置在多个层中时，使用层间绝缘膜。作为层间绝缘膜的材料，可以使用像环氧树脂或丙烯酸树脂那样的树脂材料、像聚酰亚胺树脂那样的透光树脂材料、像硅氧烷树脂那样包括硅氧烷材料的化合物材料、包含水溶性均聚物和水溶性共聚物的材料、或无机材料。替代地，可以通过选择上述多种材料使用叠层结构。硅氧烷材料对应于包括Si-O-Si键的材料。硅氧烷具有通过硅(Si)和氧(O)的键合的骨架结构。可以将有机基团(例如，烷基或芳基)或氟基用作替代物。氟基可以包含在有机基团中。并且，层间绝缘膜可以通过CVD(化学气相沉积)、溅射、SOG(旋涂玻璃)法、液滴排放法、丝网印刷法等形成。 
此外，作为层间绝缘膜的材料，优选使用介电常数小的材料来减小在层间产生的寄生电容。当寄生电容减小时，可以实现高速操作和功耗降低。 
图8A和8B中的导电膜405和导电膜406以及图9A和9B中的导电膜706和导电膜711可以通过CVD、溅射、像丝网印刷法或凹版印刷法那样的印刷法、液滴排放法、分配法、电镀法等形成。可以利 用从铝、钛、银、铜、金、铂、镍、钯、钽、或钼中选择的元素，或包含任意这些元素作为其主要成分的合金材料或化合物材料的单层结构或叠层结构，形成图8A和8B中的导电膜405和导电膜406以及图9A和9B中的导电膜706和导电膜711。 
例如，在通过丝网印刷法形成图8A和8B中的导电膜405和导电膜406以及图9A和9B中的导电膜706和导电膜711的情况下，可以通过有选择地印刷其中颗粒直径为几纳米到几十微米的导电粒子被溶解或扩散在有机树脂中的导电浆料，形成图8A和8B中的导电膜405和导电膜406以及图9A和9B中的导电膜706和导电膜711。作为导电粒子，可以使用银、金、铜、镍、铂、钯、钽、钼、钛等中的一种或更多种的金属粒子；卤化银的微粒；或可分散纳米粒子。另外，作为包括在导电浆料中的有机树脂，可以使用从起金属粒子的粘合剂作用的有机树脂、溶剂、可分散剂和涂覆材料中选择的一种或更多种。典型地，可以使用像环氧树脂或硅酮树脂那样的有机树脂。并且，在形成导电膜时，优选在挤出导电浆料之后进行烘烤。例如，在将含有银作为其主要成分的微粒(例如，颗粒直径大于等于1nm且小于等于100nm的粒子)用作导电浆料的材料的情况下，可以通过在150℃到300℃范围内的温度下烘烤导电浆料以便使导电浆料硬化来获取导电膜。替代地，可以将包括焊料或无铅焊料作为其主要成分的微粒用作微粒。在这种情况下，优选使用颗粒直径为20μm或更小的微粒。通过使用焊料或无铅焊料，可以低成本地形成导电膜。 
当将集成电路等设置在例如图8A和8B中的元件部分401和图9A和9B中的元件部分701上时，例如，可以将包括由非晶半导体、微晶半导体(也称为微晶体半导体)、多晶半导体、有机半导体等中的任何一种的单层结构或叠层结构形成的半导体膜的晶体管用作元件部分中所包括的晶体管。为了获取具有有利特性的晶体管，优选使用通过将金属元素用作催化剂而晶化的半导体膜或通过激光照射而晶化的半导体膜。替代地，作为半导体膜，可以使用通过使用SiH4/F2气体或SiH4/H2气体(氩气)的等离子体增强CVD形成的半导体膜或利用 激光照射的半导体膜。 
并且，图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的晶体管可以使用在200℃到600℃(优选350℃到500℃)的温度下晶化非晶半导体层获得的结晶半导体层(低温多晶硅层)或在高于等于600℃的温度下晶化非晶半导体层获得的结晶半导体层(高温多晶硅层)形成。注意，在衬底上形成高温多晶硅层的情况下，优选使用石英衬底，因为玻璃衬底在一些情况下不耐热。 
优选以1×1019到1×1022atoms/cm3(原子/立方厘米)的浓度(优选的是，1×1019到5×1020atoms/cm3的浓度)将氢或卤族元素添加到图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的半导体膜(尤其是沟道区)中。因此，可以获得不容易产生裂缝的缺陷少的半导体膜。 
并且，优选提供阻挡像碱金属那样的污染物的阻挡膜，以便包住图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的晶体管或图8A和8B中的元件部分401和图9A和9B中的元件部分701本身。因此，可以提供未遭污染的且具有更高可靠性的图8A和8B中的元件部分401和图9A和9B中的元件部分701。注意，可以将氮化硅膜、氮氧化硅膜、氧氮化硅膜等用作阻挡膜。并且，图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的晶体管的每个半导体膜的厚度是20到200nm，优选的是，40到170nm，更优选的是，45到55nm或145到155nm，以及更优选得多的是，50nm或150nm。因此，可以提供甚至在被弯曲的情况下也不容易产生裂缝的图8A和8B中的元件部分401和图9A和9B中的元件部分701。 
并且，优选地，在图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的晶体管的半导体膜中包括的晶体被形成为具有与载流方向(沟道长度方向)平行延伸的晶界。这样的半导体膜是使用连续波激光器或工作在大于等于10MHz(优选的是，60到100MHz)下的脉冲激光器形成的。 
并且，优选地，图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的每个晶体管具有亚阈值摆幅小于等于0.35V/dec(优选的是，0.09到0.25V/dec)和迁移率大于等于10cm2/Vs(平方厘米/伏·秒)的特性。当使用连续波激光器或工作在大于等于10MHz的脉冲激光器形成半导体膜时，可以实现这样的特性。 
此外，图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的每个晶体管在环形振荡器水平下具有大于等于1MHz(优选的是，大于等于10MHz)(在3到5V下)的频率特性。替代地，图8A和8B中的元件部分401和图9A和9B中的元件部分701中所包括的每个晶体管具有每个栅极(gate)大于等于100kHz(优选的是，大于等于1MHz)(在3到5V下)的频率特性。 
可以直接使用其上形成有元件部分的衬底，但本实施例不局限于此。图10A和10B例示了使用与其上形成有元件部分的衬底不同的衬底的例子。图10A和10B是例示本实施例中的半导体器件的不同结构和制造本实施例中的半导体器件的不同方法的示意图。 
如图10A所示，在其上形成有元件部分1011的衬底1010中，衬底1010上的元件部分1011是分开的。并且，如图10B所示，可以将分开的元件部分1011附接到与衬底1010不同的衬底1013。注意，作为衬底1013，例如，可以使用柔性衬底等。 
可以通过如下方法中的任何一种将元件部分1011与衬底1010分开：将金属氧化物膜设置在具有高耐热性的衬底1010与元件部分1011之间，并且使金属氧化物膜晶化变弱，以便将元件部分1011分开的方法；将含氢的非晶硅膜设置在具有高耐热性的衬底1010与元件部分1011之间，并且通过激光照射或蚀刻除去非晶硅膜，以便将元件部分1011分开的方法；以及机械地或通过利用像CF3那样的溶液或气体的蚀刻除去其上形成有元件部分1011的具有高耐热性的衬底1010，以便将元件部分1011分开的方法等。 
或者，取代上述方法，将起分离层作用的金属膜(使用，例如，钨、钼、钛、钽或钴形成)、金属氧化物膜(使用，例如，氧化钨、 氧化钼、氧化钛、氧化钽、氧化钴形成)或金属膜和金属氧化物膜的叠层结构设置在衬底1010与元件部分1011之间，并且可以通过使用物理手段将元件部分1011与衬底1010分开。替代地，在有选择地形成开口部分，以便使分离层暴露出来之后，利用像卤素氟化物(例如，ClF3)那样的蚀刻剂除去部分分离层，然后可以物理地将元件部分1011与衬底1010分开。 
并且，可以使用商用粘合剂，例如，像基于环氧树脂的粘合剂那样的粘合剂或树脂添加剂将分开元件部分1011附接到衬底1013。 
当如上所述将元件部分1011附接到衬底1013以便制造出半导体器件时，可以提供既薄又轻、即使掉在地上也不易破碎的半导体器件。并且，由于将柔性衬底用作衬底1013，所以可以将衬底1013附接到曲面或不规则形状，并且可以实现多种应用。例如，如图10C所示，可以将本发明的半导体器件1014牢固地附接到例如，药瓶的曲面。此外，当重新使用衬底1010时，可以以较低成本提供半导体器件。 
注意，本实施例可以适当地与其它实施例中的任何一个结合。 
(第9实施例) 
在本实施例中，参考附图描述制造其上可以安装按照本发明一个实施例的半导体存储器件的柔性半导体器件的方法。 
下面参考图11A到11C描述制造本实施例中的半导体器件的方法。这里，图11A到11C是例示本实施例中的半导体器件的结构的图。 
如图11A所示，本实施例中的半导体器件包括柔性保护层501、含有天线504的柔性保护层503、和通过分离工艺形成的元件部分502。形成在保护层503上的天线504与元件部分502电连接。尽管在例示的结构中只在保护层503上形成天线504，但本发明不局限于这种结构。也可以为保护层501提供天线504。另外，通过在元件部分502与保护层501和503之间形成使用氮化硅膜等形成的阻挡膜，可以不污染元件部分502地提供具有较高可靠性的半导体器件。 
对于起天线504作用的导电膜，可以使用描述在第4实施例中的任何材料。注意，尽管借助于各向异性导电膜，通过UV(紫外线) 处理或超声波清洗将元件部分502和天线504相互连接，但连接方法不局限于这种方法。元件部分502和天线504可以通过多种方法相互连接。 
如图11B所示，插在保护层501和503之间的元件部分502的厚度优选小于等于5μm，更优选的是，0.1到3μm。另外，当叠加的保护层501和503的厚度用d表示时，保护层501和503的厚度优选是(d/2)±30μm，更优选的是，(d/2)±10μm。并且，保护层501和503的厚度优选是10到200μm。而且，元件部分502的面积小于等于5mm×5mm(25mm2)，优选的是，0.3mm×0.3mm(0.09mm2)到4mm×4mm(16mm2)。 
由于保护层501和503是使用有机树脂材料形成的，所以保护层501和503具有很高的抗弯性。并且，通过分离工艺形成的元件部分502本身与单晶半导体相比也具有很高的抗弯性。由于元件部分502可以紧密地附接到保护层501和503而其间没有任何空隙，所以整个半导体器件本身具有很高的抗弯性。被保护层501和503围绕的元件部分502可以设置在另一个物品的表面上或内部，或可以嵌在纸中。 
接着，描述将通过分离工艺形成的元件部分附接到具有弯曲表面的衬底的情况。 
如图11C所示，通过分离工艺形成的元件部分中的一个晶体管包括漏电极505、源电极506和栅电极507。另外，电流流动的方向510和衬底弯成弧形的方向被安排成相互垂直。利用这样的安排，即使衬底弯成弧形，应力对衬底的影响也小，并且也可以抑制元件部分中所包括的晶体管的特性变化。 
并且，当像晶体管那样的有源元件的有源区(硅岛部分)的面积与衬底的总面积之比是1到50％(优选是1到30％)时，可以防止元件受应力损坏。 
在未设置有效元件的区域中，主要设置底层绝缘材料、层间绝缘膜材料和布线材料。除了像晶体管那样的有源区之外的面积与衬底的总面积之比优选大于等于60％。因此，可以提供容易弯曲的和具有高 集成度的半导体器件。 
通过使用如上所述制造本实施例中的半导体器件的方法，甚至可以在曲面上制造半导体器件，并且可以使半导体器件的应用范围更宽。 
注意，本实施例可以适当地与任意的其它实施例结合。 
(第10实施例) 
在本实施例中，描述其上安装有按照本发明一个实施例的半导体存储器件的半导体器件的使用例子。 
下面参考图12A到12F描述其上安装有本实施例中的半导体存储器件的半导体器件的使用例子。这里，图12A到12F是例示本实施例中的半导体器件的使用例子的示意图。 
如图12A到12F所示，该半导体器件可以得到广泛使用，并且可以通过设置用于如下物品而得到使用，例如，票据、钱币、证券、无记名债券、证件(例如，驾驶执照或居住证，参见图12A)、包装物品的容器(例如，包装纸或瓶子，参见图12C)、记录媒体(例如，DVD或录像带，参见图12B)、车辆(例如，自行车，参见图12D)、随身物品(例如，提包或眼镜)、食品、植物、动物、人体、服装、商品、电子设备(例如，液晶显示设备、EL显示设备、电视机或移动电话)或物品的装运标签(参见图12E和12F)。 
半导体器件600通过安装在印刷板上，附接到表面，或嵌入其中而固定到物品。例如，半导体器件通过嵌入书的纸中或包装的有机树脂中而固定到物品。由于半导体器件600实现了尺寸、厚度和重量的减小，所以即使将半导体器件固定到物品之后，也不会破坏物品本身的精美设计。另外，当为票据、钱币、证券、无记名债券、证件等设置半导体器件600时，可以提供验证功能，并且可以利用验证功能防止对它们的伪造。并且，当将本发明的半导体器件附接到用于包装物品的容器、记录媒体、随身物品、食品、服装、商品、电子设备等时，可以有效使用像检查系统那样的系统。而且，当将本发明的半导体器件附接到车辆时，甚至车辆也具有较高的防盗安全性等。 
当以这种方式将其上安装有按照本发明一个实施例的半导体存储 器件的半导体器件用于本实施例中描述的每种用途时，可以将用于交换信息的数据保持处于精确值。因此，可以提高验证的可靠性或物品的安全性。 
(第11实施例) 
在本实施例中，将参考图15A到15E、图16A到16E、图17A到17E、图18A到18D和图19A到19D描述制造包括反熔丝半导体存储器件的半导体器件的方法。 
在本实施例中，将描述制造其中将逻辑电路部分1550、半导体存储电路部分1552和天线部分1554设置在同一衬底上的半导体器件的方法。将包括薄膜晶体管的电路集成在逻辑电路部分1550中。在半导体存储电路部分1552中，存储单元包括多个晶体管和反熔丝存储元件。注意，为了方便起见，图15E、图16A到16E、图17A到17E、图18A到18D和19A到19D是分别例示逻辑电路部分1550中所包括的两个薄膜晶体管、半导体存储电路部分1552中所包括的一个薄膜晶体管和一个存储元件、以及天线部分1554中所包括的一个电容器和一个薄膜晶体管的剖面图。注意，例示在本实施例中的剖面图中的每个元件用放大比例例示出来，以便明确地描述结构。 
注意，在本实施例中，半导体器件指的是可以利用半导体特性起作用的所有器件。 
首先，在底层衬底1501上形成用作分离层的金属层1502。 
在本实施例中，将玻璃衬底用作底层衬底1501，并且将30nm厚的钨层用作金属层1502(图15A)。 
接着，在金属层1502上形成第一绝缘膜1503。在本实施例中，将叠置50nm厚的氮氧化硅膜和100nm厚的氧氮化硅膜的层用作第一绝缘膜(图15B)。 
接着，在第一绝缘膜1503上形成半导体层1570。在本实施例中，在第一绝缘膜1503上形成66nm厚的非晶硅膜，并且通过激光照射使其晶化，以便用作半导体层1570(图15C)。 
注意，如果有必要，可以将少量杂质元素(硼或磷)添加到半导 体层1570中，以便控制后面要完成的薄膜晶体管的阈值电压。在本实施例中，通过不对乙硼烷(B2H6)进行质量分离而通过等离子体对其激发的离子掺杂方法将硼添加到半导体层1570(图15D)。 
接着，有选择地蚀刻半导体层1570，以便形成具有所希望形状的半导体层1571到1576(图15E)。 
另外，为了形成沟道区，可以低浓度地将杂质元素添加到包括用作n沟道晶体管的区域的半导体层中。在本实施例中，将硼添加到包括用作n沟道晶体管的区域的半导体层1572到1576，其中在用作p沟道晶体管的区域中形成的半导体层1571覆盖有抗蚀剂掩模1577(图16A)。 
接着，形成覆盖半导体层1571到1576的第二绝缘膜1578。在本实施例中，将10nm厚的氧氮化硅用于第二绝缘膜1578(图16B)。 
接着，为了使在以后用作电容器的区域中形成的半导体层1574和1575起导体的作用，高浓度地将杂质元素(硼或磷)添加到该半导体层中。在这种情况下，优选将赋予p型导电性的杂质元素添加到用作存储单元中的第一辅助电容器的区域。注意，可以用抗蚀剂掩模1579到1581覆盖在用作晶体管的区域中形成的半导体层1571、1572、1573和1576(图16C)。 
接着，在第二绝缘膜1578上形成栅电极1504到1507、电容器电极1508、和用作存储元件的下电极的第一电极1509。 
由于第一电极1509用作与非晶硅接触的反熔丝电极，所以优选使用与硅起反应的材料。在本实施例中，作为栅电极1504到1507、电容器电极1508和第一电极1509，使用叠置的30nm厚的氮化钽膜和370nm厚的钨膜(图16D)。 
接着，形成抗蚀剂掩模1582到1584，以便覆盖在用作p沟道晶体管的区域中形成的半导体层1571和在用作电容器的区域中形成的半导体层1574和1575。此后，通过将栅电极1504到1507用作掩模，将杂质元素添加到在用作n沟道晶体管的区域中形成的半导体层1572、1573和1576，以便形成杂质区。在本实施例中，将磷(P)添 加到在用作n沟道晶体管的区域中形成的半导体层1572、1573和1576以便含有1×1015到1×1019/cm3的浓度，从而形成n型杂质区(图16E)。 
接着，形成抗蚀剂掩模1585到1587，以便覆盖在用作n沟道晶体管的区域中形成的半导体层1572、1573和1576。此后，通过将栅电极1504用作掩模，将杂质元素添加到在用作p沟道晶体管的区域中形成的半导体层1571，以便形成p型杂质区。同时，将杂质元素添加到在用作电容器的区域中形成的半导体层1574和1575，以便形成p型杂质区。在本实施例中，将硼(B)添加到在用作p沟道晶体管的区域中形成的半导体层1571和在用作电容器的区域中形成的半导体层1574和1575以便含有1×1019到1×1020/cm3的浓度，从而形成p型杂质区。于是，在形成于用作p沟道晶体管的区域中的半导体层1571中以自对准的方式形成沟道形成区1516和一对p型杂质区1514。p型杂质区1514起p沟道晶体管的源极区和漏极区的作用。类似地，在用作电容器的半导体层1574和1575中以自对准的方式形成具有不同杂质浓度的p型杂质区1515和1517(图17A)。 
接着，形成第三绝缘膜1588，以便覆盖第二绝缘膜1578、栅电极1504到1507、电容器电极1508和第一电极1509。在本实施例中，作为第三绝缘膜1588，使用100nm厚的氮氧化硅膜和200nm厚的ITO(氧化铟锡)膜的叠层结构(图17B)。然后，有选择地蚀刻第三绝缘膜1588，以便形成与栅电极1504到1507、电容器电极1508和第一电极1509的侧面接触的侧壁绝缘膜1510和侧壁绝缘膜1511。注意，部分第二绝缘膜1578在形成侧壁绝缘膜1510的同时被蚀刻掉。除去部分第二绝缘膜1578，以便在栅电极1504到1507和侧壁绝缘膜1510的下面形成栅极绝缘膜1512。并且，除去部分第二绝缘膜1578，以便在电容器电极1508、第一电极1509和侧壁绝缘膜1511的下面保留绝缘膜1513(图17C)。 
接着，形成抗蚀剂掩模1589到1591，以便覆盖在用作p沟道晶体管的区域中形成的半导体层1571以及在用作电容器的区域中形成 的半导体层1574和1575。此后，通过将栅电极1505到1507和侧壁绝缘膜1510用作掩模，将杂质元素添加到在用作n沟道晶体管的区域中形成的半导体层1572、1573和1576中，以便形成高浓度杂质区。在本实施例中，将磷(P)添加到在用作n沟道晶体管的区域中形成的半导体层1572、1573和1576中以便含有1×1019到1×1020/cm3的浓度，从而形成n型高浓度杂质区和n型杂质区。于是，以自对准的方式，在形成于用作n沟道晶体管的区域中的半导体层1572、1573和1576中形成沟道形成区1520、用作LDD区的一对低浓度杂质区1519、以及用作源极区和漏极区的一对高浓度杂质区1518。注意，用作LDD区的低浓度杂质区1519是在侧壁绝缘膜1510下面形成的(图17D)。 
注意，这里尽管描述了在形成于用作n沟道晶体管的区域中的半导体层1572、1573和1576中形成LDD区，而在形成于用作p沟道晶体管的区域中的半导体层1571中不形成LDD区的结构，但该结构当然不局限于此。LDD区可以在n型晶体管中所包括的半导体层和p型晶体管中所包括的半导体层两者中形成。特别是，在栅极绝缘膜(GI膜)薄的情况下，具体地说，在栅极绝缘膜的厚度是10nm或更小的情况下，优选使用LDD结构，以便提高p型晶体管的耐受电压。 
接着，形成含氢的第四绝缘膜1522，以便覆盖半导体层1571到1576、栅电极1504到1507、电容器电极1508和第一电极1509。在本实施例中，将50nm厚的氧氮化硅膜用作第四绝缘膜1522(图17E)。 
然后，形成第五绝缘膜1523，以便覆盖第四绝缘膜1522。在本实施例中，将叠置100nm厚的氮氧化硅膜和600nm厚的氧氮化硅膜的膜用作第五绝缘膜1523(图18A)。 
接着，有选择地蚀刻第四绝缘膜1522和第五绝缘膜1523，以便形成到达第一电极1509的第一开口1521。在本实施例中，第一开口1521的直径是2μm(图18B)。 
接着，形成用作存储元件的半导体层1524。在本实施例中，作为半导体层1524，使用通过等离子体增强CVD依次叠置15nm厚的非 晶硅层和6nm厚的氧氮化硅层的膜(图18C)。 
接着，有选择地蚀刻第四绝缘膜1522和第五绝缘膜1523，以便形成到达半导体层1571到1576的接触孔1592a到1592j、到达栅电极1504到1507和电容器电极1508的接触孔1593a到1593e、以及到达第一电极1509的第二开口1594(图18D)。 
此后，利用含氢氟酸的蚀刻剂除去在半导体层1571到1576的暴露表面、栅电极1504到1507的表面、电容器电极1508的表面和第一电极1509的暴露表面上形成的氧化膜，同时清洗表面。 
接着，形成覆盖第五绝缘膜1523、半导体层1524、接触孔1592a到1592j、接触孔1593a到1593e和第二开口1594的导电膜(未示出)。在本实施例中，将100nm厚的钛层、300nm厚的纯铝层和100nm厚的钛层的三层结构用作该导电膜。 
接着，有选择地蚀刻该导电膜，以便形成起源电极和漏电极作用的导电膜1525、1526、1527、1528、1531和1532、用作选择晶体管的位线的布线1529、用作字线的布线1530、用作栅极引线的布线1535、1536和1537、半导体存储电路部分的第二电极1540和第三电极1541、用作天线部分中的电容器的电极的布线1533和1534、和天线部分中的第四电极1542。第二电极1540与第一开口1521重叠，并用作存储元件的上电极。另外，第二电极1540与用作第一辅助电容器的电极之一的半导体层1574电连接。并且，第三电极1541与第二开口1594重叠，并且与第一电极1509电连接。注意，尽管这里未例示出来，但第三电极1541与阴极电连接，而第四电极1542与天线部分中的薄膜晶体管电连接(图19A)。 
接着，形成覆盖逻辑电路部分1550中的薄膜晶体管、半导体存储电路部分1552中的薄膜晶体管和存储元件、以及天线部分1554中的薄膜晶体管的第六绝缘膜1543和第七绝缘膜1544。在本实施例中，将50nm厚的氮化硅(Si3N4)用于第六绝缘膜1543，而将1500nm厚的聚酰亚胺膜用于第七绝缘膜1544。 
随后，有选择地蚀刻第七绝缘膜1544，以便形成到达第六绝缘膜 1543的第三开口1595。并且，有选择地蚀刻第六绝缘膜1543和第七绝缘膜1544，以便形成到达第四电极1542的第四开口1596、到达导电膜1525和导电膜1528的第五开口1597、和到达第二电极1540的第六开口1598(图19B)。 
接着，在第七绝缘膜1544上形成导电膜(未示出)。在本实施例中，将100nm厚的钛层、200nm厚的纯铝层和100nm厚的钛层的三层结构用作该导电膜。 
随后，有选择地蚀刻该导电膜，以便形成用作第二辅助电容器的上电极的第五电极1545、用作逻辑电路部分的布线电极的第六电极1546、和天线部分中的第七电极1547。第五电极1545与第二电极1540电连接(图19C)。 
形成第八绝缘膜1548，以便覆盖第七绝缘膜1544、第五电极1545、第六电极1546和第七电极1547。 
随后，有选择地蚀刻第八绝缘膜1548，以便形成到达第七电极1547的第七开口。 
随后，形成天线的基层1549。 
随后，在天线的基层1549上形成天线1599(图19D)。 
在本实施例中，可以在同一衬底上形成逻辑电路部分1550中的薄膜晶体管、半导体存储电路部分1552中的薄膜晶体管和存储元件、和天线部分1554中的薄膜晶体管和天线。 
此后，通过分离除去金属层1502和底层衬底1501。 
此后，通过切割机、切片等将其上形成有多个半导体器件的一片切割成分离的半导体器件。通过使用拾取和分离每个半导体器件的方法，可以不需要这个切割步骤。 
接着，将半导体器件固定在片状衬底上。对于片状衬底，可以使用塑料、纸张、半固化片、陶瓷片等。可以将半导体器件固定成介于两个片状衬底之间，或者，可以利用粘合层将半导体器件固定在一个片状衬底上。对于粘合层，可以使用多种固化粘合剂中的任何一种，譬如，反应可固化粘合剂、热固性粘合剂、像紫外光可固化粘合剂那 样的光可固化粘合剂和厌氧粘合剂。替代地，可以在造纸的中途设置半导体器件，以便可以将半导体器件设置在一张纸的内部。 
在本实施例中，可以在同一衬底上形成逻辑电路部分1550中的薄膜晶体管、用作半导体存储电路部分1552中的选择晶体管的薄膜晶体管1557、第一辅助电容器1558、第二辅助电容器1559、存储元件1560和天线部分1554中的薄膜晶体管。另外，第一辅助电容器1558和第二辅助电容器1559连接在电极1540和电极1541之间，其中存储元件1560插在其间，以便与存储元件1560并联地设置第一辅助电容器1558和第二辅助电容器1559。这里，例示了设置在逻辑电路部分1550中的p沟道晶体管和n沟道晶体管、设置在半导体存储电路部分1552中的薄膜晶体管1557、第一辅助电容器1558、第二辅助电容器1559、存储元件1560、和设置在天线部分1554中的电容器和n沟道晶体管的剖面图。注意，本发明不具体局限于此，设置在半导体存储电路部分1552中的薄膜晶体管可以是p沟道晶体管。并且，可以在天线部分1554中设置p沟道晶体管。这里，为了方便起见，例示了一个n沟道晶体管。 
通过上述步骤形成的半导体器件的存储器包括按照本发明一个实施例的半导体存储器件。在按照本发明一个实施例的半导体存储器件中，通过将使用第三电极1541、第六绝缘膜1543和第五电极1545形成的第二辅助电容器1559叠置在第一辅助电容器1558上，缩小了面积。另外，设置在DC-DC转换器中的电容器可以用与形成第一辅助电容器1558和第二辅助电容器1559的方法相同的方法形成。通过使用包括按照本发明的半导体存储器件的半导体器件，可以实现尺寸的缩小。并且，通过在同一衬底上形成逻辑电路部分1550、半导体存储电路部分1552和天线部分1554，可以减少读写数据时的故障。 
(第12实施例) 
在本实施例中，将参考图13A和13B描述应用了本发明一个实施例的存储单元与未应用本发明的存储单元之间的尺寸比较。 
图13A例示了未应用本发明的存储单元1100。并且，图13B例 `示了应用本发明一个实施例的存储单元1110。 
这里，存储单元1100包括选择晶体管1101、辅助电容器1102和存储元件1103。另外，存储单元1110包括选择晶体管1111、第一辅助电容器1112、第二辅助电容器1113和存储元件1114。 
存储单元1100和存储单元1110中的每一个都包括1pF的辅助电容器。但是，在设置了第二辅助电容器1113的存储单元1110中，辅助电容器的面积与存储单元的总面积之比与存储单元1100相比降低了大约30％。 
并且，在存储单元1110中，当缩小选择晶体管1111的尺寸并且将存储元件1114设置在第一辅助电容器1112上时，存储单元1110的尺寸是25μm×40μm。另一方面，存储单元1100的尺寸是40.5μm×50.5μm。也就是说，存储单元1110中的存储单元总面积与存储单元1100相比减小了大约50％。 
进一步考虑使用存储单元1110引起的存储电路(包括存储单元、解码器、接口和DC-DC转换器)的面积变化。 
包括1千位的存储电容的存储电路的总尺寸是2.45mm×2.7mm。因此，在使用存储单元1100的情况下，存储单元的面积与存储电路的总面积之比是大约36％。 
另一方面，由于存储单元1110的面积大约是存储单元1100的面积的一半，因此，在使用存储单元1110的情况下，存储单元的面积与存储电路的总面积之比与使用存储单元1100的情况相比可以降低大约18％。 
并且，进行增加存储单元位数的情况下的试算。如果存储容量是4千位，在使用存储单元1110的情况下，存储电路的总面积与使用存储单元1100的情况相比可以减小大约28％。替代地，如果存储容量是16千位，在使用存储单元1110的情况下，存储电路的总面积与使用存储单元1100的情况相比可以减小大约37％。 
本申请基于2008年9月30日向日本专利局提交的日本专利申请第2008-252326号，在此通过引用并入其全部内容。 

Claims (28)

1.一种包含存储单元的半导体器件，所述存储单元包含：
晶体管，其包括第一半导体膜、栅极绝缘膜、栅电极、源电极、和漏电极；
存储元件，其包括第一电极、在所述第一电极上的第二半导体膜、和在所述第二半导体膜上的第二电极，所述第二电极电连接至所述晶体管的源电极和漏电极中的一个；
第一电容器，其在所述第一电极和所述第二电极之间与所述存储元件并联；以及
第二电容器，其在所述第一电极和所述第二电极之间与所述存储元件和所述第一电容器并联，并且所述第二电容器形成于所述第一电容器上。
2.按照权利要求1所述的半导体器件，
其中所述第一电容器包括第三电极、在所述第三电极上的第一绝缘膜、和在所述第一绝缘膜上的第四电极；并且
所述第二电容器包括第五电极、在所述第五电极上的第二绝缘膜、和在所述第二绝缘膜上的第六电极。
3.按照权利要求1所述的半导体器件，还包括：
第三电容器，其在所述第一电极和所述第二电极之间与所述存储元件、所述第一电容器和所述第二电容器并联，并且所述第三电容器形成于所述第二电容器上。
4.按照权利要求3所述的半导体器件，
其中所述第一电容器包括第三电极、在所述第三电极上的第一绝缘膜、和在所述第一绝缘膜上的第四电极；
所述第二电容器包括第五电极、在所述第五电极上的第二绝缘膜、和在所述第二绝缘膜上的第六电极；并且
所述第三电容器包括第七电极、在所述第七电极上的第三绝缘膜、和在所述第三绝缘膜上的第八电极。
5.一种包含存储单元的半导体器件，所述存储单元包含：
晶体管，其包括第一半导体膜、在所述第一半导体膜上的栅极绝缘膜、在所述栅极绝缘膜上的栅电极、源电极、和漏电极；
存储元件，其包括第一电极、在所述第一电极上的第二半导体膜、和在所述第二半导体膜上的第二电极；
第一电容器，其包括第三电极、在所述第三电极上的第一绝缘膜、和在所述第一绝缘膜上的第四电极；以及
在所述第一电容器上的第二电容器，所述第二电容器包括第五电极、在所述第五电极上的第二绝缘膜、和在所述第二绝缘膜上的第六电极，
其中所述源电极和所述漏电极之一与所述第二电极、所述第三电极和所述第五电极电连接，
其中所述第一电极与所述第四电极和所述第六电极电连接。
6.一种包含存储单元的半导体器件，所述存储单元包含：
晶体管，其包括第一半导体膜、在所述第一半导体膜上的栅极绝缘膜、在所述栅极绝缘膜上的栅电极、源电极、和漏电极；
存储元件，其包括第一电极、在所述第一电极上的第二半导体膜、和在所述第二半导体膜上的第二电极；
第一电容器，其包括第三电极、在所述第三电极上的第一绝缘膜、和在所述第一绝缘膜上的第四电极；
在所述第一电容器上的第二电容器，所述第二电容器包括第五电极、在所述第五电极上的第二绝缘膜、和在所述第二绝缘膜上的第六电极；以及
在所述第二电容器上的第三电容器，所述第三电容器包括第七电极、在所述第七电极上的第三绝缘膜、和在所述第三绝缘膜上的第八电极，
其中所述源电极和所述漏电极之一与所述第二电极、所述第三电极、所述第五电极和所述第七电极电连接，并且
其中所述第一电极与所述第四电极、所述第六电极和所述第八电极电连接。
7.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述晶体管的所述栅电极、所述存储元件的所述第一电极和所述第一电容器的所述第四电极包括相同的导电材料。
8.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述晶体管的所述栅电极、所述存储元件的所述第一电极和所述第一电容器的所述第四电极是由相同的导电层制成的。
9.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述存储元件的所述第一电极和所述第一电容器的所述第四电极属于相同的导电层。
10.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述源电极、所述漏电极、所述第二电极和所述第五电极包括相同的导电材料。
11.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述源电极、所述漏电极、所述第二电极和所述第五电极是由相同的导电层制成的。
12.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述源电极、所述漏电极、所述第二电极和所述第五电极属于相同的导电层。
13.按照权利要求2、4、5和6中的任何一项所述的半导体器件，其中所述第二绝缘膜被设置在所述晶体管上。
14.一种包含存储单元的半导体器件，所述存储单元包含：
晶体管，其包括第一半导体膜、在所述第一半导体膜上的栅极绝缘膜、在所述栅极绝缘膜上的栅电极、源电极、和漏电极；
存储元件，其包括第一电极、在所述第一电极上的第二半导体膜、和在所述第二半导体膜上的第二电极；
第一电容器，其包括第三电极、在所述第三电极上的第一绝缘膜、和在所述第一绝缘膜上的第四电极；以及
在所述第一电容器上的第二电容器，所述第二电容器包括第五电极、在所述第五电极上的第二绝缘膜、和在所述第二绝缘膜上的第六电极，
其中所述源电极和所述漏电极之一与所述第二电极、所述第三电极和所述第六电极电连接。
15.按照权利要求14所述的半导体器件，其中所述晶体管的所述栅电极、所述存储元件的所述第一电极、所述第一电容器的所述第四电极和所述第二电容器的所述第五电极包括相同的导电材料。
16.按照权利要求14所述的半导体器件，其中所述晶体管的所述栅电极、所述存储元件的所述第一电极、所述第一电容器的所述第四电极和所述第二电容器的所述第五电极是由相同的导电层制成的。
17.按照权利要求14所述的半导体器件，其中所述存储元件的所述第一电极、所述第一电容器的所述第四电极和所述第二电容器的所述第五电极属于相同的导电层。
18.按照权利要求14所述的半导体器件，其中所述源电极、所述漏电极、所述第二电极和所述第六电极包括相同的导电材料。
19.按照权利要求14所述的半导体器件，其中所述源电极、所述漏电极、所述第二电极和所述第六电极是由相同的导电层制成的。
20.按照权利要求14所述的半导体器件，其中所述源电极、所述漏电极、所述第二电极和所述第六电极属于相同的导电层。
21.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，其中所述晶体管的所述栅极绝缘膜和所述第一绝缘膜包括相同的绝缘材料。
22.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，其中所述存储元件是在所述第一电容器上形成的。
23.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，
其中所述第三电极包括第三半导体膜，所述第三半导体膜包括杂质，并且
其中所述第一半导体膜和所述第三半导体膜包括相同的半导体材料。
24.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，其中所述第一半导体膜和所述第三电极是由相同的半导体膜形成的。
25.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，其中所述存储元件、所述第一电容器和所述第二电容器是并联连接的。
26.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，其中所述栅极绝缘膜、所述第一绝缘膜和所述第二绝缘膜包括氮化硅。
27.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，其中所述第二半导体膜被配置成当将高电压电位施加在所述第一电极与所述第二电极之间时，引起与所述第一电极的硅化反应。
28.按照权利要求2、4、5、6和14中的任何一项所述的半导体器件，还包含天线。
CN200980135232.5A 2008-09-30 2009-09-07 半导体存储器件 Expired - Fee Related CN102150268B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008252326 2008-09-30
JP2008-252326 2008-09-30
PCT/JP2009/065976 WO2010038601A1 (en) 2008-09-30 2009-09-07 Semiconductor memory device

Publications (2)

Publication Number Publication Date
CN102150268A CN102150268A (zh) 2011-08-10
CN102150268B true CN102150268B (zh) 2013-07-31

Family

ID=42056448

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980135232.5A Expired - Fee Related CN102150268B (zh) 2008-09-30 2009-09-07 半导体存储器件

Country Status (5)

Country Link
US (1) US8344435B2 (zh)
JP (1) JP5530139B2 (zh)
CN (1) CN102150268B (zh)
TW (1) TWI506767B (zh)
WO (1) WO2010038601A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101321833B1 (ko) * 2010-04-09 2013-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 메모리 장치
TWI543166B (zh) * 2010-09-13 2016-07-21 半導體能源研究所股份有限公司 半導體裝置
JP6554533B2 (ja) * 2015-03-02 2019-07-31 株式会社半導体エネルギー研究所 環境センサ
US11289563B2 (en) 2017-09-28 2022-03-29 Sharp Kabushiki Kaisha Electrode contact structure, display control driver, and display device
JP7103780B2 (ja) * 2017-11-27 2022-07-20 ラピスセミコンダクタ株式会社 半導体装置
FR3085530B1 (fr) * 2018-08-31 2020-10-02 St Microelectronics Rousset Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible.
US11501051B2 (en) 2020-06-04 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223653A (ja) 1988-07-12 1990-01-25 Seiko Epson Corp 集積回路
JPH02166764A (ja) * 1988-12-20 1990-06-27 Mitsubishi Electric Corp 容量素子を有する半導体装置およびその製造方法
KR930010081B1 (ko) * 1991-05-24 1993-10-14 현대전자산업 주식회사 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
JPH0529577A (ja) * 1991-07-19 1993-02-05 Sanyo Electric Co Ltd 半導体記憶装置
JP3501416B2 (ja) * 1994-04-28 2004-03-02 忠弘 大見 半導体装置
JPH10178098A (ja) * 1996-12-19 1998-06-30 Kawasaki Steel Corp アンチヒューズ素子を有する半導体集積回路装置
JPH10341000A (ja) * 1997-04-11 1998-12-22 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
TW571403B (en) * 2001-06-22 2004-01-11 Matsushita Electric Ind Co Ltd Semiconductor device and the driving method
GB0130601D0 (en) * 2001-12-21 2002-02-06 Koninkl Philips Electronics Nv Active matrix display device
KR100870004B1 (ko) * 2002-03-08 2008-11-21 삼성전자주식회사 유기 전계발광 표시 장치와 그 구동 방법
US7130234B2 (en) 2003-12-12 2006-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7319633B2 (en) 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101264761B1 (ko) 2004-02-10 2013-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 비휘발성 메모리와 그것을 내장하는 ｉｃ 카드, ｉｄ 카드 및 ｉｄ 태그
JP4652087B2 (ja) 2004-03-11 2011-03-16 株式会社半導体エネルギー研究所 半導体装置
US7868320B2 (en) 2005-05-31 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2006129739A1 (en) 2005-05-31 2006-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20060273183A1 (en) * 2005-06-03 2006-12-07 Lennox Manufacturing Inc. Method of dehumidifying an indoor space using outdoor air
JP4675813B2 (ja) * 2006-03-31 2011-04-27 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置およびその製造方法
EP1850378A3 (en) 2006-04-28 2013-08-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and semicondutor device
US7742351B2 (en) 2006-06-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN102646681B (zh) * 2006-10-04 2015-08-05 株式会社半导体能源研究所 半导体器件
KR101481400B1 (ko) * 2006-10-24 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법
US7994607B2 (en) * 2007-02-02 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7994000B2 (en) 2007-02-27 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI325639B (en) 2007-03-15 2010-06-01 Au Optronics Corp Semiconductor structure and fabricating method thereof for liquid crystal display device
JP2009070943A (ja) * 2007-09-12 2009-04-02 Oki Semiconductor Co Ltd 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
JP2010109338A (ja) 2010-05-13
WO2010038601A1 (en) 2010-04-08
JP5530139B2 (ja) 2014-06-25
US20100078700A1 (en) 2010-04-01
US8344435B2 (en) 2013-01-01
TW201030944A (en) 2010-08-16
CN102150268A (zh) 2011-08-10
TWI506767B (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
CN102150268B (zh) 半导体存储器件
JP5468337B2 (ja) 半導体装置
TWI492361B (zh) 半導體記憶體裝置和半導體裝置
JP5641840B2 (ja) 半導体装置
JP5323382B2 (ja) 半導体装置
JP5149452B2 (ja) 半導体装置
CN100474629C (zh) 无线芯片及其制造方法
CN102682837B (zh) 半导体器件
US8284625B2 (en) Semiconductor device having memory blocks
CN101084616A (zh) 无线芯片
JP2014112376A (ja) 半導体装置
KR20080044763A (ko) 반도체 장치 및 반도체 장치의 제조방법
US20090065768A1 (en) Memory Element and Semiconductor Device
US8134883B2 (en) Semiconductor device
JP4755003B2 (ja) 半導体装置
JP5038080B2 (ja) 半導体装置及び電子機器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130731

Termination date: 20210907

CF01 Termination of patent right due to non-payment of annual fee