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TWI382530B - A method and device for utilizing thin film transistor as nonvolatile memory - Google Patents

A method and device for utilizing thin film transistor as nonvolatile memory Download PDF

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TWI382530B TW098111112A TW98111112A TWI382530B TW I382530 B TWI382530 B TW I382530B TW 098111112 A TW098111112 A TW 098111112A TW 98111112 A TW98111112 A TW 98111112A TW I382530 B TWI382530 B TW I382530B
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Description

一種利用薄膜電晶體作為非揮發性記憶體之方法及其裝置
本發明係有關於一種利用薄膜電晶體(TFT)基底儲存電荷作為非揮發性記憶體之方法及其裝置，特別係利用薄膜電晶體(TFT)的電性操作方法，並運用一般的薄膜電晶體(TFT)作為非揮發性記憶體之記憶單元。
近年來，由於平面顯示器廣泛地運用在電腦、電視以及通訊等電子產品上，對於平面顯示器性能的要求也越來越高，將顯示器週邊的電路同時製作在低溫多晶矽(LTPS)TFT-LCD面板上，可達到系統整合的目的。其中，運用薄膜電晶體(TFT)作為非揮發記憶體，更是系統整合的一個重要環節。
目前將非揮發性記憶體整合於面板上之技術，大部分是將一般薄膜電晶體(TFT)結構進行改變，以儲存電荷。請參考美國專利公開號US20040206957“半導體裝置及其製造方法”以及美國專利公告號US6005270“半導體非揮發性記憶體裝置及其製造方法”為將TFT作為非揮發性記憶體之先前技術。美國專利公開號US20040206957是在一般薄膜電晶體(TFT)之閘極氧化層上散佈矽顆粒(silicon particles)用於補捉電荷，再覆上一層第二閘極氧化層；美國專利公告號US6005270是在一般薄膜電晶體(TFT)之閘極與閘極絕緣層之間增加一電荷儲存層(charging storing layer)以儲存電荷。
然而，上述以及其他類似增加浮停閘(floating gate)或穿遂氧化層(tunneling oxide)等手段，製程比一般薄膜電晶體(TFT)複雜，因此製作成本較高。此外，當電子元件微小化的同時，穿遂氧化層也將要微小化，記憶體的保存能力可能產生問題。因此，習知將一般薄膜電晶體(TFT)作為非揮發記憶體之技術，仍有問題亟待解決。
本發明之目的在提供一種利用薄膜電晶體(TFT)基底儲存電荷作為非揮發性記憶體之方法，其係利用薄膜電晶體(TFT)的電性操作方法，薄膜電晶體(TFT)在導通時會產生自我加熱現象而產生電子電洞對，閘極的垂直電場將電子電洞對分離後，將電荷注入並儲存到薄膜電晶體(TFT)之基底，完成寫入，可運用於非揮發性記憶體，以利於與一般薄膜電晶體(TFT)元件所構成之如邏輯電路、LCD基板陣列等裝置相互整合，而無需增加額外之製程。
本發明另一目的在提供一種利用薄膜電晶體(TFT)作為記憶單元之非揮發性記憶體裝置，並與其他一般薄膜電晶體(TFT)元件進一步整合於同一基板上，而不需要增加額外製程。
為達前述目的本發明利用薄膜電晶體(TFT)基底儲存電荷作為非揮發性記憶體之方法，其中一薄膜電晶體(TFT)具有中間為一基底以及兩端分別為一汲極、一源極之一半導體層，設置於具有一絕緣表面之一基板上，一閘極絕緣層設置於該第一半導體層上，以及一閘極設置於該閘極絕緣層上，該利用薄膜電晶體(TFT)基底儲存電荷作 為非揮發性記憶體之方法包含：一寫入動作，其包括在該薄膜電晶體之汲極施加一第一汲極電壓，在該薄膜電晶體之閘極施加一閘極電壓，以及將該薄膜電晶體之源極接地，其中，當該閘極電壓與該汲極電壓所產生之焦爾熱(Joule heating為汲極電流與汲極電壓的乘積)足以造成自我加熱(self-heating)效應，將該薄膜電晶體中之多數載子注入該薄膜電晶體之基底，並造成該薄膜電晶體起始電壓改變，完成寫入動作；以及一抹除動作，其包括在該薄膜電晶體之汲極施加一第二汲極電壓，在該薄膜電晶體之源極施加一源極電壓，以及將該薄膜電晶體之閘極接地，其中，該源極與第二汲極兩者間的偏壓使該記憶體之第一半導體層中之多數載子於基底中移除。
本發明另一實施例係一種應用於利用薄膜電晶體(TFT)作為記憶單元之非揮發性記憶體裝置之抹除方法以及寫入方法非揮發性記憶體裝置，其包含一記憶體，用於存取資料，其包含至少一記憶單元以陣列方式所構成，該記憶單元包含一半導體層設置於具有一絕緣表面之一基板上，一閘極絕緣層設置於該半導體層上，以及一閘極設置於該閘極絕緣層上；一邏輯電路，用於控制資料，其中，該記憶單元之該半導體層由一基底以及分別位於該基底兩端之一源極及一汲極所構成，該記憶單元為一般薄膜電晶體(TFT)結構，且該記憶體以及該邏輯電路整合於前述基板上。
有關本發明為達上述目的，所採用之技術手段及其功效，茲 舉較佳實施例，並配合圖式加以說明如下：請參考圖1，為本發明第一較佳實施例元件剖面圖。如圖1所示，本發明係利用一薄膜電晶體(10)，其中該薄膜電晶體(10)具有中間為一基底(21)以及兩端分別為一汲極(22)、一源極(23)之一半導體層(20)，設置於具有一絕緣表面(31)之一基板(30)上，一閘極絕緣層(41)設置於該第一半導體層(20)上，以及一閘極(40)設置於該閘極絕緣層(41)上，本發明電荷儲存於薄膜電晶體(10)基底(21)之方法，包含一寫入動作以及一抹除動作。
再參考圖2，圖2為本發明第一較佳實施例寫入電壓示意圖。如圖2所示，其中，該寫入動作係於該薄膜電晶體(10)之汲極(22)施加一汲極電壓，在本實施例中，該汲極電壓為15伏特；同時在該薄膜電晶體(10)之閘極(40)施加一閘極電壓，在本實施例中，該閘極電壓為25伏特；以及將該薄膜電晶體(10)之源極(23)接地，其中，當該閘極電壓與該汲極電壓所產生之焦爾熱(Joule heating為汲極電流與汲極電壓的乘積)足以造成自我加熱(self-heating)效應，此時電子在該閘極(40)的電場作用下，會藉由熱場發射(thermion field emission)由半導體層(20)之價帶(valence band)發射至導帶(conductor band)產生電子電洞對(electron-hole pair)，電子電洞對會被該閘極(40)之垂直電場分離，多數載子(以n通道而言為電洞)注入該薄膜電晶體(10)之該基底(21)，並造成該薄膜電晶體起始電壓(threshold voltage)改變，完成寫入動作，本實施例數據為例，以n通道而言，寫入動作為時間1毫秒，記憶窗口(memory window)可達3V。
請參考圖3，圖3為本發明第一較佳實施例抹除電壓示意圖。如圖3所示，其中，該抹除動作係於該薄膜電晶體(10)之汲極(22)施加一汲極電壓，在本實施例中，該汲極電壓為-5伏特；同時在該薄膜電晶體(10)之源極(23)施加一源極電壓，在本實施例中，該源極電壓為10伏特；以及將該薄膜電晶體(10)之閘極(40)接地，其中，當該汲極電壓與該源極電壓之間的電壓差，足以讓該基底(21)中的多數載子克服基底中晶界(grain boundary)所造的能障(energy barrier)時，兩者間偏壓使該薄膜電晶體(10)之半導體層(20)中之多數載子於該基底(21)中移除，完成抹除動作，以本實施例數據為例，以n通道而言，抹除動作時間為0.1秒。
請參考圖4及圖5，圖4為本發明第二較佳實施例非揮發性記憶體示意圖，圖5為本發明第二較佳實施例記憶單元陣列示意圖。如圖4所示，本發明係利用一薄膜電晶體作為記憶單元之非揮發性記憶體裝置，該非揮發性記憶體裝置包含一記憶體(110)用於存取資料以及一邏輯電路(60)用於控制資料，該邏輯電路(60)由至少一薄膜電晶體(TFT)所組成，且與該記憶體(110)，整合於該基板(30)上，如圖5所示，該記憶體(110)由至少一記憶單元(100)以陣列方式所構成，並提供一資料抹除動作及一資料寫入動作。
再參考圖6，圖6為本發明第二較佳實施例記憶單元剖面圖。如圖6所示，該記憶單元(100)，係包括一半導體層(20)設置於具有一絕緣表面(31)之一基板(30)上，一閘極絕緣層(41)設置於該半導體層(20)上，以及一閘極(40) 設置於該閘極絕緣層(41)上，其中，該半導體層(20)由一基底(21)以及分別位於該基底(21)兩端之一源極(23)及一汲極(22)所構成，且該記憶單元(100)為一般薄膜電晶體(TFT)結構，其上被一中間層絕緣膜(50)所包覆，並由金屬層(51)形成相關之電路連結。
當進行抹除動作時，係於該記憶單元(100)之汲極(22)施加一汲極電壓，同時在該薄膜電晶體(10)之源極(23)施加一源極電壓，以及將該記憶單元(100)之閘極(40)接地，其中，當該汲極電壓與該源極電壓之間的電壓差，足以讓該基底(21)中的多數載子克服基底中晶界(grain boundary)所造的能障(energy barrier)時，兩者間偏壓使該記憶單元(100)之半導體層(20)中之多數載子於該基底(21)中移除，完成抹除動作。其中，該汲極電壓為負電壓而該源極電壓為正電壓。
當進行寫入動作時，係於該記憶單元(100)之汲極(22)施加一汲極電壓，同時在該記憶單元(100)之閘極(40)施加一閘極電壓，以及將該記憶單元(100)之源極(23)接地，其中，當該閘極電壓與該汲極電壓所產生之焦爾熱(Joule heating為汲極電流與汲極電壓的乘積)足以造成自我加熱(self-heating)效應，此時電子在該閘極(40)的電場作用下，會藉由熱場發射(thermion field emission)由半導體層(20)之價帶(valence band)發射至導帶(conductor band)產生電子電洞對(electron-hole pair)，電子電洞對會被該閘極(40)之垂直電場分離，多數載子(以n通道而言為電洞)注入該記憶單元(10)之該基底(21)，並造成該記憶單元起始電壓(threshold voltage)改變，完成寫入動作。其中，該汲 極電壓以及該閘極電壓為正電壓。
請參考圖7，圖7為本發明第二較佳實施例整合示意圖。如圖7所示，本發明之非揮發性記憶體可進一步與相同製程之一般液晶圖素薄膜電晶體(70)作結合，整合於該基板(30)上，且該基板可為低溫多晶矽玻璃基板。
是以，本發明所提供之一種利用薄膜電晶體(TFT)基底儲存電荷作為非揮發性記憶體之方法及其裝置，使非揮發性記憶體可結合平面顯示器，整合於面板上，且僅需利用一般的薄膜電晶體(TFT)結構，不需額外的浮停閘(floating gate)或是穿遂氧化層(tunneling oxide)來儲存電荷，因此可減少記憶體之製程，進而降低記憶體之製作成本，以利於相關產業之使用，因此本發明極具進步性及符合申請發明專利之要件，爰依法提出申請，祈 鈞局早日賜准專利，實感德便。
以上已將本發明作一詳細說明，惟以上所述者，僅為本發明之一較佳實施例而已，當不能限定本發明實施之範圍。即凡依本發明申請範圍所作之均等變化與修飾等，皆應仍屬本發明之專利涵蓋範圍內。
(10)‧‧‧薄膜電晶體
(20)‧‧‧半導體層
(21)‧‧‧基底
(22)‧‧‧汲極
(23)‧‧‧源極
(30)‧‧‧基板
(31)‧‧‧絕緣層
(40)‧‧‧閘極
(41)‧‧‧閘極絕緣層
(110)‧‧‧記憶體
(100)‧‧‧記憶單元
(50)‧‧‧中間層絕緣膜
(51)‧‧‧金屬層
(60)‧‧‧邏輯電路
(70)‧‧‧液晶圖素薄膜電晶體
圖1係本發明第一較佳實施例元件剖面圖；圖2係本發明第一較佳實施例寫入電壓示意圖；圖3係本發明第一較佳實施例抹除電壓示意圖；圖4係本發明第二較佳實施例非揮發性記憶體示意圖； 圖5係本發明第二較佳實施例記憶單元陣列示意圖；；圖6係本發明第二較佳實施例記憶單元剖面圖；圖7係本發明第二較佳實施例整合示意圖。
(10)‧‧‧薄膜電晶體
(20)‧‧‧半導體層
(21)‧‧‧基底
(22)‧‧‧汲極
(23)‧‧‧源極
(30)‧‧‧基板
(31)‧‧‧絕緣層
(40)‧‧‧閘極
(41)‧‧‧閘極絕緣層

Claims (13)

  1. 一種電荷儲存於薄膜電晶體基底之方法，其中一薄膜電晶體具有中間為一基底以及兩端分別為一汲極、一源極之一半導體層，設置於具有一絕緣表面之一基板上，一閘極絕緣層設置於該第一半導體層上，以及一閘極設置於該閘極絕緣層上，該電荷儲存於薄膜電晶體基底之方法包含：一寫入動作，其包括在該薄膜電晶體之汲極施加一第一汲極電壓，在該薄膜電晶體之閘極施加一閘極電壓，以及將該薄膜電晶體之源極接地，其中，當該閘極電壓與該第一汲極電壓所產生之焦爾熱，足以造成自我加熱(self-heating)效應，該薄膜電晶體中之多數載子注入該薄膜電晶體中之基底，並造成該薄膜電晶體起始電壓改變，完成寫入動作；以及一抹除動作，其包括在該薄膜電晶體之汲極施加一第二汲極電壓，在該薄膜電晶體之源極施加一源極電壓，以及將該薄膜電晶體之閘極接地，其中，當該第二汲極電壓與該源極電壓之間的電壓差，足以讓基底中的多數載子克服基底中晶界(grain boundary)所造的能障(energy barrier)時，兩者間偏壓使該記憶體之第一半導體層中之多數載子於基底中移除。
  2. 如申請範圍第1項所述之一種電荷儲存於薄膜電晶體基底之方法，其中，該閘極電壓以及該第一汲極電壓為正電壓。
  3. 如申請範圍第1項所述之一種電荷儲存於薄膜電晶體基底之方法，其中，該薄膜電晶體可與一般薄膜電晶體構成 之元件整合於相同基板上。
  4. 一種應用於一非揮發性記憶體裝置之抹除方法，該非揮發性記憶體裝置包含：一記憶體，用於存取資料，其包含至少一記憶單元以陣列方式所構成，該記憶單元包含一半導體層設置於具有一絕緣表面之一基板上，一閘極絕緣層設置於該半導體層上，以及一閘極設置於該閘極絕緣層上；一邏輯電路，用於控制資料，其中，該記憶單元之該半導體層由一基底以及分別位於該基底兩端之一源極及一汲極所構成，該記憶單元為一般薄膜電晶體(TFT)結構，且該記憶體以及該邏輯電路整合於前述基板上；該抹除方法包含：在該薄膜電晶體之汲極施加一汲極電壓，在該薄膜電晶體之源極施加一源極電壓，以及將該薄膜電晶體之閘極接地，其中，當該汲極電壓與該源極電壓之間的電壓差，足以讓基底中的多數載子克服基底中晶界(grain boundary)所造的能障(energy barrier)時，兩者間偏壓使該記憶體之第一半導體層中之多數載子於基底中移除，完成抹除動作。
  5. 如申請範圍第4項所述之一種應用於一非揮發性記憶體裝置之抹除方法，其中，該汲極電壓為負電壓而該源極電壓為正電壓。
  6. 如申請範圍第4項所述之一種應用於一非揮發性記憶體裝置之抹除方式，其中該邏輯電路包含至少一薄膜電晶體，且該薄膜電晶體與該記憶體整合於該基板上。
  7. 如申請範圍第4項所述之一種應用於一非揮發性記憶體裝置之抹除方法，其中該基板可為低溫多晶矽基板。
  8. 如申請範圍第4項所述之一種應用於一非揮發性記憶體裝置之抹除方式，其中該非揮發性記憶體可以與相同製程之一般TFT-LCD面板作結合，整合於同一低溫多晶矽基板上。
  9. 一種應用於一非揮發性記憶體裝置之寫入方法，該非揮發性記憶體裝置包含：一記憶體，用於存取資料，其包含至少一記憶單元以陣列方式所構成，該記憶單元包含一半導體層設置於具有一絕緣表面之一基板上，一閘極絕緣層設置於該半導體層上，以及一閘極設置於該閘極絕緣層上；以及一邏輯電路，用於控制資料，其中，該記憶單元之該半導體層由一基底以及分別位於該基底兩端之一源極及一汲極所構成，該記憶單元為一般薄膜電晶體(TFT)結構，且該記憶體以及該邏輯電路整合於前述基板上；其中該寫入方法包含：在該薄膜電晶體之汲極施加一汲極電壓，在該薄膜電晶體之閘極施加一閘極電壓，以及將該薄膜電晶體之源極接地，其中，當該閘極電壓與該汲極電壓所產生之焦爾熱，足以造成自我加熱(self-heating)效應，該薄膜電晶體中之多數載子注入該薄膜電晶體中之基底，並造成該薄膜電晶體起始電壓改變，完成寫入動作。
  10. 如申請專利範圍第9項所述之一種應用於一非揮發性記憶體裝置之寫入方法，其中，該汲極電壓以及該閘極電壓為正電壓。
  11. 如申請專利範圍第9項所述之一種應用於一非揮發性 記憶體裝置之寫入方法，其中，該邏輯電路包含至少一薄膜電晶體，且該薄膜電晶體與該記憶體整合於該基板上。
  12. 如申請專利範圍第9項所述之一種應用於一非揮發性記憶體裝置之寫入方法，其中，該基板可為低溫多晶矽基板。
  13. 如申請專利範圍第9項所述之一種應用於一非揮發性記憶體裝置之寫入方法，其中，該非揮發性記憶體可以與相同製程之一般TFT-LCD面板作結合，整合於同一低溫多晶矽基板上。
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