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KR101443176B1 - 반도체 장치 및 그것의 제작 방법 - Google Patents

반도체 장치 및 그것의 제작 방법 Download PDF

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KR101443176B1
KR101443176B1 KR1020080010485A KR20080010485A KR101443176B1 KR 101443176 B1 KR101443176 B1 KR 101443176B1 KR 1020080010485 A KR1020080010485 A KR 1020080010485A KR 20080010485 A KR20080010485 A KR 20080010485A KR 101443176 B1 KR101443176 B1 KR 101443176B1
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film
electrode
silicon
germanium
semiconductor layer
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하지메 토쿠나가
료타 타지마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 무선 신호로부터 생성할 수 있는 전류 값 및 전압 값의 범위 내에서 구동할 수 있는 메모리를 탑재한 반도체 장치를 제공하는 것을 과제로 한다. 또한, 반도체 장치를 제조한 후에 기록할 수 있는 추기(追加)형의 메모리를 제공하는 것도 과제로 한다. 절연 표면을 가지는 기판 위에 안테나와, 안티 퓨즈(anti-fuse)형의 ROM과 구동회로를 형성한다. 안티 퓨즈형의 ROM을 구성하는 한 쌍의 전극 사이에 실리콘 막과 게르마늄 막의 적층을 형성한다. 이 적층을 가지는 안티 퓨즈형의 ROM은, 기록전압의 변동을 저감할 수 있다.
메모리, 실리사이드, RFID, 실리콘, 게르마늄

Description

반도체 장치 및 그것의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터(이하, TFT라고 한다)로 구성된 회로를 가지는 반도체 장치 및 그 반도체 장치의 제작방법에 관한 것이다. 예를 들면, 액정 표시패널로 대표되는 전기 광학장치나 유기 발광소자를 가지는 발광 표시장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
종래, 다양한 타입의 메모리가 제안되어 있다. 대표적인 메모리로서는, 자기 테이프나 자기 디스크를 포함하는 메모리나, 기록/판독이 가능한 RAM이나, 판독을 전용으로 하는 ROM(Read Only Memory) 등을 들 수 있다.
종래의 ROM으로서는, IC 제조공정에 있어서의 마스크로 데이터를 기억하는 마스크 ROM, IC 칩 제조 후에 전류에 의하여 퓨즈 소자를 용단(溶斷)하여, 데이터를 기억하는 퓨즈형의 ROM, IC 칩 제조 후에 전류에 의하여 절연체를 단락시켜 데 이터를 기억하는 안티 퓨즈형의 ROM 등을 들 수 있다.
마스크 ROM은, IC 제조공정 중의 마스크로 데이터를 기억시키기 때문에, 기록하는 데이터에 대응한 마스크를 준비해야 하기 때문에 제조 비용이 증가하고 있었다. 또한, 퓨즈 ROM은, 퓨즈 소자를 용단할 때에 먼지가 발생하여 오동작을 일으킬 우려가 있었다.
또한, 안티 퓨즈형의 ROM은, 제조시에 기록하는 데이터에 대응한 마스크도 불필요하고, 메모리에 데이터를 기록할 때에 먼지도 발생하지 않는 점에 있어서 다른 ROM에 비하여 유리하다. 실리콘 기판 위에 형성하는 안티 퓨즈형의 ROM의 일례로서 특허 문헌 1에 기재된 기술이 있다.
특허 문헌 1에 개시되어 있는 안티 퓨즈형의 ROM의 단면도를 도 13에 나타낸다. 도 13에 있어서, nMOS 트랜지스터를 형성한 실리콘 기판(50), 아모퍼스 실리콘 막(53), 텅스텐 막 54, 텅스텐 막 54', Al-Si-Cu 배선(55)이 각각 형성되어 있다. 특허 문헌 1에 부호 51, 52의 명시가 없지만, 아마 부호 51은 n+드레인 영역이고, 부호 52는 CVD법에 의하여 형성된 SiO2 막이다. 특허 문헌 1은, 텅스텐 막 54', 아모퍼스 실리콘 막(53) 및 텅스텐 막 54의 적층막을 멀티챔버 시스템을 사용하여, 대기에 노출하는 일이 없이 연속적으로 성막하는 것을 특징으로 한다.
또한, 특허 문헌 2에 알루미늄을 함유하는 본체와 접하여 게르마늄의 본체를 사용한 안티 퓨즈형의 ROM이 개시되어 있다.
또한, 특허 문헌 3에는, 배선과 배선 사이에 게르마늄을 함유하는 아모퍼스 실리콘 막을 개삽(介揷)한 안티 퓨즈형의 ROM이 개시되어 있다.
또한, 근년, 무선통신기능을 가지는 반도체 장치, 구체적으로는 무선 칩은, 큰 시장이 전망되고 있기 때문에, 주목받고 있다. 이러한 무선 칩은, 그 용도에 따라 ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, RFID(Radio Frequency IDentification)라고 불리고 있다.
무선 칩의 구성은, 인터페이스, 메모리, 제어부 등을 가진다. 메모리는, 기록 판독이 가능한 RAM, 판독을 전용으로 하는 ROM이 사용되고, 목적에 따라 구분하여 사용할 수 있다. 구체적으로는, 특정의 애플리케이션마다 메모리 영역이 할당되어 있어, 애플리케이션마다, 및 디렉토리마다 액세스권이 관리되고 있다. 액세스권을 관리하기 위해, 무선 칩은 애플리케이션의 암증 코드와 비교 조합하는 조합수단을 가지고, 조합수단에 의한 비교조합의 결과, 암증 코드가 일치하는 애플리케이션에 관한 액세스권을 유저(user)에게 주는 제어수단을 가진다. 이러한 무선 칩은, 실리콘 웨이퍼로 형성되고, 반도체 기판에 메모리 회로, 연산회로 등의 집적회로가 집적되어 있다.
이러한 무선 칩이 탑재된 카드(소위 IC 카드)와, 자기카드를 비교하면, IC 카드는 메모리 용량이 크고, 연산 기능을 가질 수 있고, 인증성이 높고, 개찬하는 것이 극히 곤란하다고 하는 메리트를 가진다. 따라서, IC 카드는 개인 정보의 관리에 매우 적합하다. IC 카드에 탑재하는 메모리로서는, 개찬할 수 없도록, 판독을 전용으로 하는 ROM이 많이 이용되고 있다.
[특허 문헌 1] 특개평 7-297293호 공보
[특허 문헌 2] 특개평 6-260558호 공보
[특허 문헌 3] 특개평 5-343633호 공보
종래의 무선 칩은, 마이크로 프로세서나 반도체 메모리와 같이 값비싼 실리콘 웨이퍼를 사용하여 제조되어 있다. 그렇기 때문에, 무선 칩의 단가를 내리는 것에는 더러는 한계가 있다. 특히, 무선 칩에 필요한 메모리 영역은, 실리콘 칩 내에서 큰 면적을 차지하고, 기억 용량을 바꾸지 않고 메모리 영역의 점유 면적을 축소하는 것이, 칩 단가를 삭감하기 위해서는 필요하게 된다. 또한, 실리콘 칩을 미소하게 함으로써 비용삭감을 예상할 수 있지만, 실리콘 칩의 미세화(微細化)가 진행되면, 그 실장 비용이 상승하기 마련이다. 칩을 시장에 유통시키기 위해서는, 칩 단가를 내리는 것이 매우 중요하고 상품 생산에 있어서의 우선 사항의 하나이다.
또한, 무선 칩에 있어서, 실리콘 칩의 단자와 안테나가 ACF 등에 의하여, 접속되어 있는 경우, 고온이 되면 열팽창의 비율, 또는 저온이 되면 열수축의 비율이 부재에 따라 달라지기 때문에 다른 부재 간에 큰 열응력이 생긴다. 무선 칩은 물품에 첨부되기 때문에 다양한 환경하에 노출되는 것을 고려하면 열응력에 의하여 실리콘 칩의 단자와 안테나의 접속부에 단선이 발생할 우려가 있다.
또한, 종래의 무선 칩은, 소편화(小片化)했다고 하여도 실리콘을 구조체로서 사용하기 때문에 물품의 곡면에 부착하는 데에는 적합하지 않는다. 플렉시블한 재료로 이루어지는 기체(基體)에 실리콘 칩을 실장시킨 경우, 물품의 곡면에 맞추어 기체를 구부렸을 때 실리콘 칩과 기체의 안테나를 접속하는 부분이 파괴될 우려가 있었다. 실리콘 웨이퍼 자체를 연삭 연마하여 박편화하는 방법도 있지만, 그것을 위한 공정수가 증가하기 때문에 제조의 저비용화와 상반되는 모순이 있었다. 박편화했다고 하여도 상품에 붙여 사용되는 IC태그 같은 것으로는 무선 칩을 얇은 기체(예를 들면, 필름편, 혹은 지편(紙片))에 부착시키면, 기체의 표면에 돌기가 생겨 미관을 해쳐 버린다. 또한, 기체 표면에 돌기가 생기기 때문에 지편 등의 기체에 인쇄를 행하고자 할 때, 고정세한 인쇄가 곤란하게 된다. 또한, 개찬 대상이 되는 실리콘 칩의 존재위치가 강조될 우려가 있었다. 또한, 실리콘 칩을 박편화하면 실리콘 칩의 기계강도가 저하하여 기체가 구부리게 되었을 때 실리콘 칩이 깨질 우려가 있었다.
또한, 무선 칩에 안티 퓨즈형의 ROM을 탑재하고자 하는 경우, 2 가지의 공정 순서가 생각된다. 하나는, ROM을 형성한 실리콘 칩의 제조 후에 데이터의 기록을 행하고, 그 후, 기체에 형성된 안테나와 실장하여 무선 칩을 완성시키는 공정 순서이다. 이러한 공정 순서로 할 경우, 무선 칩의 제조 프로세스 중에 데이터를 기록하는 제조 장치가 필요하게 된다. 실리콘 칩의 하나하나는, 미소이고, 각각 실리콘 칩에 형성한 ROM에 다른 데이터를 기록하기 위한 전류를 공급하는 제조 장치는 정밀하게 위치를 맞출 필요가 있기 때문에 비싼 것이 된다. 따라서, 이 제조 장치에 의하여 제조비용이 증가되어 버린다.
또한, 또 하나의 공정 순서로서는, 안테나를 가지는 기체에 실리콘 칩을 실장한 후, 실리콘 칩에 형성된 ROM에 대하여 무선 신호를 송신하고, 그 무선 신호를 사용하여 데이터를 기록하여 무선 칩을 완성시키는 공정 순서이다. 상술한 공정 순서에 비하여 이러한 공정순서로 할 경우에는, 무선 신호를 이용함으로써 제조비용의 증가를 억제할 수 있다.
그러나, 후술의 공정 순서로 할 경우, 무선 신호로부터 생성한 전류를 이용하여 ROM에 기록하기 때문에 ROM에 기록 전류 값 및 기록 전압 값이 제한된다.
그래서, 본 발명은 무선 신호로부터 생성할 수 있는 전류치 및 기록 전압 값의 범위내로 구동할 수 있는 메모리를 탑재한 반도체 장치를 제공하는 것을 과제로 한다. 또한, 반도체 장치를 제조한 후에, 데이터의 기록을 언제라도 행할 수 있는 추기(追記)형 메모리를 제공하는 것도 과제로 한다.
또한, 물품의 곡면에 부착하는 데에 적합한 무선 칩을 제공하는 것도 과제로 한다. 또한, 제조 프로세스 수를 증대하지 않고 제조 비용을 저감하여 칩 단가를 저하시키는 것도 과제로 한다.
또한, 무선 칩은, 리더와 데이터를 주고 받기를 단시간에 행하는 것이 요구되기 때문에, 고속 판독, 또 오동작이 적은 무선 칩을 제공하는 것도 과제로 한다. 또한, 메모리의 데이터 판독을 위한 전력을 저감함으로써 메모리의 소비 전력을 삭감하여 무선 칩 전체의 저소비 전력화를 달성하는 것도 과제로 한다.
안티 퓨즈형의 ROM으로서, 재료가 다른 한 쌍의 전극과 상기 한 쌍의 전극에 끼워지는 실리콘 막 및 게르마늄 막의 적층으로 구성한다. 실리콘 막 단층을 사용한 안티 퓨즈형의 ROM에 비하여 실리콘 막 및 게르마늄 막의 적층을 사용함으로써 기록 전압 값의 저감을 도모할 수 있다.
본 발명의 안티 퓨즈형의 ROM에 있어서, 실리콘 막과 접하는 한쪽의 전극의 재료는, 실리콘과 반응하여 실리사이드를 형성하는 재료이면 좋고, 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe) 등의 단체, 혹은 이들의 합금, 혹은 화합물을 사용할 수 있다.
게르마늄의 융점은 937.4℃이며, 실리콘의 융점인 1410℃ 보다 낮다. 따라서, 안티 퓨즈형의 ROM에 대하여 기록을 하기 때문에, 안티 퓨즈형의 ROM의 전극 간에 전압을 인가한 경우, 실리콘 막과 상기 실리콘 막과 접하는 제 1 전극과의 사이에서 생기는 실리사이드 형성보다 먼저, 게르마늄 막이 게르마늄 막과 접하는 제 2 전극과 반응한다고 생각된다.
또한, 실리사이드 형성을 생기게 하는 전류의 방향을 일방향으로 하기 위하여, 제 1 전극에 포함되는 재료의 일함수는, 제 2 전류에 포함되는 재료의 일함수보다도 큰 것이 바람직하다. 또한, 실리사이드 형성을 생기게 하는 전류의 방향을 일방향으로 함으로써 기록 전압의 변동을 저감한다고 생각된다.
또한, 제 1 전극에 포함되는 재료의 일함수는, 제 2 전극에 포함되는 재료의 일함수 보다 크게 함으로써 게르마늄 막과 제 2 전극의 계면 보다도 실리콘 막과 제 1 전극의 계면에 열이 생긴다고 생각된다.
또한, 이 안티 퓨즈형의 ROM을 구동회로와 동일의 기판, 바람직하게는 절연성을 가지는 기판 위에 형성함으로써, 상기 과제들의 적어도 하나를 실현하는 것을 발견하였다. 또한, 본 발명은, 안티 퓨즈형의 ROM과 그 구동회로를 동일의 기판 위에 형성함으로써 노이즈의 저감이나 접촉 저항의 저감을 도모하여, 무선 칩 전체의 저소비 전력화를 달성한다. 더욱 바람직하게는, 절연성을 가지는 기판 위에 안테나와 안티 퓨즈형의 ROM과 구동회로를 형성한다. 이들을 동일의 기판 위에 형성함으로써 무선 신호를 수신한 안테나로부터의 신호를 기초로 전원 신호를 형성하여, 그 전원 신호를 로스(loss)하지 않고 유효하게 이용할 수 있다.
또한, 안티 퓨즈형의 ROM을 구성하는 한 쌍의 전극 중, 한쪽의 전극은 구동회로를 구성하는 트랜지스터의 게이트 전극과 동일의 공정, 및 동일의 재료로 형성함으로써 프로세스의 간략화를 도모할 수 있다. 본 발명은, 안티 퓨즈형의 ROM과 그 구동회로를 동일의 기판 위에 형성함으로써 노이즈의 저감이나 접촉 저항의 저감을 도모하여, 무선 칩 전체의 저소비 전력화를 달성한다. 또한, 리더와 데이터를 주고 받는 것을 단시간으로 행하는 것이 요구되기 때문에, 구동회로의 트랜지스터로서 결정 구조를 가지는 반도체 막, 즉 폴리실리콘 막을 사용한 TFT로 하는 것이 바람직하다. 또한, 양호한 전기 특성을 가지는 TFT를 얻기 위해서는, 트랜지스터의 게이트 전극의 재료를 고용점 금속으로 하는 것이 바람직하다. 고융점 금속 중, 실리콘과 반응하여 실리사이드를 형성하는 텅스텐 막은, 일함수가 4.55(eV)로 비교적으로 큰 재료이기 때문에 p채널형 트랜지스터나 n채널형 트랜지스터 양쪽 모두에 대하여 임계 값 전압은 낮고, 거의 대칭으로 된다. 즉, 텅스텐 막은 CMOS 회로를 포함하는 구동회로에 적합하고, 또 안티 퓨즈형의 ROM의 한쪽의 전극에 적합하다고 말할 수 있다.
또한, 안티 퓨즈형의 ROM을 구성하는 한 쌍의 전극 중, 다른 한쪽의 전극도 구동회로를 구성하는 트랜지스터의 소스 전극 및 드레인 전극과 동일의 공정, 또 동일의 재료로 형성함으로써, 프로세스의 간략화를 도모할 수 있다. 트랜지스터의 소스 전극 및 드레인 전극은, 층간 절연막 위에 접하여 형성되기 때문에 층간 절연막과 밀착성이 높은 재료로 하는 것이 바람직하다. 또한, 트랜지스터의 소스 전극 및 드레인 전극은, 비중이 5 이하의 경금속을 사용한다. 알루미늄이나 티탄 등의 경금속은 전기 저항이 낮기 때문에, 집적 회로의 배선재료로서 유용하다. 또한 티탄막을 사용하면, 절연막이나 다른 금속막과의 밀착성이 향상하기 때문에 바람직하다. 또한, 티탄막은, 고융점 금속에 비하면, 재료 비용이 싸고, 또 전기 저항이 낮다. 즉, 티탄막은 트랜지스터의 소스 전극 및 드레인 전극에 적합하고, 또 안티 퓨즈형의 ROM의 한쪽의 전극에 적합하다고 말할 수 있다. 또한, 티탄 박막의 일함수는, 3.8(eV)이다.
이와 같이, 제조 비용을 가능한 한 저감하기 위하여, 안티 퓨즈형의 ROM의 한 쌍의 전극인 제 1 전극과 제 2 전극의 재료를 다른 재료로 하는 것은 유용하다.
그리고, 안티 퓨즈형의 ROM을 구성하는 한 쌍의 전극 중, 다른 한쪽의 전극을 안테나와 구동회로를 전기적으로 접속하기 위한 접속 전극과 동일의 공정, 또 동일의 재료로 형성함으로써, 프로세스의 간략화를 도모할 수 있다. 안티 퓨즈형의 ROM과 그 구동회로와 안테나를 동일의 기판 위에 형성함으로써, 노이즈의 저감이나 접촉 저항의 저감을 도모하여, 무선 칩 전체의 저소비 전력화를 달성한다.
또한, 안티 퓨즈형의 ROM에 사용하는 실리콘 막으로써는, 아모퍼스 실리콘 막, 미결정 실리콘 막, 또한 다결정 실리콘 막(폴리실리콘 막이라고도 한다)을 사용할 수 있다. 또한, 안티 퓨즈형의 ROM에 사용하는 실리콘 막에 대하여, 의도적으로 산소나 질소를 포함시켜도 좋다. 포함시키는 양으로서는, SIMS검출 하한 이상, 바람직하게는 SIMS측정으로 1×1015 이상 1×1020/cm3 미만으로 한다. 의도적으로 산소나 질소를 포함시킴으로써, 안티 퓨즈형의 ROM의 기록하기 전후에서의 전기 저항의 차이를 크게 할 수 있다. 기록하기 전후에서의 전기 저항의 차이를 크게 함으로써 오동작이 적은 무선 칩을 제공할 수 있다.
또한, 안티 퓨즈형의 ROM에 사용하는 적층의 하나인 실리콘 막에 게르마늄을 첨가하여도 좋다. 게르마늄은 실리콘에 비하여 다른 금속원소와 반응하는 에너지가 낮기 때문에 안티 퓨즈형의 ROM의 기록 전압 값의 저하를 도모할 수 있다.
또한, 안티 퓨즈형의 ROM에 사용하는 적층의 하나인 게르마늄 막은, 아모퍼스 게르마늄 막, 미결정 게르마늄 막, 또는 다결정 게르마늄 막을 사용할 수 있다. 실리콘을 함유하는 게르마늄 막을 사용하여도 좋다. 또한, 적층의 양쪽 모두를 게르마늄과 실리콘을 포함하는 막으로 하여도 좋지만, 적어도 한 쪽의 층이 게르마늄 보다 실리콘을 더 많이 포함하는 막으로 하고, 또 다른 한쪽의 층이 실리콘 보다도 게르마늄을 더 많이 포함하는 막으로 한다.
또한, 한 쌍의 전극 간에 다른 반도체 재료층의 적층을 형성함으로써 기능 분리를 행하여, 한쪽의 반도체 재료 층에의 전압 인가로 생기는 제 1 현상과 또 다른 한쪽의 반도체 재료층에의 전압 인가로 생기는 제 2 현상을 개별로 발현시켜 효 율 좋게 단락을 생기게 한다. 한 쌍의 전극은 다른 도전 재료를 사용하는 것은, 다른 현상의 발현을 조장할 수 있기 때문에 바람직하지만, 반드시 한 쌍의 전극에 다른 도전 재료를 사용하는 일 없이 동일의 도전 재료라도 좋다. 동일의 도전재료를 사용한 경우, 제조 비용을 저감할 수 있다.
안티 퓨즈형의 ROM으로서 재료가 동일의 한 쌍의 전극과, 상기 한 쌍의 전극에 끼워진 실리콘 막 및 게르마늄 막의 적층으로 구성한다. 이 안티 퓨즈형의 ROM을 구동회로와 동일의 기판, 바람직하게는 절연성을 가지는 기판 위에 형성함으로써 상기 과제의 적어도 하나를 실현한다.
또한, 본 발명의 안티 퓨즈형의 ROM은, 특허 문헌 1에 기재된 안티 퓨즈형의 ROM과는, 기판을 포함한 전체 구조가 크게 다르다. 특허 문헌 1에 기재된 안티 퓨즈형의 ROM은, 무선 신호를 차단하는 도체인 실리콘 기판을 사용하고 무선 통신에는 적합하지 않는다. 특허 문헌 1에는 무선 통신에 관한 기재는 없지만, 가령 특허 문헌 1에 기재된 안티 퓨즈형의 ROM에 안테나를 형성하고자 하여도, 안테나가 형성된 면측에서만 전파를 송수신할 수 없다. 그리고, 실리콘 기판 내에 발생하는 유도전류에 의하여 노이즈가 증대하여, 통신 감도가 현저하게 저하할 우려가 있다. 또한, 특허 문헌 1에 기재된 안티 퓨즈형의 ROM에 대하여, 본 발명의 안티 퓨즈형의 ROM은, 절연성 기판을 사용하는 점에서 크게 다르고, 유리 기판이나 플라스틱 기판 등의 절연성 기판은 무선 신호를 차단하지 않는 기판이기 때문에 안테나가 형성된 면 이외의 다양한 방향으로 전파를 송수신할 수 있다. 또한, 본 발명의 안티 퓨즈형의 ROM은, 기판 내에 유도 전류는 발생하지 않기 때문에 노이즈가 증대하지 않고 양호한 통신 감도를 실현할 수 있다.
또한, 특허 문헌 1에는, 게르마늄에 관한 기재는 없다. 그리고, 특허 문헌 1에는 실리콘 막과 게르마늄 막을 적층시키는 구조에 대해서도 기재는 없다.
또한, 특허 문헌 1에 기재된 기술은, 도 13에 나타내는 바와 같이, CVD법으로 텅스텐 막 54와 아모퍼스 실리콘 막(53)과 텅스텐 막 54'을 대기에 노출하지 않고 연속적으로 성막을 행한다. 따라서, 종래의 nMOS의 공정에 안티 퓨즈형의 ROM의 공정이 단순히 가해진 공정이 되기 때문에 종합한 공정수가 많다. 특허 문헌 1에 기재된 반도체 장치에 대하여, 본 발명의 반도체 장치는 구동회로의 TFT 게이트와 안티 퓨즈형의 ROM의 한쪽의 전극을 동일의 공정으로 형성하여, 공정수를 삭감한다. 또한, 특허 문헌 1은, 텅스텐 막 54과 아모퍼스 실리콘 막(53)과 텅스텐 막 54’을 대기에 노출하지 않고 연속적으로 성막하는 것을 발명의 주된 특징으로 하기 때문에 본 발명의 반도체 장치의 제작 공정과 같이 트랜지스터의 게이트와 안티 퓨즈형의 ROM의 한쪽의 전극을 동일의 공정으로 형성하는 것은, 전혀 상정되지 않고, 특허 문헌 1은, 본 발명의 반도체 장치의 제작 공정과 크게 다르다.
또한, 특허 문헌 2는, 게르마늄의 단체를 사용하여, 실리콘 막과 게르마늄 막을 적층시키는 구조에 대한 기재는 없다. 게르마늄의 단체의 경우에는, 메모리 소자의 소비 전력이 높아지는 문제가 생긴다. 또한, 특허 문헌 3은, 게르마늄을 함유하는 아모퍼스 실리콘 막의 단층을 사용하여, 실리콘 막과 게르마늄 막을 적층시키는 구조에 대한 기재는 없다.
또한, 유리 기판이나 플라스틱 기판 등의 절연막 기판 위에 본 발명의 안티 퓨즈형의 ROM을 형성하여, 절연성 기판으로 박리하여, 지편이나 필름편 등에 전사할 수도 있다. 이렇게 하여, 형성된 지편을 기체로 하는 무선 칩은, 실리콘 칩을 사용한 무선 칩에 비하여 표면에 돌기가 거의 생기지 않는 것으로 할 수 있다. 따라서, 지편을 기체로 하는 무선 칩에 대하여, 더 인쇄를 하고자 한 경우에도 고정세한 인쇄가 가능하다. 또한, 종래의 무선 칩은, 물품의 곡면에 맞춰 기체를 구부렸을 때, 실리콘 칩과 기체의 안테나를 접속하는 부분이 파괴될 우려도 있었지만, 본 발명의 무선 칩은, 동일의 기판 위에 안테나와 안티 퓨즈형의 ROM과 구동회로가 형성되기 때문에 플렉시블한 무선 칩을 실현할 수 있다.
또한, 본 발명의 반도체 장치의 구동회로란, 안티 퓨즈형의 ROM에의 기록 회로, 안티 퓨즈형의 ROM에의 판독 회로, 승압회로 등의 전압발생 회로, 클록발생 회로, 타이밍제어 회로, 센스앰프, 출력 회로, 또는 버퍼 등의 신호처리 회로를 포함한다. 또한, 본 발명의 반도체 장치의 구동 회로는 전원 전압의 리미터 회로나 암호처리 전문 하드웨어 등의 다른 요소를 추가한 회로를 포함하는 구성으로 하여도 된다.
또한, 본 발명의 반도체 장치에 탑재하는 안티 퓨즈형의 ROM은, 액티브형 기억장치로 하여도 좋고, 패시브형 기억장치로 하여도 좋다. 어느 쪽의 경우에도, 구동회로를 안티 퓨즈형의 ROM과 동일의 기판 위에 형성함으로써 본 발명의 과제의 적어도 하나를 해결할 수 있다. 액티브형 기억장치로 할 경우에는, 하나의 안티 퓨즈형의 ROM의 하나의 메모리 셀에는, 하나의 메모리 소자, 및 적어도 하나의 스위칭 소자를 형성하여, 그것을 매트릭스 형상으로 배치한다. 또한, 패시브형(단순 매트릭스 형상) 기억장치로 하는 경우에는, 스트라이프(줄무늬) 형상으로 병렬된 복수의 비트 선과, 스트라이프 형상으로 병렬된 복수의 워드 선이 서로 직교하도록 형성하여, 그 교차부에 재료층이 끼워진 구조로 된다. 따리서, 선택된 (전압이 인가된)비트 선과 선택된 워드 선의 교점이 되는 메모리 소자의 기록 처리가 행하게, 또는 판독 처리가 행하게 된다.
무선 신호로부터 생성할 수 있는 전류치, 및 기록 전압 값의 범위 내에서 구동할 수 있는 메모리를 탑재한 반도체 장치를 실현하고, 칩의 단가를 내릴 수 있다. 또한, 메모리 간의 기록 전압의 변동을 저감할 수 있다.
본 발명의 실시 형태 및 실시예에 대하여, 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 가리키는 부호는 다른 도면에 있어서도 공통하여 이용한다.
(실시형태 1)
본 발명의 안티 퓨즈형의 ROM의 단면 모식도를 도 1a에 나타낸다.
본 발명의 안티 퓨즈형의 ROM은, 도 1a에 그 일례를 나타내는 바와 같이, 절연 표면을 가지는 기판(10) 위에 제 1 전극(11)을 가지고, 제 1 전극(11) 위에 실 리콘 막(13)과 게르마늄 막(14)과 제 2 전극(15)을 순차 적층시켜 얻어지는 구조이다.
제 1 전극(11)과 제 2 전극(15) 사이에 전압을 인가함으로써, 이들의 전극을 단락시킴으로써 메모리 소자에 데이타의 기록을 행한다.
제 1 전극(11)의 재료, 및 제 2 전극(15)의 재료는 텅스텐(W), 티탄(Ti), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe) 등의 단체, 혹은 이들의 합금, 혹은 화합물의 도전막을 스퍼터링법으로 형성하여, 원하는 형상으로 가공하면 좋다.
또한, 도 1a에서는, 하나의 메모리 소자의 단면을 나타냈지만, 특히 한정되지 않고, 기억시키는 데이터를 증가할 경우에는, 복수의 메모리 소자를 형성한다. 복수의 메모리 소자를 형성하는 경우, 인접하는 메모리 소자와의 절연을 도모하기 때문에, 격벽이 되는 절연물(12)을 형성한다. 실리콘 막(13)과 게르마늄 막(14)과 제 2 전극(15)이 순차 적층되고, 또 절연물(12)과 제 1 전극(11)이 접속하지 않는 영역이 메모리 소자의 사이즈에 상당한다. 이 영역의 면적이 클수록 소비 전류가 증대하기 때문에 이 영역은 작은 것이 바람직하다.
또한, 유리 기판 위에 안티 퓨즈형의 ROM을 형성한 후의 단면 사진도를 도 1b에 나타낸다. 촬영한 안티 퓨즈형의 ROM의 실리콘 막에는, 플라즈마 CVD법으로 형성한 50nm의 막 두께의 아모퍼스 실리콘 막을 사용한다. 아모퍼스 실리콘 막의 성막 조건은, 기판 온도를 250℃로 하여, 평행 평판의 전극간 거리(TS간 거리)를 25mm로 하고, 챔버 내의 압력을 66.66Pa(0.5Torr)로 하고, 챔버 내의 가스 도입계로부터 SiH4 가스를 유량 25sccm, H2 가스를 유량 150sccm로 각각 도입하는 것과 함께 고주파 전원으로부터 방전주파수 27.12MHz, 투입 RF전력 30W(RF 파워밀도 0.5W/cm2)의 방전을 행한다. 또한, 본 발명에서 사용하는 아모퍼스 실리콘 막은 상기 성막 조건에 한정되지 않고, 실시자가 적절히 재료 가스 등을 선택하면 좋다.
또한, 게르마늄 막에는, 플라즈마 CVD법으로 성막한 50nm의 막 두께의 아모퍼스 게르마늄 막을 사용한다. 아모포스 게르마늄 막의 성막 조건은, 기판 온도를 300℃로 하여, 평행 평판의 전극간 거리(TS간 거리)를 20mm로 하고, 챔버 내의 압력을 60Pa(0.45Torr)로 하고, 챔버 내의 가스 도입계로부터 Ar로 5%로 희석된 GeH4 가스를 유량 100sccm으로 도입하는 것과 함께 고주파 전원으로부터 방전주파수 27.12MHz, 투입 RF전력 30W(RF 파워밀도 0.5W/cm2)의 방전을 행한다. 또한, 본 발명에서 사용하는 게르마늄 막도 상기 성막 조건에 한정되지 않고, 실시자가 적절히 재료 가스 등을 선택하면 좋다.
또한, 제 1 전극으로서 텅스텐 막을 사용하여, 제 2 전극으로서 티탄 막을 사용한다. 또한, 본 발명의 안티 퓨즈형의 ROM은, 반드시 실리콘 막과 제 1 전극이 접하는 영역 전면에 걸쳐 실리사이드 형성할 필요는 없고, 일부분에 형성된 실리사이드에 의하여 실리콘 막과 제 1 전극이 접하는 영역의 일부분이 도통 상태로 되면 좋다.
도 1b에 나타내는 적층구조를 가지는 복수의 메모리 소자에 데이터의 기록을 행하여, 그 중의 임의의 25개 메모리 소자의 기록 전압과 소비 전류의 측정을 행하여, 각각 최대 값과 최소 값과 평균 값을 표 1에 나타낸다.
[표 1]
Figure 112008008481474-pat00001
또한, 비교를 위하여, 한 쌍의 전극 간에 막 두께 50nm의 아모퍼스 실리콘 막의 단층을 형성한 메모리 소자를 제작하고, 동일하게 측정을 행한 결과를 표 2에 나타낸다.
[표 2]
Figure 112008008481474-pat00002
이 비교를 위한 단층의 메모리 소자는, 한 쌍의 전극 간의 거리가 50nm이다. 비교이기 때문에, 한 쌍의 전극 간의 거리를 100nm로 한 경우, 표 2의 값의 약 2배가 된다고 예상이 된다. 따라서, 단층의 메모리 소자와 적층구조를 가지는 메모리 소자는, 한 쌍의 전극 간의 거리를 동일하게 한 경우, 도 1b에 나타내는 적층구조를 가지는 메모리 소자는 단층의 메모리 소자와 비하여 메모리 소자의 기록시의 소비 전력을 대폭으로 저감할 수 있다.
또한, 비교를 위한 메모리 소자(한 쌍의 전극 간에 실리콘 막의 단층을 가지는 메모리 소자)의 기록 전압의 변동을 도 2에 나타낸다. 또한, 비교를 위한 메모리 소자(한 쌍의 전극 간에 게르마늄 막의 단층을 가지는 메모리 소자)의 기록 전압의 변동도 도 2에 나타낸다.
그리고, 한 쌍의 전극 간에 적층구조를 가지는 4종류의 샘플을 제작하여, 기록 전압의 측정결과를 도 2에 나타낸다. 어느 샘플도 하나의 메모리 소자의 사이즈가 2μm × 2μm의 크기인 것을 사용하였다. 도 2에는, 막 두께 10nm의 아모퍼스 실리콘 막과 막 두께 40nm의 아모퍼스 게르마늄 막의 적층을 가지는 메모리 소자, 막 두께 25nm의 아모퍼스 실리콘 막과 막 두께 25nm의 아모퍼스 게르마늄 막의 적층을 가지는 메모리 소자, 막 두께 40nm의 아모퍼스 실리콘 막과 막 두께 10nm의 아모퍼스 게르마늄 막의 적층을 가지는 메모리 소자, 막 두께 50nm의 아모퍼스 실리콘 막과 막 두께 50nm의 아모퍼스 게르마늄 막의 적층을 가지는 메모리 소자에 대하여 각각 기록 전압의 변동을 나타낸다.
한 쌍의 전극 간에 적층구조를 가지는 메모리 소자는, 한 쌍의 전극 간에 단층구조를 가지는 메모리 소자에 비하여, 기록 전압의 변동을 저감할 수 있는 것을 도 2에서 알 수 있다. 이와 같이, 한 쌍의 전극 간에 끼워진 층이 적층구조이면, 아모퍼스 실리콘 막과 게르마늄 막의 막 두께는 특히 한정되지 않고, 게르마늄 막이 보다 두꺼운 것이 기록 전압의 변동을 저감할 수 있다. 기록 전압의 변동이 저감된 메모리 소자는 기록회로에 있어서 기록 전압 값을 어느 값(적어도 기록 전압 값 보다 큰 값)에 설정한 경우, 확실히 기록을 행할 수 있는 우수한 메모리 소자라 고 말할 수 있다. 특히, 무선 신호로부터 전원을 형성하는 무선 칩에 탑재하는 메모리 소자에 유용하다.
또한, 도 2의 측정과 동일의 샘플을 사용하여, 소비 전류치를 측정하여, 소비 전류치의 변동을 도 3에 나타낸다.
게르마늄 막의 단층을 가지는 메모리 소자는 기록 전압 값이 제일 낮지만, 소비 전류치가 높고,무선 신호로부터 전원을 형성하는 무선 칩에 이 메모리 소자를 탑재하는 것은 적합하지 않다고 말할 수 있다.
메모리 소자에 전압을 가하여, 한 쌍의 전극을 단락시키는 기록을 행할 때의 소비 전력은, 기록 전압 값 × 소비 전류치에 상당한다. 따라서, 도 2 및 도 3에서는 소비 전력이 제일 저감된 샘플은 아모퍼스 실리콘 막과 게르마늄 막의 막 두께가 둘 다 25nm의 샘플인 것을 알 수 있다. 그리고, 이 샘플은, 기록 전압의 변동과 소비 전력의 변동의 양쪽 모두가 다른 샘플에 비하여 비교적 저감되어 있다.
이와 같이, 도 2 및 도 3에 나타낸 그래프에서 단층구조의 메모리 소자에 비하여, 적층구조의 메모리는 소비 전력의 점에서 우수하다고 말할 수 있다.
(실시형태 2)
본 발명의 반도체 장치의 제작 방법에 대하여 도 4a 및 도 4b를 사용하여 설명한다. 도 4a에 나타내는 단면구조는, 반도체 장치의 제작 도중의 공정도이다.
우선, 절연 표면을 가지는 기판(101) 위에 박리막(102), 절연막(103)을 형성한다. 절연 표면을 가지는 기판(101)으로서는, 석영 기판, 유리 기판 등을 사용할 수 있다. 특히, 기판의 일변이 1m을 넘는 대면적화가 가능한 유리 기판은 대량 생 산에 적합하다. 또한, 박리층(102)으로서는 50nm 내지 200nm의 텅스텐 막을 사용하고, 절연막(103)으로서는, 산화 규소막을 사용한다. 다만, 박리 층(102)은 텅스텐 막에 한정되지 않고, 질화 텅스텐 막이나 몰리브덴 막이나 아모퍼스 실리콘 막 등을 사용하여도 좋다. 또한, 절연막(103)도 산화 규소막에 한정되지 않고, 산화질화 규소막이나 산화 규소막과 산화질화 규소막과의 적층막을 사용할 수 있다.
그리고, 절연막(103) 위에 복수의 반도체 층을 형성한다. 복수의 반도체 층은, 공지된 방법으로 형성하면 좋다. 여기서는, 공지된 방법(스퍼터링법, LPCVD법, 또는 플라즈마 CVD법)에 의하여 아모퍼스 실리콘 막을 형성한 후, 공지된 결정화 처리(레이저 결정화법, 열 결정화법, 또는 니켈 등의 촉매를 사용한 열 결정화법 등)에 의하여 결정화를 행한 결정 구조를 가지는 반도체 막을 사용한다. 이들의 복수의 반도체 층은, 후에 형성되는 박막 트랜지스터의 활성층이 된다. 구동회로의 고속 구동을 실현하기 위하여, 박막 트랜지스터의 활성층은, 결정구조를 가지는 반도체 막을 사용하는 것이 바람직하다. 구동회로의 고속 구동을 실현함으로써 메모리의 고속 판독을 실현할 수 있다.
다음, 복수의 반도체 층을 덮는 게이트 절연막(104)을 형성한다. 게이트 절연막(104)은, 실리콘을 포함하는 절연막의 단층 및 적층구조를 사용한다. 게이트 절연막(104)으로서는, 플라즈마 CVD법 또는 스퍼터링법을 사용하여 두께를 1nm 내지 200nm로 한다. 또한, 게이트 절연막(104)은, 10nm 내지 50nm 정도로 얇게 하여 실리콘을 포함하는 절연막의 단층 또는 적층구조로 형성한 후에 마이크로파에 의한 플라즈마를 사용한 표면질화 처리를 행하여 형성하여도 좋다.
다음, 게이트 절연막(104)을 통하여 반도체 층과 겹치는 제 1 게이트 전극(105), 및 제 2 게이트 전극(106)과 안티 퓨즈형의 ROM의 한 쪽의 전극, 즉 제 1 전극(107)을 동일의 공정으로 형성한다. 제 1 게이트 전극(105), 제 2 게이트 전극(106), 및 제 1 전극(107)은, 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe) 등의 단체, 또는 이들의 합금, 또는 화합물의 도전막을 스퍼터링법으로 형성하여, 원하는 형상으로 가공하면 좋다. TFT의 게이트 전극에 적합한 특성과 안티 퓨즈형의 ROM의 한 쪽의 전극에 적합한 특성과 양쪽 모두를 겸비한 재료를 선택한다. 본 실시형태에서는, 텅스텐 막을 사용한다. 텅스텐 막은, 실리콘과 반응하여 텅스텐 실리사이드를 형성하기 때문에, 안티 퓨즈형의 ROM의 한 쪽의 전극에 적합한다. 또한, 텅스텐 막은 일함수가 비교적으로 큰 재료이기 때문에, p형 채널 트랜지스터나 n형 채널 트랜지스터의 양쪽 모두에 대하여 임계 값 전압은 낮고, 거의 대칭으로 되기 때문에 바람직한 게이트 재료의 하나이다.
다음, n형을 부여하는 불순물 원소를 반도체 층에 첨가하기 위하여, p채널형 TFT가 되는 영역을 덮는 제 1 레지스트 마스크를 형성하고, 제 1 레지스트 마스크
및 제 1 게이트 전극(105)을 마스크로서 도핑하는 공정을 행한다. 반도체 층에 n형을 부여하는 불순물 원소가 첨가되어 n형의 불순물 영역이 자기 정합적으로 형성된다. 이 n형의 불순물 영역이, 후에 n채널형 TFT의 소스 영역(108), 또는 드레인 영역(109)이 된다. 또한, 제 1 게이트 전극(105)과 겹치는 반도체 층의 영역은, 채널 형성 영역(112)이 된다. 도핑하는 공정은, 이온 도핑법, 또는 이온 주입법으 로 행하면 좋다. 반도체 층에 n형을 부여하는 불순물 원소로서 전형적으로는, 인(P), 비소(As)를 사용한다.
다음, 제 1 레지스트 마스크를 제거한 후, p형을 부여하는 불순물 원소를 반도체 층에 첨가하기 위하여, n채널형 TFT가 되는 영역을 덮는 제 2 레지스트를 형성하고, 제 2 레지스트 마스크 및 제 2 게이트 전극(106)을 마스크로서 도핑하는 공정을 행한다. 반도체 층에 p형을 부여하는 불순물 원소(대표적으로는 붕소)가 첨가되어, p형의 불순물 영역이 자기 정합적으로 형성된다. 이 p형의 불순물 영역이, 후에 p채널형 TFT의 소스 영역(111), 또는 드레인 영역(110)이 된다. 또한, 제 2 게이트 전극(106)과 겹치는 반도체 층의 영역은, 채널형성 영역(113)이 된다.
그 후, 제 2 레지스트 마스크를 제거한다. 이상까지의 공정에서 각각 반도체 층에 n형, 또는 p형의 도전형을 가지는 불순물 영역이 형성된다. 또한, 여기서는 n형을 부여하는 불순물 원소의 첨가를 먼저 행하는 예를 나타냈지만, 특히 도핑 순서는 한정되지 않는다.
또한, 이들의 도핑 공정 전에 사이드 월이라는 절연물을 게이트 전극의 측면에 형성하여, 채널형성 영역에 인접하는 LDD영역을 형성하여도 좋다. 또한, 마스크수가 증가되지만, 새로운 레지스트 마스크를 사용하여 LDD영역을 형성하여도 좋다. 채널형성 영역과 고농도로 불순물 원소를 첨가하여 형성하는 소스 영역, 또는 드레인 영역 사이에 저농도로 불순물 원소를 첨가한 영역을 형성한 것이고, 이 영역을 LDD영역이라고 한다. LDD영역을 형성함으로써, TFT의 오프 전류치를 저감할 수 있다.
또한, 필요하면 TFT의 임계 값을 제어하기 위하여 미량의 불순물 원소(붕소 또는 인)의 도핑을 반도체 층에 대하여 행하여도 좋다.
다음, 반도체 층에 첨가된 불순물 원소의 활성화, 또는 반도체 층의 수소화를 공지된 기술을 사용하여 행한다. 불순물 원소의 활성화나 반도체 층의 수소화는, 노에서의 고온의 열처리나, 램프 광이나 레이저 광을 사용하는 열처리이기 때문에 활성화 공정이나 수소화 공정 전에 형성되는 제 1 게이트 전극(105), 제 2 게이트 전극(106), 제 1 잔극(107)은, 이들의 처리온도에 견딜 수 있는 재료를 사용한다. 물론, 여기서 제 1 게이트 전극(105), 제 2 게이트 전극(106), 및 제 1 전극(107)에 사용하는 텅스텐 막은 고융점 금속이고, 불순물 원소의 활성화나 반도체 층의 수소화에 충분히 견딜 수 있는 재료이다.
다음, 제 1 게이트 전극(105), 제 2 게이트 전극(106), 및 제 1 잔극(107)을 덮는 층간 절연막(114)을 형성한다. 층간 절연막(114)은, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 무기 절연막을 형성한다. 무기 절연막으로서는, 산화 규소막, 질화 규소막, 또는 산화질화 규소막 등의 절연막의 단층, 또는 적층을 사용한다. 이 층간 절연막(114)은, 인접하는 메모리 소자 간을 절연하는 격벽으로서도 기능한다. 안티 퓨즈형의 ROM에 전압을 인가하여, 실리사이드 형성을 생기게 하기 때문에 메모리 소자의 주변은 순간적으로 고온이 된다. 따라서, 층간 절연막(114)은, 실리사이드 형성이 생기는 온도에 견딜 수 있는 무기 절연 재료로 하는 것이 바람직하다.
또한, 무기 절연막의 1 층으로서, 도포법으로 얻어지는 내열성이 높은 실록 산 수지를 사용하여도 좋다. 또한, 실록산 수지란 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서 적어도 수소를 함유하는 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서 플루오로기를 사용하여도 좋다. 또한 치환기로서 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
다음, 포토마스크를 사용하여 레지스트로 이루어지는 마스크를 형성하여, 층간 절연막(114), 또는 게이트 절연막(104)을 선택적으로 에칭하여 개구를 형성한다. 에칭은, 웨트 에칭, 혹은 드라이 에칭을 사용하여도 좋고, 또는 그들을 조합하여 행하여도 좋다. 그리고, 레지스트로 이루어지는 마스크를 제거한다. 여기서 형성하는 개구는, 반도체 층에 달하는 개구와, TFT의 게이트 전극에 달하는 개구와, 제 1 전극(107)에 달하는 개구의 3종류이다. 또한, 제 1 전극(107)에 달하는 개구는 2종류를 형성한다. 후에, 실리콘 막 및 게르마늄 막을 적층 형성하는 제 1 개구와 후의 제 1 전극(107)과 전기적으로 접속하는 배선을 형성하는 제 2 개구이다.
이 에칭 공정으로 형성하는 제 1 전극(107)에 달하는 제 1 개구 사이즈는, 개구 저면의 직경을 약 1 μm 내지 약 6 μm로 한다. 다만, 제 1 개구의 직경이 클수록 소비 전류가 증대하기 때문에 제 1 개구는 작은 것이 바람직하다. 또한, 개구의 사이즈는 직경으로 나타내지만, 특히 개구의 상면 형상은 원형에 한정되지 않고, 타원, 구형이라도 좋다.
또한, 공정수를 삭감하기 위하여, 에칭 조건을 조절하여 1회의 에칭으로 반 도체 층에 달하는 개구와 TFT의 게이트 전극에 달하는 개구와, 제 1 전극(107)에 달하는 제 1 개구 및 제 2 개구를 형성할 수 있다.
여기까지의 공정에서는, TFT의 제작 공정과 동일의 공정으로 안티 퓨즈형의 ROM의 일부분을 형성하기 때문에 공정수의 증가는 없다.
다음, 제 1 전극(107)에 달하는 제 1 개구를 덮도록 실리콘 막(115a)과 게르마늄 막(115b)을 적층하여 형성한다. 실리콘 막(115a)은, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 아모퍼스 실리콘 막, 미결정 실리콘 막, 또는 폴리실리콘 막을 사용할 수 있다. 또한, 게르마늄 막(115b)은 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 아모퍼스 게르마늄 막, 미결정 게르마늄 막을 사용할 수 있다. 여기서는, 플라즈마 CVD법으로 얻어진 아모퍼스 실리콘 막 및 아모퍼스 게르마늄 막을 사용한다.
실리콘 막(115a)과 게르마늄 막(115b)의 적층 막 두께는, 10nm 내지 200nm의 막 두께로 한다.
또한, 안티 퓨즈형의 ROM에 사용하는 실리콘 막에 대하여 의도적으로 산소나 질소를 포함하게 하여도 좋다. 또한, 상술한 에칭 공정과 실리콘 막의 성막 공정의 사이는, 대기 개방되지 않고, 연속하여 행하는 공정이 아니라 실리콘 막(115a)과 제 1 전극(107)의 계면에는 질소나 산소가 실리콘 막(115a)의 다른 영역에 비하여 많이 포함된다. 안티 퓨즈형의 ROM은, 적어도 실리콘 막(115a)과 제 1 전극(107)은 연속적으로 적층하여 성막하지 않는다. 실리콘 막(115a)에 산소나 질소를 포함시킴으로써 안티 퓨즈형의 ROM의 기록하기 전후에서의 전기 저항의 차이를 크게 할 수 있다. 또한, 개구 형성 후에 대기에 노출한 경우에는, 노정하는 텅스텐 막의 표면에 얇은 자연 산화막이 형성되는 경우도 있다. 또한, 텅스텐 막의 자연 산화막이 형성됨으로써도 자연 산화막을 버퍼 층으로서 기능시킬 수 있기 때문에 이들의 막은, 안티 퓨즈형의 ROM의 메모리 소자로서 충분히 기능시킬 수 있다.
이 실리콘 막(115a)과 게르마늄 막(115b)의 패터닝을 위하여 마스크가 1 장 필요하게 되어, 성막 및 패터닝 프로세스 만큼의 공정 수가 증가한다.
다음, 플루오르화수소를 함유하는 에천트로 반도체 층 표면의 산화막을 제거하는 것과 동시에 노정하는 반도체 층의 표면을 세정한다. 또한, 이 세정 공정에서 실리콘 막(115a)및 게르마늄 막(115b)이 에칭되어 소실하지 않도록 주의가 필요하다.
다음, 스퍼터링법에 의하여 금속막을 적층한 후, 포토마스크를 사용하여 레지스트로 이루어지는 마스크를 형성하여, 선택적으로 금속 적층막을 에칭하여, 구동회로부(140)에 TFT의 소스 전극(116,118) 및 드레인 전극(117)을 형성하여, 메모리부(130)에 안티 퓨즈형의 ROM의 제 2 전극(120), 및 제 3 전극(119)을 형성하여 안테나부(150)에 접속 전극(121)을 형성한다. 접속 전극(121)은 후에 형성되는 안테나와 전원 형성회로를 전기적으로 접속시키는 전극이다.
또한, 제 3 전극(119)은 제 1 전극(107)과 전기적으로 접속시켜 배선을 리드(lead)함으로써 소비 전력의 저감을 도모한다. 액티브형의 메모리로 할 경우에는, 제 3 전극(119)은 스위칭 소자와 제 1 전극(107)을 전기적으로 접속시킨다. 또한, 패시브형의 메모리로 할 경우에는, 제 1 전극(107)을 스트라이프(띠 형상) 형상으로 병렬시켜 제 1 전극과 직교하도록 제 2 전극(120)을 스트라이프 형상으로 병렬시키면 좋다. 제 3 전극(119)은 단부에 형성되어, 인출 전극으로 한다.
또한, 여기서의 금속 적층막은 막 두께 50nm 내지 200nm의 티탄 막과, 막 두께 100nm 내지 400nm의 순 알루미늄 막과, 막 두께 50nm 내지 200nm의 티탄 막과의 3층 구조로 한다. 적어도 금속 적층막의 게르마늄 막(115b)과 접하는 층은 게르마늄과 반응하는 도전 재료, 또는 게르마늄이 재료 중에 확산하는 도전 재료를 사용한다.
또한, 이 금속 적층막은, 티탄 막을 사용하기 때문에 다른 도전 재료와의 접촉 저항도 낮고, 또 순 알루미늄 막을 사용하여 배선 저항치가 낮기 때문에, 구동 회로부에 리드(lead) 배선이나 메모리부의 리드 배선, 안테나부의 접속 부분에 사용하는 것은 유용하다.
이렇게 하여, 도 4a에 나타내는 바와 같이, 절연 표면을 가지는 기판(101) 위에 박리층(102), 절연층(103)을 통하여 메모리부(130)에는 안티 퓨즈형의 ROM, 구동 회로부(140)에는 n채널형 TFT와 p채널형 TFT의 소스 전극(116, 118) 및 드레인 전극(117)과 동일의 공정으로 형성함으로써 공정 수를 삭감한다. 그리고, 안테나부의 접속 전극(121)도 소스 전극(116,118) 및 드레인 전극(117)과 동일의 공정으로 형성함으로써 안테나와 전원 형성 회로와의 접촉 저항이나 노이즈의 저감을 도모할 수 있다.
그리고, 소스 전극(116,118) 드레인 전극(117), 제 2 전극(120), 제 3 전극(119) 및 접속 전극(121)을 덮는 절연막(122)을 형성한다. 이 절연막(122)은 무 기 절연막이라도 좋고, 무기 절연막과 유기 절연막의 적층이라도 좋다.
다음, 레지스트 마스크를 형성하여, 절연막(122)을 선택적으로 에칭하여, 제 3 전극(119)에 달하는 개구와 접속 전극(121)에 달하는 개구를 형성한다. 또한, 후에 형성되는 안테나와 전기적인 접속을 확실하게 행하기 위하여, 접속 전극(121)에 달하는 개구는 비교적 큰 사이즈, 또는 복수로 한다.
그리고, 레지스트 마스크를 제거하여 안테나의 밀착성을 향상시키기 위한 금속층(124)과 제 4 전극(123)을 형성한다. 금속층(124) 및 제 4 전극(123)은 동일의 공정으로 형성하여, 티탄 막, 구리 막, 알루미늄 막 등을 사용한다. 금속층(124) 및 제 4 전극(123)은 스퍼터링법 또는 잉크젯법으로 형성한다. 스퍼터링법을 사용하는 경우는, 금속막을 형성한 후, 레지스트 마스크를 형성하고, 선택적인 에칭을 행하여 레지스트 마스크를 제거한다.
다음, 스퍼터링법 또는 인쇄 법으로 안테나(125)를 형성한다. 스크린 인쇄법이나 잉크젯법으로 안테나(125)를 형성하는 경우에는 입경이 수 nm 내지 수십 ㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄한 후, 전기 저항치를 저감하기 위한 소성을 행한다.
도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo), 및 티탄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는 금속 입자의 결합제(binder), 용매, 분산제, 또는 피복재로서 기능하는 유기 수지로부터 선택된 하나, 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지 또는 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전막을 형성하는데, 소성은 도전성 페이스트를 압출(押出)한 후에 행하는 것이 바람직하다. 예를 들면, 도전성 페이스트의 재료로서 은을 주성분으로 하는 미립자(예를 들면, 입경 1nm 이상 100nm 이하)를 사용할 경우, 150℃ 내지 300℃의 온도 범위로 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 납 프리(free) 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우에는 입경 20μm 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리(free) 땜납은 저비용 등의 장점을 가진다.
또한, 스크린 인쇄법으로 안테나(125)를 형성하는 경우, 절연막(122)과의 밀착성이 낮은 경우에 하지막으로서 금속층(124)을 형성하는 것은 유효하다. 동일의 기판 위에 안티 퓨즈형의 ROM과 구동회로와 안테나를 형성함으로써 실장하는 공정을 삭감할 수 있다. 여기서 말하는 실장이란, 안테나가 형성된 기체와 구동회로를 땜납이나 열 압착, 와이어 본딩 접속, 범프 접속 등으로 전기적인 접속을 행하는 작업을 의미한다. 예를 들면, 기체에 형성된 안테나에 실리콘 칩을 설치하는데에 실장이 행해진다.
안테나(125)의 형상은, 특히 한정되지 않는다. 안테나에 적용하는 신호의 전송 방식은, 전자 결합방식, 전자 유도방식 또는 마이크로파 방식 등을 사용할 수 있다. 전송 방식은 실시자가 적절히 사용 용도를 고려하여 선택하면 좋고, 전송 방식에 따라 적절한 길이나 형상의 안테나를 형성하면 좋다.
예를 들면, 전송 방식으로서, 전자 결합방식 또는 전자 유도방식(예를 들면, 13.56MHz 대역)을 적용하는 경우에는, 전계밀도의 변화에 의한 전자유도를 이용하기 위하여, 안테나로서 기능하는 도전막을 링(ring) 형상(예를 들면, 루프 안테나), 또는, 나선형상(예를 들면, 스파이럴 안테나)으로 형성한다.
또한, 전송 방식으로서 마이크로파 방식(예를 들면, UHF 대역(860MHz 내지 960MHz 대역), 2.45GHz 대역 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전막의 길이나 형상을 적절히 설정하면 좋고, 안테나로서 기능하는 도전막을 예를 들면, 선형상(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전막의 형상은, 선형상으로 한정되지 않고, 전자파의 파장을 고려하고 곡선형상이나 지그재그 형상 또는 이들을 조합한 형상으로 설치하여도 좋다.
안테나의 형상의 일례를 도 5a 내지 도 5e에 나타낸다. 예를 들면, 도 5a에 나타내는 바와 같이, 메모리부 및 구동회로(302A)의 주변에 일면의 안테나(303A)를 배치한 구조를 취하여도 좋다. 또한, 도 5b에 나타내는 바와 같이 메모리부 및 구동회로(302B)의 주면에 가는 안테나(303B)를 메모리부 및 구동회로(302B)의 주면을 둘러싸도록 배치한 구조를 취하여도 좋다. 또한, 도 5c에 나타내는 바와 같이 메모리부 및 구동회로(302C)에 대하여, 고주파수의 전자파를 수신하기 위한 안테나(303C)와 같은 형상을 취하여도 좋다. 또한, 도 5d에 나타내는 바와 같이 메모리부 및 구동회로(302D)에 대하여, 180°무지향성(어느 방향으로도 동일하게 수신 가능함)의 안테나(303D)와 같은 형상을 취하여도 좋다. 또한, 도 5e에 나타내는 바와 같이 메모리부 및 구동회로(302E)에 대하여, 막대 상태로 길게 늘인 안테나(303E)와 같은 형상을 취하여도 좋다. 안테나(125)는 이들의 형상의 안테나를 조합하여 사용할 수 있다.
또한, 안테나에 필요한 길이는 수신에 사용하는 주파수에 따라 달라진다. 예를 들면 주파수가 2.45GHz인 경우는 약 60mm(1/2 파장), 또는 약 30mm(1/4 파장)으로 하면 좋다.
다음, 박리층(102)의 계면 또는 층 내에서 박리를 행하여, TFT나 메모리 소자 등이 형성된 소자층을 제 1 시트(100a)와 제 2 시트(100b)로 밀봉한다. 박리법은, 특히 한정되지 않고, 공지된 박리법, 예를 들면, 박리층의 텅스텐 막의 표면 산화막을 사용하는 박리 방법(특개 2004-214281호 기재의 기술)이나 박리층을 에칭하는 박리 방법이나 레이저 어블레이션을 사용하는 박리 방법을 사용하면 좋다. 또한, 봉지는 에폭시 수지 등의 접착층을 사용하여 접착하여도 좋다. 또한, 박리 공정과 안테나 형성공정은 순서를 바꿔도 좋고, 박리를 행한 후, 스크린 인쇄법을 사용하여 안테나 형성을 행하여도 좋다.
제 1 시트(100a)와 제 2 시트(100b)는, 플라스틱 필름 또는 종이를 사용한다. 또한, 제 1 시트(100a)와 제 2 시트(100b)는 내압을 향상시키기 위하여, 얇은 세라믹을 사용하여도 좋고, 탄소 섬유나 유리 섬유의 직물에 수지를 흡수시킨 시트, 즉, 프리프레그(prepreg)를 사용하여도 좋다. 제 1 시트(100a)와 제 2 시트(100b)의 재료로서 플렉시블한 재료를 사용하면, 물품의 곡면에 부착시키는 것에 적합한 무선 칩을 제공할 수 있다.
이상의 공정으로, 동일의 기판 위에 안티 퓨즈형의 ROM과 구동회로를 형성한다. 또한, 동일의 기판 위에 안티 퓨즈형의 ROM과 구동회로와 안테나를 적은 공정 수로 형성할 수 있다.
이상의 구성으로 되는 본 발명에 대하여, 이하에 나타내는 실시예로 더욱 자세한 설명을 한다.
[실시예 1]
본 실시예에서는, 액티브 매트릭스 형의 안티 퓨즈형의 ROM을 가지는 무선 칩의 제작 방법에 대하여, 도 6a 내지 도 7c를 사용하여, 이하에 설명한다.
우선, 기판(501) 위에 박리층으로 되는 금속층(502)을 형성한다. 기판(501)으로서는, 유리 기판을 사용한다. 또한, 금속층(502)으로서는 스퍼터링법에 의하여 얻을 수 있는 30nm 내지 200nm의 텅스텐막, 질화 텅스텐막, 또는 몰리브덴막을 사용한다.
다음, 금속층(502)의 표면을 산화시켜 산화 금속층(도시하지 않는다)을 형성한다. 산화 금속층의 형성방법은, 순수한 물이나 오존수를 사용하여 표면을 산화하여 형성하여도 좋고, 산소 플라즈마로 산화하여 형성하여도 좋다. 또한, 산소를 포함한 분위기에서 가열을 행하여 산화 금속층을 형성하여도 좋다. 또한, 후의 절연막의 형성 공정으로 형성하여도 좋다. 이 경우, 절연막으로서 산화 규소막이나 산화질화 규소막을 플라즈마 CVD법으로 형성할 때에, 금속층(502) 표면이 산화되어 산화 금속층이 형성된다.
다음, 산화 금속층 위에 제 1 절연막(503)을 형성한다. 제 1 절연막(503)으 로서는, 산화 규소막 또는 산화질화 규소막(SiOxNy) 등의 절연막을 사용한다. 대표적인 일례는 제 1 절연막(503)으로서, 2층 구조로 되고, PCVD법에 의하여 SiH4, NH3, 및 N2O를 반응 가스로서 성막되는 질화산화규소막을 50nm 내지 100nm, SiH4, 및 N2O를 반응 가스로서 성막되는 산화질화규소막을 100nm 내지 150nm의 두께로 적층 형성하는 구조가 채용된다. 또한, 제 1 절연막(503)의 1 층으로서, 막 두께 10nm 이하의 질화 규소막(SiN막), 또는 산화질화 규소막(SiOxNy(x>y))을 사용하는 것이 바람직하다. 또한, 질화산화규소막과 산화질화규소막과 질화규소막을 순차 적층한 구조를 사용하여도 좋다. 여기서는, 하지 절연막으로서 제 1 절연막(503)을 형성한 예를 나타냈지만, 특히 필요하지 않으면 형성할 필요는 없다.
다음, 제 1 절연막(503) 위에 반도체 층을 형성한다. 반도체 층은 비정질 구조를 가지는 반도체 막을 공지된 방법(스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등)에 의허여 성막한 후, 공지된 결정화 처리(레이저 결정화법, 열 결정화법, 또는 니켈 등의 촉매를 사용한 열 결정화법 등)를 행하여 얻어진 결정질 반도체 막을 제 1 포토마스크를 사용하여 레지스트 마스크를 형성한 후, 원하는 형상으로 패터닝하여 반도체 층을 형성한다. 또한, 플라즈마 CVD법을 사용하면, 제 1 절연막과 비정질 구조를 가지는 반도체 막을 대기에 노출하지 않고 연속적으로 적층할 수 있다. 이 반도체 막의 두께는, 25nm 내지 80nm(바람직하게 30nm 내지 70 nm)의 두께로 형성한다. 결정질 반도체 막의 재료에 한정은 없지만, 바람직하게는 실리콘, 또는 실리콘 게르마늄(SiGe) 합금 등으로 형성하면 좋다.
또한, 비정질 구조를 가지는 반도체 막의 결정화 처리로서 연속 발진의 레이저를 사용하여도 좋고, 비정질 반도체 막이 결정화될 때, 대입경의 결정을 얻기 위해서는, 연속 발진을 행할 수 있는 고체 레이저를 사용하여, 기본파의 제 2 고조파 내지 제 4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본파, 1064nm)의 제 2 고조파(532nm), 또는 제 3 고조파(355nm)를 적용하면 좋다. 연속 발진의 레이저를 사용하는 경우에는, 출력 10W의 연속 발진의 YVO4 레이저로부터 사출된 레이저 광을 비선형 광학 소자에 의하여 고조파로 변환한다. 또한, 공진기 안에 YVO4 결정과 비선형 광학 소자를 넣어 고조파를 사출시키는 방법도 있다. 그리고, 바람직하게는 광학계에 의하여, 조사면에서 구형형상, 또는 타원형상의 레이저 광에 성형하여, 피처리체에 조사한다. 이 때의 에너지 밀도는, 0.01 내지 100MW/cm2 정도(바람직하게는 0.1 내지 10MW/cm2)가 요구된다. 또한, 10 내지 2000cm/s 정도의 속도로 레이저 광에 대하여 상대적으로 반도체 막을 이동시켜 조사하면 좋다.
다음, 레지스트 마스크를 제거한다. 다음, 필요하다면 TFT의 임계값을 제어하기 위하여, 미량인 불순물 원소(붕소 또는 인)의 도핑을 반도체 층에 대하여 행한다. 여기서는, 다이보레인(B2H6)을 질량 분리하지 않고 플라즈마 여기한 이온 도핑법을 사용한다.
다음, 불화 수소산을 함유하는 에천트로 반도체 층 표면의 산화막을 제거하는 것과 동시에 반도체 층의 표면을 세정한다.
그리고, 반도체 층을 덮는 제 2 절연막을 형성한다. 제 2 절연막은 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 두께를 1nm 내지 200nm로 한다. 바람직하게는, 10nm 내지 50nm로 얇게 하여 실리콘을 포함하는 절연막의 단층 또는 적층구조로 형성한 후에, 마이크로파에 의한 플라즈마를 사용한 표면질화 처리를 행한다. 제 2 절연막은, 후에 형성된 TFT의 게이트 절연막으로서 기능한다.
다음, 제 2 절연막 위에 게이트 절연막(504 내지 508), 및 안티 퓨즈형의 ROM의 하부 전극이 되는 제 1 전극(509)을 형성한다. 스퍼터링법을 행하여 얻어진 막 두꼐 100nm 내지 500nm의 도전막을 제 2 포토마스크를 사용하여 레지스트 마스크를 형성한 후, 원하는 형상으로 패터닝하여, 게이트 전극(504 내지 508), 및 제 1 전극(509)을 형성한다.
게이트 전극(504 내지 508), 및 제 1 전극(509)의 재료로서는, 실리콘과 반응하여 실리사이드 형성하는 재료이면 좋고, 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe)로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물 재료의 단층, 또는 이들의 적층으로 형성하여도 좋다. 다만, TFT의 게이트 전극으로서는 고융점 금속이 바람직하고, 텅스텐 또는 몰리브덴을 사용한다. 게이트 전극(504 내지 508), 및 제 1 전극(509)을 적층으로 하는 경우에는, 상층이 되는 재료층이 상술한 재료이면, 하층이 되는 재료층은 인 등의 불순물 원소를 도핑한 다결정 실리콘층으로 하여도 좋다.
다음, p채널형 TFT로 하는 영역의 반도체 층을 덮도록, 제 3 포토마스크를 사용하여 레지스트 마스크를 형성하여, n채널형 TFT로 하는 영역의 반도체 층에 게이트 전극(505, 507)을 마스크로서 불순물 원소를 도입함으로써 저농도 불순물 영역을 형성한다. 불순물 원소로서는, n형을 부여하는 불순물 원소, 또는 p형을 부여하는 불순물 원소를 사용할 수 있다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 여기서는, n채널형 TFT로 하는 영역의 반도체 층에 인(P)을 1×1015 내지 1×1019/cm3의 농도로 포함되도록 도입함으로써 n형을 나타내는 불순물 영역을 형성한다.
다음, 레지스트 마스크를 제거하여, n채널형 TFT로 하는 반도체 층을 덮도록 제 4 포토마스크를 사용하여 레지스트 마스크를 형성하고, p채널형 TFT로 하는 영역의 반도체 층에 게이트 전극(504, 506, 508)을 마스크로서 불순물 원소를 도입함으로써 p형을 나타내는 불순물 영역을 형성한다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, p채널형 TFT로 하는 영역의 반도체 층에 붕소(B)를 1×1019 내지 1×1020/cm3의 농도로 포함되도록 도입함으로써, p형을 나타내는 불순물 영역을 형성할 수 있다. 그 결과, p채널형 TFT로 하는 영역의 반도체 층에, 소스 영역 또는 드레인 영역(514, 515) 및 채널 형성영역(516)이 형성된다.
다음, 게이트 전극(504 내지 508), 및 제 1 전극(509)의 양측면에 사이드 월(510, 511)을 형성한다. 사이드 월(510)의 제작 방법으로서는, 우선, 제 2 절연막, 게이트 전극(504 내지 508), 및 제 1 전극(509)을 덮도록 플라즈마 CVD법이나 스퍼터링법에 의하여, 규소, 규소의 산화물, 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기재료를 포함하는 막을 단층 또는 적층하여 제 3 절연막을 형성한다. 다음, 제 3 절연막을 수직방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭함으로써 게이트 전극(504 내지 508) 및 제 1 전극(509)의 측면에 접하는 절연막(사이드 월(510))을 형성한다. 또한, 사이드 월(510)을 형성하는 것과 동시에, 제 2 절연막의 일부분을 에칭함으로써 제거한다. 제 2 절연막의 일부분을 제거함으로써, 잔존하는 게이트 절연막(512)은, 게이트 전극(504 내지 508) 및 사이드 월(510)의 하방에 형성된다. 또한, 제 2 절연막의 일부가 제거된으로써 절연층(513)은 제 1 전극(509)의 하방 및 사이드 월(511) 하방에 형성된다.
다음, p채널형 TFT로 하는 영역의 반도체 층을 덮도록 제 5 포토마스크를 사용하여 레지스트 마스크를 형성하고, n채널형 TFT로 하는 영역의 반도체 층에 게이트 전극(505, 507) 및 사이드월(510)을 마스크로서 불순물 원소를 도입함으로써, 고농도 불순물 영역을 형성한다. 불순물 원소를 도입한 후에, 레지스트 마스크를 제거한다. 여기서는, n채널형 TFT로 하는 영역의 반도체 층에 인(P)을 1×1019 내지 1×1020/cm3의 농도로 포함되도록 도입함으로써, n형을 나타내는 고농도 불순물 영역을 형성할 수가 있다. 그 결과, n채널형 TFT로 하는 영역의 반도체 층에, 소스 영역 또는 드레인 영역(517, 518), LDD영역(519, 520), 채널 형성 영역(521)이 형성된다. 사이드 월(510) 하방에 LDD영역(519, 520)이 형성된다.
n채널형 TFT에 포함되는 반도체 층에 LDD영역을 형성하고, p채널형 TFT에 포함되는 반도체 층에 LDD영역을 형성하지 않는 구조를 나타냈지만, 물론 이것에 한정되지 않고, n채널형 TFT 및 p채널형 TFT의 양쪽 모두의 반도체 층에 LDD영역을 형성하여도 좋다.
다음, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법을 사용하여 수소를 포함하는 제 4 절연막(522)을 성막한 후, 반도체 층에 첨가된 불순물 원소의 활성화 처리 및 수소화 처리를 행한다. 불순물 원소의 활성화 처리 및 수소화 처리는, 노에서의 열처리(300℃ 내지 550℃에서 1시간 내지 12시간의 열처리) 또는, 램프 광원을 사용한 래피드 서멀 어닐링법(RTA법)을 사용한다. 수소를 포함하는 제 4 절연막(522)은, PCVD법에 의하여 얻어진 질화산화규소막(SiNO막)을 사용한다. 여기서는, 수소를 포함하는 제 4 절연막(522)의 막 두께는 50nm 내지 200nm로 한다. 또한, 결정화를 촉진하는 금속 원소, 대표적으로는 니켈을 사용하여 반도체 막을 결정화시키는 경우, 활성화와 동시에 채널 형성영역에 있어서의 니켈의 저감을 행하는 게터링도 행할 수가 있다. 또한, 수소를 포함하는 제 4 절연막(522)은 층간 절연막의 1 층째층이다.
다음, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여 층간 절연막의 2층째가 되는 제 5 절연막(523)을 형성한다. 제 5 절연막(523)으로서는, 산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막의 단층 또는 적층을 사용한다. 여기에서는 제 5 절연막(523)의 막 두께는 300nm 내지 800nm로 한다.
다음, 제 5 절연막(523) 위에 제 6 포토마스크를 사용하여 레지스트 마스크를 형성하고, 선택적으로 제 4 절연막(522) 및 제 5 절연막(523)을 에칭하고, 제 1 전극(509)에 달하는 제 1 개구를 형성한다. 그리고, 에칭한 후에 레지스트 마스크를 제거한다. 제 1 개구의 직경은, 약 1μm 내지 약 6μm로 하면 좋고, 본 실시예에서는, 제 1 개구의 직경을 2μm로 한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 6a에 상당한다.
다음, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 실리콘 막과 게르마늄 막을 적층 형성한다. 실리콘 막은, 아모퍼스 실리콘 막, 미결정 실리콘 막, 또는 폴리실리콘 막의 어느 하나를 사용하여, 게르마늄 막은 아모퍼스 게르마늄 막, 또는 미결정 게르마늄 막을 사용하여, 10nm 내지 200nm의 합계 막 두께로 한다. 본 실시예에서는, 플라즈마 CVD법을 사용하여 50nm의 막 두께를 가지는 아모퍼스 실리콘 막과, 50nm의 막 두께를 가지는 아모퍼스 게르마늄 막을 적층 성막한다. 다음, 아모퍼스 게르마늄 막 위에 제 7 포토마스크를 사용하여 레지스트 마스크를 형성하여, 선택적으로 아모퍼스 실리콘 막, 및 아모퍼스 게르마늄 막을 에칭하여, 제 1 개구와 겹치는 실리콘 층(524a) 및 아모퍼스 게르마늄 층(524b)을 형성한다. 그리고, 에칭한 후에, 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 6b에 상당한다.
다음, 제 8 포토마스크를 사용하여 레지스트 마스크를 형성하고, 선택적으로 제 4 절연막(522) 및 제 5 절연막(523)을 에칭하고, 반도체 층에 달하는 개구, 게이트 전극에 달하는 개구, 제 1 전극(509)에 달하는 제 2 개구를 각각 형성한다. 그리고, 에칭한 후에, 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 6c에 상당한다.
다음, 불화 수소산를 포함하는 에천트로 노정하는 반도체 층 표면, 및 노정하는 제 1 전극 표면(509)의 산화막을 제거하는 것과 동시에 노정하는 표면, 및 노정하는 제 1 전극 표면(509)을 세정한다.
다음, 메모리 소자의 상부 전극이나 TFT의 소스 전극 및 드레인 전극 등을 형성하기 위하여, 스퍼터링법을 사용하여 도전막을 형성한다. 이 도전막은, 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe)로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료, 혹은 화합물 재료의 단층, 또는 이들의 적층으로 형성한다. 다만, 도전막을 적층할 경우는, 메모리 소자의 상부 전극에 사용하기 때문에, 적어도 게르마늄 층(524b)과 접하는 1층은, 게르마늄과 반응하는 재료를 사용한다. 또한, 이 도전막은, TFT의 소스 전극 및 드레인 전극에도 사용하기 때문에, TFT의 활성층이 되는 반도체 층과의 접촉 저항치가 비교적 낮은 재료를 사용하는 것이 바람직하다. 예를 들면, 티탄막과 실리콘을 미량으로 함유하는 알루미늄 막과, 티탄막과의 3층 구조, 또는 티탄막과 니켈 및 탄소를 함유하는 알루미늄 합금막과 티탄막과의 3층 구조를 사용한다. 또한, 본 실시예에서는, 막 두께 100nm의 티탄막과의 3층 구조로 한다. 또한, 본 실시예에서는, 메모리 소자의 하부 전극으로서 텅스텐 막을 사용하여, 상부 전극의 재료로서 티탄막을 사용한 예를 나타냈지만, 게르마늄과 반응하는 재료라면, 특히 한정되지 않고, 메모리 소자의 하부 전극 및 상부 전극에 동일의 재료를 사용하여도 좋다. 메모리 소자의 하기 전극 및 상부 전극에 동일의 재료를 사용하는 경우, 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe)로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료의 단층,또는 이들의 적층으로 형성한다.
다음, 제 9 포토마스크를 사용하여 레지스트 마스크를 형성하여, 선택적으로 도전막을 에칭하여, 소스 전극 또는 드레인 전극(525 내지 534), 게이트 인출 배선(535 내지 539), 안티 퓨즈형의 ROM의 제 2 전극(540) 및 제 3 전극(541), 안테나부의 제 4 전극(542)을 형성한다. 제 2 전극(540)은, 제 1 개구와 겹쳐 메모리 소자의 상부 전극이 된다. 또한, 제 3 전극(541)은, 제 2 개구와 겹쳐 제 1 전극(509)과 전기적으로 접속한다. 또한, 여기서는 도시하지 않지만, 제 4 전극(542)은 안테나부 및 전원부(603)의 TFT와 전기적으로 접속되어 있다. 그리고, 에칭한 후에, 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 6d에 상당한다. 본 실시예에서는, 9 장의 포토마스크를 사용하여, 동일 기판 위에 로직 회로부(601)의 TFT와 메모리부(602)의 TFT 및 안티 퓨즈형의 ROM(600)과 안테나부 및 전원부(603)의 TFT를 형성할 수 있다.
다음, 로직 회로부(601)의 TFT와, 메모리부(602)의 TFT 및 안티 퓨즈형의 ROM(600)과, 안테나부 및 전원부(603)의 TFT를 덮는 제 6 절연막(543)을 형성한다. 제 6 절연막(543)은, 산화규소를 포함하는 절연막 또는 유기 수지막을 사용한다. 무선 칩의 신뢰성을 향상시키는데 있어서는 산화규소를 포함하는 절연막을 사용하는 것이 바람직하다. 또한, 후에 형성하는 안테나를 스크린 인쇄법으로 형성하는 경우에는 평탄면을 가지는 것이 바람직하기 때문에, 도포법을 사용하는 유기 수지막을 사용하는 것이 바람직하다. 제 6 절연막(543)은, 실시자가 적절히, 선택하면 된다. 또한, 본 실시예에서는 후에 형성하는 안테나가 안테나부 및 전원부(603)의 구동회로와 겹치는 예를 나타내고 있기 때문에, 제 6 절연막(543)은, 안테나와 구동회로와의 절연을 꾀하는 층간 절연막으로서 기능하고 있다. 링 형상(예를 들면, 루프 안테나) 또는 나선형상의 안테나로 하는 경우에는, 안테나의 양단 중 한편을 하층의 배선으로 리드하기 때문에, 제 6 절연막(543)을 형성하는 것이 바람직하다. 다만, 마이크로파 방식을 적용하여, 선 형상(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나) 등의 안테나로 하는 경우에는, 후에 형성하는 안테나가 구동회로 및 메모리부와 겹치지 않게 배치할 수 있기 때문에, 제 6 절연막(543)은 특별히 설치하지 않아도 좋다.
다음, 제 10 포토마스크를 사용하여, 레지스트 마스크를 형성하고, 선택적으로 제 6 절연막(543)을 에칭하고, 제 3 전극(541)에 달하는 제 3 개구와 제 4 전극(542)에 달하는 제 4 개구를 형성한다. 그리고, 에칭한 후에 레지스트 마스크는 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 7a에 상당한다.
다음, 제 6 절연막(543) 위에 금속막을 형성한다. 금속막으로서는 Ti, Ni, Au로부터 선택되는 단층 또는 이들의 적층을 사용한다. 다음, 제 11 포토마스크를 사용하여, 레지스트 마스크를 형성하여, 선택적으로 금속막을 에칭함으로써, 제 1 전극(509)의 인출 배선부(604)에 인출 배선(544)과 안테나의 하지막(545)을 형성한다. 이때, 여기서의 인출 배선(544) 및 하지막(545)은, 레지스트 마스크를 사용하는 일 없이, 메탈 마스크를 사용한 스퍼터링법으로 선택적으로 형성할 수도 있다. 안테나의 하지막(545)을 형성함으로써, 안테나와의 접촉 면적을 넓게 확보할 수가 있다. 또한, 회로 설계의 레이아웃에 따라서는, 특히 인출 배선(544)을 형성하지 않아도 좋다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 7b에 상당한다.
다음, 하지막(545) 위에 안테나(546)를 형성한다. 안테나(546)는 스퍼터링법을 사용하여, 알루미늄(Al) 또는 은(Ag) 등 금속막을 형성한 후, 포토마스크를 사용하여 패터닝하는 방법, 혹은 스크린 인쇄법을 사용할 수 있다. 포토마스크 수를 삭감하는 것을 우선한다면, 스크린 인쇄법을 사용하여 안테나를 형성하면 좋다. 스크린 인쇄법이란, 금속 혹은 고분자 화합물 섬유의 메쉬(mesh)에 의해 구성되는 베이스에 소정의 패턴이 감광성 수지로 형성된 스크린판 위에 놓인 잉크 혹은 페이스트를 스퀴지(squeegee)라고 불리는 고무, 플라스틱, 혹은 금속의 블레이드(blade)를 사용하여, 스크린판의 반대 측에 위치된 워크(work)에 전사하는 방법이다. 스크린 인쇄법은, 비교적 대면적에서의 패턴형성을 저비용으로 실현할 수 있는 장점을 가지고 있다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 7c에 상당한다. 본 실 시예에서는, 11 장의 포토마스크를 사용하여, 동일의 기판 위에 로직 회로부(601)의 TFT와, 메모리부(602)의 TFT 및 안티 퓨즈형의 ROM(600)와, 안테나부 및 전원부(603)의 TFT 및 안테나를 형성할 수 있다.
또한, 인출 배선(544), 및 하지막(545)을 메털 마스크를 사용한 스퍼터링법으로 선택적으로 형성할 경우에는, 10 장의 포토마스크를 사용하여 도 7c의 무선 칩을 형성할 수 있다. 또한, 마이크로파 방식을 적용하여, 선형상, 평탄한 형상 등의 안테나로 한 경우에는, 제 6 절연막(543) 및 안테나의 하지막(545)의 형성을 생략할 수 있기 때문에, 9 장의 포토마스크를 사용하여, 무선 칩을 형성할 수 있다. 또한, 포토마스크 수를 삭감하기 위하여 구동회로를 p채널형 TFT만을 사용하여 회로 설계하여 제작하면, 2 장의 포토마스크를 제거할 수 있고, 합계 7 장의 마스크로 무선 칩을 형성할 수 있다.
또한, 본 실시예에서는, 포토마스크를 사용하여 레지스트 마스크를 형성한 예를 나타냈지만, 특히 패터닝 기술은 한정되지 않고, 포토마스크를 사용하는 일 없이 레지스트 재료를 액적토출법으로 선택적으로 형성하여 레지스트 마스크를 형성하여도 좋다.
다음, 박리를 행하여 금속층(502) 및 기판(501)을 제거한다. 금속 산화막 내, 제 1 절연막(503)과 금속 산화막의 계면, 또는 금속 산화막과 금속층(502)의 계면에서 박리가 생겨, 비교적 작은 힘으로 무선 칩을 기판(501)으로부터 박리할 수 있다. 금속층(502) 및 기판(501)을 제거할 때에 안테나를 형성하는 측에 접착하는 고정기판을 사용하여도 좋다.
다음, 무수한 무선 칩이 형성된 1 장의 시트를 커터, 다이싱 등에 의하여 분할하여 개개의 무선 칩으로 분단한다. 또한, 박리할 때 무선 칩을 하나하나 픽업(pickup)하여 박리하는 방법을 사용하면 이 분단 공정은 특히 필요하지 않다.
다음, 무선 칩을 시트 형상의 기체에 고정한다. 시트 형상의 기체로서는, 플라스틱, 종이, 프리프레그, 세라믹 시트 등을 사용할 수 있다. 2 장의 시트 형상의 기체에 무선 칩을 사이에 끼우도록 고정하여도 좋고, 1 장의 시트 형상의 기체에 접착층으로 고정하여도 좋다. 접착층으로서는, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기(嫌氣)형 접착제 등의 각종 경화형 접착제를 사용할 수 있다. 또한, 종이의 형성 도중에 무선 칩을 배치하여, 1 장의 종이의 내부에 무선 칩을 형성할 수도 있다.
이상의 공정을 끝낸 무선 칩은, 무선 칩 제조 후에 기록을 언제라도 행할 수 있는 추기형의 메모리를 실현할 수 있다. 예를 들면, 플렉시블한 시트 형상의 기체에 고정한 무선 칩을, 곡면을 가지는 물품에 붙인 후, 그 무선 칩에 포함되는 안티 퓨즈형 ROM에 대해 데이터의 기록을 행할 수 있다.
본 실시예는, 실시형태와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예는, 실시예 1과 프로세스가 일부 다른 예를 도 8a 내지 도 9c에 나타낸다. 또한, 실시예 1과 공통하는 부분에는 동일의 부호를 사용하여, 여기서는 간략화를 위하여 동일 설명은 생략한다.
우선, 실시예 1에 따라, 도 6a와 동일의 단면 구조를 얻는다. 또한, 도 8a 는, 도 6a와 동일하다.
다음, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 실리콘 막 및 게르마늄 막을 형성하고, 그 위에 스퍼터링법, 또는 플라즈마 CVD법으로 금속막을 적층한다. 실리콘 막은 아모퍼스 실리콘 막, 미결정 실리콘 막, 또는 폴리실리콘 막 중의 어느 하나를 사용하여, 10nm 내지 200nm의 막 두께로 한다. 금속막은 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe) 등의 단체, 혹은 이들의 합금, 혹은 화합물을 사용하여, 10nm 내지 100nm의 막 두께로 한다. 다만, 금속막은 메모리 소자의 하부 전극이 된 제 1 전극(509)에서 사용하는 재료와는 다른 재료를 사용한다. 본 실시예에서는, 스퍼터링법을 사용하여 적층의 합계가 50nm의 막 두께를 가지는 아모퍼스 실리콘 막과 아모퍼스 게르마늄 막의 적층과 100nm의 질화 티탄 막을 대기에 노출하지 않고, 연속적으로 적층 성막한다. 즉, 본 실시예에서는, 메모리부에 있어서, 실리콘 층과 제 1 전극은, 연속적으로 적층 성막이 행해지지 않지만, 실리콘 층과 게르마늄 층과 제 2 전극은, 연속적으로 적층 성막을 행한다. 또한, 금속층은 적층이라도 좋고, 예를 들면 티탄 막과 질화 티탄 막의 적층으로 한다. 실시예 1에서는, 게르마늄 층(524b)을 노정하는 공정을 나타냈지만, 본 실시예에서는, 연속하여 금속막을 형성함으로써 게르마늄 층(524b)을 보호한다. 특히, 실리콘 층(524a)과 게르마늄 층(524b)의 합계 막 두께를 50nm이하로 할 경우, 후에 행해지는 불화 수소산 등의 세정에 의한 실리콘 층(524a) 및 게르마늄 층(524b)의 박막화를 방지할 수 있다.
다음, 금속막 위에 제 7 포토마스크를 사용하여 레지스트 마스크를 형성하고, 선택적으로 금속막, 게르마늄 막, 및 아모퍼스 실리콘 막을 에칭하고, 제 1 개구와 겹치는 실리콘 층(524a), 게르마늄 층(524b), 및 제 2 전극(701)을 형성한다. 그리고 에칭한 후에, 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 8b에 상당한다.
다음, 제 8 포토마스크를 사용하여 레지스트 마스크를 형성하고, 선택적으로 제 4 절연막(522) 및 제 5 절연막(523)을 에칭하여 반도체 층에 달하는 개구, 게이트 전극에 달하는 개구, 제 1 전극(509)에 달하는 제 2 개구를 각각 형성한다. 그리고, 에칭을 한 후에, 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 8c에 상당한다.
다음, 불화 수소산을 함유하는 에천트로 노정하는 반도체 층 표면, 및 노정하는 제 1 전극(509) 표면의 산화 막을 제거하는 것과 동시에 노정하는 반도체 층의 표면 및 노정하는 제 1 전극(509) 표면을 세정한다. 또한, 게르마늄 층(524b) 상면은, 제 2 전극(701)으로 덮여 있고, 여기서의 세정공정에서의 박막화를 방지한다. 본 실시예에서는, 제 2 전극(701)은 질화 티탄 막이고, 불화 수소산에 대한 에칭 내성을 가진다.
다음, 스퍼터링법을 사용하여 도전막을 형성한다. 이 도전막은 티탄(Ti), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu)로부터 선택된 원소, 또는 전기 원소를 주성분으로 하는 합금 재료, 혹은 화합물 재료의 단층, 또는 이들의 적층으로 형성한다. 본 실시예에서는, 막 두께 100nm의 티탄 막과, 막 두께 350nm의 실 리콘을 미량으로 포함하는 알루미늄 막과 막 두께 100nm의 티탄 막과의 3층 구조로 한다.
다음, 제 9 포토마스크를 사용하여 레지스트 마스크를 형성하여, 선택적으로 도전막을 에칭하여, 소스 전극 또는 드레인 전극(525 내지 534), 게이트 인출배선(535 내지 539), 안티 퓨즈형의 ROM의 제 3 전극(541) 및 제 5 전극(702), 안테나부의 제 4 전극(542)을 형성한다. 제 5 전극(702)은 제 2 전극(701)과 겹쳐, 배선의 전기 저항을 저감한다. 또한, 제 3 전극(541)은, 제 2 개구와 겹쳐 제 1 전극(509)과 전기적으로 접속한다. 또한, 여기서는 도시하지 않지만, 제 4 전극(542)은 안테나부 및 전원부의 TFT와 전기적으로 접속하고 있다. 그리고, 에칭을 한 후에, 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 8d에 상당한다. 본 실시예서도 9 장의 포토마스크를 사용하여 동일의 기판 위에 로직 회로부(601)의 TFT와 메모리부(602)의 TFT, 및 안티 퓨즈형의 ROM(600)과 안테나부, 및 전원부(603)의 TFT를 형성할 수 있다.
다음, 로직 회로부(601)의 TFT와 메모리부(602)의 TFT, 및 안티 퓨즈형의 ROM(600)과 안테나부, 및 전원부(603)의 TFT를 덮는 제 6 절연막(543)을 형성한다. 제 6 절연막(543)은, 산화규소를 함유하는 절연막, 또는 유기 수지막을 사용한다. 무선 칩의 신뢰성을 향상시키는 데에 산화규소를 함유하는 절연막을 사용하는 것이 바람직하다. 또한, 후에 형성하는 안테나를 스크린 인쇄법으로 형성하는 경우에는 평탄면을 가지는 것이 바람직하기 때문에 도포법을 사용하는 유기 수지막을 사용하 는 것이 바람직하다. 제 6 절연막(543)은, 실시자가 적절히 선택하면 좋다.
다음, 제 10 포토마스크를 사용하여 레지스트 마스크를 형성하고, 선택적으로 제 6 절연막(543)을 에칭하고, 제 4 전극(542)에 달하는 제 4 개구를 형성한다. 그리고, 에칭한 후에 레지스트 마스크를 제거한다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 9a에 상당한다.
다음, 제 6 절연막(543) 위에 메털마스크를 사용한 스퍼터링법이나 액적토출법으로 안테나의 하지막(545)을 형성한다. 안테나의 하지막(545)으로서는, Ti, Ni, Au로부터 선택되는 단층 또는 그들의 적층을 사용한다. 또한, 여기서의 하지막(545)은, 포토마스크를 사용하여 레지스트 마스크를 형성하여 선택적으로 금속막을 에칭하여 형성하여도 좋다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 9b에 상당한다.
다음, 하지막(545) 위에 안테나(546)를 형성한다. 안테나(546)는, 스퍼터링법을 사용하여 금속막을 형성한 후, 포토마스크를 사용하여 패터닝하는 방법, 혹은 스크린 인쇄법을 사용할 수 있다. 포토마스크 수를 삭감하는 것을 우선한다면, 스크린 인쇄법을 사용하여 안테나를 형성하면 좋다.
여기까지의 공정을 끝낸 반도체 장치의 단면도가 도 9c에 상당한다. 본 실시예에서는, 10 장의 포토마스크를 사용하여 동일의 기판 위에 로직 회로부(601)의 TFT와, 메모리부(602)의 TFT 및 안티 퓨즈형의 ROM(600)과 안테나부 및 전원부(603)의 TFT 및 안테나를 형성할 수 있다.
또한, 포토마스크 수를 삭감하기 위하여, 구동회로를 p채널형 TFT만을 사용 하여 회로설계를하여 제작하면, 2 장의 포토마스크를 제거할 수 있고, 합계 8 장의 마스크로 무선 칩을 형성할 수 있다.
또한, 이후의 공정은, 실시예 1에 따라 무선 칩을 완성하면 좋다.
또한, 본 실시예에서는, 포토마스크를 사용하여 레지스트 마스크를 형성한 예를 나타냈지만, 특히 패터닝 기술은 한정되지 않고, 포토마스크를 사용하는 일 없이 레지스트 재료를 액적토출법으로 선택적으로 형성하여 레지스트 마스크를 형성하여도 좋다.
또한, 본 실시예는, 실시형태, 또는 실시예 1과 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예의 반도체 장치의 구성에 대하여, 도 10을 참조하여 설명한다. 도 10에 나타내는 바와 같이, 본 발명의 반도체 장치(1520)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(1511), 클록 발생회로(1512), 데이터 복조/변조회로(1513), 다른 회로를 제어하는 제어회로(1514), 인터페이스회로(1515), 기억회로(1516), 데이터 버스(1517), 안테나(1518), 센서(1523a), 센서회로(1523b)를 가진다. 도 10에 있어서, 구동회로란 전원회로(1511), 클록 발생회로(1512), 데이터 복조/변조회로(1513), 다른 회로를 제어하는 제어회로(1514), 및 인터페이스회로(1515)를 가리킨다.
전원회로(1511)는, 안테나(1518)로부터 입력된 교류 신호를 기초로, 반도체 장치(1520)의 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로이다. 클록 발생회로(1512)는, 안테나(1518)로부터 입력된 교류 신호를 기초로, 반도체 장 치(1520)의 내부의 각 회로에 공급하는 각종 클록 신호를 생성하는 회로이다. 데이터 복조/변조회로(1513)는, 리더/라이터(1519)와 교신하는 데이터를 복조/변조하는 기능을 가진다. 제어회로(1514)는, 기억회로(1516)를 제어하는 기능을 가진다. 안테나(1518)는, 전파의 송수신을 행하는 기능을 가진다. 리더/라이터(1519)는, 반도체 장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반도체 장치는 상기 구성에 제약되지 않고, 예를 들면, 전원전압의 리미터회로나 암호처리 전용 하드웨어와 같은 다른 요소를 추가한 구성이라도 좋다.
기억회로(1516)는, 실시형태 1에 나타내는 바와 같은 메모리부, 즉 외부로부터의 전기적 작용에 의하여, 접하는 도전층과 반응하여 실리사이드가 되는 실리콘 막과 게르마늄 막의 적층이 한 쌍의 도전층 간에 끼워진 메모리 소자를 복수 가진다. 또한, 기억회로(1516)는, 한 쌍의 도전층간에 실리콘 막과 게르마늄 막의 적층이 끼워진 메모리 소자만을 가지고 있어도 좋고, 다른 구성의 기억회로를 가지고 있어도 좋다. 다른 구성의 기억회로란, 예를 들면, DRAM, SRAM, FeRAM, 마스크ROM, PROM, EPROM, EEPROM 및 플래시 메모리로부터 선택되는 1개 또는 복수에 상당한다.
센서(1523a)는 저항 소자, 용량결합 소자, 유도결합 소자, 광기전력 소자, 광전변환 소자, 열기전력 소자, 트랜지스터, 서미스터, 다이오드 등의 반도체 소자로 형성된다. 센서회로(1523b)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화를 검출하여, 아날로그/디지털 변환(A/D 변환)하여 제어회로(1514)에 신호를 출력한다.
본 실시예는, 실시형태, 실시예 1, 또는, 실시예 2와 자유롭게 조합할 수 있다.
[실시예 4]
본 발명에 의해 무선 칩으로서 기능하는 반도체 장치를 형성할 수 있다. 무선 칩의 용도는 광범위에 걸치지만, 예를 들면, 지폐, 경화, 유가증권류, 무기명채권류, 증서류(운전면허증이나 주민등록증 등, 도 11a 참조), 포장용 용기류(포장지나 병 등, 도 11c 참조), 기록매체(DVD 소프트나 비디오테이프 등, 도 11b 참조), 탈것류(자전거 등, 도 11d 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 동물류, 의류, 생활 용품류, 전자기기 등의 상품이나 하물의 꼬리표(도 11e, 도 11f 참조) 등의 물품에 설치하여 사용할 수 있다. 전자기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(단 텔레비전, 텔레비 수상기, 텔레비전 수상기라고도 부른다) 및 휴대전화 등을 가리킨다.
본 발명의 반도체 장치(1520)는, 프린트 기판에 실장하여, 물품 표면에 점착, 물품에 매립 등으로 물품에 고정된다. 예를 들면, 책이면 종이에 매립하거나, 또는 유기수지로 이루어지는 패키지이면 해당 유기수지에 매립 등을 행하여, 각 물품에 고정된다. 본 발명의 반도체 장치(1520)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 경화, 유가증권류, 무기명채권류, 증서류 등에 본 발명의 반도체 장치(1520)를 설치함으로써, 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체 장치를 형성함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음, 본 발명의 반도체 장치를 실장한 전자기기의 일 태양에 대하여, 도면을 참조하여 설명한다. 여기에서 예시하는 전자기기는 휴대전화기이고, 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선기판(2703), 조작버튼(2704), 배터리(2705)를 가진다(도 12 참조). 패널(2701)은 하우징(2702)에 탈착이 자유롭게 내장되고, 하우징(2702)은 프린트 배선기판(2703)에 끼워 붙인다. 하우징(2702)은 패널(2701)이 내장되는 전자기기에 맞추어, 형상이나 치수가 적절히 변경된다. 프린트 배선기판(2703)에는, 패키징된 복수의 반도체 장치가 실장되어 있고, 이 중의 하나로서, 본 발명의 반도체 장치를 사용할 수 있다. 프린트 배선기판(2703)에 실장되는 복수의 반도체 장치는, 컨트롤러, 중앙처리유닛(CPU, Central Processing Unit), 메모리, 전원회로, 음성처리회로, 송수신회로 등의 어느 하나의 기능을 가진다.
패널(2701)은, 접속필름(2708)을 통해서, 프린트 배선기판(2703)과 전기적으로 접속된다. 상기 패널(2701), 하우징(2702), 프린트 배선기판(2703)은, 조작버튼(2704)이나 배터리(2705)와 함께, 케이스(2700, 2706)의 내부에 수납된다. 패널(2701)이 포함하는 화소영역(2709)은, 케이스(2700)에 형성된 개구창으로부터 시인할 수 있도록 배치되어 있다.
상기한 바와 같이, 본 발명의 반도체 장치는, 소형, 박형, 경량인 것을 특징으로 하고, 상기 특징에 의하여, 전자기기의 케이스(2700, 2706) 내부의 한정된 공 간을 유효하게 이용할 수 있다.
또한, 본 발명의 반도체 장치는, 외부로부터의 전기적 작용에 의하여 열 반응하는 실리콘 막과 게르마늄 막의 적층이 한 쌍의 도전층 간에 끼워진 구조의 메모리 소자를 가지기 때문에 싼 반도체 장치를 사용한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체 장치을 사용한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체 장치는 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체 장치를 사용한 전자기기를 제공할 수 있다.
또한, 본 발명의 반도체 장치가 가지는 기억장치는 외부로부터의 전기적 작용에 의해 데이터의 기록을 하는 것이며, 불휘발성이고, 데이터의 추기가 가능하는 것을 특징으로 한다. 상기 특징에 의하여, 재기록에 의한 위조를 방지할 수 있고, 새로운 데이터를 추가하여 기록할 수 있다. 따라서, 고기능화와 고부가가치화를 실현한 반도체 장치를 사용한 전자기기를 제공할 수 있다.
또한, 케이스(2700, 2706)는, 휴대전화기의 외관 형상을 일례로서 나타낸 것이며, 본 실시예에 따른 전자기기는, 그 기능이나 용도에 따라 다양한 형태로 변용할 수 있다.
또한, 본 실시예는, 실시형태, 실시예 1, 실시예 2, 또는 실시예 3과 자유롭게 조합할 수 있다.
(산업상 이용가능성)
대면적의 유리 기판을 사용하여 제작함으로써, 한번에 대량의 무선 칩을 제공할 수 있고, 1개당의 단가를 싼 것으로 할 수 있다. 또한, 안테나를 동일의 기 판 위에 형성할 수도 있고, 실장공정을 삭감할 수도 있다.
도 1a 내지 도 1b는 안티 퓨즈형의 ROM의 단면 모식도 및 단면 사진도.
도 2는 안티 퓨즈형의 ROM의 기록전류값을 나타내는 그래프.
도 3은 안티 퓨즈형의 ROM의 소비전류값을 나타내는 그래프.
도 4a 내지 도 4b는 본 발명의 공정 단면도를 나타내는 도면.
도 5a 내지 도 5e는 안테나를 나타내는 상면도.
도 6a 내지 도 6d는 무선 칩의 제작 공정을 나타내는 단면도.
도 7a 내지 도 7c는 무선 칩의 제작 공정을 나타내는 단면도.
도 8a 내지 도 8d는 무선 칩의 제작 공정을 나타내는 단면도.
도 9a 내지 도 9c는 무선 칩의 제작 공정을 나타내는 단면도.
도 10은 무선 칩의 블록도를 나타내는 도면.
도 11a 내지 도 11f는 전자기기의 일례를 나타내는 도면.
도 12는 전자기기의 일례를 나타내는 도면.
도 13은 종래 예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 절연 표면을 가지는 기판 11: 제 1 전극
12: 절연물 13: 실리콘 막
14: 게르마늄 막 15: 제 2 전극

Claims (34)

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  6. 절연 표면을 가지는 기판 위의 제 1 반도체층과,
    상기 제 1 반도체층과 상기 절연 표면 위의 제 1 절연막과,
    상기 제 1 절연막 위의, 상기 제 1 반도체층과 겹치는 제 1 전극, 및 제 2 전극과,
    상기 제 1 전극과 상기 제 2 전극 위의 제 2 절연막으로서, 제 1 개구와 제 2 개구를 포함하는 상기 제 2 절연막과,
    상기 제 1 개구를 덮는 실리콘막과,
    상기 실리콘 막 위의 게르마늄 막과,
    상기 제 1 개구 및 상기 제 2 개구와 겹치는 제 3 전극을 포함하는, 반도체 장치.
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  14. 박막 트랜지스터를 가지는 구동회로;
    상기 박막 트랜지스터에 전기적으로 접속되는 접속 전극을 포함하는 안테나; 및
    기판 위의 제 1 전극, 상기 제 1 전극 위의 실리콘 막, 상기 실리콘 막 위의 게르마늄 막, 및 상기 게르마늄 막 위의 제 2 전극을 포함하는 메모리 소자를 구비한 반도체 장치로서,
    상기 박막 트랜지스터의 게이트 전극은, 상기 제 1 전극과 동일한 재료를 포함하고,
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극과 상기 접속 전극은, 상기 제 2 전극과 동일한 재료를 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극은, 다른 재료로 형성되는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극은, 동일한 재료로 형성되는, 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제 1 전극에 포함되는 재료의 일함수는, 상기 제 2 전극에 포함되는 재료의 일함수보다도 큰, 반도체 장치.
  18. 제 6 항 또는 제 14 항에 있어서,
    상기 기판은, 유리 기판, 플라스틱 막, 또는 종이인, 반도체 장치.
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  23. 제 14 항에 있어서,
    상기 제 1 전극은, 티탄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 지르코늄(Zr), 바나듐(V), 팔라듐(Pd), 하프늄(Hf), 백금(Pt), 철(Fe)을 포함하는 그룹으로부터 선택된 원소를 포함하는, 반도체 장치.
  24. 제 6 항 또는 제 14 항에 있어서,
    상기 실리콘 막은, 아모퍼스 실리콘 막, 미결정 실리콘 막, 또는 다결정 실리콘 막인, 반도체 장치.
  25. 제 6 항 또는 제 14 항에 있어서,
    상기 게르마늄 막은, 아모퍼스 게르마늄 막, 또는 실리콘을 함유하는 게르마늄 막인, 반도체 장치.
  26. 절연 표면을 가지는 기판 위에 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층과 상기 절연 표면 위에 제 1 절연막을 형성하는 단계와,
    상기 제 1 절연막 위에, 상기 제 1 반도체층과 겹치는 제 1 전극과, 제 2 전극을 형성하는 단계와,
    상기 제 1 전극과 상기 제 2 전극 위에 제 2 절연막을 형성하는 단계와,
    상기 제 2 절연막을 에칭하여, 상기 제 2 전극에 달하는 제 1 개구를 형성하는 단계와,
    상기 제 1 개구 내에 실리콘을 포함하는 제 2 반도체층을 형성하는 단계와,
    상기 제 2 반도체층 위에 게르마늄을 포함하는 제 3 반도체층을 형성하는 단계와,
    상기 제 2 절연막을 에칭하여, 상기 제 1 반도체 층에 달하는 제 2 개구를 형성하는 단계와,
    상기 제 1 개구 및 상기 제 2 개구와 겹치는 제 3 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  27. 제 26 항에 있어서,
    상기 제 3 전극을 형성하는 단계에서 안테나의 접속 전극이 형성되는, 반도체 장치의 제작 방법.
  28. 제 26 항에 있어서,
    상기 제 2 전극은 메모리 소자에 포함되는, 반도체 장치의 제작 방법.
  29. 제 26 항에 있어서,
    상기 제 2 개구를 형성하는 단계에서, 상기 제 2 전극에 달하는 개구가 형성되는, 반도체 장치의 제작 방법.
  30. 제 26 항에 있어서,
    상기 제 1 전극은, 구동 회로에서의 박막 트랜지스터의 게이트 전극인, 반도체 장치의 제작 방법.
  31. 제 26 항에 있어서,
    상기 제 1 반도체 층은, 다결정 실리콘 막인, 반도체 장치의 제작 방법.
  32. 제 26 항에 있어서,
    상기 제 2 반도체 층은, 아모퍼스 실리콘 막, 미결정 실리콘 막, 또는 다결정 실리콘 막인, 반도체 장치의 제작 방법.
  33. 제 26 항에 있어서,
    상기 제 3 반도체 층은, 아모퍼스 게르마늄 막, 또는 실리콘을 함유하는 게르마늄 막인, 반도체 장치의 제작 방법.
  34. 제 26 항에 있어서,
    상기 기판은, 유리 기판, 플라스틱 막, 또는 종이인, 반도체 장치의 제작 방법.
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