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KR200314154Y1 - 디피피엘엘에서 주파수와 위상 동시 보상 장치 - Google Patents

디피피엘엘에서 주파수와 위상 동시 보상 장치 Download PDF

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KR200314154Y1
KR200314154Y1 KR2019970042821U KR19970042821U KR200314154Y1 KR 200314154 Y1 KR200314154 Y1 KR 200314154Y1 KR 2019970042821 U KR2019970042821 U KR 2019970042821U KR 19970042821 U KR19970042821 U KR 19970042821U KR 200314154 Y1 KR200314154 Y1 KR 200314154Y1
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Abstract

본 고안은 시스템 클럭(System Clock)의 공급 회로에 관한 것으로, 특히 디지털 프로세싱 PLL(Digital Processing Phase Locked Loop)에서 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템 클럭 절체 시에 위상의 변화가 없게 하여 히트리스(Hitless) 절체가 가능하도록 한 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치에 관한 것이다.
이를 위하여 본 고안은 시스템 클럭과 기준 클럭을 위상 비교하여 얻은 위상차 펄스를 그 크기에 따라 각각 필터링하여 위상차 평균치를 계산하고 상기 위상차 평균치로 발진 제어 전압을 만들어 주파수와 위상 보상된 시스템 클럭을 출력하는 것과, 상기의 동작을 하는 두 개의 클럭 유니트가 각각 상대방의 클럭을 공유하여 자신의 클럭과 위상 비교하고 위상차가 적은 구간을 검출하여 해당 구간에서 시스템 클럭을 절체하는 것을 특징으로 한다.

Description

디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치{Apparatus For Compensing Frequency And Phase Simultaneously In DPPLL}
본 고안은 시스템 클럭(System Clock)의 공급 회로에 관한 것으로, 특히 디지털 프로세싱 PLL(Digital Processing Phase Locked Loop)에서 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 클럭 절체 시에 위상의 변화가 없게 하여 히트리스(Hitless) 절체가 가능하도록 한 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치에 관한 것이다. 또한, 본 고안은 두 개의 클럭 유니트를 각각 주 유니트와 예비 유니트로 이중화시켜 클럭을 공급하도록 하는 클럭 공급 시스템에 있어서, 각 클럭 유니트에 입력되는 기준 클럭에 지터 성분이 포함되어 위상이 틀어진 경우나 입력 기준 클럭이 없는 경우에도 두 클럭 유니트에서 발생되는 주파수의 보상과 함께 절대적인 위상을 일치시킴으로써 히트리스 절체를 가능하게 한 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치에 관한 것이다.
일반적인 시스템에 영향을 미치지 않는 히트리스의 절체를 위한 디지털 프로세싱 PLL의 구조는 도 1에 도시된 바와 같이, 시스템 클럭을 소정 분주비로 분주하여 피드백시키는 디바이더(Divider ; 11)와, 해당 디바이더(11)를 통해 분주된 시스템 클럭과 기준 클럭의 위상을 비교해 위상차를 구하고 해당 위상의 차이 정도를 펄스의 폭으로 출력하는 위상 비교부(12)와, 해당 위상 비교부(12)의 출력을 시스템 클럭으로 카운트하는 위상차 카운터부(13)와, 해당 위상차 카운터부(13)에서 카운트된 결과를 인가받아 해당 위상차에 대한 평균값을 계산하는 마이크로 프로세서부(Digital Filter ; 14)와, 해당 마이크로 프로세서부(14)로부터 인가되는 평균값에 해당 평균값에 해당되는 아날로그 진폭 신호(Analog Amplitude Signal)로 변환시키는 D/A 변환부(15)와, 해당 D/A 변환부(15)로부터 인가되는 아날로그 진폭 신호로 해당 아날로그 진폭 신호에 대응하는 주파수의 클럭을 발진시키는 VCXO(Voltage Controlled Crystal Oscillator ; 16)를 포함하여 이루어져 있다. 여기서, 해당 위산 비교부(12)는 인버터와 앤드게이트로 이루어질 수 있다.
상술한 바와 같이 구성된 디지털 프로세싱 PLL의 동작 수행은 다음과 같다.
먼저 기준 클럭과 시스템 클럭의 위상을 비교해 주는 동작을 수행하도록 하기 위해서, 디바이더(11)에서는 VCXO(16)에서 생성한 시스템 클럭을 소정 분주비로 분주하여 위상 비교부(12)에 인가하게 된다.
이에, 위상 비교부(12)에서는 디바이더(11)로부터 인가되는 분주한 클럭 신호를 인버터에서 반전시켜 앤드게이트에 인가하고 해당 앤드게이트에서는 해당 반전된 신호와 기준 클럭을 논리곱함으로써, 디바이더(11)를 거쳐 분주된 시스템 클럭과 기준 클럭의 위상을 비교하여 위상차를 구하고 해당 위상의 차이 정도를 펄스의 폭으로 변조하여 위상차 카운터부(13)에 출력하게 된다.
이에 따라, 해당 위상차 카운터부(13)에서는 해당 위상 비교부(12)로부터 인가되는 위상차 펄스를 해당 VCXO(16)로부터 피드백된 고속의 시스템 클럭을 카운트하여 해당 카운트한 값을 디지털 필터의 역할을 하는 마이크로 프로세서부(14)에 인가시킨다.
그러면, 해당 마이크로 프로세서부(14)에서는 해당 위상차 카운터부(13)로부터 연속적으로 인가된 위상차만큼의 카운트값들을 여러 개를 인가받고 해당 인가받은 카운트값을 평균하여 해당 평균값을 D/A 변환부(15)에 출력하며, D/A 변환부(15)는 해당 마이크로 프로세서부(14)로부터 인가되는 평균값을 해당 평균값에 대응하는 아날로그 진폭값으로 변환시켜 해당 VCXO(16)에 인가하게 된다.
이에, 해당 VCXO(16)에서는 해당 D/A 변환부(15)로부터 인가되는 아날로그 진폭값에 대응하는 주파수의 클럭을 발진시켜 출력하게 되는데, 이후의 시스템 클럭은 상술한 동작 수행을 반복함으로써 해당 기준 클럭에 따라 주파수가 조금 더 빨라지거나 또는 느려지게 되어 점차적으로 주파수 보상된 시스템 클럭을 얻을 수 있게 된다.
그러므로, 해당 디지털 프로세싱 PLL은 주파수의 변이가 안정적으로 이루어지므로, 갑작스런 주파수의 변동에 의해 발생될 수 있는 지터(Jitter) 또는 위상 히트(Phase Hit)와 같은 현상을 방지할 수가 있다.
그런데, 해당 디지털 프로세싱 PLL에서는 위상차 펄스 폭의 크기를 시스템 클럭으로 카운트하여 검출하는 디지털 카운트 방식으로 이루어지기 때문에, 디지털 카운터의 최소 카운트값은 '1'이다. 그러므로, 해당 디지털 프로세싱 PLL은 시스템 클럭의 한 주기에 해당하는 위상차 펄스폭(디지털 카운트값이 '1'인 경우) 또는 그 이상의 위상차 펄스폭(디지털 카운트값이 '1'보다 큰 값)에 대해서만 보상이 가능하며, 시스템 클럭의 한 주기 이하에 해당하는 위상차 펄스폭(디지털 카운트값이 '0'인 경우)에 대해서는 주파수 보상이 이루어질 수 없는 단점이 있었다.
예를 들어, 주파수 10(MHz)의 시스템 클럭을 가지는 시스템인 경우, 상기 위상 비교부(12)에서 나오는 위상차 펄스폭이 약 100(ns) 이상이어야만 '1' 이상의 카운트값이 상기 위상차 카운터부(13)에서 출력될 수 있으며, 결국 100(ns) 이하의 위상차는 절대로 감지할 수 없는 상황이 된다.
한편, 상술한 바와 같이 주파수가 동기되면, SDH(Synchronous Digital Hierarchy) 통신망에서의 동기에는 큰 문제는 없을 수 있지만, 그러나 대부분의 SDH 장비에서는 두 개의 클럭 유니트에 의해 일대일로 이중화되어 있고 해당 클럭 유니트는 디지털 프로세싱 PLL의 구조로 이루어져 있어 상술한 바와 같은 동작 수행으로 위상차를 감지하게 된다. 그리고, 일대일 이중화 구조에서는 동일한 기준 클럭을 두 유니트에서 동시에 공급받는다.
그러나, 해당 두 클럭 유니트가 서로 발진 시점이 다르며, 서로 주파수를 동기시켰더라도 그 위상의 차이는 해당 시스템 클럭의 한 주기 안에서 서로 다르게 존재할 수밖에는 없다. 즉, 해당 두 클럭 유니트의 시스템 클럭에 대한 위상은 180° 다를 수도 있고 90° 내지는 270° 다를 수도 있다.
이런 이유로, 상기 클럭 유니트의 절체 시에 시스템 클럭의 위상 변동에 의해 정상적인 데이터에 순간적인 장애를 초래하는 문제점이 있었다.
따라서, 본 고안은 상술한 바와 같은 문제점을 해결하기 위해 창출한 것이다. 본 고안은 시스템 클럭과 입력단의 기준 클럭 간의 위상차를 디지털 방식으로 검출하여 보상하도록 구성된 디지털 프로세싱 PLL에 있어서, 디지털 방식으로 검출 가능한 최소치 이하의 위상차(시스템 클럭의 한 주기 이하의 폭을 가지는 위상차)에 대해서도 디지털 프로세싱 PLL의 주파수와 위상을 정확하게 일치시키도록 함으로써, 시스템 클럭 절체 시에 히트리스 절체가 가능하도록 한 디지털 프로세싱 PLL의 주파수와 위상 동시 보상 회로를 제공하는 것에 제1목적이 있다.
또한, 본 고안은 기준 클럭에 위상을 일치할 수 없는 두 개의 클럭 유니트를 사용하는 클럭 공급 시스템에 있어서, 두 클럭 유니트에서 발생하는 클럭을 각각의 클럭 유니트가 서로 공유하여 상대방 클럭에 대한 위상 차이 정도를 판별하고 해당 판별 결과 위상의 차이가 없는 경우에 시스템 클럭을 절체하도록 함으로써 히트리스 절체가 가능하게 한 디지털 프로세싱 PLL의 주파수와 위상 동시 보상 회로를 제공하는 것에 제2목적이 있다.
도 1은 종래 디지털 프로세싱 PLL을 나타낸 구성 블록도.
도 2는 본 고안의 실시예에 따른 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치를 나타낸 구성 블록도.
도 3은 도 2에 있어 위상차의 변화를 나타낸 타이밍도.
도 4는 도 2에 있어 로킹된 후의 기준 입력값과 시스템 클럭의 위상 관계를 나타낸 타이밍도,
* 도면의 주요부분에 대한 부호의 설명 *
21 : 디바이더(Divider) 22 : 위상 비교부
23 : 위상차 카운터부 24 : 마이크로 프로세서부
25 : D/A 변환부
26 : VCXO(Voltage Controlled Crystal Oscillator)
27 : 아날로그 필터부 28 : A/D 변환부
상기 제1목적을 달성하기 위한 본 고안은 시스템 클럭과 기준 클럭을 위상 비교하여 얻은 위상차 펄스를 그 크기에 따라 각각 필터링하여 위상차 평균치를 계산하고 상기 위상차 평균치로 발진 제어 전압을 만들어 주파수와 위상 보상된 시스템 클럭을 출력하는 것을 특징으로 한다.
그리고, 상기 제2목적을 달성하기 위한 본 고안은 시스템 클럭과 기준 클럭을 위상 비교하여 얻은 위상차 펄스를 그 크기에 따라 각각 필터링하여 위상차 평균치를 계산하고 상기 위상차 평균치로 발진 제어 전압을 만들어 주파수와 위상 보상된 시스템 클럭을 출력하는 두 개의 클럭 유니트가 각각 상대방의 클럭을 공유하여 자신의 클럭과 위상 비교하고 위상차가 적은 구간을 검출하여 해당 구간에서 시스템 클럭을 절체하는 것을 특징으로 한다.
본 고안의 실시예에 따른 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상장치는 위상 비교 수단에서 출력되는 위상차 펄스의 크기를 디지털값으로 검출하는 제1검출 경로와; 상기 위상차 펄스의 크기를 아날로그값으로 검출하는 제2검출 경로와; 상기 디지털 위상차값과 시스템 클럭값을 비교한 후 상기 디지털 위상차값이 일정 범위의 시스템 클럭값보다 작은 경우에 아날로그 위상차값을 선택하여 출력하는 전압 제어 발진 수단을 포함하여 이루어진 것을 특징으로 한다. 여기서, 상기 제1검출경로는 상기 위상 비교 수단에서 출력되는 위상차 펄스를 상기 시스템 클럭으로 카운트하여 상기 위상차 펄스의 크기에 대한 디지털값을 만들어 출력하는 위상차 카운터부로 이루어지며, 상기 제2검출경로는 상기 위상 비교 수단에서 출력되는 위상차 펄스를 아날로그 진폭값으로 검출하는 아날로그 필터부와; 상기 아날로그 진폭값을 디지털 변환하여 상기 위상차 펄스의 크기에 대한 디지털값을 만들어 출력하는 A/D 변환부로 이루어진 것을 특징으로 한다. 그리고, 상기 위상 보상된 시스템 클럭을 출력하는 두 개의 클럭 유니트는 클럭 선택 신호를 발생시키는 위상차 비교 수단을 구비하며, 각각 상대방의 클럭을 공유하여 자신의 클럭과 위상 비교하고 위상차가 적은 구간을 검출하여 해당 구간에서 시스템 클럭을 절체하는 것을 특징으로 하며, 상기 각 클럭 유니트는 상기 위상차 비교 수간에 인가받은 클럭 선택 신호에 따라 어느 한 쪽의 클럭을 선택하도록 하는 클럭 선택 수단을 포함하여 이루어진 것을 특징으로 하며, 상기 각 클럭 유니트는 클럭 선택 수단에서 인가되는 클럭을 이용하여 자신이 주 유니트이면 자신의 클럭을 출력하여 기준 신호 및 클럭을 공급하고 자신이 예비 유니트이면 상대방의 클럭을 출력하여 기준 신호 및 클럭을 공급하도록 하는 클럭 및 기준 신호 공급 수단을 포함하여 이루어진 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 다음과 같이 설명한다.
도 2는 본 고안의 실시예에 따른 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치를 나타낸 구성 블록도이고, 도 3은 도 2에 있어 위상차의 변화를 나타낸 타이밍도이고, 도 4는 도 2에 있어 로킹된 후의 기준 클럭과 시스템 클럭의 위상 관계를 나타낸 타이밍도이다.
본 고안의 실시예에 따른 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치는 도 2에 도시된 바와 같이, 시스템 클럭과 기준 클럭을 위상 비교하여 얻은 위상차 펄스를 그 크기에 따라 각각 필터링하여 위상차 평균치를 계산하고 상기 위상차 평균치로 발진 제어 전압을 만들어 주파수와 위상 보상된 시스템 클럭을 출력하도록 구성되어지는데, 즉 디바이더(21)와, 위상 비교부(22)와, 위상차 카운터부(23)와, 마이크로 프로세서부(24)와, D/A 변환부(25)와, VCXO(26)와, 아날로그 필터부(27)와, A/D 변환부(28)를 포함하여 이루어진다.
상기 디바이더(21)와, 위상 비교부(22)와, 위상차 카운터부(23)와, D/A 변환부(25)와, VCXO(26)는 종래의 구성과 동일하므로, 그 설명을 생략한다.
상기 아날로그 필터부(27)는 상기 위상 비교부(22)로부터 인가되는 변조된 위상차 펄스의 폭을 아날로그 진폭값으로 변환시키고 해당 변환시킨 아날로그 진폭값을 상기 A/D 변환부(28)에 인가한다.
상기 A/D 변환부(28)는 상기 아날로그 필터부(27)로부터 인가되는 아날로그 진폭값에 대응되는 디지털 값으로 변환시키고 해당 변환시킨 디지털 값을 상기 마이크로 프로세서부(24)에 인가한다.
상기 마이크로 프로세서부(24)는 상기 위상차 카운터부(23)로부터 인가되는위상차 카운트값 또는 상기 A/D 변환부(28)로부터 인가되는 디지털 값 중의 하나를 그 내부 로직에 의해 선택하여 평균하고 해당 평균값을 상기 D/A 변환부(25)에 인가하도록 구성한다. 이때, 상기 마이크로 프로세서부(24)는 상기 위상차 카운터부(23)에서의 위상차 카운트값이 '1' 이상이 되는 경우에 위상차 카운트값을 선택하여 필터링하며, 상기 위상차 카운터부(23)에서의 위상차 카운트값이 '0'이 되는 경우에 상기 A/D 변환부(28)에서 출력된 디지털 값을 선택하여 필터링하도록 그 내부 로직을 설계할 수 있고 이는 상기 마이크로 프로세서부(24)의 프로그래밍 작업 시에 필터 구조 변수를 이중화하여 설계함으로써 가능하게 된다.
본 고안의 실시예에 따른 디지털 프로세싱 PLL에서 주파수와 위상 동시 보상 장치의 동작을 다음과 같이 설명한다.
먼저, 위상차의 변화를 나타낸 도 3의 타이밍도를 참고하여 해당 디지털 프로세싱 PLL의 동작을 살펴보면, 기준 클럭과 시스템 클럭의 위상을 비교해 주는 동작을 수행하도록 하기 위해서, 디바이더(21)에서는 VCXO(26)에서 생성한 시스템 클럭을 소정 분주비로 분주하여 위상 비교부(22)에 인가하게 된다.
이에, 상기 위상 비교부(22) 내의 인버터에서는 상기 디바이더(21)로부터 인가되는 분주한 클럭 신호를 반전시켜 해당 반전된 신호를 상기 위상 비교부(22) 내의 앤드게이트에 인가하며, 해당 앤드게이트에서는 해당 인버터로부터 인가되는 반전된 시스템 클럭(도 3의 (b)파형)과 기준 클럭(도 3의 (a)파형)을 논리곱함으로써, 두 클럭을 위상 비교하여 얻은 위상차 펄스(도 3의 (c)파형)를 위상차 카운터부(23)에 인가하게 된다.
이에 따라, 상기 위상차 카운터부(23)에서는 상기 위상 비교부(22)로부터 인가되는 위상차 펄스의 폭 크기를 감지하기 위해 상기 VCXO(26)에서 생성되는 고속의 시스템 클럭(도 3의 (d)파형)으로 상기 위상차 펄스를 카운트하여 해당 카운트값을 출력한다. 이때, 상기 위상차 카운터부(23)에서는 클럭 시스템의 설계 구조에 따라 'n'개의 비트를 가지는 카운트값을 디지털 프로세싱 PLL에서 디지털 필터의 역할을 하는 마이크로 프로세서부(24)에 인가시킨다.
또한, 아날로그 필터부(27)에서는 상기 위상 비교부(22)로부터 인가되는 변조된 위상차 펄스의 폭을 아날로그 진폭값을 변화시키고 해당 변환시킨 아날로그 진폭값을 상기 A/D 변환부(28)를 통해 디지털 변환하여 상기 마이크로 프로세서부(24)에 인가한다.
그런데, 상기 마이크로 프로세서부(24)는 상기 위상차 카운트값이 '0' 이하로 되기 이전까지는 상기 위상차 카운터부(23)의 디지털 카운트값을 입력으로 받도록 내부 로직을 설정하여 두었으므로, 상기 마이크로 프로세서부(24)에서는 상기 위상차 카운터부(23)에서 출력되는 'n'개의 비트를 가지는 카운트값이 아래의 수학식 1과 같이 필터링된다.
A = ΣC(M) / M
여기서, 해당 'M'은 상기 마이크로 프로세서부(24)가 상기 위상차 카운터부(23)로부터 'n'개의 비트를 가지는 카운트값을 인가받은 회수를 나타내며, 해당 'C(M)'은 해당 'M'번째 인가받은 'n'개의 비트를 가지는 카운트값을 나타내며, 해당 'ΣC(M)'은 해당 'M'번 동안에 연속적으로 인가받은 'n'개의 비트를 가지는 카운트값들의 합을 나타내며, 해당 'A'는 해당 'M'번 동안에 연속적으로 인가받은 상기 'n'개의 비트를 가지는 카운트값들의 평균값을 나타낸다.
또한, 상기 마이크로 프로세서부(24)에서 계산된 평균값(A)이 D/A 변환부(25)로 출력되어지면, 해당 D/A 변환부(25)에서는 해당 평균값(A)을 이에 대응하는 아날로그 진폭값으로 변환시키고 해당 변환된 아날로그 진폭값을 상기 VCXO(26)에 인가시키므로써, 해당 변환된 아날로그 진폭값으로 상기 VCXO(26)의 발진 전압을 제어하게 된다.
그러면, 상기 VCXO(26)에서는 상기 D/A 변환부(25)로부터 인가되는 아날로그 진폭값에 대응하는 주파수의 시스템 클럭을 발진시켜 출력하게 되며, 상기 VCXO(26)에서 출력되는 시스템 클럭은 다시 상기 디바이더(21)로 인가되어져 상기 기준 클럭과의 위상차를 비교하기 위하여 소정의 분주비로 분주되어 상술한 바와 같이 동작을 계속 반복하게 된다.
이러한 동작을 계속 반복하다가 보면, 상기 시스템 클럭은 기준 클럭을 계속해서 쫓아가 상기 기준 클럭과의 위상차가 제2위상차의 펄스(도 3의 (e)파형)와 같이, 상기 시스템 클럭의 한 주기 이하의 폭으로 점차 변하게 되어 상기 위상차 카운터부(23)에서 출력하는 'n'개의 비트를 가지는 카운트값은 결국 '0'이 되며, 따라서 상기 위상차 카운터부(23)는 더 이상의 기능(위상차 펄스의 폭의 크기를 카운트하는 역할)을 수행할 수 없게 된다.
그런데, 상기 마이크로 프로세서부(24)는 상기 위상차 카운터부(23)의 카운트값이 '1' 이하로 되는 시점(위상 비교부(22)에서 나오는 위상차 펄스의 폭이 상기 시스템 클럭의 한 주기 이하로 변환되는 시점)에 상기 두 입력(디지털 카운트값과 아날로그 진폭값)에 대하여 스위칭 동작을 수행하도록 그 내부 로직이 미리 설계되어 있다.
따라서, 상기 마이크로 프로세서부(24)에서는 상기 위상차 카운터부(23)의 카운트값이 '0' 이하로 되는 시점에서 내부 스위칭 동작이 이루어져 아날로그 필터부(27)와 A/D 변환부(28)를 거쳐 입력되는 제2위상차의 펄스를 인가받게 된다. 그리고, 상기 마이크로 프로세서부(24)에서는 상기 A/D 변환부(28)로부터 인가되는 디지털값이 아래의 수학식 2와 같이 필터링된다.
A' = ΣC(M') / n'
여기서, 해당 'n''은 위상차 카운트값이 '1'보다 적은 회수를 나타내며, 해당 'C(M')'은 해당 위상차 카운트값이 '1'보다 작은 경우의 디지털값을 나타내며, 해당 'A''는 해당 위상차 카운트값이 '1'보다 작은 경우의 위상차 평균값을 나타낸다.
그러면, 상기 D/A 변환부(25)에서는 상기 마이크로 프로세서부(24)로부터 인가되는 평균값(A')에 대응하는 아날로그 진폭값으로 변환시켜 상기 VCXO(26)에 인가시키며, 상기 VCXO(26)에서는 상기 D/A 변환부(25)로부터 인가되는 아날로그 진폭값에 대응하는 주파수의 시스템 클럭을 발진시켜 출력하게 된다.
이렇게 해서, 상기 VCXO(26)에서 발진되는 시스템 클럭은 조금 더 상기 기준클럭과 절대 위상차가 줄어들며, 상기 VCXO(26)에서 발진되는 시스템 클럭이 다시 상기 디바이더(21)로 인가되어져 분주되어 상술한 바와 같이 동작을 계속 반복하게 되면, 상기 기준 클럭과 위상이 일치하는 제3위상차의 펄스(도 3의 (f)파형) 또는 제4위상차의 펄스(도 3의 (g)파형)처럼 위상차의 폭이 '0'에 가깝게 된다.
한편, 정상(Normal) 상황이 아닌 경우, 예를 들어 상기 기준 클럭의 주파수변화나 위상 천이가 갑자기 일어난 경우에는 상기 위상차 펄스의 폭이 커져 상기 위상차 카운터부(23)의 디지털 카운트값이 '1' 이상이 되는데, 이런 경우에는 상기 'C(M)'의 값은 상기 'M' 번의 횟수 동안에 상기 위상차 카운터부(23)에서 출력되는 값이 될 수 있고 상기 A/D 변환부(28)에서 출력되는 값이 될 수도 있다.
다시 말해서, 상기 위상차 카운터부(23)에서 출력하는 'n'개의 비트를 가지는 카운트값이 '0'인 경우에 상기 A/D 변환부(28)에서 출력되는 값이 상기 'C(M)'의 값이 되며, 상기 위상차 카운터부(23)에서 출력하는 'n'개의 비트를 가지는 카운트값이 결국 '1' 이상인 경우에 상기 위상차 카운터부(23)에서 출력되는 값이 상기 'C(M)'의 값이 된다.
이 때, 상기 'n'개의 비트를 가지는 카운트값에 있어, 'n'은 해당 시스템의 설계자 설계 구조, 해당 시스템의 클럭 주파수 등에 따라 각각 다를 수 있으며, 상기 'M'과 상기 VCXO(26)를 제어하는 주기 등은 상기 시스템 클럭의 주파수, 상기 마이크로 프로세서부(24)의 용량, 상기 D/A 변환부(25)의 스텝(Step) 등을 감안하여 이론적인 계산과 반복적인 시험을 통해 구할 수 있다.
결국, 해당 디지털 프로세싱 PLL이 기준 입력에 로킹(Locking)된 후에의 기준 클럭과 시스템 클럭 간의 위상 관계는 도 4에 도시된 타이밍도와 같이 거의 일치되므로써, 두 개의 클럭 유니트를 사용하는 일대일 절체 구조에서 유니트 각각이 별개로 PLL 동작을 수행하여도 결국은 상기 기준 클럭과 위상이 일치되어 해당 클럭 유니트에서 제공되는 시스템 클럭의 위상은 자동으로 일치하게 되므로, 이런 경우에 절체가 이루어져도 해당 절체에 의해 시스템의 서비스에는 영향을 주지 않아 히트리스를 구현할 수 있게 된다.
이상과 같이, 본 고안에 의해 디지털 프로세싱 PLL에서 아날로그 필터부에서 위상 비교부의 위상차 펄스의 폭을 아날로그 진폭값으로 변환하고 A/D 변환부에서 해당 아날로그 진폭값에 대응되는 디지털값을 마이크로 프로세서부에 인가시켜 위상차 카운터부의 카운트값에 따라 해당 A/D 변환부의 디지털 값 또는 해당 위상차 카운터부의 카운트값 중 선택해 필터링하고 평균값을 구해 D/A 변환부에 인가시켜 VCXO를 제어함으로써, 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 절체 시에 시스템 클럭의 위상의 변화가 없게 하여 히트리스 절체함으로 해당 절체에 의한 순간적인 장애를 방지할 수 있다.

Claims (6)

  1. 위상 비교 수단에서 출력되는 위상차 펄스의 크기를 디지털값으로 검출하는 제1검출 경로와;
    상기 위상차 펄스의 크기를 아날로그값으로 검출하는 제2검출 경로와;
    상기 디지털 위상차값과 시스템 클럭값을 비교한 후 상기 디지털 위상차값이 일정 범위의 시스템 클럭값보다 작은 경우에 아날로그 위상차값을 선택하여 출력하는 전압 제어 발진 수단을 포함하여 이루어진 것을 특징으로 하는 디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치.
  2. 제1항에 있어서,
    상기 제1검출경로는 상기 위상 비교 수단에서 출력되는 위상차 펄스를 상기 시스템 클럭으로 카운트하여 상기 위상차 펄스의 크기에 대한 디지털값을 만들어 출력하는 위상차 카운터부로 이루어진 것을 특징으로 하는 디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치.
  3. 제1항에 있어서,
    상기 제2검출경로는 상기 위상 비교 수단에서 출력되는 위상차 펄스를 아날로그 진폭값으로 검출하는 아날로그 필터부와;
    상기 아날로그 진폭값을 디지털 변환하여 상기 위상차 펄스의 크기에 대한디지털값을 만들어 출력하는 A/D 변환부로 이루어진 것을 특징으로 하는 디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치.
  4. 제1항에 있어서,
    상기 위상 보상된 시스템 클럭을 출력하는 두 개의 클럭 유니트는 클럭 선택 신호를 발생시키는 위상과 비교 수단을 구비하며, 각각 상대방의 클럭을 공유하여 자신의 클럭과 위상 비교하고 위상차가 적은 구간을 검출하여 해당 구간에서 시스템 클럭을 절체하는 것을 특징으로 하는 디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치.
  5. 제4항에 있어서,
    상기 각 클럭 유니트는 상기 위상차 비교 수간에 인가받은 클럭 선택 신호에 따라 어느 한 쪽의 클럭을 선택하도록 하는 클럭 선택 수단을 포함하여 이루어진 것을 특징으로 하는 디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치.
  6. 제4항에 있어서,
    상기 각 클럭 유니트는 클럭 선택 수단에서 인가되는 클럭을 이용하여 자신이 주 유니트이면 자신의 클럭을 출력하여 기준 신호 및 클럭을 공급하고 자신이 예비 유니트이면 상대방의 클럭을 출력하여 기준 신호 및 클럭을 공급하도록 하는 클럭 및 기준 신호 공급 수단을 포함하여 이루어진 것을 특징으로 하는 디지털 프로세싱 피엘엘에서 주파수와 위상 동시 보상 장치.
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