DE69713241T2

DE69713241T2 - Empfangsvorrichtung und -verfahren und Phasenregelkreis

Info

Publication number: DE69713241T2
Application number: DE69713241T
Authority: DE
Inventors: Shoji Shiomoto; Hirofumi Yuchi
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-08
Filing date: 1997-10-02
Publication date: 2003-02-20
Anticipated expiration: 2017-10-03
Also published as: CN1189015A; KR100480185B1; EP0836282B1; US5917873A; KR19980032655A; EP0836282A1; CN1147082C; DE69713241D1

Description

Die vorliegende Erfindung betrifft ein Empfangsgerät, ein Empfangsverfahren und eine PLL-Schaltung (Phasenverriegelungsschaltung, Phasenregelkreis). Eine Ausführungsform des. Geräts ist zum direkten Empfang von digitalem Direkt- Satellitenrundfunk geeignet.
PLL-Schaltungen sind aus EP-A-669 722 und EP-A-710 033 bekannt.
Digitaler Direkt-Satellitenrundfunk wird ausgeführt.
Beim digitalen Direkt-Satellitenrundfunk wird ein Videosignal mit einer mit dem MPEG-System (MPEG = Moving Picture Experts Group) korrespondierenden hocheffizienten Codferungstechnologie komprimiert, und es werden ein digitales Videosignal und ein digitales Audiosignal von einem Satelliten rundfunkgesendet. Fig. 15 zeigt ein Beispiel eines Empfangssystems eines solchen digitalen Direkt-Satellitenrundfunks.
In der Fig. 15 bezeichnet das Bezugszeichen 101 einen Satelliten, der digitalen Satellitenrundfunk ausführt. Das Bezugszeichen 102 ist eine Parabolantenne, die vom Satelliten. 101 ein Rundfunksignal empfängt. Das Bezugszeichen 103 bezeichnet einen IRD (Integrated Receiver/Decoder = integrierter Empfänger/Decodierer), der vom empfangenen Rundfunksignal ein Videosignal demoduliert. Das Bezugszeichen 104 ist ein Monitor, der ein empfangenes Bild anzeigt.
Durch den Satelliten 101 wird mit einem 12 GHz- Bandträger ein Strom aus einem mit MPEG (Moving Picture Experts Group) korrespondierenden digitalen Videosignal und einem digitalen Audiosignal gesendet. Ein vom Satelliten 101 gesendetes Signal wird von der Parabolantenne 102 empfangen. Die Parabolantenne 102 ist mit einem LNB (Low Noise Block Down-converter = rauscharmer verstärkender Abwärts- bzw. Empfangsumsetzery 105 versehen. Das von der Parabolantenne 102 empfangene Signal wird vom LNB 105 in ein Signal mit einer vorbestimmten Frequenz abwärtsgemischt.
Ein Ausgangssignal des LNB 105 wird dem IRD 103 zugeführt. Der lED 103 weist auf: eine Kanalwähl- bzw. Tunerschaltung, die einen vorbestimmten Kanal wählt, eine Demodulationsschaltung, die einen Bitstrom demoduliert, einen Demultiplexer, der den Bitstrom in Videodaten und Audiodaten trennt, einen MPEG-Videodecodierer, der ein MPEG-Videosignal decodiert, eine analoge Videocodierungsschaltung, die mit dem decodierten Videosignal beispielsweise ein NTSC- Videomischsignal erzeugt, und einen MPEG-Audiodecodierer, der das MPEG-Audiosignal decodiert. Das durch den Satelliten 101 gesendete Signal wird vom IRD 103 demoduliert. Ein Ausgangssignal des IRD 103 wird dem Monitor 104 zugeführt.
Wie oben beschrieben wird beim digitalen Direkt- Satellitenrundfunk das MPEG-System verwendet. Mit der hocheffizienten Codierungstechnologie wird ein Videosignal komprimiert. Das komprimierte Videosignal wird zusammen mit einem digitalen Audiosignal gesendet. Beim MPEG-System werden das digitale Videosignal und das digitale Audiosignal als ein Strom von Paketen gesendet. Bei jeder Decodierungs/Wiedergabe-Einheit des Videosignals und Audiosignals wird ein Zeitstempel platziert. Die Decodierungs/Wiedergabe- Einheit wird als. Zugriffseinheit bezeichnet. Der Zeitstempel ist aus einem PTS (Presentation Time Stamp = Präsentationszeitstempel) und aus einem DTS (Dcoding Time Stamp = Decodierungszeitstempel) zusammengesetzt. Der PTS ist eine Zeitmanagementinformation wiedergegebener Ausgangsdaten. Der DTS ist eine Zeitmanagementinformation decodierter Daten. Der Zeitstempel und ein STC (System Time Clock = Systemzeittakt), der eine Referenzzeit ist, werden verglichen. Wenn der Zeitstempel mit der Referenzzeit übereinstimmt, wird die relevante Zugriffseinheit wiedergegeben.
Zum Kennzeichnen einer Zeitreferenz werden eine SCR (System Clock Reference = Systemtaktreferenz) und eine PCR (Program Clock Reference = Programmtaktreferenz) gesendet. Zum Kalibrieren des Wertes des STC als die Zeitreferenz wer den die Werte der SCR undPCR verwendet. Der Systemtakt wird mit einer PLL oszilliert, die in Verbindung mit dem STC steht.
In anderen Worten weist die PLL auf: einen VCO der den Systemtakt mit einer Frequenz von 27 MHz oszilliert, einen STC-Zähler, der mit einem Ausgangssignal des VCO zählt, eine Phasenvergleichsschaltung, die den Wert der SCR oder PCR mit dem Wert des STC-Zählers vergleicht, und ein Schleifenfilter, dem Ausgangsdaten der Phasenvergleichsschaltung zugeführt sind. Der STC-Zähler wird mit der empfangenen SCR und PCR gesetzt. Der VCO wird mit Ausgangsdaten der Phasenvergleichsschaltung durch das Schleifenfilter gesteuert.
In der PLL, die den Wert der SCR oder PCR mit dem Wert des STC vergleicht, sollte in der Steuerungsstartstufe die Schleife schnell gezogen und verriegelt werden, so dass der Wert des STC mit dem Wert der SCR oder PCR übereinstimmt. In der Signalempfangsstufe sollte das Signal stabil gesteuert werden. Überschreitet aufgrund irgendeines Gebiets die Phasendifferenz zwischen dem Wert des STC und dem Wert der SCR oder PCR einen vorbestimmten Bereich und entriegelt dadurch die Schleife, sollte die Phasendifferenz zwischen dem Wert des STC und dem Wert der SCR oder PCR schnell in den vorbestimmten Bereich gezogen werden.
Jedoch ist es schwierig, alle diese Bedingungen zu erfüllen. In anderen Worten: Im Fall, dass die Verstärkung der PLL hoch ist, ist die PLL, da die Schleife schnell gezogen werden kann, vorteilhafter Weise im Steuerungsstartzustand. Wenn jedoch im normalen Empfangszustand die Schleifenverstärkung der PLL hoch ist, arbeitet die PLL nicht stabil.
Die PLL-Schaltung nach der EP-A-0 699 722 (oben genannt) weist auf: eine Variabelfrequenzerzeugungseinrichtung zur Erzeugung eines Oszillationssignals, einen Teiler zum Teilen der Frequenz des Oszillationssignals mit einem wählbaren Verhältnis, eine Phasenvergleichseinrichtung zum Vergleichen eines Referenzsignals und des geteilten Oszillationssignals, eine Rückkopplungsschleife zum Bereitstellen eines Steuerungssignals für die Variabelfrequenzerzeugungseinrichtung durch eine Filtereinrichtung, und eine Steuerungsschaltung, die eine Zeitkonstante und dadurch einen Dämpfungsfaktor der Schleife ändert während das Frequenzteilungsverhältnis geändert wird, um die Verriegelungszeit zu verkürzen.
Aus EP-A-0 710 033 (ebenfalls oben genannt) geht ein MPEG-2-Videodecodierer hervor, der eine PLL-Schaltung gemäß dem Oberbegriff des Anspruchs 1 aufweist.
Aus dem US-Patent Nr. 5386 437 geht eine PLL-Schaltung hervor, die sukzessive Ausgangscharakteristiken entsprechend dem Ausmaß eines Phasenfehlers variiert, so dass eine gewünschte Charakteristik realisiert werden kann, nicht nur wenn die PLL eingezogen wird, sondern wenn sie stabilisiert ist. Insbesondere geht aus US-A-5 386 437 in Bezug auf deren Fig. 3 bis 5 eine digitale PLL-Schaltung hervor, die aufweist: eine Variabelfrequenzerzeugungseinrichtung zur. Erzeugung eines Taktes, einen Teiler zum Teilen des Taktes und Ausgeben des Ergebnisses, eine Phasenvergleichseinrichtung zum Vergleichen der Referenzinformation und des geteilten Taktes und eine Rückkopplungsschleife zum Rückkoppeln der Phasendifferenz als ein Steuerungssignal zur Variabelfrequenzerzeugungseinrichtung durch eine Tiefpassfiltereinrichtung. Die Rückkopplungsschleife weist eine Verbindungsschaltung auf, welche die Phasenvergleichseinrichtung mit dem Tiefpassfilter verbindet. Die Phasenvergleichseinrichtung weist einen Phasenkomparator, eine Totzeitschaltung und eine Ausgangsschaltung auf. Die Ausgangsschaltung weist Schalter auf, die wahlweise den Widerstand der Verbindungsschaltung entsprechend der Phasendifferenz variieren, um eine Zeitkonstante des Tiefpassfilters zwischen drei Werten zu variieren, die mit jeweiligen Todzeitwertbereichen korrespondieren.
Gemäß einem Aspekt der vorliegenden Erfindung ist eine digitale PLL-Schaltung zur Erzeugung eines Systemtaktes im Wesentlichen synchron mit einer zusammen mit Daten gesendeten Zeitreferenzinformation bereitgestellt, die aufweist:
eine Zeitreferenzinformations-Detektoreinrichtung zum Detektieren einer Zeitreferenzinformation von den Daten und Ausgeben der Zeitreferenzinformation,
eine Variabelfrequenzerzeugungseinrichtung zur. Erzeugung eines Systemtaktes,
eine Taktzähleinrichtung zum Zählen des Systemtaktes und Ausgeben des Zählergebnisses,
eine Phasenvergleichseinrichtung zum Vergleichen der Zeitreferenzinformation und des Zählergebnisses, bei einem Timing von der die Zeitreferenzinformation detektiert wird, und
eine Rückkopplungsschleife zur Rückkopplung der Phasendifferenz als ein Steuerungssignal zur Variabelfrequenzerzeugungseinrichtung durch eine Tiefpassfiltereinrichtung,
dadurch gekennzeichnet, dass
die Rückkopplungsschleife eine Digitalfiltereinrichtung aufweist, die an die Phasenvergleichseinrichtung zum Empfang der Phasendifferenz und an die Taktzähleinrichtung zum Empfang des Zählergebnisses gekoppelt ist,
wobei die Digitalfiltereinrichtung eine Berechnungseinrichtung zum Ausführen einer vorbestimmten Berechnung an der Phasendifferenz und dem Zählergebnis zum Erzeugen eines Berechnungsergebnisses und eine Addier- und Multipliziereinrichtung zum Ausführen einer arithmetischen Operation an dem Berechnungsergebnis, die seine Multiplikation mit einem variablen Faktor K, von dem die Schleifenverstärkung der Rückkopplungsschleife abhängt, enthält, aufweist,
wobei der variable Faktor K entsprechend der Phasendifferenz so gesteuert wird, dass er einen relativ großen ersten Wert während einer Initiierungsstufe der Steuerung der PLL- Schaltung, einen relativ kleinen zweiten Wert, wenn die PLL- Schaltung verriegelt ist, und einen dritten Wert zwischen dem ersten und zweiten Wert, wenn die PLL nahezu entriegelt ist, aufweist, und
wobei in dem Fall, dass die Phasendifferenz größer als ein vorbestimmter Wert ist, die Zeitreferenzinformations- Wähleinrichtung einen Anfangswert der Zeitreferenzinformation in die Taktzähleinrichtung lädt, wodurch die Steuerung des variablen Faktors K in den Zustand zurückkehrt, bei dem der variable Faktor den ersten Wert für die Initiierungsstufe der Steuerung der PLL-Schaltung hat.
Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betrieb einer digitalen PLL-Schaltung zur Erzeugung eines Systemtaktes im Wesentlichen synchron mit einer zusammen mit Daten gesendeten Zeitreferenzinformation bereitgestellt, das aufweist:
Detektieren einer Zeitreferenzinformation von den Daten mittels einer Zeitreferenzinformations-Detektoreinrichtung und Ausgeben der Zeitreferenzinformation,
Erzeugen eines Systemtaktes unter Verwendung einer Variabelfrequenzerzeugungseinrichtung,
Zählen des Systemtaktes mittels einer Taktzähleinrichtung und Ausgeben des Zählergebnisses,
Phasenvergleichen der Zeitreferenzinformation und des.
Zählergebnisses, bei einem Timing von dem die Zeitreferenzinformation detektiert wird, und
Rückkoppeln der Phasendifferenz als ein Steuerungssignal zur Variabelfrequenzerzeugungseinrichtung durch eine Rückkopplungsschleife, die eine Tiefpassfiltereinrichtung aufweist,
dadurch gekennzeichnet, dass
die Rückkopplungsschleife eine Digitalfiltereinrichtung aufweist, die zum Empfang der Phasendifferenz und des Zählergebnisses geschaltet ist und eine vorbestimmte Berechnung an der Phasendifferenz und dem Zählergebnis zum Erzeugen eines Berechnungsergebnisses ausführt, und die eine arithmetische Addier- und Multiplizieroperation an dem Berechnungsergebnis ausführt, die seine Multiplikation mit einem variablen Faktor K, von dem die Schleifenverstärkung der Rückkopplungsschleife abhängt, enthält,
wobei der variable Faktor K entsprechend der Phasendifferenz so gesteuert wird, dass er einen relativ großen ersten Wert während einer Initiierungsstufe der Steuerung der PLL- Schaltung, einen relativ kleinen zweiten Wert, wenn die PLL- Schaltung verriegelt ist, und einen dritten Wert zwischen dem ersten und zweiten Wert, wenn die PLL nahezu entriegelt ist, aufweist, und
wobei in dem Fall, dass die Phasendifferenz größer als ein vorbestimmter Wert ist, die Zeitreferenzinformations- Detektoreinrichtung einen Anfangswert der Zeitreferenzinformation in die Taktzähleinrichtung lädt, und die Steuerung des variablen Faktors K in den Zustand zurückkehrt, bei dem der variable Faktor den ersten Wert für die Initiierungsstufe der, Steuerung der PLL-Schaltung hat.
Eine solche PLL-Schaltung erlaubtes der Schleife, in der Steuerungsstartstufe schnell in eine vorbestimmte Phasendifferenz gezogen zu werden, um im normalen Zustand stabil gesteuert zu werden, und im nahezu entriegelten Zustand schnell in den vorbestimmten Phasendifferenzbereich zurückgebracht zu werden, wenn der Systemtakt mit einem Zeitreferenzwert eines empfangenen Bitstroms oszilliert.
Ein besseres Verständnis der vorliegenden Erfindung wird deutlich im Licht der folgenden illustrativen Beschreibung einer bevorzugten Ausführungsform derselben wie sie in den beigefügten Zeichnungen dargestellt ist, in denen:
Fig. 1 eine perspektivische Darstellung ist, die ein Beispiel der Struktur eines AV-Systems gemäß der vorliegenden Erfindung zeigt;
Fig. 2 eine schematische Darstellung ist, die elektrische Verbindungen des in Fig. 1 gezeigten AV-Systems zeigt;
Fig. 3 eine Vorderansicht ist, die ein Beispiel der Struktur der Frontplatte eines in Fig. 1 gezeigten IRD zeigt;
Fig. 4 ein Blockschaltbild ist, das ein Beispiel eines Satellitenrundfunkempfangsgeräts gemäß der vorliegenden Erfindung zeigt;
Fig. 5 eine Draufsicht ist, die ein Beispiel der Struktur der Frontplatte einer in Fig. 1 gezeigten Fernbedienung ist;
Fig. 6 eine schematische Darstellung ist, die ein Beispiel der internen Struktur der in Fig. 5 gezeigten Fernbedienung zeigt;
Fig. 7A bis 7F schematische Darstellungen zur Erläuterung einer Segmentierung von Kanaldaten und Programmdaten sind;
Fig. 8 eine schematische Darstellung ist, die einen Prozess eines Codierers auf der Senderseite und einen Prozess des das Ausgangssignal desselben empfangenden IRD zeigt;
Fig. 9 eine schematische Darstellung zur Erläuterung der Inhalte eines Aufzeichnungsbereichs eines in Fig. 4 gezeigten DRAM ist;
Fig. 10 eine schematische Darstellung zur Erläuterung von Inhalten von in einem in Fig. 4 gezeigten EPG-Bereich gespeicherten EPG-Daten ist; ·
Fig. 11 eine schematische Darstellung zur Erläuterung eines Betriebs eines Demultiplexers ist;
Fig. 12 ein funktionelles Blockschaltbild ist, das die Struktur einer digitalen PLL des Satellitenrundfunkempfangsgeräts gemäß der vorliegenden Erfindung zeigt;
Fig. 13 ein funktionelles Blockschaltbild ist, das die Struktur eines Digitalfilters der digitalen PLL des Satellitenrundfunkempfangsgeräts gemäß der vorliegenden Erfindung zeigt;
Fig. 14 ein Flussdiagramm zur Erläuterung des Digitalfilters der digitalen PLL des Satellitenrundfunkempfangsgeräts gemäß der vorliegenden Erfindung ist; und
Fig. 15 eine schematische Darstellung zur Erläuterung eines Satellitenrundfunkempfangssystems ist.
Fig. 1 ist eine schematische Darstellung, die ein Beispiel der Struktur eines AV-Systems (Audio-Video-System) gemäß der vorliegenden Erfindung zeigt. Bei dieser Ausführungsform weist das AV-System einen IRD (Integrated Receiver/Decoder = integrierter Empfänger/Decodierer) 2 und eine- Monitoreinheit 4 auf. Der IRD 2 demoduliert ein von einem Satelliten (ein Rundfunksatellit oder Kommunikationssatellit) durch eine Parabolantenne 3 empfangenes Signal. Die Monitoreinheit 4 und der IRD 2 sind durch eine AV-Leitung 11 und eine Steuerungsleitung 12 miteinander verbunden.
Der Benutzer des AV-Systems kann mit einer Fernbedienung 5 einen Befehl als ein IR-Signal (Infrarot-Signal) in den IRD 2 eingeben. In anderen Worten strahlt beim Betätigen einer vorbestimmten Taste eines Tastenschalters 100. (siehe Fig. 5) auf der Fernbedienung 5 durch den Benutzer ein IR- Strahlungsabschnitt 51 ein relevantes Infrarotsignal ab. Das Infrarotsignal wird von einem IR-Empfangsabsohnitt 24 des IRD 2 (siehe Fig. 4) empfangen.
Fig. 2 zeigt elektrische Verbindungen des in Fig. 1 gezeigten AV-Systems. Die Parabolantenne weist einen LNB (Low Noise Block down-converter = rauscharmer verstärkender Abwärts- bzw. Empfangsumsetzer) 3a auf, der ein vom Satelliten empfangenes Signal in ein Signal mit einer vorbestimmten Frequenz umwandelt und das resultierende Signal dem IRD 2 zuführt. Der IRD 2 führt das Ausgangssignal durch die AV- Leitung 11 der Monitoreinheit 4 zu. Die AV-Leitung 11 ist aus beispielsweise drei Leitungen zusammengesetzt, die eine Zusammensetzvideosignalleitung, eine L-Audiosignalleitung und eine R-Audiosignalleitung sind.
Der IRD 2 weist auch einen AV-Einheit-Steuerungssignal- Sende/Empfangs-Abschnitt 2A auf. Die Monitoreinheit 4 weist ebenfalls einen AV-Einheit-Steuerungssignal-Sende/Empfangs- Abschnitt 4A auf. Die AV-Einheit-Steuerungssignal-, Sende/Empfangs-Abschnitte 2A und 4A sind durch die Steuerungsleitung 12 miteinander verbunden, die aus einem verdrahteten SIRCS (Sony Infrared Remote Control System, eine Handelmarke von SONY) besteht.
Fig. 3 zeigt ein Beispiel der Struktur der Frontplatte des IRD 2. Auf der linken Seite des IRD 2 ist eine Energietaste 111 angeordnet. Der Energietastschalter 111 wird zum Ein- oder Ausschalten der Energie bzw. Leistung verwendet. Beim Einschalten der Leistung leuchtet eine-LED 112 auf. Auf der rechten Seite der LED 112 sind LEDs 113 und 114 angeordnet. Die LED 113 leuchtet auf, wenn ein DSS-Modus gewählt ist. Im DSS-Modus wird ein vom Satelliten empfangenes Signal ausgegeben. Die LED 113 geht aus, wenn ein Fernsehmodus (TV- Modus) gewählt ist. Die LED 114 leuchtet auf, wenn vom Satel liten eine vorbestimmte Nachricht zum IRD 2 gesendet wird. Wenn der Benutzer die Nachricht auf der Monitoreinheit 4 zur Kenntnis nimmt, geht die LED 114 aus.
Beim Einschalten eines TV/DSS-Tastschalters 115 wird der DSS-Modus gesetzt. Beim Ausschalten des TV/DSS-Tastschalters 115 wird der TV-Modus gesetzt. Der Menütastschalter 121 wird betätigt, wenn ein Menü auf der Monitoreinheit 4 angezeigt wird.
An einer oberen Position, einer unteren Position, einer linken Position und einer rechten Position eines Wähltastschalters 116 sind ein Aufwärtstastschalter 117, ein Abwärtstastschalter 118, ein Linkstastschalter 119 bzw. ein Rechtstastchalter 120 angeordnet. Der Aufwärtstastschalter. 117, der Abwärtstastschalter 118, der Linkstastschalter 119 und der Rechtstastschalter 120 werden zum Bewegen des Cursors aufwärts, abwärts, nach links bzw. nach rechts verwendet. Der Wähltastschalter 116 wird zum Bestätigen eines gewählten Menügegenstandes verwendet.
Fig. 4 zeigt ein Beispiel der Struktur eines Satellitenrundfunk-IRD 2 gemäß der vorliegenden Erfindung. Bei der Fig. 4 wird durch eine Parabolantenne 3 digitaler Satellitenrundfunk von einem Satelliten empfangen. Ein von der Parabolantenne 3 empfangenes Signal wird einem auf der Parabolantenne 3 angeordneten LNB 3a zugeführt. Der LNB 3a mischt das empfangene Signal in ein Signal mit einer vorbestimmten Frequenz abwärts.
Ein Ausgangssignal des LNB 3a wird einer Tunerschaltung 6 zugeführt. Die Tunerschaltung 6 wählt ein Signal eines vorbestimmten Kanals aus dem mit einem von einem Kontroller 7 empfangenen Kanalwählsignal korrespondierenden empfangenen Signal.
Ein Ausgangssignal der Tunerschaltung 6 wird einer QPSK- Demodulationsschaltung 8 zugeführt. Die QPSK- Demodulationsschaltung 8 demoduliert das empfangene Signal entsprechend dem QPSK-Verfahren. Infolgedessen wird ein Bitstrom des empfangenen Signals demoduliert. Ein Ausgangssignal der QPSK-Demodulationsschaltung 8 wird einer Fehlerkorrektur Schaltung 9 zugeführt. Die Fehlerkorrekturschaltung 9 detektiert und korrigiert einen Fehler des Bitstroms.
Ein Ausgangssignal der Fehlerkorrekturschaltung 9 wird einem Demultiplexer 10 zugeführt. Der Demultiplexer 10 empfängt ein Bitstromsignal aus der Fehlerkorrekturschaltung 9, speichert das Bitstromsignal zeitweilig in einem Datenpufferspeicher (SRAM) 11, rahmt das empfangene Signal in eine Folge von Paketen, stellt fest, ob jedes Paket gewünschte Daten sind oder nicht, und trennt die resultierenden Daten in Videodaten und Audiodaten. Die Videodaten werden einem MPEG- Videodecodierer 12 zugeführt. Die Audiodaten werden einem. MPEG-Audiodecodierer 13 zugeführt.
Nach Verschlüsselung der empfangenen Daten werden die Daten zu einem Entwürfler bzw. Descrambler 14 gesendet. In einer Chipkarte bzw. IC-Karte 15 sind ein zur Entschlüsselung der verschlüsselten Daten notwendiger Entschlüsselungsschlüssel und ein Entschlüsselungsprogramm gespeichert. Ist das Empfangsgerät mit der IC-Karte 15 versehen, entschlüsselt der Descrambler 14 die verschlüsselten Daten mit dem in der IC- Karte 15 gespeicherten Entschlüsselungsschlüssel. Der Demultiplexer 10 trennt die entschlüsselten Daten in Videodaten und Audiodaten. Die Videodaten werden dem MPEG- Videodecodierer 12 zugeführt. Die Audiodaten werden dem MPEG- Audiodecodierer 13 zugeführt.
Der MPEG-Videodecodierer 12 speichert das empfangene digitale Videosignal zeitweilig in einem DRAM 21 und decodiert ein Videosignal, das entsprechend dem MPEG-System komprimiert worden ist. Das MPEG-System ist ein hocheffizientes Codierungssystem, von dem Bilddaten mit einer Kombination aus einer DCT- und einer Bewegungskompensations-Technologie komprimiert werden. Der MPEG-Videodecodierer 12 decodiert eine Videosignalkomponente. Ein Ausgangssignal des MPEG- Videodecodierers 12 wird einem analogen Videocodierer 17 zugeführt. Der analoge Videocodierer 17 bildet ein Luminanzsignal (Y), ein Chromasignal (C) und ein Bild- bzw. Farbbildaustastsynchronsignal bzw. Video-Mischsignal (V), die bei spielsweise mit dem NTSC-System korrespondieren. Das Videosignal wird von Ausgangssignalen 18A bis 18C zugeführt.
Als MPEG-Videodecodierer 12 kann ein MPEG-2- Decodierungs-LSI (Sti 3500) (SGS-Thomson Microelectronics Company) verwendet werden. Martin Bolton beschreibt die Einzelheiten des Sti 3500 in Nikkei Electronics, Nikkei PB Company, Nr. 603, 14. März, 1994, Seiten 101-110.
Außerdem sei im Hinblick auf den MPEG-2-Transport-Strom auf "Latest MPEG Textbook", ASCII Corp., 1. August 1994, Beiten 231-253 Bezug genommen.
Der MPEG-Audiodecodierer 13 decodiert ein mit dem MPEG- System korrespondierendes Audiosignal. Der MPEG- Audiodecodierer 13 speichert das empfangene digitale Audiosignal zeitweilig in einem DRAM und decodiert ein digitales Audiosignal. Ein Ausgangssignal des MPEG-Audiodecodierers 13 wird einem D/A-Wandler 25 zugeführt. Der D/A-Wandler 25 wandelt ein digitales Audiosignal in ein analoges Audiosignal um. Ein Audiosignal des D/A-Wandlers 25 wird von einem Ausgangsanschluss 26 zugeführt.
Bei dieser Ausführungsform werden das Videosignal und das Audiosignal durch die AV-Leitung 11 der Monitoreinheit 4 zugeführt.
Der Kontroller 7 führt verschiedene Prozesse aus, die mit einem in einem ROM 19 gespeicherten Programm korrespondieren. Beispielsweise steuert der Kontroller 7 den Tuner 6, die QPSK-Demodulationsschaltung 8 und die Fehlerkorrekturschaltung 9. Außerdem steuert der Kontroller 7 den AV- Einheit-Steuerungssignal-Sende/Empfangs-Abschnitt 2A, um ein vorbestimmtes Steuerungssignal durch die Steuerungsleitung 12 zu einer anderen AV-Einheit (bei dieser Ausführungsform die Monitoreinheit 4) auszugeben, und empfängt ein Steuerungssignal von einer anderen AV-Einheit.
Der Benutzer kann mit dem Operationstastschalter (siehe Fig. 3) auf der Frontplatte 40 einen gewünschten Befehl in den Kontroller 7 direkt eingeben. Betätigt der Benutzer die Fernbedienung 5, strahlt der TR-Strahlungsabschnitt 51 ein. Infrarotsignal ab. Das Infrarotsignal wird vom IR- Empfangsabschnitt 24 empfangen. Das resultierende Signal wird, dem Kontroller 7 zugeführt. Infolgedessen kann der Benutzer mit der Fernbedienung 5 direkt einen gewünschten Befehl in · den Kontroller 7 eingeben.
Außerdem steuert der Kontroller 7 den MPEG- Videodecodierer 12, um OSD-Daten (OSD = On-Screen Display = Bildschirmanzeige) zu erzeugen. Der MPEG-Videodecodierer 12 erzeugt vorbestimmte OSD-Daten unter der Steuerung des Kontrollers 7, schreibt die OSD-Daten in einen OSD-Bereich 21a (siehe Fig. 11) des DRAM 21 und gibt dann die resultierenden OSD-Dagen aus. Infolgedessen können vorbestimmte Textzeichen, eine Figur (beispielsweise ein Menü und ein genereller Programmleitfaden bzw. -führer als eine Art von EPG) usw. ausgegeben und auf der Monitoreinheit 4 angezeigt werden.
Fig. 5 zeigt ein Beispiel der Struktur des Tastenschalters 100 der Fernbedienung 5. Die Pfeiltastschalter 201 bis 204 werden zum Bewegen des Cursors in fünf Richtungen verwendet, welche die Richtung nach oben, nach unten, nach links bzw. nach rechts sind. Ein Tastschalter 200 wird vertikal zur oberen Oberfläche der Fernbedienung 5 gedrückt und zum Bestätigen eines gewählten Menügegenstandes verwendet. Der Menütastschalter 134 wird zum Anzeigen eines Menüschirms auf der Monitoreinheit 4 betätigt. Ein Ausgabetastschalter 135 wird zum Anzeigen eines normalen Schirms verwendet.
Ein Kanal-Aufwärts/Abwärts-Tastschalter 133 wird zum Erhöhen oder Erniedrigen der Rundfunkkanalnummer verwendet. Ein · Lautstärke Tastschalter 132 wird zum Auf- oder Abdrehen des Lautstärkepegels verwendet.
Ein numerischer Tastenschalter (zehn Tasten) 138, der Tasten "0" bis "9" aufweist, wird zur Eingabe einer Zahl bzw. Nummer verwendet. Ein Eingabetastschalter 137 wird zum Bestätigen einer Zahl bzw. Nummer, die mit dem numerischen Tastenschalter 138 eingegeben worden ist, verwendet. Beim Wechseln eines Kanals wird drei Sekunden lang ein Banner angezeigt, das aus einer neuen Kanalnummer, einem Rufzeichen bzw. - signal, einem Logo und einem Mail-Ikon besteht. Zusätzlich zu einem solchen einfachen Banner ist ein detailliertes Banner vorgesehen. Das detaillierte Banner besteht beispielsweise aus einem Programmnamen, einer Rundfunkstartzeit und einer laufenden Zeit. Eine Anzeigetaste 136 wird zum Wählen des Bannertyps benutzt.
Ein TV-Video-Wähltastschalter 139 wählt ein Eingangssignal der Monitoreinheit 4, ein Eingangssignal eines Tuners des TV-Empfängers oder ein Eingangssignal eines Videoeingangsanschlusses (beispielsweise ein VCR). Eine TV-DSS-Wähltaste 140 wird zum Wählen eines TV-Modus oder eines DSS-Modus verwendet. Wenn der Benutzer mit dem numerischen Tastenschalter 138 einen Kanal ändert, wird der vorhergehende Kanal gespeichert. Ein Springtastschalter 141 wird zum Wiedergewinnen des vorhergehenden Kanals verwendet.
Ein Führungstastschalter 143 wird zum direkten Anzeigen einer generellen Führung (EPG) der Monitoreinheit 4, nicht durch das Menü, verwendet.
Ein Kabeltastschalter 145, ein TV-Tastschalter 146 und ein DSS-Tastschalter 147 werden zum Wählen einer Funktion (das heißt Wählen einer Einheitskategorie eines Codes eines von der Fernbedienung 5 abgestrahlten Infrarotsignals) verwendet. Der Kabeltastschalter 145 wird zum Anzeigen eines von einer Kabelbox (nicht gezeigt) durch ein Kabel empfangenen Signals auf der Monitoreinheit 4 verwendet. Infolgedessen wird ein der Kabelbox zugeordneter Code einer Einheitskategorie als ein Infrarotsignal abgestrahlt. Ähnlich wird der TV- Tastschalter 146 zum Anzeigen eines vom Tuner der Monitoreinheit 4 empfangenen Signals verwendet. Der DSS-Tastschalter 147 wird zum Anzeigen eines durch den Satelliten vom IRD 2 empfangenen Signals verwendet.
Beim Einschalten dieser Tastschalter 145, 146 und 147 leuchten die in ihnen jeweils angeordneten LEDs auf. Infolgedessen kann der Benutzer mit einer aufleuchtenden relevanten LED eine Kategorieeinheit erkennen, zu der ein Code gesendet wird.
Beim Einschalten eines Kabelleistungs-Tastschalters 151, eines TV-Leistungs-Tastschalters 152 und eines DSS-Leistungs- Tastsschalters 153 werden die Kabelbox, die Monitoreinheit 4 bzw. der IRD 2 ein- oder ausgeschaltet.
Fig. 6 zeigt ein Externes der internen Struktur der Fernbedienung 5. Eine einen Mikrocomputer 71 bildende CPU 72 tastet immer eine Tastenschaltmatrix 82 ab und detektiert, ob der Tastenschalter 100 der Fernbedienung 5 betätigt worden ist oder nicht. Die CPU 72 führt eine Anzahl Prozesse aus, die mit einem in einem ROM 73 gespeicherten Programm korrespondieren, und speichert erforderliche Daten in einem RAM 74.
Wenn die CPU 72 ein Infrarotsignal ausgibt, betreibt die CPU 72 eine LED 76 durch einen LED-Treiber 75.
Zu Details eines Direkt-Satellitenrundfunkssystems sei auf "Technologies Supporting US Information Super Highway" von L. W. Butterworth, J. P. Godwin und D. Radbel, Nikkei Electronics, Nikkei BP Company, October 24, 1994, Seiten 180- 189 Bezug genommen.
Fig. 7A bis 7F zeigen einen Prozess zur Erzeugung von durch einen Codierer des Direkt-Satellitenrundfunksystems codierten Übertragungsdaten. EPG-Daten sind aus Führungsdaten, Kanaldaten und Programmdaten zusammengesetzt. Die Führungsdaten sind Gesamtdaten der Programmführung. Die Kanaldaten sind Daten von Kanälen. Die Programmdaten sind Daten von Programmen. Die EPG-Daten werden später in Bezug auf Fig. 10 beschrieben.
Die Kanaldaten und die Programmdaten der EPG-Daten sind für jeden Kanal segmentiert. Bei der in den Fig. 7A bis 7F gezeigten Ausführungsform werden Kanaldaten und Programmdaten von Kanälen 1 und 2 als Daten eines Segments 1 behandelt. Kanaldaten und Programmdaten von Kanälen 3 und 4 werden als Daten eines Segments 2 behandelt. Kanaldaten und Programmdaten von Kanälen 5 und 6 werden als Daten eines Segments 3 behandelt.
Wie in Fig. 7E gezeigt sind die Kanaldaten und Paketdaten in Pakete mit einer vorbestimmten Größe geteilt. Zu jedem Paket ist ein Header addiert und die resultierenden Daten werden als ein Paket gesendet.
In einem Codierer auf der Senderseite werden zusätzlich zu den Kanaldaten und den Programmdaten Führungsdaten, Videodaten und Audiodaten als Paketdaten zu einem 12,2-12,7 GHz- BSS-Breitbandausgangssignal-Transponder des Satelliten gesendet. In diesem Fall werden Pakete mehrerer (bis zu 9) Kanäle zu einem jedem Transponder zugeordneten vorbestimmten Frequenzsignal gemultiplext. Jeder Transponder überträgt Signale mehrerer Kanäle mit nur einem Träger. Wenn infolgedessen 23 Transponder vorhanden sind, können bis zu 207 (= 9 · 23) Kanäle gesendet werden.
Im IRD 2 empfangen der Tuner 6, die QPSK- Demudulationsschaltung 8 und die Fehlerkorrekturschaltung 9 einen Träger mit nur einer Frequenz, die mit.einem vorbestimmten Transponder korrespondiert, und demodulieren den Träger. Infolgedessen werden Paketdaten von bis zu neun Kanälen erhalten. Der Demultiplexer 10 speichert jedes von dem demodulierten Ausgangssignal erhaltene Paket zeitweilig in einem Datenpufferspeicher 22 und liest es dann. Der Demultiplexer 10 speichert vom Header der EPG-Daten (Führungsdaten, Kanaldaten und Programmdaten) verschiedene Daten bei einem EPG-Bereich 22a. Dem DRAM 21 werden Videopakete zugeführt und in ihm gespeichert.
Der MPEG-Videodecodierer 22 decodiert die Videopakete. Dem DRAM 16 werden Audiopakete zugeführt und dann in ihm gespeichert. Der MPEG-Audiodecodierer 13 decodiert die Audiopakete.
Zu Details des Prozesses des in Fig. 8 gezeigten Codierers sei auf "Technologies Supporting US Information Super Highway", Nikkei Electronis, Seiten 180-189 Bezug genommen. Jeder Transponder stellt Paketdaten so zusammen, dass die Übertragungsrate jedes Transponders konstant wird. Die Übertragungsrate eines jedem Transponder zugeordneten einzelnen Trägers beträgt 40 Mbit/s.
Beispielsweise verwenden im Fall eines Bewegtbildes wie beispielsweise eines Sportprogramms, dessen Szenen sich schnell ändern, MPEG-Videodaten viele Pakete. Wenn infolgedessen die Zahl solcher Programme groß wird, nimmt die Zahl von Programmen, die mit einem einzelnen Transponder gesendet werden können, ab.
Andererseits können MPEG-Videodaten mit einer kleinen Zahl Einzelbildern bzw. Rahmen, beispielsweise eine Szene einer Ankündigung mit einer kleinen Zahl Pakete gesendet werden. Wenn infolgedessen die Zahl solcher Programme groß ist, nimmt die Zahl von Programmen, die mit einem einzelnen Transponder gesendet werden können, zu.
Fig. 9 zeigt die Inhalte des DRAM 21. Nun sei angenommen, dass ein Schirm der Monitoreinheit 4 mit 720 · 480 Pixeln strukturiert ist. Außerdem sei angenommen, dass die Luminanz jedes Pixels mit acht Bit dargestellt ist. Überdies · sei angenommen, dass die Farbdifferenz für jedes zweite Pixel durch acht Bit repräsentiert ist. In diesem Fall ist, die zum Strukturieren eines einzelnen Schirms notwendige Zahl Bits gleich 4147200 (= 720 · 480 · 1,5 · 8) Bit. Unter der Annahme, dass ein einzelnes Wort aus 64 Bit zusammengesetzt ist, wird die Gesamtzahl an Wörtern gleich 64800 Wörter, was in hexadezimaler Notation gleich 0xFD20 Wörter ist.
Jedoch ist dieser Wert des DRAM 21 so groß, dass der MPEG-Videodecodierer 12 ihn nicht managen kann. Wird infolgedessen der Wert in hexadezimaler Notation um fünf Bit zur LSB-Seite verschoben, wird der Wert gleich 0x7E9. Da außerdem der in das Register gesetzte Wert ein Vielfaches von 4 sein sollte, wird ein Wert, der größer als 0x7E9 und ein Vielfaches von 4 ist, gleich 0x7EC.
Infolgedessen sind bei dieser Ausführungsform Pufferspeicher 0 bis 2 vorgesehen, die I-Bilddaten, P-Bilddaten und B-Bilddaten speichern. Die Speicherkapazität jedes der Pufferspeicher 0 bis 2 beträgt 64896 Wörter. Außerdem ist für die OSD-Daten ein Bereich von 1876 Wörtern vorgesehen. Für einen Bitpufferspeicherbereich zum zeitweiligen Speichern von Eingangsdaten ist ein Bereich von 49280 Wörtern vorgesehen.
Fig. 10 ist eine schematische Darstellung, die Inhalte von im EPG-Bereich 22a des Datenpufferspeichers 22 gespeicherten EPG-Daten (Programmführungsdaten) zeigt. Wie in Bezug auf die Fig. 7 und 8 beschrieben wurde speichert der Kon troller 7 in dem in Fig. 10 gezeigten EPG-Bereich 22a die EPG-Daten, die vom Codierer auf der Senderseite codiert und als Pakete gesendet worden sind.
Wie in der Fig. 10 gezeigt werden Programmführungsdaten (EPG-Daten) sukzessive in der Ordnung: Führungsdaten, Kanaldaten und Programmdaten gespeichert.
Die Führungsdaten enthalten "Datum", welches das laufende Datum repräsentiert, "Zeit", das die laufende Zeit repräsentiert, "Segmentezahl", das die Gesamtzahl von Segmenten repräsentiert, "Transponderliste", das eine Liste von Segmentnümmern und korrespondierender Transpondernummern repräsentiert, und "Kanalliste", das eine Liste von Segmentnummern und Kanalnummern repräsentiert.
Auf die Führungsdaten folgen Kanaldaten, die in der Ordnung: Segment 1, Segment 2, Segment 3 usw. angeordnet sind. Jedes Segment enthält Daten einer vorbestimmten Zahl Kanäle. Bei dieser Ausführungsform enthält das Segment 1 Daten der Kanäle 1und 2. Das Segment 2 enthält Daten der Kanäle 3 und 4.
Daten jedes Kanals enthalten "Kanalnummer", das die Kanalnummer darstellt, "Kanalname", welches das Rufzeichen der Rundfunkstation repräsentiert, "Logo-ID", welche die Logo der Rundfunkstation identifiziert, "Daten-IDs", die MPEG- Videodaten und MPEG-Audiodaten identifizieren, "Programmezahl", das die Zahl Programme des Kanals (beispielsweise des Kanals 1) repräsentiert, und "Verschiebung des ersten Programms", das eine Verschiebung von der Position (Adresse) bei der Daten des ersten Programms eines speziellen Kanals gespeichert sind repräsentiert (beispielsweise im Fall des Kanals 2 einen Verschiebungswert vom Beginn des Programmsegments (in dem in Fig. 10 gezeigten Fall der Beginn des Programms 1-1) zu der Adresse, bei der die ersten Programmdaten des Programms 2-1 gespeichert sind).
Programmdaten enthalten "Programmtitel", das den Namen des Programms darstellt, "Startzeit", das die Rundfunkstartzeit des Programms darstellt, "Zeitlänge", das die Rundfunkzeitperiode bzw. -dauer des Programms darstellt, "Kategorie", die Gattung (Kategorie) des Programms darstellt, "Subkategorie", das die Untergattung der Gattung (Kategorie) darstellt, "Einstufung", das die Altersbeschränkung des Programms darstellt, und "Programmbeschreibung", das Detailinhalte des Programms (einschließlich einer Datendecodierungsbedingung eines codierten Pay-Per-View-Programms (Per-Sendung-Bezahl- Programms) darstellt. Solche Programmdaten sind für jedes Segment angeordnet. Bei dieser Ausführungsform sind die Programmdaten des Segments 1 aus acht Datenstücken des Kanals 1, die Programm 1-1 bis Programm 1-8 sind, und sieben Datenstücken des Kanals 2, die Programm 2-1 bis Programm 2-7 sind, zusammengesetzt.
Fig. 11 ist ein Blockschaltbild, das einen Datenprozess zum Anzeigen eines generellen Führungsschirms auf der Monitoreinheit 4 zeigt.
Ein Kontroller 7 hat in einem Register 10a eines Demultiplexers 10 einen Bestimmungsort von Daten, die von einer Fehlerkorrekturschaltung 9 empfangen worden sind, bezeichnet. Die von der Fehlerkorrekturschaltung 9 empfangenen Daten werden in einem Datenpufferspeicher 22 zeitweilig gespeichert und dann vom Demultiplexer 10 gelesen. Die resultierenden Daten werden zum Bestimmungsort, der vom Register 10a bezeichnet worden ist, gesendet.
Beispielsweise werden Paketedaten mit Headern, die mit im Register 10a des Demultiplexers 10 gespeicherten "DATEN-ID von "MPEG-Video"" übereinstimmen, zu einem MPEG- Videodecodierer 12 gesendet. Daten von Paketen mit Headern, die mit "DATEN-ID von "MPEG-Audio'" übereinstimmen, werden zu einem MPEG-Audiodecodierer 13 gesendet.
Ähnlich werden Daten von Paketen mit Headern, die mit im Register 10a gespeicherten "DATEN-ID von "Führung"" übereinstimmen, zu einem durch eine im Register 10 gespeicherte "Adresse von "Führung"" bezeichneten EPG-Bereich 22a des Datenpufferspeichers 22 gesendet und dann in den EPG-Bereich 22a geschrieben. Auf diese Weise werden EPG-Daten in dem in Figur. 10 gezeigten EPG-Bereich 22a gespeichert.
Nach dem Senden der EPG-Datenwerden die Header der Pakete, da sie nicht notwendig sind, verworfen.
Werden die EPG-Daten im EPG-Bereich 22a, der eine Speicherkapazität von beispielsweise 120 kbytes aufweist, gespeichert und wird dadurch der EPG-Bereich 22a voll, gibt der Demultiplexer 10 ein Auffüllstatussignal an den Kontroller 7 ab. Empfängt der Kontroller 7 dieses Steuerungssignal vom Demultiplexer 10, stoppt der Kontroller 7 den Empfang der EPG- Daten. Werden die EPG-Daten angezeigt, führt der Kontroller 7 einen Interpretierungsprozess wie beispielsweise ein Dekomprimieren, Sortieren und Decodieren der EPG-Daten aus.
Auf diese Weise werden EPG-Daten für beispielsweise 200 Kanäle für 4, 5 Stunden nach der gegenwärtigen bzw. laufenden Zeit im EPG-Bereich 22a gespeichert. Die EPG-Daten (Führungsdaten, Kanaldaten und Programmdaten) können von jedem beliebigen Transponder empfangen werden. In anderen Worten werden von jedem beliebigen Transponder die gleichen EPG-Daten gesendet.
Der Kontroller 7 erzeugt eine Sortentabelle 230 zum Suchen von Daten eines speziellen Kanals aus den im EPG-Bereich 22a gespeicherten EPG-Daten und speichert die Sortentabelle 230 in einem SRAM 11. Die Sortentabelle 230 korrespondiert mit einer Gesamt-EPG-Tabelle 230 zum Suchen eines Programms aller Kanäle (beispielsweise 200 Kanäle) für 4, 5 Stunden nach der laufenden Zeit. Der Kontroller 7 liest Daten in einem speziellen Anzeigebereich 250 und in einem speziellen Zeitbereich aus der Gesamt-EPG-Tabelle 240 und schreibt die Daten als Bitabbildungsdaten in den OSD-Bereich 21a des DRAM 21. Der MPEG-Videodecodierer 12 liest die Bitabbildungsdaten aus dem OSD-Bereich 21a und gibt die Bitabbildungsdaten an eine Monitoreinheit 4 ab. Infolgedessen kann ein Führungs-EPG wie beispielsweise eine generelle Führung angezeigt werden.
Beim Anzeigen von Zeichendaten oder dgl. als OSD-Daten werden die im EPG-Bereich 22a gespeicherten Zeichendaten, da sie komprimiert worden sind, mit einem Wörterbuch bzw. einem Dateiverzeichnis dekomprimiert. Infolgedessen speichert ein ROM 19 komprimierte Codeumwandlungsdateiverzeichnisse. Die komprimierten Codeumwandlungsdateiverzeichnisse sind ein einzelnes Silbendateiverzeichnis und drei Wortdateiverzeichnisse.
Ein Wort wird mit Daten aus zwei Bytes dargestellt. Das erste Byte stellt den Typ von drei Wortdateiverzeichnissen mit 0, 1 und 2 dar. Das zweite Byte stellt Wörter mit 0 bis 255 dar. Ein Codierer auf der Senderseite sendet ein Wort mit einem solchen Zwei-Byte-Code. Der ROM 19 weist die gleichen Dateiverzeichnisse wie der Codierers auf. Mit den Dateiverzeichnissen wird der Zwei-Byte-Code als das ursprüngliche Wort wiedergewonnen.
Wird ein von den präparierten Wörtern verschiedenes Zeichen gesendet, werden spezielle Silben aus 252 Silbentypen kombiniert. Eine Silbe wird mit einem Ein-Byte-Code dargestellt.
Außerdem speichert der ROM 19 eine Relationstabelle (eine Adressenumwandlungstabelle), welche die Relation zwischen Zeichencodes und gespeicherten Positionen von Bitabbildungsdaten von Schriftzeichensätzen bzw. Fonts darstellt. Bezüglich der Umwandlungstabelle werden mit einem speziellen Zeichencode korrespondierende Bitabbildungsdaten gelesen und in den OSD-Bereich 21a geschrieben. Natürlich speichert der ROM 19 selbst Bitabbildungsdaten bei speziellen Adressen.
Außerdem speichert der ROM 19 Logodaten zum Anzeigen eines Logs, einer Logo-ID und einer Adressenumsetzungstabelle zum Abrufen von Logodaten (Bitabbildungsdateny, die mit der Logo-ID korrespondieren. Mit einer Logo-ID liest der Kontrol- ler 7 Logodaten aus der mit der ID korrespondierenden Adresse des ROM 19 und schreibt die Logodaten in den OSD-Bereich 21a. Infolgedessen kann ein Logo jeder Rundfunkstation auf der Monitoreinheit 4 angezeigt werden.
Die Sortentabelle im SRAM 11 speichert. Daten in der Ordnung von Kanalnummern. Wird ein spezieller Kanal oder ein spezielles Programm extrahiert oder deren Ordnung geändert, wird die Sortentabelle neu geschrieben. Jedoch ist die Sortentabelle eine Tabelle, welche die Positionsinformation (Zeiger) von Kanaldaten und Programmdaten speichert. Ein Zei ger von Programmdaten und ein Zeiger von Kanaldaten sind gepaart. Infolgedessen werden Programmdaten und Kanaldaten als Paare neu geschrieben.
Nach Fig. 4 wiederum können wie oben beschrieben einige von einem Satelliten empfangene Signale verschlüsselt sein. Zum Entschlüsseln solcher Signale ist die IC-Karte 15, die den Entschlüsselungsschlüssel und das Entschlüsselungsprogramm speichert, erforderlich. Daten werden durch eine IC- Karten-Schnittstelle 23 in die und aus der IC-Karte 15 eingegeben und ausgegeben.
Beim MPEG-System wird ein aus digitalen Videodaten und digitalen Audiodaten zusammengesetzter Bitstrom gesendet. Der Bitstrom wird durch den Demultiplexer 10 in digitale Videodaten und digitale Audiodaten getrennt. Der Bitstrom enthält einen aus einem PTS und einem DTS zusammengesetzten Zeitstempel und erlaubt, dass die digitalen Videodaten mit den digitalen Audiodaten synchronisiert werden. Mit dem PTS und dem DTS werden eine Wiedergabe/Ausgabe-Zeit und Decodierzeit gemanagt.
Beim MPEG-System enthält der Bitstrom eine PCR als einen. Zeitreferenzwert. Mit der PCR wird der Wert des STC als eine Referenzzeit eingestellt und kalibriert. Es ist eine mit dem STC verbundene PLL-Schaltung angeordnet. Die Decodiererseite weist einen STC bei einer Frequenz auf, die vollständig gleich der Frequenz des Systemtakts der Codiererseite ist. Ein in der PLL-Schaltung mit einer Frequenz 27 MHz oszillierender Takt veranlasst den Demultiplexer 10, den MPEG- Videodecodierer 12, den MPEG-Audiodecodierer 13 und den analoge Videocodierer 17 zu arbeiten.
Fig. 12 zeigt ein Beispiel der Struktur einer solchen digitalen PLL-Schaltung. Bei der Fig. 12 sind eine PCR- Extraktionsschaltung 51, ein STC-Zähler 52 und ein D/A- Wandler 55 im Demultiplexer 10, der den empfangenen Bitstrom in digitale Videodaten und digitale Audiodaten trennt, angeordnet. Ein Phasenvergleichsabschnitt 53 und ein Digitalfilter 54 sind durch eine von einer CPU 4 gesteuerte Software gebildet.
Bei der Fig. 12 wird der empfangene Bitstrom einem Eingangsanschluss 50 zugeführt. Der Bitstrom enthält die PCR als einen Zeitreferenzwert, mit dem Videodaten und Audiodaten decodiert werden. Die PCR-Extraktionsschaltung 51 extrahiert die PCR als eine Zeitreferenz aus dem vom Eingangsanschluss 50 empfangenen Bitstrom.
Der Wert der PCR wird dem Phasenvergleichsabschnitt 53 und dem STC-Zähler 52 zugeführt. Die PCR-Exträktionsschaltung 51 erzeugt ein Signal, das mit der Detektion der PCR synchron ist. Dieses Signal wird als ein Steuerungssignal zugeführt, das bewirkt, dass der gezählte Wert des STC in den STC-Zähler 52 geladen wird.
Der STC-Zähler 52 zählt den Takt mit einer von einem VCO (spannungsgesteuerter Oszillator) 57 empfangenen Frequenz von 27 MHz. Ein Ausgangssignal des STC-Zählers 52 wird dem Phasenvergleichsabschnitt 53 entsprechend einem von der PCR- Extraktionsschaltung 51 empfangenen Steuerungssignal und einem aus dem Kontroller 7 empfangenen Befehl zugeführt.
Der Phasenvergleichsabschnitt 53 vergleicht den Wert der von der PCR-Extraktionsschaltung 51 detektierten PCR mit Ausgangsdaten der STC-Zählschaltung 52 und führt die resultierenden Daten dem Digitalfilter 54 als ein Phasendifferenzausgangssignal zu.
Ein Ausgangssignal des Digitalfilters 54 wird dem D/A- Wandler 55 zugeführt. Der D/A-Wändler 55 digitalisiert die vom Phasenvergleichsabschnitt 53 empfangene Phasendifferenz durch das Digitalfilter 54 mit 16 Bits, Ausgangsdaten des D/A-Wandlers 55 werden dem VCO 57 durch das analoge Tiefpassfilter 56 zugeführt.
Der VCO 57 oszilliert den Takt mit einer Frequenz 27 MHz. Der vom VCO 57 oszillierte Takt wird entsprechend einem Ausgangssignal des analogen Tiefpassfilters 57 gesteuert. Der vom VCO 57 oszillierte Takt wird dem STC-Zähler 52 zugeführt. Außerdem wird der Takt von einem Ausgangsanschluss 58 ausgegeben. Der Takt wird vom Ausgangsanschluss 58 dem MPEG- Videodecodierer 12, dem MPEG-Audiodecodierer 13 und dem analogen Videodecodierer 17 zugeführt.
Der Bitstrom wird vom Eingangsanschluss 50 der PCR- Extraktionsschaltung 51 zugeführt. Die PCR- Extraktionsschaltung 51 detektierten die PCR. Der Wert der. PCR ist anfangs gleich pcr(0). Zum Zeitpunkt n ist der Wert der PCR gleich pcr(n). In der Steuerungsstartstufe wird der Wert pcr(0) detektiert. Der Wert pcr(0) wird in den STC- Zähler 52 geladen. Infolgedessen stimmt in der Steuerungsstartstufe der von der PCR-Extraktionsschaltung 51 empfangene Wert pcr(0) mit dem Wert stc(0) des STC-Zählers 52 überein.
Der STC-Zähler 52 schaltet entsprechend dem vom VCO 57 oszillierten Takt weiter. Zum Zeitpunkt n werden beim Detektieren des Wertes pcr(n) Ausgangsdaten des STC-Zählers 52 dem Phasenvergleichsabschnitt 53 als ein Zählwert stc(n) zugeführt.
Der Phasenvergleichsabschnitt 53 vergleicht den aus dem Bitstrom detektierten Wert der PCR mit dem Wert des STC des STC-Zählers 52 und gewinnt die Phasendifferenz Δ (A = PCR - STC).
In der Steuerungsstartstufe wird die vom Phasenvergleichsabschnitt 53 empfangene Phasenvergleichsdifferenz Δ(0) gleich Δ (0) = pcr(0) - stc(0) = 0, da der von der PCR- Extraktionsschaltung 51 empfangene pcr(0) mit dem Wert stc(0) des STC-Zählers 52 übereinstimmt.
Normalerweise tritt beim Ablaufen der Zeit eine Phasendifferenz zwischen dem Wert der aus dem Bitstrom detektierten PCR und dem Wert des STC-Zählers 52 auf. Zum Zeitpunkt n stimmt der aus der PCR-Extraktionsschaltung 51 empfangene Wert pcr(n) nicht mit dem Wert stc(n) des STC-Zählers 52 überein. Infolgedessen gibt der Phasenvergleichsabschnitt 53 eine Phasendifferenz Δ(n) zwischen dem von der PCR- Extraktionsschaltung 51 empfangenen Wert pcr(n) und dem Wert des stc(n) des STC-Zählers 52 (nämlich Δ (n) pcr(n) - stc(n)) aus.
Die Phasendifferenz Δ(n) wird durch das Digitalfilter 54, den D/A-Wandler 55 und das analoge Tiefpassfilter 56 zum VCO 57 rückgekoppelt. In anderen Worten wird die vom Phasenvergleichsabschnitt 53 erhaltene Phasendifferenz dem Digital filter 54 zugeführt. Der Phasenvergleichsabschnitt 53 gibt die digitalen Daten aus. Andererseits wird die Oszillationsfrequenz des VCO 57 entsprechend einer Steuerspannung gesteuert. Infolgedessen kann der VCO 57 mit dem Ausgangssignal des Digitalfilters 54 nicht gesteuert werden.
Ein Ausgangssignal des Digitalfilters 54 wird dem D/A- Wandler 55 zugeführt. Der D/A-Wandler 55 wandelt das aus dem Digitalfilter 54 empfangene Signal in ein analoges Signal um. Das analoge Signal wird einem analogen Tiefpassfilter 56 zugeführt. Das analoge Tiefpassfilter 56 entfernt unnötige Wechselsignalkomponenten und führt das resultierende Signal dem VCO 57 zu. Mit einer solchen Rückkopplungsschleife wird die Phasendifferenz zwischen dem Wert der aus der PCR- Extraktionsschaltung 51 empfangenen PCR und dem Wert des S. TC des STC-Zählers 52 gleich 0.
Wenn in der Steuerungsstufe die Phasendifferenz Δ(n) übermäßig groß wird, lädt die PCR-Extraktionsschalturig 51 beim nächsten Zeitpunkt den Wert der PCR als den Wert pcr(0) in den STC-Zähler 52, um den Ziel- bzw. Sollwert neu zu bezeichnen, und steuert die PLL.
Als nächstes wird die Struktur des Digitalfilters 54 beschrieben, Vor allen Dingen wird eine Rückkopplungsoperation, bei der die Phasendifferenz zwischen dem Wert der PCR und dem Wert des STC gleich 0 wird, beschrieben. In anderen Worten ist zum Zeitpunkt 0 die Phasendifferenz gleich 0. Danach wird die Phasendifferenz groß. Die Phasendifferenz zu dem beim Zeitpunkt 0 bezeichneten Sollwert wird durch die Rückkopplungsoperation kompensiert.
Wie oben beschrieben, wird die Phasendifferenz Δ(n) zwischen dem Wert pcr(n) der PCR und dem Wert stc(n) des STC zum Zeitpunkt n wie folgt erhalten:
Δ(n) = pcr(n) - stc(n),
wenn Δ(n) > 0, pcr(n) - stc(n) > 0 und
infolgedessen pcr(n) > stc(n) gilt.
Folglich nimmt der Ausgangswert dac(n) des Digitalfilters 54 zu, und die Frequenz des VCO 57 nimmt zu.
Gilt im Gegensatz dazu Δ(n) < O, pcr(n) - stc(n) < 0, gilt infolgedessen pcr(n) < stc(n).
Folglich nimmt das Ausgangssignal dac(n) des Digitalfilters 54 ab, und die Frequenz des VCO 57 nimmt ab.
Um dies zu tun wird der Ausgangswert dac(n) des Digital-, filters 54 so gesteuert, dass die folgende Komponente
K1·Δ (n)/elp(n), (1)
die, roportional zur Phasendifferenz zum gegenwärtigen Zeitpunkt ist, zum Ausgangswert dac(n - 1) des Digitalfilters des vorhergehenden Zeitpunkts addiert wird. elp(n) ist das Intervall zwischen der PCR zum gegenwärtigen Zeitpunkt und der PCR zum vorhergehenden Zeitpunkt.
Infolgedessen gilt elp(n) = stc(n) - stc(n - 1).
Außerdem gilt K1 > 0.
Es wird die Rückkopplungsoperation, bei der die Differenz (Δ(n) - (Δ(n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt auf 0 kompensiert wird (das heißt die Phasendifferenz zum gegenwärtigen Zeitpunkt n wird auf der Basis der PCR zum vorhergehenden Zeitpunkt (n - 1) auf 0 kompensiert) beschrieben.
Die Differenz zwischen der Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt und der Phasendifferenz Δ(n - 1) zum vorhergehenden Zeitpunkt ist wie folgt ausgedrückt:
Δ(n) - A(n - 1).
Da Δ(n) = pcr(n) - stc(n) und
Δ(n - 1) = pcr(n - 1) - stc(n - 1) ist, gilt
Δ (n) - Δ (n - 1) = (pcr(n) - stc(n)) - (pcr(n - 1) - stc(n - 1)).
Wenn infolgedessen die Differenz zwischen der Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt und der Phasendifferenz Δ(n- 1) zum vorhergehenden Zeitpunkt größer als 0 ist, gilt
Δ (n) - Δ (n - 1) > 0,
(pcr(n) - stc(n)) - (pcr(n - 1) - stc(n - 1)) > 0.
Infolgedessen gilt pcr(n) - pcr(n - 1) > stc(n) - stc(n - 1). Folglich nimmt der Ausgangswert dac(n) des Digitalfilters 54 zu, und die Frequenz des VCO 57 nimmt zu.
Ist die Differenz zwischen der Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt und det Phasendifferenz Δ(n - 1) zum vorhergehenden Zeitpunkt kleiner als 0, gilt
Δ(n) Δ(n - 1) < 0,
(pcr(n) - stc(n)) (pcr(n - 1) - stc(n - 1))< 0.
Infolgedessen gilt pcr(n) - pcr(n - 1) < stc(n) - stc(n - 1). Folglich nimmt der Ausgangswert dac(n) des Digitalfilters 54 ab, und die Frequenz des VCO 57 nimmt ab.
Um dies zu tun wird eine Komponente, die proportional zur Differenz (Δ(n) - Δ(n - 1)) zwischen der Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt und der Phasendifferenz Δ(n- 1) zum vorhergehenden Zeitpunkt zum Ausgangswert dac(n - 1) des Digitalfilters 54 zum gegenwärtigen Zeitpunkt addiert. In anderen Worten wird
K2·(Δ(n) - Δ(n - 1))/elp(n)...(2)
(wobei K2 > 0 gilt)
zur Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt addiert. Werden zwei durch die Formeln (1) und (2) ausgedrückte Rückkopplungsoperationen als gleich betrachtet, werden die folgenden Formeln erhalten:
Aus Formel (1)
dac(n) = dac(n - 1) + K1·Δ(n)/elp(n).
Aus Formel (2)
dac(n) = dac(n - 1) + K2·(Δ(n) - Δ(n - 1))/elp(n).
Infolgedessen gilt
dac(n) dac(n - 1) + K·(Δ(n) + (Δ(n) - Δ(n - 1))/elp(n) = dac(n - 1) + K·(2Δ(n) - Δ(n - 1))/elp(n) (3)
Die Konstante K beeinflusst stark die augenblickliche Abweichung der Ausgangsfrequenz des VCO 57. Wenn der Wert der Konstante K groß ist, fluktuiert die Steuerspannung des VCO 57 empfindlich. Infolgedessen fluktuiert die Ausgangsfrequenz momentan und stark. Folglich wird in der Steuerungsstartstufe, bei der die Phasendifferenz groß ist, die Rückkopplungsoperation so ausgeführt, dass die Phasendifferenz 0 wird. Infolgedessen kann die Phasendifferenz schnell auf den zulässigen Differenzbereich konvergiert werden. Ist jedoch die Konstante K groß, fluktuiert nach dem Konvergieren der Phasen differenz auf den zulässigen Differenzbereich die Frequenz momentan und exzessiv. Wird alternativ dazu ein exzessiver Wert der PCR aufgrund einer besonderen Ursache detektiert, fluktuiert die Frequenz exzessiv, und dadurch kann der Takt nicht stabil zugeführt werden.
Ist im Gegensatz dazu der Wert der Konstante K hinreichend klein, ist die momentane Fluktuation der Ausgangsfrequenz des VCO klein. Infolgedessen kann in der Steuerungsstartstufe, obgleich die Konvergenzzeit auf den zulässigen Differenzbereich lang wird, nachdem die Phasendifferenz auf den zulässigen Differenzbereich konvergiert worden ist, der Takt frei von einer großen Fluktuation der Ausgangsfrequenz des VCO stabil zugeführt werden.
Fig. 13 ist ein funktionelles Blockschaltbild, das die Struktur eines Digitalfilters 54 zeigt, welches die durch die Formel (3) ausgedrückte Steuerungsoperation ausführt. Bei der Fig. 13 wird von einem Eingangsanschluss 70 eine Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt zugeführt. Die Phasendifferenz Δ(n) wird einem Berechnungsabschnitt 72 zugeführt. Außerdem wird die Phasendifferenz Δ(n) einer Verzögerungsschaltung 71 zugeführt. Die Verzögerungsschaltung 71 gibt eine Phasendifferenz Δ(n - 1) zum vorhergehenden Zeitpunkt aus. Die Phasendifferenz Δ(n - 1) zum vorhergehenden Zeitpunkt wird dem Berechnungsabschnitt 72 zugeführt.
Der Berechnungsabschnitt 72 berechnet 2Δ(n) - Δ(n - 1))/elp(n) entsprechend der Formel (3). Ausgangsdaten des Berechnungsabschnitts 72 werden einer Multiplizierschaltung 73 zugeführt. Der Berechnungsabschnitt 72 erzeugt ein Steuerungssignal S1, das den Wert von K steuert. Das Steuerungssignal S1 wird der Multiplizierschaltung 73 zugeführt.
Die Multiplizierschaltung 73 multipliziert die Ausgangsdaten des Berechnungsabschnitts 72 mit dem Wert der Konstante K und gibt K·(2Δ (n) - Δ(n - 1))/elp(n) aus.
Ausgangsdaten der Multiplizierschaltung 73 werden einer Addierschaltung 74 zugeführt. Ausgangsdaten der Addierschaltung 74 werden von einem Ausgangsanschluss 75 ausgegeben. Außerdem werden die Ausgangsdaten der Addierschaltung 74 einer Verzögerungsschaltung 76 zugeführt. Ausgangsdaten der Verzögerungsschaltung 76 werden der Addierschaltung 74 zugeführt. Die Verzögerungsschaltung 76 gibt einen Steuerungswert dac(n - 1) zum gegenwärtigen Zeitpunkt aus. Die Addierschaltung 74 addiert die Ausgangsdaten der Multiplizierschaltung 73 und den Steuerungswert dac(n - 1) zum vorhergehenden Zeitpunkt. Ausgangsdaten der Addierschaltung 74 werden vom Ausgangsanschluss 75 als ein Steuerungswert dac(n) zum gegenwärtigen Zeitpunkt ausgegeben. Infolgedessen kann vom Ausgangsanschluss 75 wie durch die Formel (3) ausgedrückt der Steuerungswert dac(n) = dac(n - 1) + K·(2Δ(n) - Δ(n - 1))/elp(n) erhalten werden.
Wie oben beschrieben kann in dem Fall, dass bei Zunahme des Wertes der Konstanten K die Phasendifferenz groß wird, die Phasendifferenz schnell auf den zulässigen Differenzbereich konvergiert werden. Jedoch kann in diesem Fall die Steuerungsoperation nicht stabil ausgeführt werden. Im Gegensatz dazu kann in dem Fall, dass bei Abnahme des Wertes der Konstanten K die Phasendifferenz, obgleich die Steuerungsoperation stabil ausgeführt werden kann, groß wird, die Phasendifferenz nicht schnell auf den zulässigen Bereich konvergiert werden. Infolgedessen wird in der Steuerungsstartstufe der Wert der Konstante K vorzugsweise erhöht, so dass die Phasendifferenz schnell auf den zulässigen Differenzbereich konvergiert werden kann. Wenn die Phasendifferenz im zulässigen Differenzbereich ist, wird der Wert der Konstanten K erhöht, so dass die Steuerungsoperation stabil ausgeführt wird. Wenn die Phasendifferenz aus dem zulässigen Differenzbereich heraus ist, wird der Wert der Konstanten K erhöht, so dass die Phasendifferenz schnell in den zulässigen Differenzbereich gezogen wird.
Um dies zu tun wird gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung der Wert der Konstanten K entsprechend dem in Fig. 14 gezeigten Flussdiagramm gesteuert.
Bei diesem Beispiel sind die Konstanten K drei Konstanten K_LARGE (K_GROSS), K_MID (K_MITTEL) und K_SMALL (K_KLEIN) zugeordnet. Diese Konstanten genügen der folgenden Relation: K_LARGE > K_MID > K_SMALL.
Außerdem werden als Bereiche der Phasendifferenz DELTA_HUGE (DELTA_GROSS), DELTA_MID (DELTA_MITTEL) und DELTA_SMALL1 (DELTA_KLEIN1) verwendet. Die Absolutwerte der Differenzbereiche genügen der folgenden Relation:
DELTA_HUGE > DELTA_MID > DELTA_SMALL1.
Als der zulässige Differenzbereich der Differenz Δ(n) - Δ(n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt wird DELTA_SMALL2 (DELTA_KLEIN2) verwendet.
In der Steuerungsstartstufe wird der Konstanten K der große Wert K_LARGE zugeordnet (beim Schritt ST1). Eine Anfangsphasendifferenz Δ(0) wird ausgegeben (beim Schritt ST2). Eine der Formel (3) entsprechend die Berechnung wird ausgeführt und dadurch ein Steuerungswert dac(n) aktualisiert (beim Schritt ST3). Die nächste Phasendifferenz 4(n) wird eingegeben (beim Schritt ST4).
Es wird festgestellt, ob die Phasendifferenz Δ(n) zum gegenwärtigen Zeitpunkt im maximalen Differenzbereich DELTA_HUGE ist oder nicht (beim Schritt ST5). Wenn der Absolutwert der Phasendifferenz Δ(n) aus dem maximalen Differenzbereich DELTA_HUGE heraus ist, kehrt der Fluss zum Schritt ST1 zurück.
Wenn beim Schritt ST5 der Absolutwert der Phasendifferenz Δ(n) im maximalen Differenzbereich DELTA_HUGE ist, wird festgestellt, ob der Konstanten K der Wert K_LARGE oder K_MID zugeordnet ist oder nicht (beim Schritt ST6). In der Steuerungsstartstufe ist, da beim Schritt ST1 der Konstanten K der Wert K_LARGE zugeordnet worden ist, das beim Schritt ST6 festgestellte Ergebnis, dass beim Schritt ST6 der Konstanten K der Wert K_LARGE oder K_MID zugeordnet wird.
Wenn als das festgestellte Ergebnis der Konstanten K der Wert K_LARGE oder K_MID zugeordnet ist, wird festgestellt, ob die Phasendifferenz Δ(n) im vorbestimmten Differenzbereich DELTA_SMALL1 ist oder nicht und ob die Differenz (Δ(n) Δ(n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt im vorbestimmten zulässigen Differenzbereich DELTA_SMALL2 ist oder nicht (beim Schritt ST7). In der Steuerungsstartstufe wird immer festgestellt, dass die Differenz US(n) - Δ (n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt aus dem Differenzbereich DELTA_SMALL1 bzw. dem zulässigen Differenzbereich DELTA_SMALL2 heraus ist. Wenn die Differenz (Δ(n) -Δ(n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt aus dem Differenzbereich DELTA_SMALL1 und dem zulässigen Differenzbereich DELTA_SMALL2 heraus ist, während die Konstante K gleich K_LARGE ist, geht der Fluss zum Schritt ST3 vor. Beim Schritt ST3 wird der Steuerungswert dac(n) aktualisiert. Infolgedessen wird in der Steuerungsstartstufe der Konstanten K der Wert K_LARGE zugeordnet.
Wenn als das beim Schritt ST7 festgestellte Ergebnis die Differenz (Δ(n - Δ(n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt im Differenzbereich DELTA_SMALL1 bzw. im zulässigen Differenzbereich DELTA_SMALL2 ist, wird der Konstanten K der kleine Wert K_SMALL zugeordnet (beim Schritt ST8). Mit der neu zugeordneten Konstanten K wird dac(n) aktualisiert (beim Schritt ST3). Danach wird das nächste Δ(n) eingegeben (beim Schritt ST4). Es wird festgestellt, ob Δ(n) kleiner als DELTA_HUGE ist (beim Schritt ST5). Wenn beim Schritt ST5 das festgestellte Ergebnis JA ist, geht der Fluss zum Schritt ST6 vor. Beim Schritt ST6 wird festgestellt, ob der Konstanten K der Wert K_LARGE oder K_MID zugeordnet ist oder nicht.
Wenn als das beim Schritt ST6 festgestellte Ergebnis der Konstanten K nicht der Wert K_LARGE oder K_MID zugeordnet worden ist, wird festgestellt, ob die Phasendifferenz Δ(n) im zulässigen Differenzbereich DELTA_MID ist oder nicht (beim Schritt ST9). Wenn die Schleife verriegelt worden ist, da die Phasendifferenz Δ(n) im Zulässigen Differenzbereich DELTA_MID ist, geht der Fluss zum Schritt ST3 vor. Infolgedessen wird, während die Konstante K der kleine Wert ist, die gleiche Steuerungsoperation ausgeführt.
Im der nahezu entriegelten Stufe ist die Phasendifferenz Δ(n) aus dem zulässigen Differenzbereich DELTA_MID heraus. Wenn als das beim Schritt ST9 festgestellte Ergebnis die Phasendifferenz Δ(n) aus dem zulässigen Differenzbereich DELTA_MID heraus ist, wird der Konstanten K der Wert K_MID zugeordnet (Schritt ST10). Infolgedessen ist in der nahezu entriegelten Stufe der Konstanten K der mittlere Wert K_MID zugeordnet, und die Steuerungsoperation wird fortgesetzt. Da die Steuerungsoperation fortgeschritten ist; wenn als das beim Schritt ST7 festgestellte Ergebnis die Phasendifferenz Δ(n) im Differenzbereich DELTA_SMALL1 und die Differenz (Δ(n) - Δ(n - 1)) zwischen der Phasendifferenz zum gegenwärtigen Zeitpunkt und der Phasendifferenz zum vorhergehenden Zeitpunkt im zulässigen Differenzbereich DELTA_SMALL2 ist, geht der Fluss zum Schritt ST8 vor. Beim Schritt ST8 wird der Konstanten K der kleine Wert K_SMALL zugeordnet.
Gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung wird in der Steuerungsstartstufe der Konstanten K ein großer Wert zugeordnet. Infolgedessen wird die Phasendifferenz schnell auf den zulässigen Differenzbereich konvergiert. In der Verriegelungsstufe wird der Konstanten K ein kleiner Wert zugeordnet. Infolgedessen wird die Steuerungsoperation stabil ausgeführt. In der nahezu entriegelten Stufe wird der Konstanten K ein mittlerer Wert zugeordnet. Infolgedessen kann die Phasendifferenz schnell in den zulässigen Differenzbereich gezogen werden.

Claims

1. Digitale PLL-Schaltung zur Erzeugung eines Systemtakts im wesentlichen synchron mit einer zusammen mit Daten gesendeten Zeitreferenzinformation, mit:

einer Zeitreferenzinformations-Detektoreinrichtung (51) zum Detektieren einer Zeitreferenzinformation (pcr(n)) von den Daten und Ausgeben der Zeitreferenzinformation (pcr(n)),

einer Variabelfrequenzerzeugungseinrichtung (57) zur Erzeugung eines Systemtaktes,

einer Taktzähleinrichtung (53) zum Zählen des Systemtaktes und Ausgeben des Zählergebnisses (stc(n)),

einer Phasenvergleichseinrichtung (53) zum Vergleichen der Zeitreferenzinformation (pcr(n)) und des Zählergebnisses (stc(n)), bei einem Timing von der die Zeitreferenzinformatian detektiert wird, und

einer Rückkopplungsschleife (54, 55, 56) zur Rückkopplung der Phasendifferenz (Δ(n)) als ein Steuerungssignal zur Variabelfrequenzerzeugungseinrichtung (57) durch eine Tiefpassfiltereinrichtung (56),

dadurch gekennzeichnet, dass

die Rückkopplungsschleife (54, 55, 56) eine Digitalfiltereinrichtung (54) aufweist, die an die Phasenvergleichseinrichtung (53) zum Empfang der Phasendifferenz (Δ(n)) und an die Taktzähleinrichtung (52) zum Empfang des Zählergebnisses (stc(n)) gekoppelt ist,

wobei die Digitalfiltereinrichtung (54) eine Berechnungseinrichtung (D, 71, 72) zum Ausführen einer vorbestimmten Berechnung an der Phasendifferenz (Δ(n)) und dem Zählergebnis (stc(n)) zum Erzeugen eines Berechnungsergebnisses und eine Addier- und Multipliziereinrichtung (73, 74, 76) zum Ausführen einer arithmetischen Operation an dem Berechnungsergebnis, die seine Multiplikation mit einem variablen Faktor K, von dem die Schleifenverstärkung der Rückkopplungsschleife abhängt, enthält, aufweist,

wobei der variable Faktor K entsprechend der Phasendifferenz (Δ(n)) so gesteuert wird, dass er einen relativ großen ersten Wert (K_LARGE) während einer Initiierungsstufe der Steuerung der PLL-Schaltung, einen relativ kleinen zweiten Wert (K_SMALL), wenn die PLL-Schaltung verriegelt ist, und einen dritten Wert (K_MID) zwischen dem ersten und zweiten Wert, wenn die PLL nahezu entriegelt ist, aufweist, und

wobei in dem Fall, dass die Phasendifferenz (Δ(n)) größer als ein vorbestimmter Wert (DELTA_HUGE) ist, die Zeitreferenzinformätions-Wähleinrichtung (51) einen Anfangswert (pcr(0)) der Zeitreferenzinformation in die Taktzähleinrichtung lädt, wodurch die Steuerung des variablen Faktors K in den Zustand zurückkehrt, bei dem der variable Faktor den ersten Wert (K LARGE) für die Initiierungsstufe der Steuerung der PLL-Schaltung hat.

2. Schaltung nach Anspruch 1, wobei das Berechnungsergebnis der Berechnungseinrichtung (Δ, 71, 72) dargestellt ist durch

(Δ(n) - Δ (n - 1))/elp(n),

wobei Δ(n) die Phasendifferenz beim Taktimpuls n ist, und

elp(n) = stc(n) - stc(n - 1) gilt,

wobei stc(n) das Zählergebnis beim Taktimpuls n ist.

3. Schaltung nach Anspruch 2, wobei die Addier- und Multipliziereinrichtung (73, 74, 76) einen Frequenzsteuerungswert (dac(n)) für die Variabelfrequenzerzeugungseinrichtung (57) berechnet, der dargestellt ist durch

dac(n) = K[(2Δ(n) - K[(2Δ(n) - Δ(n - 1))/elp(n)] + dac(n - 1),

wobei K der variable Faktor ist.

4. Schaltung nach einem der vorhergehenden Ansprüche, wobei der variable Faktor K entsprechend der Differenz Δ(n) Δ(n- 1) in den Phasendifferenzen bei den Taktimpulsen n und n - 1 gesteuert wird.

5. Schaltung nach einem der vorhergehenden Ansprüche, wobei der variable Faktor K den dritten Wert (K_MID) aufweist, wenn die Phasendifferenz (Δ(n)) kleiner als der vorbestimmte Wert (DELTA_HUGE) und größer als der zweite vorbestimmte Wert (DELTA_MID) ist.

6. Schaltung nach Anspruch 5, wenn dieser direkt oder indirekt vom Anspruch 4 abhängt, wobei der variable Faktor K den zweiten Wert (K_SMALL) aufweist, wenn die Phasendifferenz (Δ(n)) kleiner als ein dritter vorbestimmter Wert (DELTA_SMALL 1) ist und wenn die Differenz Δ(n) - Δ(n - 1) in den Phasendifferenzen kleiner als ein vierter vorbestimmter Wert (DELTA_SMALL 2) ist.

7. Verfahren zum Betrieb einer digitale PLL-Schaltung zur Erzeugung eines Systemtakts im wesentlichen synchron mit, einer zusammen mit Daten gesendeten Zeitreferenzinformation, mit:

Detektieren einer Zeitreferenzinformation (pcr(n)) von den Daten mittels einer Zeitreferenzinformations- Detektoreinrichtung (51) und Ausgeben der Zeitreferenzinformation (pcr(n)),

Erzeugen eines Systemtaktes unter Verwendung einer Variabelfrequenzerzeugungseinrichtung (57),

Zählen des Systemtaktes mittels einer Taktzähleinrichtung (53) und Ausgeben des Zählergebnisses (stc(n)), Phasenvergleichen (53) der Zeitreferenzinformation (pcr(n)) und des Zählergebnisses (stc(n)), bei einem Timing von dem die Zeitreferenzinformation detektiert wird, und

Rückkoppeln der Phasendifferenz (Δ(n)) als ein Steuerungssignal zur Variabelfrequenzerzeugungseinrichtung (57) durch einer Rückkopplungsschleife (54, 55, 56), die eine Tiefpassfiltereinrichtung (56) aufweist,

dadurch gekennzeichnet, dass

die Rückkopplungsschleife (54, 55, 56) eine Digitalfiltereinrichtung (54) aufweist, die zum Empfang der Phasendifferenz (Δ(n)) und des Zählergebnisses (stc(n)) geschaltet ist und eine vorbestimmte Berechnung (D, 71, 72) an der Phasen differenz (Δ (n)) und dem Zählergebnis (stc(n)) zum Erzeugen eines Berechnungsergebnisses ausführt, und die eine arithmetische Addier- und Multiplizieroperation (73, 74, 76) an dem Berechnungsergebnis ausführt, die seine Multiplikation mit einem variablen Faktor K, von dem die Schleifenverstärkung der Rückkopplungsschleife abhängt, enthält,

wobei der variable Faktor K entsprechend der Phasendifferenz (Δ(n)) so gesteuert wird, dass er einen relativ großen ersten Wert (K LARGE) während einer Initiierungsstufe der Steuerung der PLL-Schaltung, einen relativ kleinen zweiten Wert (K SMALL), wenn die PLL-Schaltung verriegelt ist, und einen dritten Wert (K MID) zwischen dem ersten und zweiten Wert, wenn die PLL nahezu entriegelt ist, aufweist, und

wobei in dem Fall, dass die Phasendifferenz (Δ(n)) größer als ein vorbestimmter Wert (DELTA_HUGE) ist, die Zeitreferenzinformations-Detektoreinrichtung (51) einen Anfangswert (pcr(0)) der Zeitreferenzinformation in die Taktzähleinrichtung lädt, und die Steuerung des variablen Faktors K in den Zustand zurückkehrt, bei dem der variable Faktor den ersten Wert (K_LARGE) für die Initiierungsstufe der Steuerung der PLL-Schaltung hat.

8. Verfahren nach Anspruch 7, wobei das Berechnungsergebnis der vorbestimmten Berechnung (D, 71, 72) dargestellt ist durch (2Δ(n) - Δ(n - 1)/elp(n),

wobei Δ(n) die Phasendifferenz beim Taktimpuls n ist, und

elp(n) = stc(n) - stc(n - 1) gilt,

wobei stc(n) das Zählergebnis beim Taktimpuls n ist.

9. Verfahren nach Anspruch 8, wobei die arithmetische Addier- und Multiplizieroperation (73, 74, 76) die Berechnung eines Frequenzsteuerungswerts (dac(n)) für die Variabelfrequenzerzeugungseinrichtung (57) aufweist, der dargestellt ist durch dac(n) = K[(2Δ (n) - Δ(n - 1)/elp(n)] + dac(n - 1), wobei K der variable Faktor ist.

10. Verfahren nach einem der Ansprüche 7 bis 9, wobei der variable Faktor K entsprechend der Differenz Δ(n) - Δ(n - 1) in den Phasendifferenzen bei den Taktimpulsen n und n - 1 gesteuert wird.

11. Verfahren nach einem der Ansprüche 7 bis 10, wobei der variable Faktor K den dritten Wert (K_MID) aufweist, wenn die Phasendifferenz (Δ(n)) kleiner als der vorbestimmte Wert (DELTA_HUGE) und größer als der zweite vorbestimmte Wert (DELTA_MID) ist.

12. Verfahren nach Anspruch 11, wenn dieser direkt oder indirekt vom Anspruch 10 abhängt, wobei der variable Faktor K den zweiten Wert (K_SMALL) aufweist, wenn die Phasendifferenz (Δ(n)) kleiner als ein dritter vorbestimmter Wert (DELTA_SMALL 1) ist und wenn die Differenz Δ(n) - Δ(n - 1) in den Phasendifferenzen kleiner als ein vierter vorbestimmter Wert (DELTA_SMALL 2) ist:

13. Empfangsgerät mit einer PLL-Schaltung nach einem der Ansprüche 1 bis 6 und einer Datenverarbeitungseinrichtung zur Verarbeitung der mit dem Systemtakt korrespondierenden Daten.

14. Empfangsverfahren mit den Schritten eines Betreibens einer PLL-Schaltung nach einem der Ansprüche 7 bis 12 und eines Verarbeitens der mit dem Systemtakt korrespondierenden Daten.