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KR19990030150U - 디피피엘엘에서 주파수와 위상 동시 보상 장치 - Google Patents

디피피엘엘에서 주파수와 위상 동시 보상 장치 Download PDF

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KR19990030150U
KR19990030150U KR2019970042821U KR19970042821U KR19990030150U KR 19990030150 U KR19990030150 U KR 19990030150U KR 2019970042821 U KR2019970042821 U KR 2019970042821U KR 19970042821 U KR19970042821 U KR 19970042821U KR 19990030150 U KR19990030150 U KR 19990030150U
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Abstract

본 고안은 시스템 클럭(System Clock)의 공급에 관한 것으로, 특히 DPPLL(Digital Processing Phase Locked Loop)에서 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 절체 시에 시스템 클럭의 위상의 변화가 없게 하여 히트리스(Hitless) 절체할 수 있도록 한 DPPLL에서 주파수와 위상 동시 보상 장치에 관한 것이다.
종래에는 위상 비교부와 위상차 카운터부를 통한 디지탈 방식으로 위상차를 감지하여 해당 감지할 수 있는 최소의 위상차가 시스템 클럭의 한 주기 밖에 되지 못 하였으나, 본 고안에 의해 클럭 공급 시스템에 있어 DPPLL에서 아날로그 필터부에서 위상 비교부의 위상차 펄스의 폭을 아날로그 진폭값으로 변환하고 A/D 변환부에서 해당 아날로그 진폭값에 대응되는 디지탈 값을 마이크로 프로세서부에 인가시켜 위상차 카운터부의 카운팅값에 따라 해당 A/D 변환부의 디지탈 값 또는 해당 위상차 카운터부의 카운팅값 중 선택해 필터링하고 평균값을 구해 D/A 변환부에 인가시켜 VCXO를 제어함으로써, 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 절체 시에 시스템 클럭의 위상의 변화가 없게 하여 히트리스 절체함으로 해당 절체에 의한 순간적인 장애를 방지할 수 있다.

Description

디피피엘엘에서 주파수와 위상 동시 보상 장치
본 고안은 시스템 클럭(System Clock)의 공급에 관한 것으로, 특히 DPPLL(Digital Processing Phase Locked Loop)에서 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 절체 시에 시스템 클럭의 위상의 변화가 없게 하여 히트리스(Hitless) 절체할 수 있도록 한 DPPLL에서 주파수와 위상 동시 보상 장치에 관한 것이다.
일반적인 시스텡에 영향을 미치지 않는 히트리스의 절체를 위한 DPPLL의 구조는 도 1에 도시된 바와 같이, 기준 입력값(Reference Input)과 시스템 클럭의 위상을 비교하기 위하여 시스템 클럭을 분주하는 디바이더(Divider ; 11)와, 해당 디바이더(11)로부터 인가되는 분주한 클럭과 해당 기준 입력값의 위상을 비교해 위상차를 구하고 해당 위상의 차이 정도를 펄스의 폭으로 출력하는 위상 비교부(12)와, 해당 위상 비교부(12)로부터 펄스를 인가받아 해당 펄스의 폭 크기를 감지하기 위하여 고속(High Speed)의 클럭을 카운팅하는 위상차 카운터부(13)와, 해당 DPPLL에서 필터(Filter)의 역할을 하는데, 해당 위상차 카운터부(13)에서 연속된 위상차만큼의 카운팅값을 인가받아 해당 연속된 카운팅값의 평균(Average)을 구하고 해당 평균값을 출력하는 마이크로 프로세서부(Digital Filter ; 14)와, 해당 마이크로 프로세서부(14)로부터 인가되는 평균값에 해당되는 아날로그 진폭 신호(Analog Amplitude Signal)로 변환시키는 D/A 변환부(15)와, 해당 D/A 변환부(15)로부터 인가되는 아날로그 진폭 신호에 대응하는 주파수의 클럭을 발진시켜 해당 시스템 클럭을 출력하는 VCXO(Voltage Controlled Crystal Oscillater ; 16)를 포함하여 이루어져 있다.
상술한 바와 같이 구성된 DPPLL의 동작 수행은 다음과 같은데, 기준 입력값과 시스템 클럭의 위상을 비교해 주는 동작을 수행하도록 하기 위해서, 먼저 해당 디바이더(11)에서는 해당 VCXO(16)에서 생성한 시스템 클럭을 분주하고 해당 분주한 클럭 신호를 해당 위상 비교부(12)에 인가하게 된다.
이에, 인버터와 앤드게이트를 구비하는 위상 비교부(12)에서는 해당 디바이더(11)로부터 인가되는 분주한 클럭 신호를 인버터에서 반전시켜 앤드게이트에 인가하고 해당 앤드게이트에서는 해당 반전된 신호와 해당 기준 입력값을 논리곱함으로써, 해당 디바이더(11)로부터 인가되는 분주한 클럭과 기준 입력값의 위상을 비교하여 위상차를 구하고 해당 위상의 차이 정도를 펄스의 폭으로 변조하여 해당 위상차 카운터부(13)에 출력하게 된다.
이에 따라, 해당 위상차 카운터부(13)에서는 해당 VCXO(16)로부터 시스템 클럭을 인가받고 해당 위상 비교부(12)로부터 인가되는 펄스의 폭 크기를 감지하도록 하기 위해 해당 위상 비교부(12)로부터 인가되는 고속의 클럭을 카운팅한 후, 해당 카운팅한 값을 해당 DPPLL에서 디지탈 필터의 역할을 하는 마이크로 프로세서부(14)에 인가시킨다.
그러면, 해당 마이크로 프로세서부(14)에서는 해당 위상차 카운터부(13)로부터 연속적으로 인가된 위상차만큼의 카운팅값들을 여러 개를 인가받고 해당 인가받은 카운팅 값을 평균하여 해당 평균값을 해당 D/A 변환부(15)에 출력하며, 해당 D/A 변환부(15)는 해당 마이크로 프로세서부(14)로부터 인가되는 평균값에 대응하는 아날로그 진폭값으로 해당 VCXO(16)에 인가하게 된다.
이에, 해당 VCXO(16)에서는 해당 D/A 변환부(15)로부터 인가되는 아날로그 진폭값에 대응하는 주파수의 클럭, 즉 시스템 클럭을 발진시켜 출력하게 되는데, 해당 VCXO(16)에서 출력되는 시스템 클럭은 조금 더 해당 기준 입력값과 주파수가 보상된 값이므로 해당 시스템 클럭은 해당 기준 입력값에 따라 조금 더 빨라지거나 또는 느려진 값의 주파수가 된다.
그러므로, 해당 DPPLL은 주파수의 변이가 안정적으로 이루어지므로, 갑작스런 주파수의 변동에 의해 발생될 수 있는 지터(Jitter) 또는 위상 히트(Phase Hit)와 같은 현상을 방지할 수가 있다.
그런데, 해당 위상차를 감지하는 방법이 해당 위상 비교부(12)와 위상차 카운터부(13)를 통한 디지탈로써 이루어지기 때문에, 해당 감지할 수 있는 최소의 위상차는 해당 시스템 클럭의 한 주기 밖에 되지 못 한다.
다시 말해서, 해당 위상차 카운터부(13)의 카운팅값은 `1'이라는 값이 최소가 되는데, 예를 들어 주파수 10(MHz)의 시스템 클럭을 가지는 시스템인 경우, 해당 위상차를 감지할 수 있는 최소의 값은 해당 위상 비교부(12)의 펄스 폭이 약 100(ns) 이상이되어야만 `1' 이상의 값이 해당 위상차 카운터부(13)에서 출력시킬 수가 있다.
결국, 약 100( ns) 이하의 위상차는 절대로 감지할 수 없는 상황이 되어 버리며, 만약 주파수 5(MHz)의 시스템 클럭을 가지는 시스템인 경우에는 해당 오차의 한도는 약 200(ns)로 증가되게 된다.
그러므로, 해당 주파수가 동기되면 SDH 망에서의 네트워크 동기에는 큰 문제는 없을 수 있다. 그러나, 대부분의 SDH 장비의 클럭은 일대일 이중화되어 있고 해당 DPPLL의 구조로 되어 있어 상술한 바와 같은 동작 수행으로 위상차를 감지하게 되며, 일대일 구조에서는 동일한 기준 입력값을 두 장비에서 동시에 받는다.
해당 양측의 장비가 서로 발진 시점이 다르고 서로 해당 주파수를 동기시켰더라도 해당 위상의 차이는 해당 시스템 클럭의 한 주기 안에서 서로 다르게 존재할 수 밖에는 없는데, 즉 해당 양측의 장비의 시스템 클럭에 대한 위상은 180 도 다를 수도 있고 90 도 내지는 270 도 다를 수도 있다.
이런 이유로, 해당 장비의 절체 시에 시스템 클럭의 위상 변동에 의해 정상적인 데이타에 순간적인 장애를 초래하는 결과가 되게 된다.
이와 같이, 종래에는 위상 비교부와 위상차 카운터부를 통한 디지탈 방식으로 위상차를 감지하여 해당 감지할 수 있는 최소의 위상차가 시스템 클럭의 한 주기 밖에 되지 못 하므로써, 해당 시스템의 절체 시에 해당 시스템 클럭의 위상 변동에 의해 정상적인 데이타에 순간적인 장애를 초래하는 문제점이 있었다.
상술한 바와 같은 문제점을 해결하기 위해, 본 고안은 클럭 공급 시스템에 있어 DPPLL에서 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 절체 시에 시스템 클럭의 위상의 변화가 없게 하여 히트리스 절체하므로써, 해당 절체에 의한 순간적인 장애를 방지할 수 있도록 하고자 하는데, 그 목적이 있다.
도 1은 종래 DPPLL을 나타낸 구성 블록도.
도 2는 본 고안의 실시예에 따른 DPPLL에서 주파수와 위상 동시 보상 장치를 나타낸 구성 블록도.
도 3은 도 2에 있어 위상차의 변화를 나타낸 타이밍도.
도 4는 도 2에 있어 로킹된 후의 기준 입력값과 시스템 클럭의 위상 관계를 나타낸 타이밍도,
* 도면의 주요부분에 대한 부호의 설명 *
21 : 디바이더(Divider) 22 : 위상 비교부
23 : 위상차 카운터부 24 : 마이크로 프로세서부
25 : D/A 변환부
26 : VCXO(Voltage Controlled Crystal Oscillater)
27 : 아날로그 필터부 28 : A/D 변환부
상기와 같은 목적을 달성하기 위한 본 고안은 디바이더와, 위상 비교부와, 위상차 카운터부와, D/A 변환부와, VCXO를 구비하는 DPPLL에 있어서, 기준 입력값과 상기 디바이더에서 분주한 클럭의 위상차 펄스의 폭이 상기 VCXO에서 생성한 시스템 클럭의 한 주기 이하의 폭으로 변환되는 시점에 상기 위상 비교부로부터 인가되는 변조된 위상차 펄스의 폭을 아날로그 진폭값으로 변환시키는 아날로그 필터부와; 상기 아날로그 필터부로부터 인가되는 아날로그 진폭값에 대응되는 디지탈 값으로 변환시키는 A/D 변환부와; 상기 위상차 카운터부의 카운팅값에 따라 상기 A/D 변환부에서 출력되는 디지탈 값 또는 상기 위상차 카운터부에서 출력되는 카운팅값을 선택해 필터링하고 평균값을 구해 상기 D/A 변환부에 인가하는 마이크로 프로세서부를 포함하여 이루어진 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 다음과 같이 설명한다.
도 2는 본 고안의 실시예에 따른 DPPLL에서 주파수와 위상 동시 보상 장치를 나타낸 구성 블록도이고, 도 3은 도 2에 있어 위상차의 변화를 나타낸 타이밍도이고, 도 4는 도 2에 있어 로킹된 후의 기준 입력값과 시스템 클럭의 위상 관계를 나타낸 타이밍도이다.
본 고안의 실시예에 따른 DPPLL에서 주파수와 위상 동시 보상 장치는 도 2에 도시된 바와 같이, 디바이더(21)와, 위상 비교부(22)와, 위상차 카운터부(23)와, 마이크로 프로세서부(24)와, D/A 변환부(25)와, VCXO(26)와, 아날로그 필터부(27)와, A/D 변환부(28)를 포함하여 이루어진다.
상기 디바이더(21)와, 위상 비교부(22)와, 위상차 카운터부(23)와, D/A 변환부(25)와, VCXO(26)는 종래의 구성과 동일하므로, 그 설명을 생략한다.
상기 아날로그 필터부(27)는 상기 위상 비교부(22)로부터 인가되는 변조된 위상차 펄스의 폭을 아날로그 진폭값으로 변환시키고 해당 변환시킨 아날로그 진폭값을 상기 A/D 변환부(28)에 인가한다.
상기 A/D 변환부(28)는 상기 아날로그 필터부(27)로부터 인가되는 아날로그 진폭값에 대응되는 디지탈 값으로 변환시키고 해당 변환시킨 디지탈 값을 상기 마이크로 프로세서부(24)에 인가한다.
상기 마이크로 프로세서부(24)는 상기 위상차 카운터부(23) 또는 A/D 변환부(28)로부터 인가되는 위상차 카운팅값 또는 디지탈 값들을 평균하고 해당 평균값을 상기 D/A 변환부(25)에 인가하며, 두 번의 위상차 카운팅값이 `1' 이상이 되는 경우에 두 번의 결과를 가져 필터링(Filtering)하며, 해당 두 번의 위상차 카운팅값이 `0'이라는 값을 가지는 경우에 세 번과 네 번을 거친 값으로 필터링하는데, 즉 프로그래밍의 작업 시의 구조를 이중화하여 설계한다.
본 고안의 실시예에 따른 DPPLL에서 주파수와 위상 동시 보상 장치의 동작을 다음과 같이 설명한다.
먼저, 위상차의 변화를 나타낸 도 3의 타이밍도를 참고하여 해당 DPPLL의 동작을 살펴보면, 기준 입력값과 시스템 클럭의 위상을 비교해 주는 동작을 수행하도록 하기 위해서, 먼저 디바이더(21)에서는 VCXO(26)에서 생성한 시스템 클럭을 분주하고 해당 분주한 클럭 신호를 인버터와 앤드게이트를 구비하는 위상 비교부(22)에 인가하게 된다.
이에, 상기 위상 비교부(22) 내의 인버터에서는 상기 디바이더(21)로부터 인가되는 분주한 클럭 신호를 반전시켜 해당 반전된 신호를 상기 위상 비교부(22) 내의 앤드게이트에 인가하며, 상기 앤드게이트에서는 상기 인버터로부터 인가되는 반전된 신호와 상기 기준 입력값을 논리곱하고 해당 논리곱한 신호를 위상차 카운터부(23)에 인가하게 된다.
즉, 상기 위상 비교부(22)는 상기 디바이더(21)로부터 인가되는 분주한 클럭과 상기 기준 입력값의 위상을 비교하면, 제1위상차와 같은 펄스가 상기 위상차 카운터부(23)에 출력되게 된다.
이에 따라, 상기 위상차 카운터부(23)에서는 상기 위상 비교부(22)로부터 인가되는 위상차 펄스의 폭 크기를 감지하도록 하기 위해 상기 위상 비교부(22)로부터 인가되는 고속의 클럭을 카운팅하는데, 즉 상기 VCXO(26)로부터 인가되는 시스템 클럭으로 상기 위상 비교부(22)로부터 인가되는 제1위상차의 펄스를 카운팅하게 되면, 해당 시스템의 설계 구조에 따라 `n'개의 비트를 가지는 카운팅값을 DPPLL에서 디지탈 필터의 역할을 하는 마이크로 프로세서부(24)에 인가시킨다.
그리고, 상기 `n'개의 비트를 가지는 카운팅값은 상기 마이크로 프로세서부(24)에서 아래의 수학식 1과 같이 필터링되게 된다. 여기서, 해당 `M'은 상기 마이크로 프로세서부(24)가 상기 `n'개의 비트를 가지는 카운팅값을 인가받은 회수를 나타내며, 해당 `C(M)'은 해당 `M'번째 인가받은 상기 `n'개의 비트를 가지는 카운팅값을 나타내며, 해당 `ΣC(M)'은 해당 `M'번 동안에 연속적으로 인가받은 상기 `n'개의 비트를 가지는 카운팅값들의 합을 나타내며, 해당 `A'은 해당 `M'번 동안에 연속적으로 인가받은 상기 `n'개의 비트를 가지는 카운팅값들의 평균값을 나타낸다.
A = ΣC(M) / M
또한, 상기 평균값(A)은 D/A 변환부(25)로 출력되어지면, 해당 D/A 변환부(25)에서는 상기 마이크로 프로세서부(24)로부터 인가되는 평균값(A)에 대응하는 아날로그 진폭값으로 변환시키고 해당 변환된 아날로그 진폭값을 상기 VCXO(26)에 인가시키므로써, 해당 변환된 아날로그 진폭값으로 상기 VCXO(26)를 제어하게 된다.
그러면, 상기 VCXO(26)에서는 상기 D/A 변환부(25)로부터 인가되는 아날로그 진폭값에 대응하는 주파수의 클럭, 즉 시스템 클럭을 발진시켜 출력하게 되는데, 상기 VCXO(26)에서 출력되는 시스템 클럭은 다시 상기 디바이더(21)로 인가되어져 상기 기준 입력값과 위상차를 비교하기 위하여 분주되어 상술한 바와 같이 동작을 계속 반복하게 된다.
그런데, 상술한 바와 같은 동작을 계속 반복하다가 보면, 상기 기준 입력값과 상기 디바이더(21)에서 분주한 클럭의 위상차는 제2위상차의 펄스와 같이, 상기 시스템 클럭이 상기 기준 입력값을 계속해서 좇아가 해당 펄스의 폭이 상기 시스템 클럭의 한 주기 이하의 폭으로 점차 변하게 된다.
그래서, 상기 위상차 카운터부(23)에서 출력하는 `n'개의 비트를 가지는 카운팅값은 결국 `0'이 되며, 상기 위상차 카운터부(23)는 더 이상의 역할을 수행할 수 없게 된다.
이 때에는, 상기 기준 입력값과 상기 디바이더(21)에서 분주한 클럭의 위상차 펄스의 폭이 상기 시스템 클럭의 한 주기 이하의 폭으로 변환되는 시점, 즉 상기 제2위상차의 펄스를 아날로그 필터부(27)에서 인가받게 되며, 해당 아날로그 필터부(27)에서는 상기 위상 비교부(22)로부터 인가되는 변조된 위상차 펄스의 폭을 아날로그 진폭값으로 변환시키고 해당 변환시킨 아날로그 진폭값을 A/D 변환부(28)에 인가하게 된다.
이에, 상기 A/D 변환부(28)에서는 상기 아날로그 필터부(27)로부터 인가되는 아날로그 진폭값에 대응되는 디지탈 값으로 변환시키고 해당 변환시킨 디지탈 값을 상기 마이크로 프로세서부(24)에 인가하게 된다.
이에 따라, 상기 마이크로 프로세서부(24)에서는 상기 `C(M)'을 상기 A/D 변환부(28)로부터 인가되는 디지탈 값으로하여 상기 수학식 1과 같이 해당 디지탈 값들을 필터링하므로써, 해당 평균값(A)을 상기 D/A 변환부(25)에 인가하게 된다.
그러면, 상기 D/A 변환부(25)에서는 상기 마이크로 프로세서부(24)로부터 인가되는 평균값(A)에 대응하는 아날로그 진폭값으로 변환시켜 상기 VCXO(26)에 인가시키며, 상기 VCXO(26)에서는 상기 D/A 변환부(25)로부터 인가되는 아날로그 진폭값에 대응하는 주파수의 시스템 클럭을 발진시켜 출력하게 된다.
이렇게 해서, 상기 VCXO(26)에서 발진되는 시스템 클럭은 조금 더 상기 기준 입력값과 절대 위상차가 줄어들며, 상기 VCXO(26)에서 발진되는 시스템 클럭이 다시 상기 디바이더(21)로 인가되어져 분주되어 상술한 바와 같이 동작을 계속 반복하게 되면, 상기 기준 입력값과 위상이 일치하는 제4위상차의 펄스처럼 위상차의 폭이 `0'에 가깝게 된다.
한편, 정상(Normal) 상황이 아닌 경우, 예를 들어 상기 기준 입력값의 주파수가 갑작스런 변이가 일어났거나 상기 기준 입력값의 위상에 갑작스런 천이가 일어난 경우, 상기 위상차 펄스의 폭이 커져 해당 위상차 펄스의 폭에 대한 카운팅한 값이 `1' 이상이 되는데, 이런 경우에는 상기 `M' 번의 횟수 동안에 상기 수학식 1과 같은 방법으로 필터링하는 경우에 상기 `C(M)'의 값은 상기 위상차 카운터부(23)에서 출력되는 값이 될 수 있고 상기 A/D 변환부(28)에서 출력되는 값이 될 수도 있다.
다시 말해서, 상기 위상차 카운터부(23)에서 출력하는 `n'개의 비트를 가지는 카운팅값이 `0'인 경우에 상기 A/D 변환부(28)에서 출력되는 값이 상기 `C(M)'의 값이 되며, 상기 위상차 카운터부(23)에서 출력하는 `n'개의 비트를 가지는 카운팅값이 결국 `0'이 아닌 `1' 이상인 경우에 상기 위상차 카운터부(23)에서 출력되는 값이 상기 `C(M)'의 값이 된다.
이 때, 상기 `n'개의 비트를 가지는 카운팅값에 있어, `n'은 해당 시스템의 설계자 설계 구조, 해당 시스템의 클럭 주파수 등에 따라 각각 다를 수 있으며, 상기 `M'과 상기 VCXO(26)를 제어하는 주기 등은 상기 시스템 클럭의 주파수, 상기 마이크로 프로세서부(24)의 용량, 상기 D/A 변환부(25)의 스텝(Step) 등을 감안하여 이론적인 계산과 반복적인 시험을 통해 구할 수 있다.
결국, 해당 PLL이 기준 입력에 로킹(Locking)된 후에의 기준 입력값과 시스템 클럭의 위상 관계는 도 4에 도시된 타이밍도와 같이 거의 일치되므로써, 일대일 구조의 절체 구조를 가지는 두 개의 시스템이 별개로 PLL 동작을 수행하여도 결국은 상기 기준 입력값과 위상이 일치되어 해당 각 시스템의 시스템 클럭의 위상은 자동으로 일치하게 되므로, 이런 경우에 절체가 이루어지는 경우에도 해당 절체에 의한 시스템의 서비스에는 영향을 주지 않아 히트리스를 구현할 수 있다.
이상과 같이, 본 고안에 의해 클럭 공급 시스템에 있어 DPPLL에서 아날로그 필터부에서 위상 비교부의 위상차 펄스의 폭을 아날로그 진폭값으로 변환하고 A/D 변환부에서 해당 아날로그 진폭값에 대응되는 디지탈 값을 마이크로 프로세서부에 인가시켜 위상차 카운터부의 카운팅값에 따라 해당 A/D 변환부의 디지탈 값 또는 해당 위상차 카운터부의 카운팅값 중 선택해 필터링하고 평균값을 구해 D/A 변환부에 인가시켜 VCXO를 제어함으로써, 주파수의 보상과 함께 절대적인 위상을 일치시켜 시스템의 절체 시에 시스템 클럭의 위상의 변화가 없게 하여 히트리스 절체함으로 해당 절체에 의한 순간적인 장애를 방지할 수 있다.

Claims (1)

  1. 디바이더(21)와, 위상 비교부(22)와, 위상차 카운터부(23)와, D/A 변환부(25)와, VCXO(26)를 구비하는 DPPLL에 있어서,
    기준 입력값과 상기 디바이더(21)에서 분주한 클럭의 위상차 펄스의 폭이 상기 VCXO(26)에서 생성한 시스템 클럭의 한 주기 이하의 폭으로 변환되는 시점에 상기 위상 비교부(22)로부터 인가되는 변조된 위상차 펄스의 폭을 아날로그 진폭값으로 변환시키는 아날로그 필터부(27)와;
    상기 아날로그 필터부(27)로부터 인가되는 아날로그 진폭값에 대응되는 디지탈 값으로 변환시키는 A/D 변환부(28)와;
    상기 위상차 카운터부(23)의 카운팅값에 따라 상기 A/D 변환부(28)에서 출력되는 디지탈 값 또는 상기 위상차 카운터부(23)에서 출력되는 카운팅값을 선택해 필터링하고 평균값을 구해 상기 D/A 변환부(25)에 인가하는 마이크로 프로세서부(24)를 포함하여 이루어진 것을 특징으로 하는 DPPLL에서 주파수와 위상 동시 보상 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809801B1 (ko) * 2001-12-24 2008-03-04 엘지노텔 주식회사 위상동기루프의 홀드오버 처리 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760857B1 (en) * 2000-02-18 2004-07-06 Rambus Inc. System having both externally and internally generated clock signals being asserted on the same clock pin in normal and test modes of operation respectively
JP2003347936A (ja) * 2001-11-02 2003-12-05 Seiko Epson Corp クロック整形回路および電子機器
US6731158B1 (en) * 2002-06-13 2004-05-04 University Of New Mexico Self regulating body bias generator
KR20040083860A (ko) * 2003-03-25 2004-10-06 유티스타콤코리아 유한회사 비동기전송모드 교환기의 스위치/망동기 장치
US7145373B2 (en) * 2004-07-29 2006-12-05 Intel Corporation Frequency-controlled DLL bias
JP4213172B2 (ja) * 2006-06-19 2009-01-21 日本電波工業株式会社 Ｐｌｌ発振回路
US7808327B2 (en) * 2006-08-07 2010-10-05 Texas Instruments Incorporated Method and apparatus to provide digitally controlled crystal oscillators
CN111934842B (zh) * 2020-07-08 2022-10-14 中北大学 一种电学稳相时钟分配系统及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177731B1 (ko) * 1994-09-15 1999-05-15 정장호 망동기용 디지탈 위상동기루프 제어방법
US5696468A (en) * 1996-02-29 1997-12-09 Qualcomm Incorporated Method and apparatus for autocalibrating the center frequency of a voltage controlled oscillator of a phase locked loop
KR100190032B1 (ko) * 1996-03-30 1999-06-01 윤종용 Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프
JP3080146B2 (ja) * 1996-08-26 2000-08-21 日本電気株式会社 自動ロック回路
EP0836282B1 (en) * 1996-10-08 2002-06-12 Sony Corporation Receiving apparatus and method and phase lock loop circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809801B1 (ko) * 2001-12-24 2008-03-04 엘지노텔 주식회사 위상동기루프의 홀드오버 처리 방법

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