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KR20010102013A - 집적 회로의 정전기 방전 보호 - Google Patents

집적 회로의 정전기 방전 보호 Download PDF

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KR20010102013A
KR20010102013A KR1020017010073A KR20017010073A KR20010102013A KR 20010102013 A KR20010102013 A KR 20010102013A KR 1020017010073 A KR1020017010073 A KR 1020017010073A KR 20017010073 A KR20017010073 A KR 20017010073A KR 20010102013 A KR20010102013 A KR 20010102013A
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KR1020017010073A
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페테르손올아
Original Assignee
클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

반도체 집적 회로의 전기 접속 패드(3)는 대향하는 도핑의 우물(55)에 위치된 도핑된 영역으로 형성된 보호 다이오드 및 접촉 에리어와 동일한 도핑 타입의 또다른 도핑된 영역(15)을 둘러싸고 대향되는 도핑의 또다른 우물(57)에 의해 둘러싸이는 우물(59)로 형성된 또다른 보호 다이오드를 갖는다. 이 도핑된 영역은 패드에 접속되고 이 패드의 주변의 일부에 또는 이 부분을 따라서 확장하는 연속적인 협 스트립이다. 또한, 다른 도핑된 영역이 접촉으로서 작용하는 우물은 스트립 형태이고 패드의 주변에 위치된다. 다른 도핑된 영역(15)은 또한 집적 회로의 입력/출력 경로에 접속되는 전기 저항기를 형성하기 위한 접촉으로서 사용되는데, 이 저항기는 다른 도핑된 영역을 둘러싸는 우물(59)에 형성되고 이 저항기의 또다른 접촉은 동일한 도핑 타입의 더욱 도핑된 영역(45)으로 형성되며, 또한 스트립 형태를 갖고 동일한 우물에 위치되는데, 이에 따라서 패드의 주변 및 패드의 가장자리 밑에 위치된다. 이로인해, 저항기는 과다한 공간을 필요치 않게 된다.

Description

집적 회로의 정전기 방전 보호{ELECTROSTATIC DISCHARGE PROTECTION OF INTEGRATED CIRCUITS}
정전기 방전(ESD)은 널리 공지된 바와 같이 전자 장치, 특히 집적 회로라 칭하는 장치와 같은 절연 또는 반절연 기판상에 제조되는 전자 반도체 장치에 손상을 입힐 수 있다. ESD를 보호하는 장치는 통상적으로 대부분의 반도체 장치의 입력/출력 경로에 결합되어 과다한 전하를 민감한 회로로부터 분로시켰다. 집적 회로 칩에서, 패드라 칭하는 큰 금속 에리어가 제공되는데, 이것은 자유 표면을 갖고 전자 회로를 다른 전자 장치, 즉 칩의 전자 회로로의 입력 및 이 회로로부터의 출력을 위한 장치에 접속하기 위하여 사용된다. 예를 들어, 전기적으로 도통하는 와이어링이 이와 같은 패드에 결합될 수 있다. 그리고 나서, ESD 보호 회로가 이와 같은 패드에 위치되고 접속될 수 있다.
와이어본드 접속과 같이 패드에 접속을 행할 때, 하향방향의 힘은 상당한 크기를 가질 수 있고 특히 금속층이 거기에 존재하는 경우 패드 아래의 층의 박리화를 초래할 수 있고 이 힘은 또한 그 에리어에 위치된 pn-접합에 손상을 입힐 수 있다. 따라서, 집적 회로의 유용한 칩 면적을 상당히 절약할 수 있기 때문에 일부 회로를 이와 같이 위치시키는 것이 일반적으로 이점이 있지만, ESD 회로와 같은 전자 회로는 패드 아래 또는 패드 바로 밑에 용이하게 위치될 수 없다.
따라서, 와이어본드 패드 아래의 반도체 우물에 형성된 다이오드를 갖는 정전기 방전 보호 장치가 미국 특허 제 5,514,892호에 서술되어 있다. 이 패드는 하나의 다이오드를 통해서 접지에 접속되고 직렬로 접속된 5개의 다이오드를 통해서 3V의 공급 전압에 접속된다. 직렬로 접속된 후자의 다이오드를 제공함으로써, 집적 회로는 5V까지의 허용한계를 갖는다. 이 다이오드는 일렬로 위치된 6개의 직사각형 에리어를 갖는 패턴으로 패드 바로 아래에 형성된다. 이 구성, 특히 중간 접속 금속층의 특정 레이아웃은 층간 박리화의 문제를 제거한다.
와이어본드 패드의 직사각형 코너 바로 아래에 위치되는 다이오드를 갖는 정전기 방전 보호 회로가 미국 특허 제4,750,081호에 서술되어 있다. 또한, 이산 다이오드는 코너 다이오드들간에서 일렬로 패드의 주변 또는 가장자리 부분 바로 밑에 형성될 수 있는데, 이들 다른 다이오드의 세로 확장은 패드의 측면에 대해 수직이다. 따라서, 패드의 주요 부분은 그 아래에서 금속층을 갖지 않는데, 이것이 박리화 위험성을 감소시킬 것이다. 단일 지향성 타입의 다이오드들 만이 역바이어스 pn-접합에 의해 금속 패드를 기판에 접속시키는데 사용된다. 보호 구조는 미국 특허 제 5,304, 839호에 서술되어 있는데, 이 구조는 입력 또는 출력 경로에서 어떠한 저항기도 포함하지 않는다.
반도체 장치의 입력 경로에서, 입력 경로에 접속되는 전기 저항과 같은 고입력 전류에 대해 어떤 보호가 제공되는데, 이 저항은 입력 전류를 제한한다. 이 저항은 종래 본딩 패드 외부에 위치되고 나서 이하에 인용된 문헌에 예시된 바와같은 어떤 유용한 칩 에리어를 점유한다.
미국 특허 제 4,806,999호에서, 입력 패드는 자신의 주변 아래에 위치된 두개의 다이오드에 의해 정전기 방전으로부터 보호된다. 보호 다이오드는 패드에 접속되고 실질적으로 패드의 에지선 또는 주변 절반을 따라서 확장하는 비교적 협 스트립의 형태를 갖는 제1 전극으로 형성된다. 제1 전극은 터브 또는 벽에 또는 그 내에 접속되어 위치되는데, 이 터브 또는 벽은 제1 전극의 도핑 타입과 대향되는 도핑 타입을 갖고 다이오드의 제2 전극을 형성하고 공급 구동 전압 또는 접지에 접속되도록 한다. 이 터브들간의 경계는 패드의 노출된 부분에 의해 중첩되지 않는 영역에 위치된다. 입력 저항기는 패드 및 입력 회로간에 포함될 수 있다.
다이오드 및 트랜지스터에 의해 보호되는 단자 패드를 갖는 집적 회로가 미국 특허 제 4,876,584호에 서술되어 있다. 이 다이오드 및 트랜지스터는 각각의 패드 외부에 수평으로 배치되고 패드의 에지에 위치된 하나의 단자를 갖는다. 저항기는 패드를 집적 회로의 나머지에 접속하는 저항 경로에 의해 제공된다. 보호 다이오드 및 저항기를 갖는 유사한 구조가 공개된 유럽 특허 출원 제 0371663호에 서술되어 있는데, 이 저항기는 패드 외부에 수평으로 배치된 금속 실리사이드 링크에 의해 형성된다. 입력 및/또는 출력 경로에서 저항기를 포함하는 다른 유사한 보호 구조는 미국 특허 제 5,808,343, 5,615,073호, 5,196,913호, 4,730,208 및 4,710,791에 서술된다.
본 발명은 집적 회로에 관한 것이며, 특히 집적 회로의 정전기 방전 보호 및 집적 회로에 사용되는 접촉 패드에 관한 것이다.
도1은 정전기 방전 보호하는 본딩 패드를 구비한 반도체 칩의 일부분에 대한 단면도.
도2는 정전기 방전 보호 동작을 도시한 실제 회로도.
도3은 최하위의 금속층상의 모든 층들이 제거된 도1의 칩에 대한 평면도로서, 선 I-I는 도1의 단면을 나타내는 도면.
도4는 도1의 단면도 일부분의 확대도.
본 발명의 목적은 과다한 정 또는 부의 전압에 대한 집적 회로의 접속 패드를 보호하는 장치를 제공하는 것인데, 이 장치는 집적 회로를 제조할때 과다한 처리 단계가 없다라고 미리 가정한다.
본 발명의 목적은 작은 기생 용량 및 전기 오버스트레스(overstress)에 대한 양호한 허용한계를 갖으면서 과다한 정 또는 부의 전압에 대해서 집적 회로의 접속 패드를 보호하는 장치를 제공하는 것이다.
본 발명의 또다른 목적은 ESD 보호 및 입력/출력 트랜지스터의 래치-업을 초래하는 위험성을 최소화하는 집적 회로의 접속 패드를 제공하는 것이다.
본 발명의 또한 다른 목적은 ESD에 대해 보호되고 와이어 본딩과 같이 패드에 결합을 실제 행할때 초래되는 힘에 노출되는 경우 박리화 위험성을 최소화하고 ESD-회로의 pn-접합에 손상을 입힐 위험성을 최소화하는 집적 회로의 접속 패드를 제공하는 것이다.
본 발명의 또한 다른 목적은 입력 및/또는 출력 경로에서 접속되는 저항을 갖고 간단하고 공간 절약 방식으로 집적 회로의 접속 패드를 제공하는 것이다.
따라서, 집적 회로를 위한 " 플립-칩" 접촉용 패드 또는 와이어본드 패드와 같은 접속 패드는 제1 전극으로 형성된 보호 다이오드를 갖는데, 이것은 각각의 패드에 접속되고 패드의 에지선 또는 주변 부분을 따라서 확장하는 비교적 협 스트립 형태를 갖는다. 이 제1 전극은 제 1 도핑 타입이고 영역에 또는 이 영역내에 접속되어 위치되는데, 이 영역은 제1 도핑 타입과 대향되는 제2 도핑 타입을 갖고 다이오드의 제2 전극을 형성하고 고 전류를 흡수할 수 있는 일정한 전위원에 접속되도록 한다. 패드의 에지에서의 제1 전극 위치는 제1 전극을 패드에 전기적으로 접속하는데 필요로되는 모든 금속 에리어가 또한 패드의 에지에 위치되도록 한다. 그러므로, 패드의 큰 중심부 아래에 금속층이 필요치 않게 된다. 그리고나서, 패드의 중심부 바로 아래의 영역들은 비교적 균일하게 이루어질 수 있는데, 이들 영역은 박리화 위험성을 감소시키는 예를 들어 대부분 실리콘 산화물을 함유한다. 또한, pn-접합은 상기 중심부 아래에 위치되어야만 된다.
제 1 전극의 협 형태는 회로의 제2 영역 및 그외다른 전기적으로 도통하는 영역에 대한 상기 제1 전극의 커패시턴스를 낮게한다. 이 협 형태는 또한 단위 길이 당 소정의 전기 저항을 제공하여 제1 전극의 길이에 걸쳐서 가능한 고전류를 분포시킨다. 이 제1 전극의 협 형태는 각 패드의 가장자리 부분 바로 아래에 위치될 수 있고, 이들은 또한 이 영역 밖에서 어떤 부분들을 가질 수 있는데, 이에 따라서, 이들 부분들은 패드 측에서의 표면 부분 아래에 위치된다. 이 협 스트립은 많은 경우에 실제로 135˚의 각도를 갖는 패드를 8각형이 되도록 함으로써 충분한 길이를 제공받을 수 있다. 스트립-타입의 영역은 가능한 구성을 완만하게 하는 연속적인 스트립이며, 이에 따라서 실제로 135˚보다 작지 않은 각도를 가져 너무 높은 전계 세기를 피하도록 한다.
특히, 스트립-형태의 영역들중 한 영역은 반도체 집적 회로의 입력 및/또는 출력 전류 경로에 전기 저항기를 형성하기 위하여 사용되는데, 이와 같이 위치한 저항기는 집적 회로 칩상에서 어떤 과다한 공간을 필요로하지 않는다. 이 저항기는제1 도핑된 영역 부분에 의해 형성되는데, 제1 도핑된 영역의 이 부분 전체 또는 심지어 전체는 패드 바로 아래에 위치되며, 특히 제1 도핑된 영역의 이 부분 전체 및/또는 전체는 패드의 가장자리 부분 아래에 위치된다. 이 부분 및/또는 제1 도핑된 영역은 세로 방향의 스트립 형태 또는 기다란 형태를 갖는 것이 바람직하고 저항기를 통과하는 전류가 세로 방향에 대해 실질적으로 수직인 방향을 갖도록 배열된다. 그리고나서, 특히, 이 부분 및/또는 제1 도핑된 영역의 길이 및 폭은 저항기에 이 부분의 단위 길이당 소정의 전기 저항을 제공하도록 선택됨으로써 전류가 이 부분의 길이 전체에 걸쳐서 실질적으로 균일하게 분포되도록 한다. 이 부분 및/또는 제1 도핑된 영역은 패드의 에지 부분과 평행하게 확장되는 연속적인 스트립 형태를 갖도록 하는 것이 바람직 하다. 이 부분 및/또는 제1 도핑된 영역이 스트립 형태를 갖는 경우, 각 스트립은 적어도 거의 135˚인 스트립의 접속된 부분들간의 각도 또는 코너를 갖도록 하는 것이 바람직하다.
본 실시예에서, 제1 도핑된 영역은 또한 반도체 집적 회로를 보호하는 제1 다이오드의 전극이며, 이 제1 다이오드는 입력 및/또는 출력 경로에 접속된다. 그리고 나서, 제1 다이오드의 제1 전극을 형성하는 제1 도핑된 영역은 제1 도전형으로 도핑되고 패드에 전기적으로 접속되고 제1 다이오드의 제2 전극은 제1 도전형과 대향되는 제2 도전형의 제2 도핑된 영역으로 형성되는데, 이 제2 도핑된 영역은 제1 도핑된 영역 아래에 놓이는 것이 아니라 수평으로 둘러싸이는 비교적 큰 영역이다. 제1 및 제2 도핑된 영역은 유사한 종류의 영역인데, 이 영역은 수평면에서 실질적으로 동일한 깊이에 이르기까지 확장되고 비교적 낮은 도핑 및 낮은 도전성을 갖는 "우물" 또는 "터브"라 칭하는 영역 타입이다. 제3 및 제4 도핑된 영역은 제1 영역과 동일한 타입으로 도핑되는 표면 내부에 위치될 수 있지만, 이들은 제1 영역보다 높은 도핑을 가지므로 높은 도전성을 갖는데, 이 제3 및 제4 도핑된 영역들은 저항기의 접촉 에리어로서 작용하며, 이 저항기는 이들 접촉 에리어간의 제1 도핑된 영역의 물질로 형성된다.
제1, 제3 및 제4 영역 모두는 스트립-형태이고 서로 평행하게 확장되는 것이 바람직하고 이에 따라서 평행한 세로 방향을 갖는다. 그리고 나서, 제3 도핑된 영역은 제1 다이오드의 제1 전극의 접촉 에리어가 될 수 있으며, 이 제1 전극은 제1 도핑된 영역이 된다. 실제 실시예에서, 제4 도핑된 영역은 제3 도핑된 영역보다 패드의 중심에 보다 근접하여 위치되며, 이에 따라서, 이 제4 도핑된 영역은 보호 다이오드로서 작용하는 제1 다이오드가 제1 및 제2 영역간의 외부 경계에 주로 형성되기 때문에 보호되며, 이 외부 경계는 대향하는 내부 경계보다 패드의 중심에서 보다 멀리 떨어져 있다. 이것은 제2 영역이 패드에서 어느정도 떨어져서 일정한 전위에 접속되는 것이 바람직하기 때문이다. 모든 도핑된 영역은 높은 국부화된 전계가 생성될 위험성을 감소시키기 위하여 적어도 거의 135˚인 각각의 경계의 접속된 부분들간의 각도 또는 코너를 갖는 경계를 갖는다.
일반적으로, 고 및 저 전압에 대해 반도체 집적 회로 또는 칩의 전기 접속 패드를 보호하는 장치는 제1 도전형의 제1 우물 및 제2 도전형의 제2 우물을 구비하는데, 이 제2 도전형은 제1 도전형과 대향되며, 이 제1 및 제2 우물은 기판 표면 또는 기판내에 형성된다. 제2 도전형의 제1 도전 에리어는 제1 pn-접합을 형성하기위하여 제1 우물에 위치되고 제1 도전형의 제2 도전 에리어는 제2 pn-접합을 형성하기 위하여 제2 우물에 위치된다. 이 제1 및 제2 도전 에리어는 전기적으로 패드에 접속된다. 제2 도전형의 제3 우물은 제1 우물 내부에 위치되어 이 제1 우물에 의해 수평으로 둘러싸여지는데, 이에 따라서 이것은 자신의 수직측에서 제3 우물만을 둘러쌓고 제3 우물아래에는 어떤 부분도 갖지 않는다. 제1 도전 에리어는 제3 우물 내부에 위치되어 제1 및 제3 우물간의 경계에 형성되는 제1 pn-접합의 접촉 에리어로서 작용한다.
실제로, 제1 도전형은 P-형일 수 있고 제2 도전형은 N-형일 수 있으며, 제3 우물의 도전성을 생성시키는 도핑은 실질적으로 인 원자를 함유하고 제1 도전 에리어의 도전성을 생성시키는 도핑은 실질적으로 비소 원자를 함유한다.
제1 및 제2 우물은 서로의 측면에 위치되고 이 각각은 실제로 패드의 절반 아래에 위치된 부분을 갖는데, 이에 따라서 우물들간의 경계선은 패드의 직경을 따라서 확장하거나 패드의 중심을 통과한다.
본 발명이 지금부터 첨부한 도면을 참조하여 실시예에 대해서 설명되는데, 이 실시예는 본 발명을 제한하는 것은 아니다.
도1은 기본적인 매우 낮은 도핑만을 갖는 P-기판(1)의 최상부상에 형성된 집적 회로 칩 다층 구조의 개요적이고 부분적인 단면도이다. 이 기판(1)은 P ++ 타입이고 양호한 전기 도체인 최하부 층(2)을 갖고 접지 전위를 갖도록 예를 들어 도시되지 않은 리드프레임에 접속될 수 있으며, 모든 칩에 고주파수 신호 대 간섭의 감도를 감소시키는 양호하게 규정된 접지 전위를 갖는 최하부 평면을 제공한다. 와이어본딩을 위한 것과 같은 전기 접속 패드(3)는 최상부 금속층의 부분이고 부분적으로 자유 상부 표면 에리어(5)를 갖는데, 이 패드의 가장자리 부분은 표면안정화 층(7)에 의해 커버된다. 이 패드(3)는 일반적으로 8각형의 형태를 갖는데, 이것은 정팔각형일 수 있고 인접 측면에 대해 135˚의 각도를 형성하는 측면을 갖으며, 이에 대해선 도3의 집적 회로 칩의 상면도를 참조하라. 도1의 단면도는 도3의 선I-I를 따라서 절취된 것이다. 이 패드는 또한 두개의 대향하는 평행한 측면을 보다 길거나 짧게함으로써 정팔각형으로 부터 얻어지는 형태 또는 8개 이상의 측면을 갖는 다각형 형태와 같은 다른 형태를 가질 수 있다. 어쨌든, 인접 측면들간의 각도는 실질적으로 135˚보다 작게 되지 않아야만 된다. 패드(3)의 커버된 부분에서, 즉 가장자리 부분에서, 이 패드는 다수의 전기 접촉 플러그(8) 및 예를 들어 Metal 1이라 칭하는 제1 하부 금속층으로부터 도시된 바와 같은 중간 금속층 및 Metal2 라 칭하는 제2 중간 금속층으로부터 패턴화된 금속 에리어(11) 및 다수의 전기 접촉 플러그(9)를 통해서 밑에 높이는 전기적 도전 층들과 전기 접촉한다.
접촉 플러그(9)는 예를 들어 정사각형의 단면을 갖고 다소 조밀하게 배치된다. 이 금속 에리어(11) 및 접촉 플러그(9)는 이 실시예에서 패드(3)의 가장자리 부분 바로 아래, 실질적으로 표면안정화 층(7)에 의해 커버되는 패드의 밑에 배치되어 있고 이들은 어쨌든 패드의 중심부 밑에 위치되지 않는다. 최하위 플러그(9)는 다양한 도핑 타입으로 이루어진 전기적 도전성이 우수한 층의 스트립 형태의 에리어(13, 15)와 전기 접촉하는데, 이 층은 예를 들어 이온 주입 및/또는 확산된 층이다. 이 전기적으로 도통하는 에리어(13, 15)는 최하위 접촉 플러그(9)와의 전기 접촉을 향상시키기 위하여 자신의 최상부 표면에서 티타늄 규화물(17, 19)를 갖을 수 있지만, 접촉 저항을 감소시키기 위하여 이와같은 표면층은 반드시 필요하지 않는다. 확산되거나 주입된 에리어(13, 15)는 각각 대향하는 도핑 타입 P+ 및 N+를 갖고 이들 에리어는 후술되는 바와 같이 인접 및/또는 밑에 높이는 에리어를 갖는 다이오드를 형성하거나 다이오드를 형성하는 인접 및/또는 밑에 높이는 에리어에 접촉하도록 선택된 도핑 타입으로 고 전기 도전성을 갖도록 도핑된다. 전기적으로 도통하는 에리어(13, 15) 및 그외다른 에리어를 형성하는 양호하게 도통되는 층의 각종 에리어는 필드 산화물 층(21)의 에리어에 의해 측방으로 규정된다.
따라서, 본딩 패드(3)의 중심 자유 에리어(5) 바로 아래에 필드 산화물 에리어(23)가 위치된다. 양호하게 도통되는 이온 주입 및/또는 확산된 에리어(13, 15)의 외부 에지에 다른 협 스트립 형태의 외부 필드 산화물 에리어(25, 27)가 위치되는데, 이에 따라서, 이것은 패드(3)의 에지 아래에 위치되고 패드(3)의 중심을 향하여 약간 변위된 내부 에지 및 예를 들어 패드(3)의 에지 거의 바로 아래에 위치된 외부 에지를 갖는다. 게다가, 주입 및/또는 확산에 의해 생성된 동일한 층의 전기적으로 양호하게 도통되는 에리어(29, 31)가 또한 배치되는데, 이것은 외부 필드 산화물 스트립 에리어(25, 27)에 의해 전기적으로 양호한 도전성의 에리어(13, 15) 및 서로로부터 분리되고 그 아래의 영역과의 전기 접촉으로서 작용한다. 보다 양호하게 도통하는 에리어(29, 31)는 어떤 적절한 장소에 위치될 수 있고 도1에 도시되지 않았지만 협 필드 산화물 스트립(27, 27)에 의해서 만 분리되는 도전성 에리어(13, 15)의 측면에 직접적으로 위치될 수 있는데, 이에 대해선 도3을 참조하라. 보다 양호하게 도통하는 에리어(29, 31)는 자신의 최상부 표면상에서 티타늄 규화된 에리어(33,35)를 가질 수 있고 이를 통해서 그리고 접촉 플래그(37, 39)를 통해서 금속층 Metal 1 및 Metal 2의 에리어(41, 43)와 접촉한다. 이 금속 에리어(41, 43)는 후술되는 바와 같이 적절한 일정한 전위에 접속되도록 한다.
티타늄 규화된 에리어(17, 19)는 주입된 전기적으로 도통하는 에리어(13, 15)의 중심부 만을 커버할 수 있는데, 이 부분은 중심 플러그(9) 바로 아래에 위치되어 주입된 에리어(13, 15)의 협 가장자리 부분이 존재하도록 하며, 이에 따라서 이것은 필드 산화물 에리어(25, 27 및 23)에 위치되고 규화물을 갖지 않는다.
동일한 이온 주입 및/또는 확산된 층의 또다른 양호하게 도통하는 스트립 형태의 에리어(45)는 양호하게 도통하는 스트립(13, 15)중 하나에 위치되고 이를 따라서 확장하고 동일한 도핑을 갖는다. 도시된 이 예에서, 보다 양호하게 도통하는 스트립 에리어(45)는 양호하게 도통하는 스트립(15)에 위치되고 이들 둘다는 N+로도핑된다. 두개의 하부 금속층 Metal 1 및 Metal 2의 에리어(47)는 보다 더 스트립 형태의 양호하게 도통하는 에리어(45)상에 위치되어 접촉 플러그(49) 및 규화물 영역(50)에 의해 이와 접속되고 서로 접속된다. 금속 에리어(47)의 최상부는 도1에 도시되지 않은 수평 접속에 의해 도시되지 않은 각각의 금속 에리어의 확장을 통해서 동일한 칩 내 또는 그 상에 형성된 일부 능동 소자의 입력 및/또는 출력 회로에 접속된다. 스트립 형태의 협 필드 산화물 에리어(51)는 N+ 타입의 보다 양호하게 도통하는 스트립 에리어 (45)를 N+ 타입의 보다 양호하게 도통하는 에리어(15)로부터 분리된다.
양호하게 도통하는 에리어(13, 15, 29, 31, 45) 및 필드 산화물 에리어(23, 25, 27, 51) 아래에 층(53)이 위치되는데, 이것은 에피택셜 층이고 약하게 도핑된 N-우물 및 P-우물(55, 57, 59)을 형성하기 위하여 도핑되며, 이들 영역은 N-, P-, 및 N-로 표시되는 도핑 타입을 각각 갖는다. 패드(3) 아래의 층(53)의 에리어는 평탄한 수직면 또는 큰 P-우물로부터 큰 N-우물을 분할하는 수평선(61)에 의해 집중적으로 분할된다. 패드의 아래 또는 에지에 위치되는 P+ 타입의 제1 양호하게 도통하는 스트립 형태의 에리어(13)는 제1 보호 다이오드를 형성하기 위하여 N- 타입의 각각의 큰 우물(55)에 주입 및/또는 확산된다. 패드의 아래 또는 에지에 위치되는 N+ 타입의 제2 양호하게-도통하는 스트립 형태의 에리어(13) 및 이를 따라서 확장되는 보다 양호하게 도통하는 스트립 형태의 에리어(45)는 보호 저항기를 형성하기 위하여 N- 타입의 협 스트립 형태의 우물(59)에 주입 및/또는 확산되는데, 이 협 N-우물(59)은 다른 큰 P-우물(57)에 의해 수평적으로 둘러쌓인다. 제2 양호하게 도통하는 스트립 형태의 에리어(13)는 다른 큰 P-우물(57)과 더불어 제2 보호 다이오드를 형성한다. N+, P+ 타입의 다른 전기적으로 도통하는 주입된 에리어(29, 31)는 이들이 위치되는 우물과 동일한 도핑 타입을 갖고 이 우물의 물질과 전기적으로 접촉하도록 하여 이것에 양호하게 한정된 전위를 제공하도록 작용한다.
서로 위치되는 두개의 본딩 패드의 위에서 본 도면이 도3에 도시되어 있는데, 이 본딩 패드는 상술된 바와 같이 8각형을 갖는다. 다수의 이와같은 본딩 패드는 집적 회로 칩의 주변을 따라서 일렬로 배치될 수 있다. 각각의 8각형은 다른 8각형의 측면과 평행하고 인접하게 배치되고 이 8각형 형태는 집적 회로 칩의 에지(63)와 평행한 동일한 분할면(61)에 배치된 중심을 갖는다. 각각의 8각형은 칩의 에지(63)와 평행하고 이 에지 근처에 위치되는 하나의 외부 측면 및 이 에지와 또한 평행하지만 보다 멀리 떨어져 있는 하나의 내부 측면을 갖는다. 도3에 도시된 바와 같이, 제1 전기적으로 양호한 도전성의 에리어(13)는 각각의 패드(3)의 주변을 따라서 확장되는 균일한 폭의 P+ 타입의 협 스트립인데, 이것은 주변 내부에 그리고 이와 평행하게 위치된다. 이 에리어(13)는 칩 에지와 평행한 8각형 형태의 내부 측면을 따라서 그리고 내부 측면에 접속되는 두개의 측면을 따라서 확장된다. 그러나, 인접한 8각형 형태에 대해서 어느정도 떨어져서 종료한다. 이 전기적으로 도통하는 에리어는 N-우물(55)위에 위치되어 이 N-우물의 물질과 함께 패드(3)로부터 벗어난 순방향 바이어스된 방향을 갖는 제1 보호 다이오드를 형성한다. 동일한 N-우물(55)에 N+ 타입의 도전 에리어(29)가 위치되고 이것은 정의 공급 전압 VDD와접속된다라고 가정되어, 예를 들어 칩의 전계 효과 트랜지스터와 같은 능동 회로를 활성화시킨다. 따라서, N-우물(55)의 전위는 효율적으로 이 전위를 가질 것이다. 이 정의 공급 전압 VDD는 통상적으로 패드(3)의 전압보다 낮지않고 이에 따라서 형성된 다이오드는 역바이어스될 것이다.
동일한 방법으로, 제2 양호하게 도통하는 스트립 형태의 에리어(15)는 패드(3)의주변의 대향하는 부분을 따라서 확장하는 균일한 폭의 N+ 타입의 협 스트립이고 상기로부터 도시된 바와 같이, P+ 타입의 도전형 에리어(13)의 미러화된 화상에 대응하는 형태를 갖는다. 이 양호하게 도통하는 에리어(15)는 협 N-우물(59)상에 또는 그 내에 위치되고 N-우물은 양호하게 도통하는 에리어(13)에 의해 접촉되는 바와 같이 둘러쌓이는 P-우물(57)과 더불어 제2 보호 다이오드를 형성한다. 이 P-우물(57)에 P+ 타입의 도전 에리어(31)가 위치되는데, 이것은 접지 전위에 접속된다라고 가정되고 이것은 또한 P-우물(57)과 접촉함으로써, P-우물은 접지 전위를 갖을 것이다. 따라서, 형성된 제2 보호 다이오드는 본딩 패드(3)의 정상 전위를 위하여 역바이어스될 것이다.
접촉 플러그를 통과하는 최하위 금속층 Metal 1의 에리어 및 패드(3)에 접속된 중간 금속층 Metal 2의 에리어는 패드의 주변을 따라서 확장하는 균일한 폭의 폐쇄된 스트립인데, 이 에리어(11)의 외부 에지는 예를 들어 패드 주변 바로 아래에 위치된다.
보다 양호하게 도통하는 스트립 형태의 에리어(45)는 균일한 폭의 N+ 타입의매우 좁은 스트립이고 이것은 제2 양호한 도전성 에리어(15)와 평행하게 확장하고 동일한 길이를 갖는다. 플러그를 통해서 이 보다 양호한 도전성 에리어(45)에 접속되는 보다 하위의 금속층 Metal 1의 에리어 (47)는 예를 들어 동일한 층 Metal 1의 폐쇄된 링(11)과 동일한 폭을 갖는 균일한 폭의 스트립이다. 이것은 폐쇄된 링과 평행하게 확장되지만, 8각형 형태의 외부 측면에 위치된 폐쇄된 스트립의 외부 직선 부분 및 외부 직선 부분에 접속된 폐쇄된 스트립의 두개의 직선 부분으로만 확장된다. 이 폐쇄된 스트립(11) 및 에리어(47)는 N-우물(59)의 물질로 형성되는 전기 저항기를 위한 전기 접촉이며, 이 레지스터는 또한 전체 길이에 걸쳐서 칩의 능동 소자 및 패드(3)간에 흐르는 전류를 분포시키는 스트립 형태이며, 이 전류는 스트립 형태의 저항기의 세로 방향에 대해 실질적으로 수직으로 흐른다. 이 저항기는 또한 다이오드의 한 전극으로서 동작하는데, 이 다이오드의 다른 전극은 둘러싸이는 P-우물(57) 및 밑에놓이는 기초 P-층(1) 이다.
벽들(55, 57)간의 경계면(61) 및 패드(3)의 형태를 또한 도시하는 패드(3)의 전기 회로 등가도가 도2에 도시되어 있다. 이 패드(3)는 통상적으로 상술된 바와같은 전기 보호 저항기(67)를 통과하는 CMOS-트랜지스터를 포함하는 능동 소자(65)에 접속된다. 이 패드(3)는 또한 제1 보호 다이오드(69)를 통해서 정의 공급 전압 VDD및 제2 보호 다이오드(71)를 통해서 접지 전위에 접속된다. 공급 전압에 접속되는 이 제1 다이오드(69)는 P+ 타입의 전기 도통 에리어(13) 및 N-우물로 형성되며, 이 N-우물은 전기적으로 양호하게 도통하는 에리어(29) 및 두개의 하위 금속 층의 접촉 플러그(37) 및 에리어(41)를 통해서 공급 전압 접속되는데, 이에 대해선 도1을 참조하라. 이 제1 다이오드는 통상적으로 역바이어스되는데, 그 이유는 패드(3)의 전위가 정의 공급 전압보다 높게 되지 않기 때문이다. 접지에 접속된 이 제2 다이오드(71)는 스트립 형태의 N-우물(59) 및 둘러쌓이는 P-우물(57)로 형성되는데, 이 P-우물은 전기적으로 양호하게 도통하는 영역(31) 및 하위 금속층의 접촉 플러그 및 에리어(43)를 통해서 접지 전위에 접속되는데, 이에 대해선 도1을 참조하라. 이 제2 다이오드는 또한 통상적으로 역바이어스 되는데, 그 이유는 패드(3)의 전위가 통상적으로 접지 전위보다 낮게되기 때문이다.
전기적으로 도통하는 에리어(13, 15)의 중심 세로 부분상에만 규화물을 배치함으로써, 매우 양호한 전기 도전성을 갖는 규화물은 형성된 다이오드(69, 71)의 pn-접합으로부터 어느정도 떨어져서 위치되어 필드 산화물에서의 전기적으로 도통하는 에리어(13, 15)의 에지 영역과 전기 접촉하지 않는데, 이 필드 산화물에서 실리콘의 결정 구조는 이들 에지에서 각각의 우물의 재료로 인해 보다 덜 효율적인 pn-접합을 형성하도록 분포된다. 이것이 보호 다이오드를 보다 안정적으로 되게 한다.
이 저항기(67)는 다이오드(68)의 전극을 형성하며, 이 다이오드의 다른 전극은 둘러쌓이는 P-우물(57) 및 접지에 접속되는 베이스 층(1)이다. 이 다이오드는 또한 통상적으로 역바이어스된다.
VDD및 정의 다이오드들중 하나의 다이오드상에서의 순방향 전압 강하의 합보다 높은 정의 전압, 통상적으로 0.7V가 패드(3)에 인가될때, 공급 전압측상의 제1 보호 다이오드(69)는 도통을 개시하고 이 전류는 도시되지 않은 전압 공급원으로 흐른다. 다이오드의 부의 순방향 전압 강하보다 작은 부의 전압이 신호 패드(3)에 인가될때, 접지 전위측상의 이 제2 보호 다이오드(71)는 도통을 개시하고 전류는 접지에서 패드로 흐를 것이다. 다이오드(69, 71)가 과열됨이 없이 전류를 운반할 수 있다면, 패드에 인가되는 모든 과다 전압이 보호되는 능동 (65)으로 또는 이 소자로부터 흐르지 않도록 처리될 것이다.
따라서, 보호 다이오드(69, 71)는 적적하게 적응되는 내부 순방향 저항을 갖으며, 이것은 너무 낮은 값이 아니라 다소 낮은 값을 갖는다. 이 저항은 예를 들어 전기적으로 도통하는 영역(13)의 다이오드의 에리어에 역비례한다. 이 에리어가 도3의 상면도에 도시되어 있고 작게 되도록 이루어져 있는데, 그 이유는 전기적으로 도통하는 영역(13, 15) 및 스트립 형태의 우물(59)이 신호 패드(3)의 경계 아래에서 협 스트립의 형태를 갖기 때문이다. 이 작은 에리어는 패드(3)를 사용하여 집적 회로로 그리고 이 집적 회로로부터 고 주파수 전류를 도통시킬때 필요로 되는 통상적인 동작 경우에 역바이어스된 다이오드에서 낮은 커패시턴스를 초래한다.
보호 다이오드(69, 71)들중 하나의 다이오드가 접속된 집적 회로를 보호하기 위하여 실제로 사용될때, 대전류가 이 다이오드를 통해서 흐른다. 그리고 나서, 이 대전류는 충분한 기하학적 단면의 에리어를 갖는데, 이 에리어에 걸쳐서 전류가 분포될 수 있다. 이것은 이미 서술된 바와 같이 전기 도통 에리어(13, 15) 및 스트립처럼 우물(59)을 설계하고 이 스트립을 충분한 길이로 만듬으로써 성취된다.
패드에 전기적으로 접속되는 다이오드의 에리어(13, 59)가 스트립-형태라는 점이 또한 이들 에리어가 동일한 칩상에 위치되는 도시되지 않은 가능한 출력/입력 트랜지스터에서 어느정도 떨어져서 위치되도록 한다. 이와같은 트랜지스터는 보호 다이오드(69, 71)와 더불어 다이리스터 구조를 형성하는 pn-접합을 포함한다. 이에 따라서 충분한 과다한 전압이 접촉 패드(3)에 접속될때, 이것은 트랜지스터의 pn-접합을 도통시키는 다이리스터의 래치-업을 초래하며, 이것이 공급 전압이 차단될때 까지 다이리스터의 pn-접합을 갖는 출력/입력 회로가 동작되지 않도록 한다. 스트립-형태에 의해 허용되는 거리는 대부분의 경우에 이와같은 래치-업 현상을 방지하는 다이리스터 구조의 저항을 제공할 것이다.
저항기(67)를 포함하는 패드 구조의 부분은 도4에 보다 상세하게 되어 있는데, 수직 크기는 수평 크기에 비해서 확대되어 있는데, 이것이 도1에 실제 도시되어 있다. 이 저항기는 서로에 대해서 균일한 거리에 위치된 인접한 평행한 측면을 갖는 양호하게 도통하는 에리어(15, 45)로 형성된 접촉 에리어를 갖는다. 패드를 포함하는 집적 회로가 사용될대, 전류는 상기 인접 평행 측면에 대해서 실질적으로 수직하게 입력/출력 신호에 대해서 흐를 것이고 상기 측면들의 수평 길이에 걸쳐서 실제로 균일하게 분포될 것이다. 또한, 도4에서, 이 전류는 보호 다이오드(71)가 패드에 인가되는 큰 부의 ESD-펄스에 대해서 효율적일때 화살표로 표시된다. 이 거리 a는 N-우물(59)의 하부 및 밑에 높이는 P-층(1)의 표면에 대해서 양호한 도전성 에리어(15, 45)의 하부의 거리 b와 항상 같거나 크게되어야만 된다는 것을 나타낸다. 이것이 참이 아니면, 저항기 영역을 통해서 브레이크 스루(breakthrough)에대한 위험성이 존재하고 ESD-펄스는 영역(45)으로부터의 전류가 기본 층(1)으로 흐르는 대신에 영역(5)으로 흐를 수 있기 때문에 입력/출력 경로에 도달할 수 있으며, 이것은 P-도핑된 영역(31 및 57)로부터 얻어지는 부의 전위를 갖도록 이루어질 수 있다.
분포된 입력/출력 저항기를 얻을 가능성보다 N-우물 내부에 N+ 타입의 양호하게 도통하는 에리어(15)를 배치하는 다른 이점이 존재한다. 통상적으로, 양호하게 도통하는 에리어 N-에리어는 비소 As로 도핑되고 N-우물은 인 P로 도핑된다. 많은 비소 원자는 비소를 주입한 후 필요로되는 어닐링 공정에서 손쉽게 이동하지 않을 것이다. 인 원자는 훨씬 더 쉽게 이동하고 나서 비소 영역의 급격한 코너를 "둥글게" 만들도록 하여, 비소 에리어의 국부 전계를 감소시킴으로써 "브레이크-스루의 위험성을 감소시킨다. 게다가, 접촉 플러그(9, 49)는 매우 큰 전류를 운반할 수 있어 특히 N+ 타입의 양호하게 도통하는 에리어(15, 45)에서의 접촉 에리어에서 열을 발생시킨다. 이때, "스파킹"의 위험성이 존재하는데, 즉 통상적으로 텅스텐 W으로 만들어진 접촉 플러그가 용융되어 상기 양호하게 도통되는 에리어를 통해서 밑에놓이는 재료로 흐르도록 할 위험성이 존재한다. 이 재로는 지금까지 또한 N-물질이기 때문에, 이 N-우물(59)에서, 이것은 패드 구조의 동작 및 이것의 보호 장치에 효율적으로 영향을 미치지 않는다.
상술된 구조는 본드 패드(3)의 매우 조밀한 배열을 허용하는데, 이에 대해선 특히 도3을 참조하라. 이 영역(13) 및 우물(59)에서 형성된 보호 다이오드는 인접하는 패드, 특히 자신의 대응하는 다이오드의 상당히 큰 거리에서 종료한다. 이것은 영역(13) 및 우물(59) 만이 각각의 패드의 내부 및 외부 에지의 일부로 확장되기 때문이다.
상술된 바와같은 집적 회로 및 입력/출력 구조는 각종 반도체 제조 또는 처리 방법을 사용하여 이루어질 수 있다. 예를 들어, 전기 접촉을 증가시키는 규화물을 사용하지 않는 처리 방식은 동일한 보호 입력/출력 장치를 갖을 수 있다. 이 집적 회로는 MOSFET 또는 CMOS 타입, 바이폴라 타입, 조합된 타입 또는 여러 종류의 기판 및 기판 구조를 사용하는 그외 다른 유사한 타입일 수 있다.

Claims (24)

  1. 저항기를 통해서 반도체 집적 회로의 입력 및/또는 출력 경로에 접속된 패드를 구비하는 반도체 집적 회로용 접촉 패드 구조에 있어서,
    상기 저항기는 제1 도핑된 영역의 일부, 상기 부분 전체 및/또는 상기 패드 아래에 위치되는 상기 제1 도핑된 영역 전부로 형성되는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  2. 제 1 항에 있어서,
    상기 부분 전체 및/또는 상기 제1 도핑된 영역 전체는 상기 패드의 가장자리 부분 아래에 위치되는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  3. 제 1 항에 있어서,
    상기 부분 및/또는 상기 제1 도핑된 영역은 세로 방향으로 긴 형태를 갖으며, 상기 저항기를 통과하는 전류는 상기 세로 방향에 대해 실질적으로 수직인 방향을 갖는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  4. 제 3 항에 있어서,
    상기 부분의 길이 및 폭은 상기 부분의 단위 길이당 소정의 전기 저항을 저항기에 제공하여 상기 부분의 전체 길이에 걸쳐서 실질적으로 균일하게 전류를 분포시키는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  5. 제 1 항에 있어서,
    상기 부분 및/또는 상기 제1 도핑된 영역은 상기 패드의 에지 부분과 평행하게 확장하는 연속적인 스트립 형태를 갖는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  6. 제 1 항에 있어서,
    상기 부분 및/또는 상기 제1 도핑된 영역은 스트립 형태를 갖는데, 이 스트립은 적어도 실질적으로 135˚인 스트립의 접속된 부분들간에서 코너 또는 각도를 갖는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  7. 제 1 항에 있어서,
    상기 제1 도핑된 영역은 집적된 반도체 회로를 보호하고 상기 입력 및/또는 출력 경로에 접속되는 제1 다이오드의 전극인 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  8. 제 7 항에 있어서,
    상기 제1 다이오드의 제1 전극을 형성하는 제1 도핑된 영역은 제1 도전형으로 도핑되고 상기 패드에 전기적으로 접속되며, 상기 제1 다이오드의 제2 전극은상기 제1 도전형과 대향되는 제2 도전형 타입의 제2 도핑된 영역에 의해 형성되며, 상기 제2 도핑된 영역은 상기 제1 도핑된 영역을 수평으로 둘러싸고 그 밑에 놓이지 않는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  9. 제 1 항에 있어서,
    제3 및 제4 도핑된 영역은 상기 제1 영역내에 위치되고 상기 제1 영역과 동일한 타입으로 도핑되지만 상기 제1 영역보다 높은 도전성을 갖으며, 상기 제3 및 제4 도핑된 영역은 저항기 에리어와 접촉하는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  10. 제 9 항에 있어서,
    상기 제1, 제3 및 제4 영역은 스트립 형태를 갖고 서로 평행한 세로 방향을 갖는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  11. 제 9 항에 있어서,
    상기 제3 도핑된 영역은 제1 다이오드의 제1 전극의 접촉 에리어이며, 상기 제1 전극은 상기 제1 도핑된 영역을 구비하는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  12. 제 11 항에 있어서,
    상기 제 4 도핑된 영역은 상기 제3 도핑된 영역보다 패드의 중심에 보다 근접하여 위치되는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  13. 제 1 항에 있어서,
    상기 패드는 135˚와 실질적으로 동일한 각도를 모두 갖거나 실질적으로 적어도 135˚의 각도를 모두 갖는 8각형 형태를 갖는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  14. 제 1 항에 있어서,
    모든 도핑된 영역은 적어도 실질적으로 135˚인 각각의 경계의 접속된 부분들간에서 코너 또는 각도를 갖는 경계를 갖는 것을 특징으로하는 반도체 집적 회로용 접촉 패드 구조.
  15. 고 및 저 전압에 대해 전기 접속 패드를 보호하는 장치로서, 상기 장치는 제 1 도전형 타입의 제1 우물 및 제2 도전형 타입의 제 2 우물과, 제1 pn-접합을 형성하는 상기 제1 우물의 상기 제2 도전형의 제1 도전 에리어 및 제2 pn-접합을 형성하는 상기 제2 우물의 상기 제1 도전형의 제2 도전 에리어를 구비하며, 상기 제2 도전형은 상기 제1 도전형과 대향되며, 상기 제1 및 제2 우물은 기판상에 또는 그 내에 형성되며, 상기 제1 및 제2 도전 에리어는 상기 전기 접속 패드에 접속되는, 전기 접속 패드 보호 장치에 있어서,
    제2 도전형의 제3 우물은 상기 제1 우물 내부에 그리고 상기 제1 우물에 의해 둘러싸이며, 상기 제1 우물은 상기 제3 우물 밑에 높이지 않으며, 상기 제1 도전형 에리어는 상기 제3 우물 내부에 위치되고 상기 제1 및 제3 우물간의 경계에서 형성되는 pn-접합의 접촉 에리어로서 작용하는 것을 특징으로하는 전기 접속 패드 보호 장치.
  16. 제 15 항에 있어서,
    상기 제1 도전형은 P-타입이고 제2 도전형은 N-타입인 것을 특징으로하는 전기 접속 패드 보호 장치.
  17. 제 16 항에 있어서,
    상기 제 3 우물의 도전형은 실질적으로 인 원자에 의해 생성되고 상기 제1 도전형 에리어의 도전형은 실질적으로 비소 원자에 의해 생성되는 것을 특징으로하는 전기 접속 패드 보호 장치.
  18. 제 16 항에 있어서,
    상기 제 3 우물은 주입 및/또는 확산된 인 원자를 함유하고 상기 제1 도전형 에리어는 주입 및/또는 확산된 비소 원자를 함유하는 것을 특징으로하는 전기 접속 패드 보호 장치.
  19. 제 15 항에 있어서,
    상기 제3 우물은 상기 전기 접속 패드의 에지에 위치되는 스트립을 구비하는 것을 특징으로하는 전기 접속 패드 보호 장치.
  20. 제 19 항에 있어서,
    상기 스트립은 상기 전기 접속 패드의 가장자리 부분 바로 아래에 위치되는 것을 특징으로하는 전기 접속 패드 보호 장치.
  21. 제 15 항에 있어서,
    상기 제1 및 제2 도전 에리어는 상기 전기 접속 패드의 에지에 위치된 비교적 협 스트립인 것을 특징으로하는 전기 접속 패드 보호 장치.
  22. 제 21 항에 있어서,
    상기 비교적 협 스트립은 상기 전기 접속 패드의 가장자리 부분 바로 아래에 위치되는 것을 특징으로하는 전기 접속 패드 보호 장치.
  23. 제 15 항에 있어서,
    상기 제1 및 제2 우물은 서로의 측면에 위치되고 각각은 상기 전기 접속 패드의 실질적으로 절반 아래에 위치되며, 상기 우물들간의 경계선은 상기 전기 접속 패드의 직경을 따라서 확장되거나 상기 전기 접속 패드의 중심을 통과하는 것을 특징으로하는 전기 접속 패드 보호 장치.
  24. 제 15 항에 있어서,
    상기 제1 및 제2 우물은 일정한 전위, 특히 전압 공급원에 의해 제공되는 일정한 전압 또는 접지 전위로 접속되도록 배열되는 것을 특징으로하는 전기 접속 패드 보호 장치.
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