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KR960016483B1 - 정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법 - Google Patents

정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법 Download PDF

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KR960016483B1
KR960016483B1 KR1019930016781A KR930016781A KR960016483B1 KR 960016483 B1 KR960016483 B1 KR 960016483B1 KR 1019930016781 A KR1019930016781 A KR 1019930016781A KR 930016781 A KR930016781 A KR 930016781A KR 960016483 B1 KR960016483 B1 KR 960016483B1
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권규형
박길서
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삼성전자 주식회사
김광호
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

요약없음

Description

정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법
제1도는 종래기술에 따른 대규모 집적회로용 보호장치의 횡단면도.
제2도는 제1도의 대규모 집적회로용 보호장치의 회로도.
제3도는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로의 횡단면도.
제4도 (가)∼(마)는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로를 제조하기 위한 요부단계들을 나타내는 단면도.
제5도는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로를 보호장치의 입력단에 적용한 회로도.
제6도는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로를 보호장치의 출력단에 적용한 회로도이다.
이 발명은 정전기 보호장치에 관한 것으로서, 더욱 상세하게는 상보형 모스 트랜지스터의 입력단과 출력단에 정전기 보호소자를 형성하여 정극성 및 부극성의 정전전하를 접지단으로 방전함으로써 매우 얇은 게이트 절연막이나 드레인-게이트간이 정전기에 의해 대규모 집적회로가 파괴되는 것을 방지하는 정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치에서 논리를 구성하는 능동소자는 바이폴라 트랜지스터(Bipolar Transistor)와 씨모스 트랜지스터(Complimentary MOS transistor)의 2가지로 구별된다. 상기 바이폴라 트랜지스터는 동작속도가 빠르고, 고부하 구동능력이 큰 특성을 갖고 있으며, 또한 상기 씨모스 트랜지스터는 제조 공정은 복잡하지만, 소비전력이 적고, 집적도가 높아 휴대용 계산기, 손목시계용 집적회로 및 통신공업용으로 널리 사용되고 있다.
한편, 상기 반도체 장치가 전반적으로 집적화 및 소형화 등의 추세에 따라 모스(MOS) 트랜지스터 구조에서는 게이트 전극이 작아지고, 게이트 절연막의 두께가 얇아지며, PN 접합의 깊이가 얕아지고(shallow junction화) 있으며, 그에 따라 접합의 내압이 감소하게 되었다.
그런데 상기 반도체 장치는 제조공정중이나 또는 사용중에 인가되는 정전기(electro static discharge)에 의해 순간적으로 고전압이 인가되며, 이 정전기에 의해 반도체 장치가 파괴된다.
상기 정전기에 의한 모스 트랜지스터의 파괴로는 첫째, 게이트-드레인/소오스간의 게이트 절연막의 절연 파괴와, 둘째, 드레인-기판간의 벌크에서의 접합항복(Junction breakdown)과, 셋째, 게이트 전극으로부터의 전계집중에 의한 드레인 표면의 접합항복과, 넷째, 소오스-드레인간의 관통형상(Punch Through) 등으로 나눌수 있다.
상기 두번째의 접합항복과 네번째의 관통현상은 정전기가 제거되면 접합이 다시 복원되지만, 첫번째의 게이트 절연막의 파괴나 세번째의 드레인-게이트간의 표면의 접합항복은 복원이 불가능하여 반도체 장치의 동작이 불가능하게 된다.
따라서 일반적으로 상기와 같은 정전기에 의한 반도체 장치의 파괴를 방지하기 위하여 반도체 장치에 저항성을 형성하여 신호 지연회로를 별도로 구비하는 방법이 있다. 또한 게이트 절연막의 절연파괴나 드레인-게이트간의 접합항복이 일어나기 전에 복원이 가능한 두번째의 접합항복이나 네번째의 관통현상이 일어나도록 하여 서로 상쇄시키는 방법이 있다.
그리고 씨모스 트랜지스터에서 N-채널 모스 트랜지스터(N-channel MOS transistor ; 이하 MOS라 칭함)는 열전자(Hot electron)에 의해 절연파의 전압(Breakdown voltage)이 낮아져 쉽게 파괴되는 것을 방지하기 위하여 엘디디(Lightly Doped Drain ; 이하 LDD라 칭함) 구조를 채택한다. 즉, NMOS의 스페이서 하부에 저농도의 N형 불순물영역을 형성하여 절연파괴전압이 낮아지는 것을 방지하는 방법도 있다.
상기한 방법중 일반적인 예로서 대한민국 특허공보 제1929호, 공고번호 90-4726를 들수 있다.
제1도는 상기 종래기술에 따른 대규모 집적회로용 보호장치의 횡단면도를 나타내고 있다.
상기 대규모 집적회로용 보호장치는 대규모 집적회로의 기판에 저항(R1), 보호 트랜지스터(Q3), 보조 트랜지스터(Q4) 및 상보형 금속 인슐레이터 반도체(이하, MIS라 약칭한다.) 트랜지스터(Q1,Q2)로 각각 배치되어 있다. 이때 상기 저항(R1)은 500오옴 내지 3000오옴 정도를 갖도록 게이트 산화막상에 위치한 다결정 실리콘층에 의해 구성된다.
또한 상기 보호 트랜지스터(Q3)는 기판의 p형-웰 영역내에 형성된 npn형 바이폴라 레터럴 트랜지스터이다. 여기서 p영역과 좌측 n영역과 우측 n영역은 각각 베이스, 콜렉터 및 에미터의 역할을 한다.
또한 보조 트랜지스터(Q4)는 n채널 MIS 트랜지스터이며, MIS 트랜지스터(Q1,Q2)는 기술적 해결수단으로되는 대규모 집적회로에 있는 트랜지스터이다. 이 트랜지스터(Q4)는 기판의 p형-웰 영역내에 형성된 n형 소오스 및 n형 드레인을 갖는다. 이 트랜지스터(Q4)용 p형-웰 영역은 보호 트랜지스터(Q3)의 베이스 형성과 동시에 형성될 수 있다. 또한 상기 n형 소오스 및 드레인은 보호 트랜지스터(Q3)의 콜렉터 및 에미터의 형성과 동시에 형성될 수 있다.
상기 MIS 트랜지스터(Q1,Q2)는 소오스 및 드레인, p형, 절연층 및 게이트를 갖는다. 저항(R1)의 좌측단은 입력단자(I)에 접속되어 있고 저항(R1)의 우측단은 또한 보호 트랜지스터(Q3)의 베이스 영역 및 트랜지스터(Q4)의 웰영역은 상보형 MIS 트랜지스터(Q1,Q2)의 웰영역의 형성과 동시에 형성될 수 있으며 보호 트랜지스터(Q3)의 콜렉터 및 에미터와 트랜지스터(Q4)의 소오스 및 드레인은 상보형 트랜지스터(Q1,Q2)의 형성과 동시에 형성될 수 있다.
제2도는 제1도의 대규모 집적회로용 보호장치의 회로도를 나타내고 있다.
상기 대규모 집적회로용 보호장치가 동작중에 있을때, 보조 트랜지스터(Q4)는 Vcc가 게이트에 공급되므로 온이 되지만 보호 트랜지스터(Q3)는 오프이다. 따라서 이 조건에서는 보호동작이 수행되지 않는다.
그러나, 이러한 대규모 집적회로용 보호장치가 동작중이 아닐때, 보호 트랜지스터(Q3)는 부유상태(floating)에 있다. 이때, 비정상적인 정전전압(Vo)이 입력단자(I)에 공급되어 M에 가해질때 유사한 비정상적인 고전압을 야기한다고 가정한다.
그러면 M에서 이러한 고전압이 보호 트랜지스터(Q3)의 콜렉터-에미터 항복전압(BVceo)보다 높게될때, 보호 트랜지스터(Q3)는 M과 Vss 사이에서 전도되도록 온되어서, 가해진 비정상적인 고전압(Vo)은 전압원(Vss)에 방전된다. 그러므로 보호 트랜지스터(Q3)는 파괴되지 않는다.
또한 저항(R1)이 npn형 바이폴라 레터럴 트랜지스터인 보호 트랜지스터(Q3)와 입력패드(1) 사이에 직렬로 연결되어 있기 때문에 베이스 전위를 낮추는 역할을 하게 된다.
따라서 이러한 대규모 반도체 집적회로 장치의 제조과정은 어떤 특정한 제조단계의 부가없이 효과적인 보호회로를 형성하는 것이 가능하다는 점에서 매우 유리하다.
그러나, 종래의 대규모 집적회로 보호장치는 저항을 출력단에 형성할 경우에 지연선으로 작용하여 고속동작에 문제가 있다. 또한 에미터영역의 면적이 작아서 정전기 발생시 충분한 방전동작이 어렵고, 보조 트랜지스터(Q4)에 의해 보호 트랜지스터(Q3)의 동작전압을 결정하므로 집적도가 떨어지는 문제점등이 발생할 수 밖에 없었다.
따라서 이 발명의 목적은 정전기 보호소자를 입력단과 출력단에 각각 적용할 수 있고, 특별한 보호소자를 사용하지 않고, 레터럴 바이폴라 트랜지스터만으로 내부회로의 항복전압보다 낮은 전압에서 보호 트랜지스터가 동작하여 정전기 발생에 의해 과전류의 방전을 접지단으로 이루어지도록 한 정전기 보호장치를 구비하는 반도체 집적회로를 제공함에 있다.
이 발명의 다른 목적은 보다 높은 정전내압을 가지며, 더 향상된 정전기 보호장치를 구비하는 반도체 집적회로의 제조방법을 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로는, 회로영역을 갖추고 있는 P형 또는 N형 반도체 기판과 ; 상기 반도체 기판상에 형성된 적어도 하나 이상의 P형 또는 N형 웰영역들과 ; 상기 웰영역들에 형성되며 반도체 소자의 소오스/드레인으로 되는 p+영역 및 n+영역들과 ; 상기 N-웰 영역 및 P-웰 영역과 인접하여 그 상부에 형성된 게이트와 ; 상기 p+영역 및 n+영역들 상부에 형성된 전극 접속수단과 ; 상기 n+영역들중 어느 한 영역에 접속되는 패드수단을 구비하는 것을 특징으로 한다.
이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로의 제조방법은, P형 반도체 기판상에 N형 및 P형 불순물로 형성되는 P-웰, N-웰, P-웰 및 N-웰을 각각 형성시키는 제1공정과 ; 상기 제1공정후, 상기 N-웰 및 P-웰이 상호 인접하는 반도체 기판 상부의 소정영역에 다결정 실리콘으로 형성된 게이트를 형성시키는 제2공정과 ; 상기 제2공정후, 상기 N-웰 및 P-웰내의 불순물을 이온주입하여 p+영역 및 n+영역들을 각각 형성시키는 제3공정과 ; 상기 제3공정후, 상기 p+영역 및 n+영역들 상부에 형성된 전극 접촉수단을 제공하는 제4공정과 ; 상기 제4공정후, 상기 n+영역들중 어느 한 영역에 패드수단을 접속시키는 제5공정으로 이루어진 것을 특징으로 한다.
이하, 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법의 하나의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로의 횡단면도를 나타내고 있다.
먼저, 필드 산화막(12)으로 둘러싸인 P-형 또는 N-형 반도체 기판(11)의 표면영역에는 적어도 하나 이상의 P-웰 영역(13),(15)들과 N-웰 영역(14),(16)들이 형성되어 있다.
다음, 상기 N-웰 영역(14) 및 P-웰 영역(15)과 인접하여 게이트 절연막 상부에 다결정 실리콘으로된 두꺼운 게이트 전극(18)이 형성되어 있다.
또한 상기 N-웰 영역(14) 및 P-웰 영역(15)내에 반도체 소자의 소오스/드레인으로 되는 n+영역(19),(20)들과 p+영역(21)이 각각 형성되어 있다.
또한 상기 N-웰 영역(14) 및 P-웰 영역(15) 상부에 CVD SiO2(22)이 형성되어 있으며, n+영역(19),(20)들과 p+영역(21)들 상부에 전극(24)들이 각각 형성되어 있다. 그리고 상기 n+영역(20)에 본딩패드(30)가 접속되어 있다. 따라서 반도체 기판(11) 상부의 인접한 N-웰영역(14)과 P-웰 영역(15)상에 형성된 게이트 전극(23)을 공통으로 하여 상기 N-웰 영역(14) 우측에는 보호 트랜지스터(Q7 : 다이오드)가 형성되어 접지전위(Vss)를 형성하며, 본딩패드(30)를 통하여 고전압이 드레인 영역에 인가되는 경우, 이 고전압이 게이트 전극(23)에 전달되기전에 고전압을 접지전위(Vss)로 방전함으로써 P-웰 영역(15)의 우측에 형성된 상보형 모스 트랜지스터를 보호하기 위한 보호소자 역할을 하게 된다.
제4도 (가)∼(마)는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로를 제조하기 위한 요부단계들을 나타내는 단면도이다.
제4도 (가)는 서로 다른 N형과 P형 불순물을 포토레지스터를 이용하여 블로킹하면서 P웰(13), N웰(14), P웰(15), N웰(16)을 각각 형성한 후, 포토레지스터를 이용하여 액티브 영역과 필드영역을 구분하고 필드 영역에는 채널스톱 이온주입을 실시한 후 통상의 LOCOS(Local Oxidation Of Silicon)공정을 실행하면 두꺼운 필드산화막(12)이 형성되어 액티브 영역과 필드영역을 구분하게 된다.
그 다음 제4도 (나)를 참조하면, 상기 결과적 구조의 전면에 통상의 방법으로 CVD SiO2산화막(17)을 침적한 후, N-웰(14) 및 P-웰(15)이 상호 인접하는 반도체 기판(11) 상부의 소저영역에 다결정 실리콘을 침적하여 게이트 전극(18)을 형성시킨다. 그리고 상기 N웰(14) 및 P웰(15) 상부의 CVD SiO2(17)을 식각하게 제거시킨다.
그 다음 제4도 (다)를 참조하면, 상기 제4도 (나)의 결과적 구조의 전면에 N-웰(14) 및 P-웰(15)내에 포토레지스터를 이용하여 다른 타입의 불순물을 블로킹하면서 p+영역(21)과 게이트 풀리를 이용한 자기정합 방법 n+영역(19),(20)을 각각 형성시킨다.
그 다음 제4도 (라)를 참조하면, 상기 p+영역(21) 및 n+영역(19),(20)들 상부에 CVD SiO2(22)을 통상의 LTO(Low Temperature Oxidation)으로 형성한 후, 전극이 형성될 p+영역(21) 및 n+영역(19),(20)들 상부의 소정영역을 습식 식각방법으로 식각하여 컨택 홀을 형성하고, 상기 컨택 홀에 Al 등의 금속물질을 침적하여 각각 소오스/드레인 전극(24)을 형성한다.
그 다음 제4도 (마)를 참조하면, 상기 결과적 구조의 전면에 BPSG(Boro Phospho Silicate Glass : 붕소-인 규산유리) 또는 PSG의 보호막(25)을 형성한 후, 상기 n+영역을 본딩패드에 접속시키고, 게이트 전극(18)과 소오스/드레인 전극(24)을 접속시켜서 정전기 보호소자를 구비하는 반도체 집적회로가 형성된다.
이 회로에서 게이트 전극(18)을 접지단(Vss)에 연결함으로써 기생 커패시턴스 성분에 의한 영향을 제거하였고, N-웰(14) 영역의 에미터와 P-웰(15) 영역의 베이스를 공통으로 상기 접지단(Vss)에 연결하여 콜렉터 영역에서 베이스 영역으로의 공핍영역을 확장하였다.
또한 상기 게이트 전극(18)에 의해 공핍영역이 확장되어야 할 부분을 제한함으로써 표면에서의 공핍층이 존재하는 것을 제거하였다.
따라서 상기와 같이 제조되는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로에 의하면 공핍영역이 에미터 방향으로 확장을 하는 경우 웰 상부의 표면층의 도핑단면(dopping profile)을 P-웰(15)과 동일하게 유지시키기 위하여 다결정실리콘으로 된 게이트 전극(18)을 사용하며, 이 게이트 전극(18)에 의해 필드영역에 이온주입되는 것을 방지하여 레터럴(lateral) 방향으로의 공핍층 확장과 수직방향으로의 공핍층 확장을 거의 동일하게 하여 줌으로써 외부로부터 인가되는 전계(electric field)의 집중화로 인한 결함을 효과적으로 억제할 수 있었다.
제5도는 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로를 보호장치의 입력단에 적용한 회로도이다. 제5도는 제3도와 상호 연계하여 설명함을 미리 밝혀둔다.
먼저, 상기 반도체 집적회로의 입력패드(30)로 부극성의 정전기 스트레스가 인가되었다고 가정하면, n+영역(20)의 콜렉터와 P-웰(15)의 베이스가 순방향 다이오드 동작을 하게 되므로 접지단(Vss)으로 정전기 스트레스에 의한 전류를 방전시킨다.
다음, 상기 입력패드(30)로 정극성의 정전기 스트레스가 인가되었다고 가정하면, n+영역(20)의 콜렉터와 P-웰(15)의 베이스에 역방향 바이어스가 인가되므로 공핍영역의 폭이 확장된다. 이 공핍영역의 확장은 인가되는 바이어스량에 따라 비례하게 되는데, 확장하는 공핍영역이 베이스의 가장자리 부분에 이르게 되면 레터럴 NPN형 트랜지스터(Q7)가 온되어 접지단(Vss)으로 정전기 스트레스에 의한 전류를 방전시킨다. 따라서 상보형 모스 트랜지스터(Q5,Q6)가 정전기 스트레스로부터 보호된다.
여기서 에미터 가장자리와 콜렉터 사이의 거리(Wb : 베이스 폭)에 따라 레터럴 NPN형 트랜지스터(Q7)의 동작전압이 결정되므로 설계시 내부회로의 항복전압보다 작은 동작전압이 되도록 베이스 폭을 결정하여 설계하면, 다른 소자나 저항의 추가없이 효과적으로 정전기 보호소자를 형성할 수 있다. 따라서 에미터 영역과 베이스 영역의 도핑면적이 서로 다르게 되어 바이폴라 동작을 하게 된다.
다시말하자면, 게이트 산화막(22)의 두께가 200Å정도인 입력단에서 게이트 산화막 항복전압이 약 20V인 경우 정전기 스트레스가 발생할때, 정전기 보호소자로 사용되는 레터럴 NPN형 트랜지스터(Q7)의 동작전압(리버스 전압 또는 항복전압)을 10∼15V 로 유지하기 위해서는 베이스폭(Wb)을 조절함으로써 가능해지기 때문이다. 이 경우는 게이트 전극(18)에 이상이 없도록 정전기 스트레스에 의한 전류를 접지단(Vss)으로 방전시키게 된다.
한편, 공핍영역으로 되는 확장영역의 도핑단면(doping profile)을 P-웰(15)과 동일하게 유지하기 위하여 다결정실리콘으로 된 게이트 전극(18)을 사용하지 않고 질화막이나 산화막등 사용할 경우에도 상기와 같은 동일한 동작으로 하게됨을 인지하여야 한다.
제6도는 이 발명에 따른 정전기 보호장치를 구비하는 반도에 집적회로를 보호장치의 출력단에 적용한 회로도이다.
상기 반도체 집적회로는 특별한 저항의 추가없이 드레인과 소오스 사이의 항복전압보다 작은 동작전압이 유지되도록 베이스폭(Wb)을 조절하게 되면, 상보형 모스 트랜지스터(Q5),(Q6)의 손상없이 정전기 스트레스에 의한 전류를 접지단(Vss)으로 방전시키게 된다.
이러한 경우에는 입력패드(30)와 상보형 모스 트랜지스터(Q5),(Q6)의 게이트 전극(18) 또는 입력패드(30)와 접지단(Vss)으로 되는 드레인 사이에 직렬저항(도시되지 않음)을 추가하여도 동일한 작동을 하게됨을 인지하여야 한다.
상술한 바와 같이 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법은 출력버퍼로 사용되며 정전기가 인가되는 씨모스 트랜지스터와 정전기 보호소자는 N형 Si 반도체 기판의 전표면에 P-웰, N-웰, P-웰 및 N-웰을 각각 형성하고, 이 웰영역들 내에 소오스 및 드레인으로 되는 n+영역들 및 p+영역을 형성한 후, N-웰과 P-웰이 인접하도록 그 상부에 게이트를 형성하여, N-웰의 n+영역과 게이트와 P-웰의 p+영역을 접지단으로 하고, P-웰의 n+영역을 본딩패드 접속단으로 하여, 본딩패드로 인가되는 정극성과 부극성의 정전기 스트레스에 의한 전류를 접지단(Vss)으로 효과적으로 방전시키도록 하였다.
따라서 이 발명에 의하면, 정전기 보호용 저항이나 보호소자의 동작전압을 낮추기 위한 추가의 소자를 형성하지 않고, 하나의 정전기 보호소자 만을 입력단과 출력단에 각각 적용하여 사용함으로써 레이아웃 면적이 줄어들어 집적도를 향상시킬 수 있다.
또한 이 발명은 반도체 소자의 동작전압원인 전원공급단(Vdd)과 접지단(Vss)의 전원을 각각 사용하지 않고 단일 전압원만을 사용함으로써 소비전력이 작아지는 이점이 있다.
또한 공정의 추가가 없어 정전기에 강한 내성을 갖는 출력 버퍼용 씨모스 트랜지스터를 간단히 제조할 수 있는 이점이 있다.
이와 같이 이 발명에 따른 정전기 보호장치를 구비하는 반도체 집적회로 및 그 제조방법은 특별한 정전기 보호소자용 저항의 추가없이 정전기 보호장치를 구현할 수 있고, 보호될 소자의 입력단과 출력단에 각각 연계하여 사용될 수 있기 때문에 이 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 실시예에 국한되지 않고 다양한 변조변화가 가능함은 자명하다.

Claims (9)

  1. 회로영역을 갖추고 있는 P형 또는 N형 반도체 기판과 ; 상기 반도체 기판상에 형성된 적어도 하나 이상의 P형 또는 N형 웰영역들과 ; 상기 웰영역들에 형성되며 반도체 소자의 소오스/드레인으로 되는 p+영역 및 n+영역들과 ; 상기 N-웰 영역 및 P-웰 영역과 인접하여 그 상부에 형성된 게이트와 ; 상기 p+영역 및 n+영역들 상부에 형성된 전극 접속수단과 ; 상기 n+영역들중 어느 한 영역에 접속되는 패드수단을 구비하는 정전기 보호장치를 구비하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 P-웰 영역 내에 형성된 n+영역의 베이스 폭을 조절하여 동작전압을 결정하는 정전기 보호장치를 구비하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 n+영역을 형성하고 있는 N-웰 영역이 반도체 소자의 에미터 영역으로 되는 정전기 보호장치를 구비하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 n+영역 및 p+영역을 형성하고 있는 P-웰 영역이 반도체 소자의 베이스 영역으로 되는 정전기 보호장치를 구비하는 반도체 집적회로.
  5. 제3항 또는 제4항에 있어서, 상기 에미터 영역과 베이스 영역이 서로 면적이 다른 정전기 보호장치를 구비하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 에미터 영역과 베이스 영역은 도핑면적이 서로 다른 바이폴라 동작을 하는 정전기 보호장치를 구비하는 반도체 집적회로.
  7. 제1항에 있어서, 정전기 보호장치는 본딩패드와 게이트 사이에 병렬로 접속되는 정전기 보호장치를 구비하는 반도체 집적회로.
  8. 반도체 기판상에 N형 및 P형 불순물로 형성되는 P-웰, N-웰, P-웰 및 N-웰을 각각 형성시키는 제1공정과, 상기 제1공정후, N-웰 및 P-웰이 상호 인접하는 반도체 기판 상부의 소정영역에 다결정 실리콘으로 형성된 게이트를 형성시키는 제2공정과 ; 상기 제2공정후, 상기 N-웰 및 P-웰 내에 불순물을 이온주입하여 p+영역 및 n+영역들을 각각 형성시키는 제3공정과 ; 상기 제3공정후, 상기 p+영역 및 n+영역들 상부에 형성된 전극 접촉수단을 제공하는 제4공정과 ; 상기 제4공정후, 상기 n+영역들중 어느 한 영역에 패드수단을 접속시키는 제5공정으로 이루어진 것을 특징으로 하는 정전기 보호장치를 구비하는 반도체 집적회로의 제조방법.
  9. 제8항에 있어서, 상기 게이트 형성공정은 다결정실리콘, 질화막, 산화막중 임의의 군으로 선택되는 정전기 보호장치를 구비하는 반도체 집적회로의 제조방법.
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