JPH10223843A - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
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- JPH10223843A JPH10223843A JP9028589A JP2858997A JPH10223843A JP H10223843 A JPH10223843 A JP H10223843A JP 9028589 A JP9028589 A JP 9028589A JP 2858997 A JP2858997 A JP 2858997A JP H10223843 A JPH10223843 A JP H10223843A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 239000010410 layer Substances 0.000 claims abstract description 198
- 238000009792 diffusion process Methods 0.000 claims abstract description 196
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000002344 surface layer Substances 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 11
- 239000000969 carrier Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 順方向のサージの効率効率が高く逆方向のサ
ージに対する耐性が高い素子を有する保護回路を提供
し、半導体装置の保護回路の面積を縮小する。 【解決手段】 Ｎ型の半導体基板１０に形成された半導
体装置に備えられる保護回路１には、素子１ａを備えて
いる。この素子１ａは、Ｎ- 型の半導体基板１０の表面
層に設けられるＰ型の第１拡散層１１を有している。第
１拡散層１１の表面層において、略中央部にはＰ+ 型の
第２拡散層１２が設けられ、周縁部にはＮ + 型の第３拡
散層１３が設けられている。第２拡散層１２は半導体装
置の端子と内部回路との接続され、第３拡散層１３は半
導体基板１０と同電位に接続されている。第２拡散層１
２に接続される第１配線１６ａは、絶縁膜１４を介して
第１拡散層１１の上部を覆う状態で設けられている。
ージに対する耐性が高い素子を有する保護回路を提供
し、半導体装置の保護回路の面積を縮小する。 【解決手段】 Ｎ型の半導体基板１０に形成された半導
体装置に備えられる保護回路１には、素子１ａを備えて
いる。この素子１ａは、Ｎ- 型の半導体基板１０の表面
層に設けられるＰ型の第１拡散層１１を有している。第
１拡散層１１の表面層において、略中央部にはＰ+ 型の
第２拡散層１２が設けられ、周縁部にはＮ + 型の第３拡
散層１３が設けられている。第２拡散層１２は半導体装
置の端子と内部回路との接続され、第３拡散層１３は半
導体基板１０と同電位に接続されている。第２拡散層１
２に接続される第１配線１６ａは、絶縁膜１４を介して
第１拡散層１１の上部を覆う状態で設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の保護
回路に関し、特には端子と回路との間に挿入される静電
破壊防止用の保護回路に関する。
回路に関し、特には端子と回路との間に挿入される静電
破壊防止用の保護回路に関する。
【０００２】
【従来の技術】半導体集積回路には、端子と内部回路と
の間に静電破壊防止用の保護回路が設けられている。こ
の保護回路は、例えばダイオードと抵抗とを組み合わせ
たものであり、Ｎ型の半導体基板の表面層にＰ型拡散層
を設けてなる第１のダイオードと、さらにＰ型拡散層の
表面層にＮ型拡散層を設けてなる第２のダイオードとを
用いている。
の間に静電破壊防止用の保護回路が設けられている。こ
の保護回路は、例えばダイオードと抵抗とを組み合わせ
たものであり、Ｎ型の半導体基板の表面層にＰ型拡散層
を設けてなる第１のダイオードと、さらにＰ型拡散層の
表面層にＮ型拡散層を設けてなる第２のダイオードとを
用いている。
【０００３】例えば、上記第１のダイオードは、そのＰ
型拡散層を内部回路と端子とに接続させることで、上記
端子に印加された正のサージをＰ型拡散層から半導体基
板に逃がし、これによって内部回路を当該正のサージか
ら保護している。また、第２のダイオードは、そのＮ型
拡散層を内部回路と端子とに接続させ、Ｐ型拡散層を低
電位側に接続する。これによって、上記端子に印加され
た負のサージをＮ型拡散層からＰ型拡散層に逃がし、内
部回路を当該負のサージから保護している。
型拡散層を内部回路と端子とに接続させることで、上記
端子に印加された正のサージをＰ型拡散層から半導体基
板に逃がし、これによって内部回路を当該正のサージか
ら保護している。また、第２のダイオードは、そのＮ型
拡散層を内部回路と端子とに接続させ、Ｐ型拡散層を低
電位側に接続する。これによって、上記端子に印加され
た負のサージをＮ型拡散層からＰ型拡散層に逃がし、内
部回路を当該負のサージから保護している。
【０００４】また、上記第１のダイオードと第２のダイ
オードとをそれぞれに対する逆方向のサージから保護す
るために、各ダイオードには抵抗が接続されている。
オードとをそれぞれに対する逆方向のサージから保護す
るために、各ダイオードには抵抗が接続されている。
【０００５】
【発明が解決しようとする課題】近年、半導体装置の高
集積化にともない素子構造の微細化及び配線の細線化が
進行している。このように世代が進行した半導体装置に
おいては、静電放電のようなサージに対する耐圧特性は
低下する一方である。ところが、端子から印加されるサ
ージが低下することはなく、半導体装置の世代が進んで
も保護回路には所定量の過電圧を吸収する特性が要求さ
れる。そして、上記保護回路においてその特性を維持す
るためには、ダイオード及び抵抗をある程度の面積で形
成することが必須である。このため、半導体装置に占め
る保護回路の面積が増大し、これが半導体装置の高集積
化を妨げる一因になっている。
集積化にともない素子構造の微細化及び配線の細線化が
進行している。このように世代が進行した半導体装置に
おいては、静電放電のようなサージに対する耐圧特性は
低下する一方である。ところが、端子から印加されるサ
ージが低下することはなく、半導体装置の世代が進んで
も保護回路には所定量の過電圧を吸収する特性が要求さ
れる。そして、上記保護回路においてその特性を維持す
るためには、ダイオード及び抵抗をある程度の面積で形
成することが必須である。このため、半導体装置に占め
る保護回路の面積が増大し、これが半導体装置の高集積
化を妨げる一因になっている。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するための半導体装置の保護回路であり、以下のように
構成された素子が備えられている。すなわちこの素子
は、半導体基板の表面層に設けられた第１拡散層を有し
ている。この第１拡散層内における表面層には第２拡散
層が設けられている。また、半導体基板の表面層には半
導体基板と第１拡散層とに接する状態で第３拡散層が設
けられている。第２拡散層は、半導体基板に形成された
内部回路と端子とに接続されている。
するための半導体装置の保護回路であり、以下のように
構成された素子が備えられている。すなわちこの素子
は、半導体基板の表面層に設けられた第１拡散層を有し
ている。この第１拡散層内における表面層には第２拡散
層が設けられている。また、半導体基板の表面層には半
導体基板と第１拡散層とに接する状態で第３拡散層が設
けられている。第２拡散層は、半導体基板に形成された
内部回路と端子とに接続されている。
【０００７】そして、本発明の第１の保護回路では、半
導体基板を第１導電型とすると、上記素子における第１
拡散層は第２導電型であり、第２拡散層は上記第１拡散
層よりもキャリア濃度が高い第２導電型であり、第３拡
散層は半導体基板よりもキャリア濃度が高い第１導電型
である。また、第２拡散層に接続される配線は、絶縁膜
を介して第１拡散層の露出表面上を覆う状態で設けられ
ている。
導体基板を第１導電型とすると、上記素子における第１
拡散層は第２導電型であり、第２拡散層は上記第１拡散
層よりもキャリア濃度が高い第２導電型であり、第３拡
散層は半導体基板よりもキャリア濃度が高い第１導電型
である。また、第２拡散層に接続される配線は、絶縁膜
を介して第１拡散層の露出表面上を覆う状態で設けられ
ている。
【０００８】このような構成の素子を有する第１の保護
回路では、第１拡散層と半導体基板及び第３拡散層との
間にのみＰＮ接合が形成されることから、この素子はダ
イオードとして機能する。また、第１拡散層の露出表面
上には第２拡散層と端子とに接続される配線が絶縁膜を
介して配置されることから、上記端子から第２拡散層に
順バイアスが印加されると第１拡散層上の配線にも上記
順バイアスが印加され、第１拡散層の少数キャリアが絶
縁膜下の表面層に集められる。したがって、第２拡散層
に印加された順バイアスは、第１拡散層の表面層から第
３拡散層に伝えられ、この第３拡散層から放出され易く
なる。
回路では、第１拡散層と半導体基板及び第３拡散層との
間にのみＰＮ接合が形成されることから、この素子はダ
イオードとして機能する。また、第１拡散層の露出表面
上には第２拡散層と端子とに接続される配線が絶縁膜を
介して配置されることから、上記端子から第２拡散層に
順バイアスが印加されると第１拡散層上の配線にも上記
順バイアスが印加され、第１拡散層の少数キャリアが絶
縁膜下の表面層に集められる。したがって、第２拡散層
に印加された順バイアスは、第１拡散層の表面層から第
３拡散層に伝えられ、この第３拡散層から放出され易く
なる。
【０００９】一方、上記端子から第２拡散層に逆バイア
スが印加されると、第１拡散層上の配線にも上記逆バイ
アスが印加され、第１拡散層の多数キャリアがその表面
層に集められる。したがって、当該表面層において第１
拡散層と第３拡散層との間の接合耐圧が下げられ、上記
逆バイアスが第３拡散層から放出され易くなる。以上か
ら、上記第１の保護回路は、端子に印加された順方向の
サージを逃がしやすくかつ逆方向のサージに対する耐性
が高い素子を有するものになる。
スが印加されると、第１拡散層上の配線にも上記逆バイ
アスが印加され、第１拡散層の多数キャリアがその表面
層に集められる。したがって、当該表面層において第１
拡散層と第３拡散層との間の接合耐圧が下げられ、上記
逆バイアスが第３拡散層から放出され易くなる。以上か
ら、上記第１の保護回路は、端子に印加された順方向の
サージを逃がしやすくかつ逆方向のサージに対する耐性
が高い素子を有するものになる。
【００１０】また、本発明の第２の保護回路では、半導
体基板を第１導電型とすると、上記素子における上記第
１拡散層は第２導電型であり、上記第２拡散層及び上記
第３拡散層は上記半導体基板よりもキャリア濃度の高い
第１導電型である。
体基板を第１導電型とすると、上記素子における上記第
１拡散層は第２導電型であり、上記第２拡散層及び上記
第３拡散層は上記半導体基板よりもキャリア濃度の高い
第１導電型である。
【００１１】このような構成の素子を有する第２の保護
回路では、第１拡散層と第２拡散層との間に第１のＰＮ
接合が形成され、第１拡散層と半導体基板及び第３拡散
層との間に第２のＰＮ接合が形成される。このことか
ら、この素子はトランジスタとして機能する。また、第
２拡散層と第３拡散層のみが半導体基板や端子及び内部
回路に接続されていることから、これらの拡散層と導電
型が逆である第１拡散層は電気的な浮遊状態になってい
る。このため、第１のＰＮ接合の接合耐圧と第２のＰＮ
接合の接合耐圧とは、第１拡散層が定電位に固定されて
いる場合よりも低く、この素子はトランジスタとしてＯ
Ｎし易い。
回路では、第１拡散層と第２拡散層との間に第１のＰＮ
接合が形成され、第１拡散層と半導体基板及び第３拡散
層との間に第２のＰＮ接合が形成される。このことか
ら、この素子はトランジスタとして機能する。また、第
２拡散層と第３拡散層のみが半導体基板や端子及び内部
回路に接続されていることから、これらの拡散層と導電
型が逆である第１拡散層は電気的な浮遊状態になってい
る。このため、第１のＰＮ接合の接合耐圧と第２のＰＮ
接合の接合耐圧とは、第１拡散層が定電位に固定されて
いる場合よりも低く、この素子はトランジスタとしてＯ
Ｎし易い。
【００１２】したがって、半導体基板の電位（すなわち
第３拡散層の電位）よりも低い電位または高い電位が上
記端子から第２拡散層に印加されると、浮遊状態の第１
拡散層の電位が第２拡散層に印加される電圧によって自
在に変動し、この第１拡散層が容量として機能する。こ
のため、第２拡散層への電圧の印加によってトランジス
タがＯＮするまでの時間が稼がれる。以上から、第２の
保護回路は、正及び負のサージを逃がし易く、かつ正及
び負のサージに対する耐性を有する素子を有するものに
なる。
第３拡散層の電位）よりも低い電位または高い電位が上
記端子から第２拡散層に印加されると、浮遊状態の第１
拡散層の電位が第２拡散層に印加される電圧によって自
在に変動し、この第１拡散層が容量として機能する。こ
のため、第２拡散層への電圧の印加によってトランジス
タがＯＮするまでの時間が稼がれる。以上から、第２の
保護回路は、正及び負のサージを逃がし易く、かつ正及
び負のサージに対する耐性を有する素子を有するものに
なる。
【００１３】
【発明の実施の形態】以下、本発明を適用した実施の形
態を図面に基づいて説明する。尚、以下に示す実施の形
態においては、第１導電型をＮ型、第２導電型をＰ型と
して説明を行う。ただし、本発明は、上記導電型が逆で
も何ら差し支えはなく、導電型を逆にする場合には電圧
の極性も逆になることとする。
態を図面に基づいて説明する。尚、以下に示す実施の形
態においては、第１導電型をＮ型、第２導電型をＰ型と
して説明を行う。ただし、本発明は、上記導電型が逆で
も何ら差し支えはなく、導電型を逆にする場合には電圧
の極性も逆になることとする。
【００１４】（第１実施形態）図１は、本発明を適用し
た半導体装置の保護回路の第１実施形態を説明するため
の図である。この図に示すように、保護回路１が設けら
れるＮ型の半導体基板１０には、ここでは図示しない半
導体装置の内部回路や入出力用の端子が設けられてい
る。
た半導体装置の保護回路の第１実施形態を説明するため
の図である。この図に示すように、保護回路１が設けら
れるＮ型の半導体基板１０には、ここでは図示しない半
導体装置の内部回路や入出力用の端子が設けられてい
る。
【００１５】そして、上記保護回路１は、端子と内部回
路との間に挿入されるものであり、以下のように構成さ
れている。すなわち、保護回路１は、半導体基板１０の
表面層に設けられた素子１ａを備えている。この素子１
ａは、半導体基板１０の表面層に設けられる第１拡散層
１１を有している。第１拡散層１１内における表面層に
は、第１拡散層１１における略中央部に第２拡散層１２
が設けられている。また、半導体基板１０の表面層に
は、半導体基板１０と第１拡散層１１とに接する状態で
第３拡散層１３が設けられている。ただし、この第３拡
散層１３と第２拡散層１２との間は間隔が保たれている
こととする。
路との間に挿入されるものであり、以下のように構成さ
れている。すなわち、保護回路１は、半導体基板１０の
表面層に設けられた素子１ａを備えている。この素子１
ａは、半導体基板１０の表面層に設けられる第１拡散層
１１を有している。第１拡散層１１内における表面層に
は、第１拡散層１１における略中央部に第２拡散層１２
が設けられている。また、半導体基板１０の表面層に
は、半導体基板１０と第１拡散層１１とに接する状態で
第３拡散層１３が設けられている。ただし、この第３拡
散層１３と第２拡散層１２との間は間隔が保たれている
こととする。
【００１６】上記第１拡散層１１は、Ｐ型であり、例え
ば内部回路のトランジスタを構成するためのＷｅｌｌ拡
散層と同一工程で形成されたものである。
ば内部回路のトランジスタを構成するためのＷｅｌｌ拡
散層と同一工程で形成されたものである。
【００１７】上記第２拡散層１２は、上記第１拡散層１
１よりもキャリア濃度が高いＰ型であり、例えば内部回
路に設けられるｐチャンネルトランジスタのソース，ド
レインと同一工程で形成されたものである。
１よりもキャリア濃度が高いＰ型であり、例えば内部回
路に設けられるｐチャンネルトランジスタのソース，ド
レインと同一工程で形成されたものである。
【００１８】また、第２拡散層１２と内部経路及び端子
とは、半導体基板１０上を覆う絶縁膜１４に形成された
コンタクトホール１５を介して第１配線１６ａで接続さ
れている。この第１配線１６ａは、第２拡散層１２に接
続されると共に、第１拡散層１１の露出表面の上部を覆
う状態で設けられている。ここで、上記絶縁膜１４は、
第１配線１６ａに印加された電圧によって、絶縁膜１４
下の第１拡散層１１の表面層にキャリアが集まる程度の
膜厚で成膜されていることとする。
とは、半導体基板１０上を覆う絶縁膜１４に形成された
コンタクトホール１５を介して第１配線１６ａで接続さ
れている。この第１配線１６ａは、第２拡散層１２に接
続されると共に、第１拡散層１１の露出表面の上部を覆
う状態で設けられている。ここで、上記絶縁膜１４は、
第１配線１６ａに印加された電圧によって、絶縁膜１４
下の第１拡散層１１の表面層にキャリアが集まる程度の
膜厚で成膜されていることとする。
【００１９】さらに、上記第３拡散層１３は、半導体基
板１０よりもキャリア濃度が高いＮ型であり、例えば内
部回路に設けられるｎチャンネルトランジスタのソー
ス，ドレインと同一工程で形成されたものである。
板１０よりもキャリア濃度が高いＮ型であり、例えば内
部回路に設けられるｎチャンネルトランジスタのソー
ス，ドレインと同一工程で形成されたものである。
【００２０】また、第３拡散層１３に上記コンタクトホ
ール１５を介して接続される第２配線１６ｂには、保護
回路１の構成部品の一つである抵抗体（図示せず）が直
列に接続されている。
ール１５を介して接続される第２配線１６ｂには、保護
回路１の構成部品の一つである抵抗体（図示せず）が直
列に接続されている。
【００２１】上記保護回路１に備えられる素子１ａにお
いては、第１拡散層１１と半導体基板１０及び第３拡散
層１３との間にＰＮ接合が形成される。したがって、こ
の素子１ａは、ダイオードとして機能する。
いては、第１拡散層１１と半導体基板１０及び第３拡散
層１３との間にＰＮ接合が形成される。したがって、こ
の素子１ａは、ダイオードとして機能する。
【００２２】次に、上記構成の保護回路１の動作を説明
する。まず、図中矢印で示すように半導体装置の端子に
正のサージが印加された場合には、ダイオードとして機
能する素子１ａに順バイアスが印加されることになる。
この場合、端子に接続されている第２拡散層１２に上記
正のサージが印加され、第１拡散層１１上の第１配線１
６ａにも上記正のサージが印加される。すると、第１拡
散層１１中の電子（すなわち少数キャリア）が絶縁膜１
４下の表面層に集められ、第２拡散層１２に印加された
正のサージがＮ型の第３拡散層１３に吸い出される。こ
の吸い出し効果によって、第２拡散層１２に印加された
正のサージが効率良く第３拡散層１３から半導体基板１
０に逃がされる。
する。まず、図中矢印で示すように半導体装置の端子に
正のサージが印加された場合には、ダイオードとして機
能する素子１ａに順バイアスが印加されることになる。
この場合、端子に接続されている第２拡散層１２に上記
正のサージが印加され、第１拡散層１１上の第１配線１
６ａにも上記正のサージが印加される。すると、第１拡
散層１１中の電子（すなわち少数キャリア）が絶縁膜１
４下の表面層に集められ、第２拡散層１２に印加された
正のサージがＮ型の第３拡散層１３に吸い出される。こ
の吸い出し効果によって、第２拡散層１２に印加された
正のサージが効率良く第３拡散層１３から半導体基板１
０に逃がされる。
【００２３】一方、図２に示すように、半導体装置の端
子に負のサージが印加された場合には、この素子１ａに
逆バイアスが印加されることになる。この場合、端子に
接続されている第２拡散層１２に上記負のサージが印加
され、第１拡散層１１上の第１配線１６ａにも上記負の
サージが印加され、第１拡散層１１のホール（すなわち
多数キャリア）が絶縁膜１４下の表面層に集められる。
そして、当該表面層において第１拡散層１１と第３拡散
層１３との間のＰＮ接合耐圧が低下し、素子１ａからな
るダイオードが速やかにＯＮ状態になる。そして、負の
サージが第３拡散層１３から半導体基板１０に逃がされ
る。
子に負のサージが印加された場合には、この素子１ａに
逆バイアスが印加されることになる。この場合、端子に
接続されている第２拡散層１２に上記負のサージが印加
され、第１拡散層１１上の第１配線１６ａにも上記負の
サージが印加され、第１拡散層１１のホール（すなわち
多数キャリア）が絶縁膜１４下の表面層に集められる。
そして、当該表面層において第１拡散層１１と第３拡散
層１３との間のＰＮ接合耐圧が低下し、素子１ａからな
るダイオードが速やかにＯＮ状態になる。そして、負の
サージが第３拡散層１３から半導体基板１０に逃がされ
る。
【００２４】以上から、上記素子１ａは、正のサージを
逃がしやすくかつ負のサージに対する耐性が高いものに
なる。このため、この素子１ａにおける正のサージの吸
収特性が向上して素子１ａの形成面積を縮小化すること
ができると共に、負のサージに対して素子１ａを保護す
るための素子（例えば抵抗体）の形成面積を小さくする
ことができる。
逃がしやすくかつ負のサージに対する耐性が高いものに
なる。このため、この素子１ａにおける正のサージの吸
収特性が向上して素子１ａの形成面積を縮小化すること
ができると共に、負のサージに対して素子１ａを保護す
るための素子（例えば抵抗体）の形成面積を小さくする
ことができる。
【００２５】（第２実施形態）図３は、本発明を適用し
た半導体装置の保護回路の第２実施形態を説明するため
の図である。ここで示される第２実施形態の保護回路３
と、上記第１実施形態の保護回路（１）との異なるとこ
ろは、保護回路３に備えられた素子３ａの構成であり、
特には素子３ａにおける拡散層の導電型とこれらの拡散
層に接続された配線の配置状態にある。
た半導体装置の保護回路の第２実施形態を説明するため
の図である。ここで示される第２実施形態の保護回路３
と、上記第１実施形態の保護回路（１）との異なるとこ
ろは、保護回路３に備えられた素子３ａの構成であり、
特には素子３ａにおける拡散層の導電型とこれらの拡散
層に接続された配線の配置状態にある。
【００２６】すなわち、保護回路３に備えられた素子３
ａでは、半導体基板１０の表面層に設けられた第１拡散
層３１は、上記第１実施形態の第１拡散層と同様のＮ型
である。また、第１拡散層３１の略中央部の表面層に設
けられた第２拡散層３２は、上記第１実施形態の第２拡
散層と逆導電型のＮ型である。さらに、半導体基板１０
の表面層における第１拡散層３１の周縁部に設けられた
第３拡散層３３は、上記第１実施形態の第３拡散層と同
様のＮ型である。
ａでは、半導体基板１０の表面層に設けられた第１拡散
層３１は、上記第１実施形態の第１拡散層と同様のＮ型
である。また、第１拡散層３１の略中央部の表面層に設
けられた第２拡散層３２は、上記第１実施形態の第２拡
散層と逆導電型のＮ型である。さらに、半導体基板１０
の表面層における第１拡散層３１の周縁部に設けられた
第３拡散層３３は、上記第１実施形態の第３拡散層と同
様のＮ型である。
【００２７】また、第２拡散層３２と内部回路及び端子
とは、半導体基板１０上を覆う絶縁膜１４に形成された
コンタクトホール１５を介して第１配線３６ａで接続さ
れている。
とは、半導体基板１０上を覆う絶縁膜１４に形成された
コンタクトホール１５を介して第１配線３６ａで接続さ
れている。
【００２８】そして、第３拡散層３３には、上記コンタ
クトホール１５を介して第２配線３６ｂが接続されてい
る。この第２配線３６ｂは、第３拡散層３３に接続され
ると共に第１拡散層３１の露出表面の上部を覆う状態で
設けられている。さらに、この第２配線３６ｂには、保
護回路３の構成部品の一つである抵抗体（図示せず）が
直列に接続されている。
クトホール１５を介して第２配線３６ｂが接続されてい
る。この第２配線３６ｂは、第３拡散層３３に接続され
ると共に第１拡散層３１の露出表面の上部を覆う状態で
設けられている。さらに、この第２配線３６ｂには、保
護回路３の構成部品の一つである抵抗体（図示せず）が
直列に接続されている。
【００２９】上記保護回路３に備えられた素子３ａで
は、第１拡散層３１と半導体基板１０及び第３拡散層３
３との間に第１のＰＮ接合が形成されると共に、第１拡
散層３１と第２拡散層３２との間にも第２のＰＮ接合が
形成される。したがって、この素子３ａは、第１拡散層
３１をベースにしたトランジスタとして機能する。ま
た、唯一Ｐ型である第１拡散層３１は、どこにも接続さ
れていないことから、この第１拡散層３１は電気的に浮
遊状態になっている。
は、第１拡散層３１と半導体基板１０及び第３拡散層３
３との間に第１のＰＮ接合が形成されると共に、第１拡
散層３１と第２拡散層３２との間にも第２のＰＮ接合が
形成される。したがって、この素子３ａは、第１拡散層
３１をベースにしたトランジスタとして機能する。ま
た、唯一Ｐ型である第１拡散層３１は、どこにも接続さ
れていないことから、この第１拡散層３１は電気的に浮
遊状態になっている。
【００３０】次に、上記構成の保護回路３の動作を説明
する。まず、図中矢印で示すように、半導体装置の端子
に半導体基板１０の電位（すなあわち第３拡散層３３の
電位）よりも低い負のサージが印加された場合には、端
子に接続されている第２拡散層３２に当該負のサージが
印加され、第２拡散層３２から第１拡散層３１に負のサ
ージが印加される。ここで、第１拡散層３１が浮遊状態
になっていることから、この第１拡散層３１の電位の変
動は第２拡散層３２に印加される電圧によって自在に変
化し、この第１拡散層３１が容量として機能する。この
ため、第２拡散層３２への負のサージの印加によって素
子３ａがトランジスタとしてＯＮするまでの時間が稼が
れる。
する。まず、図中矢印で示すように、半導体装置の端子
に半導体基板１０の電位（すなあわち第３拡散層３３の
電位）よりも低い負のサージが印加された場合には、端
子に接続されている第２拡散層３２に当該負のサージが
印加され、第２拡散層３２から第１拡散層３１に負のサ
ージが印加される。ここで、第１拡散層３１が浮遊状態
になっていることから、この第１拡散層３１の電位の変
動は第２拡散層３２に印加される電圧によって自在に変
化し、この第１拡散層３１が容量として機能する。この
ため、第２拡散層３２への負のサージの印加によって素
子３ａがトランジスタとしてＯＮするまでの時間が稼が
れる。
【００３１】また、第１拡散層３１が浮遊状態になって
いることから、上記素子３ａにおける第１のＰＮ接合の
接合耐圧と第２のＰＮ接合の接合耐圧とは、第１拡散層
３１が定電位に固定されている場合よりも低い状態にあ
る。このため、上記負のサージの印加に対して上記素子
３ａはトランジスタとして速やかにＯＮ状態になり、第
２拡散層３２に印加された負のサージは第３拡散層３３
から半導体基板１０に逃がされる。
いることから、上記素子３ａにおける第１のＰＮ接合の
接合耐圧と第２のＰＮ接合の接合耐圧とは、第１拡散層
３１が定電位に固定されている場合よりも低い状態にあ
る。このため、上記負のサージの印加に対して上記素子
３ａはトランジスタとして速やかにＯＮ状態になり、第
２拡散層３２に印加された負のサージは第３拡散層３３
から半導体基板１０に逃がされる。
【００３２】しかも、上記素子３ａの第１拡散層３１上
は第２配線３６ｂで覆われているとから、上記のように
して第１拡散層３１に負のサージが印加されることによ
って、第２配線３６ｂが正に帯電する。これによって、
第２配線３６ｂ下の絶縁膜１４下すなわち第１拡散層３
１の表面層に電子が集められる。このため、上記素子３
ａは、第２配線３６ｂをゲート電極としたＭＯＳトラン
ジスタ的な動作によって速やかにＯＮ状態になる。した
がって、第２拡散層３２に印加された負のサージは、さ
らに速やかに逃がされる。
は第２配線３６ｂで覆われているとから、上記のように
して第１拡散層３１に負のサージが印加されることによ
って、第２配線３６ｂが正に帯電する。これによって、
第２配線３６ｂ下の絶縁膜１４下すなわち第１拡散層３
１の表面層に電子が集められる。このため、上記素子３
ａは、第２配線３６ｂをゲート電極としたＭＯＳトラン
ジスタ的な動作によって速やかにＯＮ状態になる。した
がって、第２拡散層３２に印加された負のサージは、さ
らに速やかに逃がされる。
【００３３】一方、図４に示すように、半導体装置の端
子に半導体基板１０の電位（すなわち第３拡散層３３の
電位）よりも高い正のサージが印加された場合には、第
２拡散層３２に当該正のサージが印加され第１拡散層３
１の電位の変動して第１拡散層３１が容量として機能す
る。このため、第２拡散層３２への正のサージの印加に
よって素子３ａがトランジスタとしてＯＮするまでの時
間が稼がれる。また、第１拡散層３１が浮遊状態になっ
ていることから、上記正のサージの印加に対して上記素
子３ａはトランジスタとして速やかにＯＮ状態になる。
したがって、第２拡散層３２に印加された正のサージは
第３拡散層３３から半導体基板１０に速やかに逃がされ
る。
子に半導体基板１０の電位（すなわち第３拡散層３３の
電位）よりも高い正のサージが印加された場合には、第
２拡散層３２に当該正のサージが印加され第１拡散層３
１の電位の変動して第１拡散層３１が容量として機能す
る。このため、第２拡散層３２への正のサージの印加に
よって素子３ａがトランジスタとしてＯＮするまでの時
間が稼がれる。また、第１拡散層３１が浮遊状態になっ
ていることから、上記正のサージの印加に対して上記素
子３ａはトランジスタとして速やかにＯＮ状態になる。
したがって、第２拡散層３２に印加された正のサージは
第３拡散層３３から半導体基板１０に速やかに逃がされ
る。
【００３４】以上から、上記素子３ａは、負のサージ及
び正のサージを共に逃がしやすく特に負のサージを逃が
し易いものであると共に、負のサージ及び正のサージに
対する耐性が高いものになる。このため、この素子３ａ
におけるサージの吸収特性が向上して素子３ａの形成面
積を縮小化することができると共に、サージに対して素
子３ａを保護するための素子（例えば抵抗体）を小さく
することができる。
び正のサージを共に逃がしやすく特に負のサージを逃が
し易いものであると共に、負のサージ及び正のサージに
対する耐性が高いものになる。このため、この素子３ａ
におけるサージの吸収特性が向上して素子３ａの形成面
積を縮小化することができると共に、サージに対して素
子３ａを保護するための素子（例えば抵抗体）を小さく
することができる。
【００３５】上記第２実施形態では、第３拡散層３３に
接続する第２配線３６ｂで第１拡散層３１上を覆う構成
にした。しかし、第１拡散層３１上の露出表面上を覆う
配線は、第２拡散層３２に接続される第１配線でも良
い。この場合、端子に負のサージが印加されると、第１
拡散層３１上の第１配線３６ａに負のサージが印加さ
れ、絶縁膜１４下の第１拡散層３１の表面にホールが集
められる。これによって、第１拡散層３１が浮遊状態で
あることに起因して、もともと耐圧が低い第１のＰＮ接
合の接合耐圧と第２のＰＮ接合の接合耐圧とがさらに低
くなる。このため、上記第２実施形態と同様に、負の電
圧印加に対してさらに上記素子３ａがトランジスタとし
てＯＮし易くなり、負のサージが逃がされ易くなる。
接続する第２配線３６ｂで第１拡散層３１上を覆う構成
にした。しかし、第１拡散層３１上の露出表面上を覆う
配線は、第２拡散層３２に接続される第１配線でも良
い。この場合、端子に負のサージが印加されると、第１
拡散層３１上の第１配線３６ａに負のサージが印加さ
れ、絶縁膜１４下の第１拡散層３１の表面にホールが集
められる。これによって、第１拡散層３１が浮遊状態で
あることに起因して、もともと耐圧が低い第１のＰＮ接
合の接合耐圧と第２のＰＮ接合の接合耐圧とがさらに低
くなる。このため、上記第２実施形態と同様に、負の電
圧印加に対してさらに上記素子３ａがトランジスタとし
てＯＮし易くなり、負のサージが逃がされ易くなる。
【００３６】（第３実施形態）図５は、本発明を適用し
た半導体装置の保護回路の第３実施形態を説明するため
の平面図であり、図６は図５のＡ−Ａ’断面図である。
これらの図に示される第３実施形態の保護回路５は、上
記第１実施形態の保護回路に備えられた素子１ａと上記
第２実施形態の保護回路に備えられた素子３ａとを同一
の半導体基板１０上で組み合わせて構成したものであ
る。
た半導体装置の保護回路の第３実施形態を説明するため
の平面図であり、図６は図５のＡ−Ａ’断面図である。
これらの図に示される第３実施形態の保護回路５は、上
記第１実施形態の保護回路に備えられた素子１ａと上記
第２実施形態の保護回路に備えられた素子３ａとを同一
の半導体基板１０上で組み合わせて構成したものであ
る。
【００３７】ここで、上記第１実施形態の保護回路に備
えられた素子１ａを第１の素子１ａとし、上記第２実施
形態の保護回路に備えられた素子３ａを第２の素子３ａ
とする。さらに、第２の素子３ａにおける第１拡散層３
１を第４拡散層３１、第２拡散層３２を第５拡散層３
２、第３拡散層３３を第６拡散層３３とする。また、第
１の素子１ａと第２の素子３ａとにおいては、第１の素
子１ａにおける第３拡散層１３と第２の素子３ａにおけ
る第６拡散層３３とを同一拡散層で構成した。さらに、
第１の素子１ａと第２の素子３ａとで共有される第１配
線１６ａ（３６ａ）によって、半導体装置における端子
と内部回路との間に、第１の素子１ａと第２の素子３ａ
とが並列に接続されている。
えられた素子１ａを第１の素子１ａとし、上記第２実施
形態の保護回路に備えられた素子３ａを第２の素子３ａ
とする。さらに、第２の素子３ａにおける第１拡散層３
１を第４拡散層３１、第２拡散層３２を第５拡散層３
２、第３拡散層３３を第６拡散層３３とする。また、第
１の素子１ａと第２の素子３ａとにおいては、第１の素
子１ａにおける第３拡散層１３と第２の素子３ａにおけ
る第６拡散層３３とを同一拡散層で構成した。さらに、
第１の素子１ａと第２の素子３ａとで共有される第１配
線１６ａ（３６ａ）によって、半導体装置における端子
と内部回路との間に、第１の素子１ａと第２の素子３ａ
とが並列に接続されている。
【００３８】上記構成の保護回路５は、上記第１の素子
１ａと第２の素子３ａとを半導体装置における端子と内
部回路との間に並列に接続させたことによって、第１実
施例の効果と第２実施例の効果とが兼ね備えられたもの
になる。すなわち、上記構成の保護回路５では、端子に
印加された正のサージは第１の素子１ａによって効率良
く逃がされる。また、端子の印加された負のサージは第
２の素子３ａによって効率良く逃がされる。このため、
この保護回路５は、正及び負のサージを効率良く逃がす
ものになり、半導体装置をサージから保護するための保
護回路５を構成する上記第１の素子１ａ及び第２の素子
３ａの形成面積を縮小化することができる。
１ａと第２の素子３ａとを半導体装置における端子と内
部回路との間に並列に接続させたことによって、第１実
施例の効果と第２実施例の効果とが兼ね備えられたもの
になる。すなわち、上記構成の保護回路５では、端子に
印加された正のサージは第１の素子１ａによって効率良
く逃がされる。また、端子の印加された負のサージは第
２の素子３ａによって効率良く逃がされる。このため、
この保護回路５は、正及び負のサージを効率良く逃がす
ものになり、半導体装置をサージから保護するための保
護回路５を構成する上記第１の素子１ａ及び第２の素子
３ａの形成面積を縮小化することができる。
【００３９】さらに、第１の素子１ａは負のサージに対
する耐性が高く、また第２の素子３ａは正及び負のサー
ジに対する耐性が高い。このため、これらの第１の素子
１ａを正のサージから保護するための抵抗及び、第２の
素子３ａを正及び負のサージから保護するための抵抗を
小さくすることができる。しかも、上記保護回路では、
拡散層の一部を第１の素子１ａと第２の素子３ａとで共
有させたことによって、さらに第１の素子１ａ及び第２
の素子３ａの形成面積を縮小化することができる。
する耐性が高く、また第２の素子３ａは正及び負のサー
ジに対する耐性が高い。このため、これらの第１の素子
１ａを正のサージから保護するための抵抗及び、第２の
素子３ａを正及び負のサージから保護するための抵抗を
小さくすることができる。しかも、上記保護回路では、
拡散層の一部を第１の素子１ａと第２の素子３ａとで共
有させたことによって、さらに第１の素子１ａ及び第２
の素子３ａの形成面積を縮小化することができる。
【００４０】
【発明の効果】以上説明したように本発明の半導体装置
の保護回路によれば、ダイオードとして機能する素子の
入力側の拡散層に接続する配線を当該拡散層上に絶縁膜
を介して配置したり、トランジスタとして機能する素子
のベースを浮遊状態にすることで、半導体装置の端子か
ら保護回路に印加される順方向のサージを効率良く逃が
し逆方向のサージに対する耐性を向上させることが可能
になる。したがって、上記素子の形成面積及びこの素子
を逆方向のサージから保護するための素子の形成面積を
縮小することができ、半導体装置における保護回路の占
有面積を縮小して当該半導体装置の高集積化を図ること
が可能になる。
の保護回路によれば、ダイオードとして機能する素子の
入力側の拡散層に接続する配線を当該拡散層上に絶縁膜
を介して配置したり、トランジスタとして機能する素子
のベースを浮遊状態にすることで、半導体装置の端子か
ら保護回路に印加される順方向のサージを効率良く逃が
し逆方向のサージに対する耐性を向上させることが可能
になる。したがって、上記素子の形成面積及びこの素子
を逆方向のサージから保護するための素子の形成面積を
縮小することができ、半導体装置における保護回路の占
有面積を縮小して当該半導体装置の高集積化を図ること
が可能になる。
【図１】第１実施形態の保護回路の構成及び動作を説明
する断面図である。
する断面図である。
【図２】第１実施形態の保護回路の動作を説明する断面
図である。
図である。
【図３】第２実施形態の保護回路の構成及び動作を説明
する断面図である。
する断面図である。
【図４】第２実施形態の保護回路の動作を説明する断面
図である。
図である。
【図５】第３実施形態の保護回路の構成を説明する平面
図である。
図である。
【図６】第３実施形態の保護回路の構成を説明する図５
のＡ−Ａ’断面図である。
のＡ−Ａ’断面図である。
１，３，５ 保護回路 １ａ 素子（第１の素子） ３ａ 素子（第２の素子） １０ 半導体基板 １１ 第１拡散層 １２ 第２拡散層 １３ 第３拡散層 １６ａ 第１配線（配線） ３１ 第１拡散層，第４拡散層 ３２ 第２拡散層，第５拡散層 ３３ 第３拡散層，第６拡散層 ３６ｂ 第２配線（配線）
Claims (4)
- 【請求項１】 半導体基板に形成された内部回路と当該
内部回路に接続される端子との間に挿入される保護回路
であって、 第１導電型の前記半導体基板の表面層に設けられた第２
導電型の第１拡散層と、 前記第１拡散層内における表面層に設けられると共に、
当該第１拡散層よりもキャリア濃度が高い第２導電型の
第２拡散層と、 前記半導体基板の表面層に当該半導体基板及び第１拡散
層に接する状態で設けられると共に、当該半導体基板よ
りもキャリア濃度が高い第１導電型の第３拡散層と、 前記第１拡散層の露出表面上を覆う状態で絶縁膜を介し
て配置されると共に、前記第２拡散層と前記内部回路と
前記端子とに接続される配線と、 からなる素子を備えたことを特徴とする半導体装置の保
護回路。 - 【請求項２】 半導体基板に形成された内部回路と当該
内部回路に接続される端子との間に挿入される保護回路
であって、 第１導電型の前記半導体基板の表面層に設けられた第２
導電型の第１拡散層と、 前記第１拡散層内における表面層に設けられ、かつ前記
内部回路と前記端子とに接続されると共に、前記半導体
基板よりもキャリア濃度が高い第１導電型の第２拡散層
と、 前記半導体基板の表面層に当該半導体基板及び第１拡散
層に接する状態で設けられると共に、当該半導体基板よ
りもキャリア濃度が高い第１導電型の第３拡散層と、 からなる素子を備えたことを特徴とする半導体装置の保
護回路。 - 【請求項３】 請求項２記載の半導体装置の保護回路に
おいて、 前記第１拡散層の露出表面上は、絶縁膜を介して前記第
２拡散層に接続される配線または前記第３拡散層に接続
される配線で覆われていること、 を特徴とする半導体装置の保護回路。 - 【請求項４】 半導体基板に形成された内部回路と当該
内部回路に接続される端子との間に挿入される保護回路
であって、 第１導電型の前記半導体基板の表面層に設けられた第２
導電型の第１拡散層と、 前記第１拡散層内における表面層に設けられると共に、
当該第１拡散層よりもキャリア濃度が高い第２導電型の
第２拡散層と、 前記半導体基板の表面層に当該半導体基板及び第１拡散
層に接する状態で設けられると共に、当該半導体基板よ
りもキャリア濃度が高い第１導電型の第３拡散層と、 前記第１拡散層の露出表面上を覆う状態で絶縁膜を介し
て配置されると共に、前記第２拡散層と前記内部回路と
前記端子とに接続される配線と、 からなる第１素子と、 前記半導体基板の表面層に設けられた第２導電型の第４
拡散層と、 前記第４拡散層内における表面層に設けられ、かつ前記
内部回路と前記端子とに接続されると共に、前記半導体
基板よりもキャリア濃度が高い第１導電型の第５拡散層
と、 前記半導体基板の表面層に当該半導体基板及び第４拡散
層に接する状態で設けられると共に、当該半導体基板よ
りもキャリア濃度が高い第１導電型の第６拡散層と、 からなる第２素子と、 を備えたことを特徴とする半導体装置の保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9028589A JPH10223843A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の保護回路 |
| US08/941,069 US5880514A (en) | 1997-02-13 | 1997-09-30 | Protection circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9028589A JPH10223843A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223843A true JPH10223843A (ja) | 1998-08-21 |
Family
ID=12252795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9028589A Pending JPH10223843A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880514A (ja) |
| JP (1) | JPH10223843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018046178A (ja) * | 2016-09-15 | 2018-03-22 | 株式会社東芝 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0128665D0 (en) * | 2001-11-30 | 2002-01-23 | Power Innovations Ltd | Overvoltage protection device |
| US6952086B1 (en) | 2003-10-10 | 2005-10-04 | Curtiss-Wright Electro-Mechanical Corporation | Linear position sensing system and coil switching methods for closed-loop control of large linear induction motor systems |
| JP5749616B2 (ja) * | 2011-09-27 | 2015-07-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590520A (ja) * | 1991-09-26 | 1993-04-09 | Nissan Motor Co Ltd | 半導体保護装置 |
-
1997
- 1997-02-13 JP JP9028589A patent/JPH10223843A/ja active Pending
- 1997-09-30 US US08/941,069 patent/US5880514A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018046178A (ja) * | 2016-09-15 | 2018-03-22 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5880514A (en) | 1999-03-09 |
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