KR100834828B1

KR100834828B1 - 정전방전 특성을 강화한 반도체 장치

Info

Publication number: KR100834828B1
Application number: KR1020060024790A
Authority: KR
Inventors: 양향자
Original assignee: 삼성전자주식회사
Priority date: 2006-03-17
Filing date: 2006-03-17
Publication date: 2008-06-04
Anticipated expiration: 2026-03-17
Also published as: KR20070094293A; CN101038912A; US20070215948A1; CN101038912B; US20120174359A1; US8143672B2

Abstract

본 발명은 정전방전 특성을 강화한 반도체 장치를 개시한다. 그러한 반도체 장치에 따르면, 정전방전을 위한 보호 다이오드가 복수로 형성되어 있는 다이오드 영역과; 상기 다이오드 영역의 상부에 중첩적으로 위치되고 외부 접속단자에 대응적으로 설치되는 패드가 형성되어 있는 패드 영역과; 상기 다이오드 영역을 구성하는 액티브 영역들 중의 하나와 상기 패드간을 상기 다이오드 영역 내에서 직접적으로 서로 연결하는 콘택 플러그부를 구비함에 의해, 정전 내압이 증대되어 보호 다이오드의 정전방전 특성이 현저히 개선된다.

반도체 장치, 반도체 집적회로, 정전방전, 보호 다이오드, 콘택 플러그

Description

정전방전 특성을 강화한 반도체 장치{Semiconductor device having function of improved electrostatic discharge protection}

도 1은 통상적인 반도체 집적회로의 패드에 적용된 보호 소자의 와이어링 관계를 보여주는 도면

도 2는 통상적인 반도체 집적회로에서 다양한 정전방전 스트레스 모드들을 보여주는 도면

도 3은 도 1의 보호 소자가 기판에 형성된 경우의 일반적 예를 보여주는 개략 단면도

도 4는 도 1의 보호 소자 및 패드가 형성되는 영역들을 관계를 나타내는 도면

도 5는 컨벤셔날 기술에서 상기 보호 소자에 관한 메탈 콘택 및 금속층의 패턴을 보여주는 평면적 배치도

도 6은 도 5의 컨벤셔날 배치구조에 따라 정전방전 파괴가 집중적으로 발생되는 부분들을 보여주는 도면

도 7은 도 5의 컨벤셔날 배치 구조에서 도 1의 보호 소자의 활성영역을 함께 나타낸 레이아웃도

도 8은 패드와 활성영역간의 전기적 연결관계를 도시하기 위해 도 7의 절단선 X-X'를 따라 취한 컨벤셔날 기술에서의 단면도

도 9는 본 발명의 실시예에 따라 정전방전용 보호소자와 본딩 패드간의 전기적 연결 구조를 보여주기 위한 패드 하부 연결구조도

도 10은 도 9의 절단선 Y-Y'를 따라 취한 단면도

도 11은 도 9의 절단선 X-X'를 따라 취한 단면도

도 12는 도 9의 레이아웃을 구현하기 위하여 보호 소자의 활성영역 배치를 보여주는 도면

도 13은 도 9의 레이아웃을 구현하기 위하여 도 12의 상부에 형성되는 제1 금속층의 레이아웃 패턴도

도 14는 보호 소자의 형성영역 내에서 도 13의 제1 금속층 또는 다마신 금속층의 레이아웃 패턴들을 설명하기 위해 제시된 도면

도 15는 본 발명의 확장 실시예에 따라 도 10의 단면구조에서 확장된 단면도

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로에 사용되는 패드들과 정전방전용 보호 소자간의 전기적 연결에 관한 것이다.

통상적으로, 휴대용 멀티미디어 플레이어, 개인용 컴퓨터, 또는 전자 통신 기기 등과 같은 전자적 시스템의 고성능화에 부응하여, 반도체 장치도 나날이 고속화 및 고집적화 되어지고 있다. 이에 따라, 집적회로 칩의 제조메이커들은 축소된 크리티컬 디멘젼에 맞춰 칩 내부의 회로들을 배치하고 신뢰성 있게 제조하는 데에 온갖 노력을 기울이고 있는 실정이다.

본 분야에 잘 알려진 바로서 정전기는 집적회로 칩들을 포함하는 전자적 소자들을 심각히 해칠 수 있으므로, 정전기에 대하여 내부 회로를 보호하기 위한 보호 소자들이 상기 집적회로 칩 내의 입력 또는 출력 경로들 내에 통상적으로 채용되어지며, 다양한 종류의 집적회로들이 출하되기 이전에 ESD(Electrostatic Discharge)테스트를 받게 된다.

그러한 보호 소자들 중의 하나로서 예컨대, 미합중국 특허번호 5,514,892에서, 와이어본드 패드 하부에 형성된 다이오드들을 가지는 정전방전 보호 소자가 개시되어있다.

최근에, 반도체 집적회로에서는 하이 퍼포먼스(High Performance)를 구현하기 위해 낮은 전기적 저항을 갖는 실리사이드(Silicide)공정이 사용되는데, 이는 정전방전의 보호 측면에서는 칩 내의 기생 다이오드들의 용량을 작게 하는 결과를 가져온다. 여기서, 기생 다이오드(diode)는 MOSFET 등의 입출력 단자에 접속되는 소오스/드레인과, 상기 소오스/드레인이 형성되는 기판 또는 웰과의 사이에서 기생적으로 형성될 수 있다. 따라서, 실질적으로 제조되는 보호 다이오드들은 정전기에 대한 부하를 더 많이 받기 때문에 제한된 점유 면적 내에서 내압 특성은 우수할 것이 더욱 요구된다. 결국, 실리사이드 공정이 채용된 반도체 집적회로에서는 ESD 보 호가 더욱 어렵기 때문에, 칩 설계자들은 ESD에 대한 보호 레벨의 확보에 부단한 노력을 하고 있다.

따라서, 칩의 설계자들은 도 1에서 보여지는 바와 같은 ESD 보호 소자를 칩 내에 채용하는 경우에 도 2와 같은 테스트 모드들을 사용하여 칩을 테스트 한 후, ESD 보호의 실패시 ESD 실패 메커니즘(Failure Mechanism)을 다양하게 분석해오고 있다.

도 1은 통상적인 반도체 집적회로의 패드에 적용된 보호 소자의 와이어링 관계를 보여주고, 도 2는 통상적인 반도체 집적회로에서 다양한 정전방전 스트레스 모드들을 보여준다.

먼저, 도 2에서, 4가지 모드 즉, (1)PS(Pin to VSS Positive) 모드, (2)NS(Pin to VSS Negative)모드, (3)PD(Pin to VDD Positive) 모드, (4)ND(Pin to VDD Negative) 모드들은 정전기에 의한 스트레스의 모델링(Modeling)을 나타낸다. 상기 4가지 모드들은 HBM(Human Body Model), 또는 MM(Machine Model)에 관련된 스트레스들에 속하며, 이외에도 CDM(Changed Device Model)도 알려져 있다. 상기 PS(Pin to VSS Positive) 모드와 상기 PD(Pin to VDD Positive) 모드의 경우에는 칩의 핀에 양의 정전기가 유입되고, NS(Pin to VSS Negative)모드와 ND(Pin to VDD Negative) 모드의 경우에는 칩의 핀에 음의 정전기가 유입된다.

이제, 도 1을 참조하면, 전원공급전압(VDD)과 접지전압(VSS)간에 연결된 내부회로(8)를 갖는 집적회로가 보여진다. 도 1의 집적회로에서 본딩 패드 등과 같은 패드(2)에는 정전방전용 보호 다이오드들(4,6)이 접속점(NO1)을 통하여 연결되어 있다. 도 1에서 전압 제한을 위하여 클램프 회로(7)가 또한 전원공급전압(VDD)과 접지전압(VSS)간에 연결될 수 있으며, 상기 패드(2)는 입력핀, 출력핀, 또는 입출력핀 등과 같은 핀들에 각기 대응하여 설치될 수 있다.

피 타입 다이오드(4)는 전원공급전압(VDD)을 기준으로 패드(2)에 양의 정전기가 유입되었을 때 정전기를 전원공급전압(VDD)라인으로 방전하기 위한 정전방전용 보호 다이오드이며, 엔 타입 다이오드(6)는 접지전압(VSS)을 기준으로 패드(2)에 음의 정전기가 유입되었을 때 정전기를 접지전압(VSS)의 라인으로 방전하기 위한 정전방전용 보호 다이오드이다. 도 1에서 도시된 바와 같이 각각의 다이오드(4,6)에 정전기의 전압이 턴온 전압 이상의 레벨로 유입될 때, 각각의 다이오드(4,6)는 턴온된다. 그러므로 정전기의 전압에 의한 전류가 내부 회로(8)로는 유입됨이 없이 각각의 다이오드(4,6)를 통하여 전원전압(VDD)과 접지(VSS)로 빠져나가게 되어, 집적회로 칩의 내부 회로(8)는 정전기로부터 보호될 수 있다.

상기 도 1의 보호 다이오드들은 칩의 사이즈 감소를 위해 패드(2)의 하부에서 도 3과 같이 배치될 수 있다. 도 3은 도 1의 보호 소자가 기판에 형성된 경우의 일반적 예를 보여주는 개략 단면도이다.

도 3을 참조하면, 서브스트레이트(50)에는 엔형 이온들이 존재하는 엔형 웰(60)과, 피형 이온들이 존재하는 피형 웰(70)이 형성된 것이 보여진다. 상기 엔형 웰(60)에 형성된 고농도 디퓨젼 영역들(62,64,65)은 도 1의 피형 다이오드(4)를 구성하고, 상기 피형 웰(70)의 고농도 디퓨젼 영역들(72,74,75)은 도 1의 엔형 다이오드(6)를 구성한다. 상기 디퓨젼 영역들 중 영역(62,74,75)은 피형 이온이 고농도 로 주입된 후 확산된 영역이고, 영역(72,64,65)은 엔형 이온이 고농도로 주입된 후 확산된 영역이다. 상기 디퓨젼 영역들(62,72)은 각각의 상호연결 라인(CP1, CP2)을 통하여 접속점(N01)에 연결되고, 상기 접속점(NO1)은 상기 패드(2)의 하부와 전기적으로 연결된다. 또한, 상기 영역(64,75)은 전원공급전압(VDD)의 라인(1)과 접지전압(VSS)의 라인(3)에 각기 대응적으로 연결된다. 상기 영역(65)는 상기 영역(64)으로부터 단면 구조상 이격되어 있으나, 서로 연결된 동일한 확산 영역이다. 마찬가지로, 상기 영역(74)도 상기 영역(75)와 서로 연결된 동일한 확산 영역이다.

도 1과 같은 ESD 보호 다이오들을 기판에 구현시 레이아웃 의존도(Layout Dependency)가 상당히 크기 때문에 도 3에서 보여지는 단면구조와 같이 패드(2)의 하부에 형성되는 것이 바람직하다. 그렇지만, 패드(2)는 대응되는 핀과 전기적으로 연결되기 위해 와이어 본딩되는 본딩 영역(BA)을 가지므로 본딩 포스(force)가 하부의 층들에 대하여 작용하므로, 전기적 콘택 구조에 대한 신중한 고려가 필요하게 된다.

후술되는 설명에서 보다 자세하게 설명될 것이지만, 컨벤셔날 기술의 경우에는, 칩 사이즈 감소를 위해 ESD 보호 소자들을 각각의 패드 하부에 형성하였으나 패드와 보호 소자간의 접속부에서 내압에 대한 취약 부분이 발생되어 정전파괴가 빈번히 발생되어 온 문제점이 있어왔다.

따라서, 본 발명의 목적은 상기한 문제점을 해결할 수 있는 반도체 장치를 제공함에 있다.

본 발명의 다른 목적은 엑스트라 사이즈를 요구함이 없이도 정전방전에 대한 보호 특성을 개선할 수 있는 반도체 장치를 제공함에 있다.

본 발명의 또 다른 목적은 정전기에 대한 내압 특성을 최대화 또는 증대시킬 수 있는 반도체 장치를 제공함에 있다.

본 발명의 또 다른 목적은 본딩 포스에 대하여 내구성이 강한 반도체 장치의 패드 하부연결 구조를 제공함에 있다.

본 발명의 또 다른 목적은 정전방전용 보호소자의 내압 특성을 개선할 수 있는 보호 소자와 본딩 패드간의 전기적 연결 구조 및 그에 따른 연결 방법을 제공함에 있다.

본 발명의 또 다른 목적은 정전기 파괴에 강한 콘택 구조를 갖는 반도체 메모리 장치의 패드 하부 연결구조를 제공함에 있다.

본 발명의 또 다른 목적은 보호 소자가 형성된 영역의 상부와 패드 간에 비아 콘택을 갖는 정전방전용 보호 소자와 본딩 패드간의 개선된 레이아웃을 제공함에 있다.

본 발명의 또 다른 목적은 실리사이드 형성 공정을 채용하는 고집적 반도체 메모리 장치에서 정전기에 대한 내압 특성이 개선된 콘택 연결 구조를 제공함에 있다.

본 발명의 또 다른 목적은 메탈 콘택의 상부에 형성되는 금속층의 패턴을 개선하여 정전기의 유입시 전류 집중을 분산할 수 있는 금속층의 개선된 레이아웃 구 조를 제공함에 있다.

상기한 목적들의 일부를 달성하기 위한 본 발명의 실시예적 양상에 따른 반도체 장치는, 정전방전을 위한 보호 다이오드가 복수로 형성되어 있는 다이오드 영역과; 상기 다이오드 영역의 상부에 중첩적으로 위치되고 외부 접속단자에 대응적으로 설치되는 패드가 형성되어 있는 패드 영역과; 상기 다이오드 영역을 구성하는 액티브 영역들 중의 하나와 상기 패드간을 상기 다이오드 영역 내에서 직접적으로 서로 연결하는 콘택 플러그부를 구비한다.

바람직하기로, 상기 콘택 플러그부는, 상기 패드와 연결되고 상기 패드의 하부에 존재하는 상부 금속층과 상기 상부 금속층의 하부에 존재하는 하부 금속층간을 서로 전기적으로 연결하는 비아 콘택부와; 상기 하부 금속층과 상기 액티브 영역간을 서로 전기적으로 연결하며 상기 비아 콘택부와는 중첩적으로 수직 하부에 위치되는 메탈 콘택부를 포함한다. 여기서, 상기 비아 콘택부와 상기 메탈 콘택부는 복수의 유닛 비아 콘택과 복수의 유닛 메탈 콘택을 각기 가진다.

상기 하부 금속층의 패턴은, 상기 다이오드 영역의 제1 도전형 액티브 영역에 대응하여 연속하는 게이트 프레임 형상으로 이루어진 제1 패턴과; 상기 제1 패턴과 함께 웹(거미줄) 구조를 이루며 상기 다이오드 영역의 제2 도전형 액티브 영역에 대응하여 상기 제1 패턴의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임과는 고립되어 있는 실체적으로 직사각형의 제2 패턴으로 구성될 수 있다.

바람직하기로, 상기 다이오드 영역의 제1 도전형 액티브 영역은, 상기 다이오드 영역 내에서 상기 제1 패턴과 실질적으로 동일한 형상일 수 있으며, 상기 다 이오드 영역의 제2 도전형 액티브 영역은, 상기 다이오드 영역 내에서 상기 제2 패턴과 실질적으로 동일한 형상일 수 있다. 또한, 상기 외부 접속단자는 신호를 전달하기 위한 핀일 수 있으며, 상기 보호 다이오드는 상기 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 방전하는 피 타입 다이오드이거나, 상기 패드에 음전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 음의 정전기를 방전하는 엔 타입 다이오드일 수 있다.

상기 액티브 영역들 중의 나머지 하나는 상기 다이오드 영역의 외부에서 전원 연결용 메탈 콘택을 통해 전원라인과 연결될 수 있으며, 상기 전원라인은 전원공급전압 또는 접지전압을 인가하는 라인일 수 있다.

상기 제1 도전형 액티브 영역이 고농도 엔형 디퓨젼 영역일 경우에 상기 제2 도전형 액티브 영역은 고농도 피형 디퓨젼 영역이 될 수 있으며, 상기 패드는 입력 패드, 출력패드, 또는 입력 및 출력패드일 수 있다.

한편, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 구비될 수 있다.

본 발명의 다른 실시예적 양상에 따라, 반도체 장치의 패드 하부연결 구조는, 기판에 형성된 웰 영역 내에서 연속하는 게이트 프레임 형상으로 이루어진 제1 도전형 액티브 영역과, 상기 게이트 프레임의 오픈 영역마다 상기 제1 도전형 액티브 영역과는 고립적으로 형성된 제2 도전형 액티브 영역을 갖는 보호 소자와;

상기 제1 도전형 액티브 영역의 상부에서 상기 연속하는 게이트 프레임 형상과 중첩되는 형상으로 이루어진 제1 패턴과, 상기 제1 패턴과 함께 동일층에서 웹 구조를 이루며 상기 제2 도전형 액티브 영역에 대응하여 상기 제1 패턴의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임과는 고립되어 있는 실체적으로 직사각형의 제2 패턴을 갖는 제1 금속층과;

상기 제1 금속층의 상부에 형성된 제2 금속층과;

상기 보호 소자를 상부에서 커버하며 상기 제2 금속층의 상부에 형성되며 외부 접속 핀과 연결되는 패드와;

상기 패드와 상기 제2 금속층을 전기적으로 서로 연결하는 제2 비아 콘택부와, 상기 제2 도전형 액티브 영역의 수직 상부에서 상기 제2 금속층과 상기 제1 금속층의 제2 패턴을 전기적으로 서로 연결하는 제1 비아 콘택부와, 상기 제1 비아 콘택부와 수직적으로 중첩되며 상기 제1 금속층의 제2 패턴과 상기 제2 도전형 액티브 영역을 전기적으로 서로 연결하는 메탈 콘택부를 포함하는 콘택부를 구비한다.

본 발명의 또 다른 실시예적 양상에 따라, 제1,2 액티브 영역이 이격적으로 접합된 정전방전용 보호 다이오드들을 갖는 반도체 장치에서 입출력 패드 하부의 전기적 연결구조는, 전원공급전압이나 접지전압에 연결되며 상기 입출력 패드 하부의 대체로 중앙 영역에 복수로 형성된 파워용 보호 다이오드와; 상기 입출력 패드에 연결되며 상기 입출력 패드 하부의 에지 영역에 복수로 형성된 신호용 보호 다이오드를 구비하며,

상기 입출력 패드와 상기 신호용 보호 다이오드의 제2 액티브 영역간의 수직적 연결이 적어도 하나의 비아 콘택을 사용하여 이루어진 것을 특징으로 한다.

상기한 본 발명의 실시예적 구성들에 따르면, 정전 내압이 증대되어 보호 다이오드의 정전방전 특성이 개선된다. 또한, 보호 소자의 접속부에 대한 부하 집중이 완화 및 분산되어 정전기에 대한 내압 특성이 개선됨과 아울러 와이어 본딩 포스에 대하여 내구성을 지닌 콘택 연결 구조가 제공된다.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예들의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

우선, 후술될 본 발명에 대한 이해를 보다 철저히 제공할 의도 이외에는 다른 의도 없이, 도 4 내지 도 8을 참조로 컨벤셔날 기술에 따른 패드와 보호 다이오드간의 연결 구조가 먼저 설명될 것이다.

여기서, 도 4는 도 1의 보호 소자 및 패드가 형성되는 영역들을 관계를 나타내는 도면이고, 도 5는 컨벤셔날 기술에서 상기 보호 소자에 관한 메탈 콘택 및 금속층의 패턴을 보여주는 평면적 배치도이며, 도 6은 도 5의 컨벤셔날 배치구조에 따라 정전방전 파괴가 집중적으로 발생되는 부분들을 보여주는 도면이다. 또한, 도 7은 도 5의 컨벤셔날 배치 구조에서 도 1의 보호 소자의 활성영역을 함께 나타낸 레이아웃이고, 도 8은 패드와 활성영역간의 전기적 연결관계를 도시하기 위해 도 7의 절단선 X-X'를 따라 취한 컨벤셔날 기술에서의 단면도이다.

도 4를 참조하면, 핀 등과 같은 외부 접속단자에 대응하여 설치되는 패드 영역(20)이 보여지고, 보호 다이오드가 형성되는 소자 형성영역(10)은 상기 패드 영역(20) 내에 존재한다. 수직적 구조로서는 상기 패드 영역(20)은 상기 소자 형성영역(10)의 상부에서 상기 소자 형성영역(10)을 완전히 커버하는 형태이다. 상기 패드 영역(20)의 에지에는 상기 패드 영역(20)에 대하여 일부가 중첩된 금속층 형성영역들(30,32)이 보여진다. 상기 금속층 형성영역들(30,32)에서 도 3의 구조를 이루기 위한 비아 콘택이 형성된다. 결국, 컨벤셔날 배치 구조에서는 보호 다이오드들이 패드 영역(20)의 하부에 배치되기는 하지만, 보호 다이오드의 일단과 패드와의 상호 연결을 위해 금속층 형성영역들(30,32)이 마련되는 것을 알 수 있다. 상기 금속층 형성영역들(30,32)에서 비아 콘택이 형성될 경우, 패드 영역(20)의 중앙부분에서 수직 하부로 대부분 발생되는 본딩 포스는 비아 콘택에는 디메지를 별로 주지 않는다.

한편, 도 4에서 소자 형성영역(10)은 3개의 영역들(11,12,13)로 나뉘어지고 예컨대 영역(A1)에는 도 1의 피형 다이오드(4)가 복수로 형성될 수 있고, 영역(A3)에는 도 1의 엔형 다이오드(6)가 복수로 형성될 수 있다. 또한, 영역(A2)에는 도 1의 패드(2)와는 다른 패드와 연결되는 피형 또는 엔형 다이오드가 복수로 형성될 수 있다.

도 4에서의 영역(A1)에 도 1의 피형 다이오드(4)가 복수로 형성되었다고 가정한 경우, 보호 다이오드의 액티브 영역들과 수직적으로 연결되는 제1 금속층의 컨벤셔날 패턴은 도 5와 같이 배치된다.

도 5를 참조하면, 도 4에 대응되는 패드 영역(20)은 이중 도트 라인으로 표시되고 동일 참조부호가 라벨링되어 있다. 유사하게, 도 5의 영역들(10,30,32)은 도 4에 대응되고 소자 형성영역, 금속층 형성영역들을 각기 가리킨다. 도 5에서 서로 반대로 빗금 친 영역들(30,32)은 도 8의 제1 금속층(M1:82)을 나타내며, 보호 소자의 형성영역(10)내에서 핑거 맞물림 형상을 이루고 있다. 참조문자(MC)는 메탈 콘택을 가리키며, 상기 메탈 콘택에 의해 하부에 배치된 보호 다이오드의 액티브 영역중의 하나와 메탈 원층이라고도 불리우는 상기 제1 금속층과의 전기적 연결이 이루어진다. 즉, 상기 금속층 형성영역(30)에 형성된 메탈 콘택(MC)은 도 3의 P+ 영역(62)과 상기 제1 금속층(M1-2)을 전기적으로 연결하고, 상기 금속층 형성영역(32)에 형성된 메탈 콘택(MC)은 도 3의 N+ 영역(64)과 상기 제1 금속층(M1-1)을 전기적으로 연결한다. 일점 쇄선으로 표기된 에리어들(M2-1,M2-3)에서는 도 8에서 보여지는 비아 콘택(V1)이 후속의 공정을 통하여 형성된다.

도 5의 패턴처럼, 제1 금속층이 보호 소자의 형성영역(10)내에서 핑거 맞물림 형상을 이루는 경우에, 도 6에서 보여지는 바와 같이 정전기에 의한 파괴가 발생될 수 있다.

도 5의 컨벤셔날 배치구조에 따라 정전방전 파괴가 집중적으로 발생되는 부분들을 보여주는 도 6을 참조하면, 참조부호들(P1,P2,P3)로서 나타낸 부분들에 정전기에 의한 전류 집중이 발생되어 금속층이 블로잉되는 형상이 도시된다. 결국, 컨벤셔날 기술에서는 제1 금속층이 보호 소자의 형성영역(10)내에서 핑거 맞물림 형상을 이루는 구조이므로, 참조부호들(P1,P2,P3)로서 나타낸 상기 보호소자의 접 속부 즉, 핑거 발단부에서의 내압 특성이 취약하여 금속층이 쉽게 블로잉된다. 이에 따라, 정전방전 보호 다이오드(4)가 보호 기능을 상실하는 것과 마찬가지의 결과를 초래한다.

첨족 같지만, 도 7에서는 도 5의 컨벤셔날 배치 구조에서 도 1의 보호 소자의 활성영역을 함께 나타낸 레이아웃이 보여진다. 도 7을 참조할 경우에 도 6의 금속층 형성영역(30)에 형성된 메탈 콘택(MC)은 도 3의 P+ 영역(62)과 상기 제1 금속층(M1-2)을 전기적으로 연결하고, 도 6의 금속층 형성영역(32)에 형성된 메탈 콘택(MC)은 도 3의 N+ 영역(64,65)과 상기 제1 금속층(M1-1)을 전기적으로 연결하는 것이 보다 분명해진다. 또한, 후술되는 본 발명과 구별하는데 도움이 많이 되는 도 8은 패드(2)와 디퓨젼 영역으로서의 제2 액티브 영역(P+)간의 전기적 연결관계를 수직적으로 보여준다. 여기서, 도 8은 도 7에서 표기된 절단선 X-X'를 따라 취한 컨벤셔날 기술의 단면임을 이해하여야 한다. 제3 금속층(88)은 패드층이 될 수 있으며, 제2 금속층(84)은 금속간 절연막(86)내에 형성되는 제2 비아 콘택(V2)을 통하여 제3 금속층(88)에 연결된다.

도 8의 참조 시에도, 상기 제1 금속층(82)의 상부에 형성되는 비아 콘택(V1)은 상기 보호 다이오드의 형성영역(10)내의 웰 영역(60)을 벗어나 서브스트레이트(50)의 상부에 형성되는 것을 알 수 있다.

따라서, 컨벤셔날 기술의 경우에는 소자 형성영역(10)의 외부에서 구현되는 비아 콘택의 형성을 위해 도 4에서 보여지는 금속층 형성영역들(30,32)이 모두 필요하게 되므로 레이아웃 사이즈의 축소에 제한요소가 된다.

상술한 바와 같이, 컨벤셔날 기술에서는 제1 금속층(M1)이 보호 소자의 형성영역(10)내에서 핑거 맞물림 형상을 이루고 있기 때문에 정전방전 보호 다이오드의 내압 특성이 저하되고, 비아 콘택이 보호 소자의 형성영역을 벗어나서 형성되므로 레이아웃 사이즈의 축소가 어렵게 된다.

이하에서는 상기한 컨벤셔날 기술에서의 문제를 극복하여, 엑스트라 사이즈를 요구함이 없이도 정전방전 보호 소자의 정전기 내압 특성이 개선되고, 보호 소자의 형성영역 내에 비아 콘택을 가지면서도 와이어 본딩 포스에 대하여 내구성을 지닌 바람직한 본 발명에 따른 콘택 구조가 도 9 내지 도 15를 참조로 설명될 것이다.

도 9는 본 발명의 실시예에 따라 정전방전용 보호소자와 본딩 패드간의 전기적 연결 구조를 보여주기 위한 패드 하부 연결구조도로서, 제1 금속층(M1)이 위주가 된 레이아웃을 보여준다. 도 9에서 보여지는 바와 같이, 컨벤셔날 기술의 도 7과는 제1 금속층(M1)의 패턴이 완전히 구별된다.

도 9의 구조는 도 12와 도 13의 배치구조를 합성하여 나타낸 것으로서, 참조부호(M1-1)로서 도시된 제1 패턴은 보호 다이오드 영역(10)내의 제1 도전형 액티브 영역(N+ 영역)에 대응하여 연속하는 게이트 프레임 형상(도 14에서의 M1-1)으로 이루어지고, 참조부호(M1-2)로서 도시된 제2 패턴은 상기 제1 패턴(M1-1)과 함께 웹(거미줄) 구조를 이루며 상기 다이오드 영역(10)의 제2 도전형 액티브 영역(P+)에 대응하여 상기 제1 패턴(M1-1)의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임(도 14에서 A1-A2-A3-A4를 잇는 사각형의 프레임)과는 고립되어 있는 실체적으 로 직사각형((도 14에서 a1-a2-a3-a4를 잇는 사각형)의 패턴이다. 이에 따라, 도 9에서 보여지는 콘택(VM)은 도 10에서 보여지는 바와 같이 메탈 콘택(MC)과 비아 콘택(V1)이 중첩되어 있는 것을 가리키고 있다.

결국, 상기 다이오드 영역(10)을 구성하는 액티브 영역들 중의 하나(예컨대 P+ 영역)와 상기 패드(2: 도 10에서는 참조부호 88)사이의 전기적 연결은 상기 콘택(VM)으로서 표기된 콘택 플러그가 담당하며, 상기 콘택 플러그는 상기 다이오드 영역(10)내에서 존재함을 알 수 있다. 따라서, 이 경우에는 도 4에서의 영역(30)이 필요 없게 된다.

상기 합성 콘택(VM)으로 이루어진 상기 콘택 플러그부는, 도 10에서 보여지는 바와 같이, 상기 패드(88)와 연결되고 상기 패드의 하부에 존재하는 상부 금속층(84)과 상기 상부 금속층(84)의 하부에 존재하는 하부 금속층(82)간을 서로 전기적으로 연결하는 비아 콘택부(V1)와, 상기 하부 금속층(82)과 상기 액티브 영역(62)간을 서로 전기적으로 연결하며 상기 비아 콘택부(V1)와는 중첩적으로 수직 하부에 위치되는 메탈 콘택부(MC)를 포함함을 알 수 있다. 도 9에서 문자부호(M2CA)로 표시된 곳은 도 10의 비아 콘택(V2)들이 형성되어질 영역을 가리킨다.

이미 참조되었지만, 도 10은 도 9의 절단선 Y-Y'를 따라 취한 단면도이고, 도 11은 도 9의 절단선 X-X'를 따라 취한 단면도이다. 또한, 도 12는 도 9의 레이아웃을 구현하기 위하여 보호 소자의 활성(액티브)영역 배치를 보여주는 도면이고, 도 13은 도 9의 레이아웃을 구현하기 위하여 도 12의 상부에 형성되는 제1 금속층의 레이아웃 패턴도이다. 상기한 도면들을 전술한 컨벤셔날 기술에서 설명된 대응 도면들과 대조시 본 발명의 실시예의 경우에는 제1 금속층의 패턴이 하부의 보호소자의 액티브 영역들과 거의 동일한 형상으로 중첩적으로 나타남을 주목하라. 제1,2,3 금속층들(M1.M2,M3)은 도전성이 양호한 금속 예컨대 알루미늄 재질로 만들어질 수 있다.

도 14는 보호 소자의 형성영역 내에서 도 13의 제1 금속층 또는 다마신 금속층의 레이아웃 패턴들을 설명하기 위해 제시된 도면으로서, 상기 제1 패턴(M1-1)과 상기 제2 패턴(M1-2)은 서로 함께 웹(거미줄) 구조를 이룬다. 여기서, 웹 구조는 연속하는 게이트 프레임과 직사각형의 형태가 합성되어 나타나는 구조를 말하며, 흡사 거미줄 모양과 같아 명명하기로 한다. 상기 게이트 프레임은 상기 제1 패턴의 단위 게이트 프레임(도 14에서 A1-A2-A3-A4를 잇는 사각형의 프레임)이 복수로 인접하여 형성된 것이며, 마치 문틀과 닮아 명명되었다. 각각의 단위 게이트 프레임과는 고립되고 실체적으로 직사각형((도 14에서 a1-a2-a3-a4를 잇는 사각형)의 패턴으로 되는 제1 금속층의 상기 제2 패턴(M1-2)은 하부의 제2 액티브 영역(P+ 영역)의 레이아웃과 거의 동일하게 중첩적으로 형성된다.

도 15는 본 발명의 확장 실시예에 따라 도 10의 단면구조에서 확장된 단면도이다. 도 15의 경우에 액티브 영역(62)은 텡스텐 콘택(WC)을 통해 메탈 제로층(M0:81)과 연결되고, 상기 메탈 제로층(81)은 메탈 콘택(MC)을 통해 메탈 원층(82)과 연결된다. 메탈 원층(M1)은 비아 콘택(V1)을 통해 메탈 투층(M2:84)과 연결되며, 상기 메탈 투층(84)은 제2 비아 콘택(V2)을 통해 상기 패드층이 되는 메탈 쓰리층(M3:88)과 연결된다.

또한, 사안이 허락되는 경우에 상기 메탈 제로층(M0)과 메탈 원층(M1)사이에 는 메탈 제로 프라임층(MOP)이 더 추가될 수 있다. 상기 메탈 제로층(M0)과 메탈 제로 프라임층(MOP)은 텡스텐 등과 같은 금속을 사용한 금속 다마신 공정으로 형성된다. 미세 패턴을 형성하는데 적합하게 사용되는 금속 다마신 공정의 세부는 본 분야에서 널리 알려져 있으므로, 다마신 공정에 대한 구체적 설명은 여기서 생략된다.

핑거 맞물림 구조를 갖는 종래의 금속층 구조와는 다르게, 웹 구조를 갖는 본 발명의 실시예의 금속층의 구조는 포토리소그래피 공정에서 마스크 패턴을 바꾸는 것에 의해 달성된다.

정전방전용(ESD) 보호 소자와 패드간의 연결방법을 개략적으로 설명하기 위해, 다시 도 10 및 도 11로 돌아가서 도면들을 참조한다. 도면들 내에서, 엔형 웰(60)은 반도체 기판이 되는 서브스트레이트(50)에 공지의 이온주입법을 사용하여 제1 도전형 이온을 주입한 후 확산공정을 수행함에 의해 형성된다. 한편, 도면에서는 나타나 있지 않지만, 샬로우 트렌치 아이솔레이션을 경계로 하여 상기 엔형 웰(60)의 인접 영역에는 피형 웰이 형성된다. 피형 디퓨젼 영역(62)은 제2 도전형 이온을 고농도로 주입한 후 확산공정을 수행함에 의해 형성된다. 엔형 디퓨젼 영역(64,65)은 제1 도전형 이온을 고농도로 주입한 후 확산공정을 수행함에 의해 형성된다. 산화막 등과 같은 제1 절연막(80)의 도포 후에 콘택 홀이 형성되면, 콘택 홀에 금속을 필링하여 콘택 플러그를 형성하기 위한 메탈 콘택(MC)의 형성공정이 수행된다. 상기 메탈 콘택(MC)의 형성 후에, 알루미늄 등과 같은 재질로 된 제1 금속 층(82)이 상기 메탈 콘택(MC)의 상부와 상기 제1 절연막(80)의 상부에 전면적으로 도포된다. 이후 포토레지스트 등과 같은 감광막을 사용하는 포토리소그래피 공정이 상기 제1 금속층(82)에 대하여 진행된 후, 금속막 식각 공정이 수행되어, 도 13에서 보여지는 바와 같은 제1,2 패턴들(M1-1,M1-2)을 얻는다. 상기 제1 패턴(M1-1)과 상기 제2 패턴(M1-2)은 서로 함께 웹(거미줄) 구조를 이룬다. 상기 제1,2패턴들(M1-1,M1-2)의 상부에 제2 절연막(83)이 전면적으로 도포된 후, 비아 콘택 홀이 형성되면 비아 콘택 플러그를 형성하는 비아 콘택(V1)의 형성공정이 수행된다. 이 경우에 도 9에서 보여지는 콘택(VM)의 위치에 비아 콘택(V1)이 형성되므로 상기 비아 콘택(V1)은 상기 메탈 콘택(MC)의 수직 상부에 중첩적으로 형성된다. 한편, 도 11을 참조하면, 메탈 콘택(MCb)은 도 10의 메탈 콘택(MC)의 형성시에 함께 형성되는 콘택이다. 또한, 비아 콘택(V1b)도 상기 비아 콘택(V1)의 형성시에 함께 형성되는 콘택이다. 상기 비아 콘택(V1b)은 도 9의 영역(32)내에서 형성되는데 비해, 상기 비아 콘택(V1)은 상기 다이오드 영역(10)내의 액티브 영역(62)내에서 형성된다. 도면에서는 상기 비아 콘택 및 메탈 콘택이 각기 하나의 콘택 플러그로서 나타나 있지만, 복수의 콘택홀 내에 형성된 복수의 콘택 플러그로써 구현됨은 물론이다.

이어서 알루미늄 등과 같은 재질로 된 제2 금속층(84)이 상기 비아 콘택(V1,V1b)의 상부와 상기 제3 절연막(83)의 상부에 전면적으로 도포된다. 상기 제2 금속층(84)이 사진 식각공정에 의해 설정된 형태로 패터닝된 후, 그 상부에는 제4 절연막(86)이 도포된다. 상기 제4 절연막(82)의 내부에는 제2 비아 콘택(V2)이 파워의 효율적 분산을 위해 메쉬 구조로 형성된다.

상기 제2 비아 콘택(V2)의 상부에는 제3 금속층(88)이 전면적으로 도포되고, 이는 패시베이션 층(90)으로 덮여진다. 패드의 본딩 공정의 직전에, 상기 제3 금속층(88)을 커버하는 패시베이션 층(90)은 오픈되고, 이 오픈된 영역은 패드 형성영역(20)에 대응된다. 패드 본딩시에 본딩 포스는 도 4의 영역(12)의 하부에 집중되므로, 상기 영역(12)을 벗어난 영역(11,13)에 상기 보호 소자를 배치하고 비아 콘택을 형성하는 경우에 본딩 포스에 의한 디메지는 경감된다. 따라서,도 6에서 보여지는 영역(30)을 필요로 하지 않으면서 와이어 본딩 포스에 대하여 내구성을 지닌 콘택 구조가 제공된다. 또한, 도 6의 접속부(P1,P2,P3)의 사이즈에 비해 도 13에서의 사이즈(a1)가 현저히 크므로, 전류가 통과되는 단면적이 본 실시예의 경우에 상대적으로 크다. 그러므로 라인 로딩이 분산되어 정전기의 유입시 특정 부위로 전류 집중이 일어남이 없이 각 액티브 영역으로 분산되므로, 약 800볼트 이상에서도 파괴되지 않는 내압 특성이 확인되었다.

더구나, 도 13에서와 같은 금속층의 패턴 형성은 컨벤셔날 구조에 비해 크리티컬 디멘젼의 변화(Variation)가 적어 포토리소그래피 공정에 더 친화적으로 되는 이점 즉, 리쏘 프렌들리(photo-lithograph friendly)가 달성된다. 따라서, 회로 배치의 신뢰성이 보장되고 제품의 생산 수율이 높아질 수 있다.

또한, 상기 메탈 원층(M1)은 메모리 셀 어레이 영역에서는 비트라인을 형성하는데 사용될 수 있으며, 본 발명의 실시예의 경우에 핀 ESD 보호 회로(Protection Circuitry)는 디퓨젼 다이오드(Diffusion Diode)형태이지만, ESD 보호 회로는 모오스(MOS) 형태로서도 구현이 가능하다.

결국, 본 발명의 실시예에서는 보호 다이오드의 디퓨젼 영역에서 패드까지 수직적으로 다이렉트(Direct)로 콘택( Contact)이 되기 때문에, 다이오드의 디스차지 능력이 최대화되어 ESD 레벨이 대폭 증가되는 이점이 있다.

상기 본 발명의 보호 회로가 반도체 메모리 장치 예컨대 에스램에 적용된 경우에 메모리 셀은 6개의 트랜지스터들로 구성된 풀씨모스 에스램(SRAM) 셀이 될 수 있다. 에스램 셀의 셀 피치가 현재의 포토리소그래피 공정의 해상도 한계 근방까지로 더욱 축소될 경우에 상기 6개의 트랜지스터들은 동일 층에 배치됨이 없이 서로 다른 층에 나누어 배치될 수 있다.

이상에서 설명된 바로서, 본 발명의 상세한 설명에서는 도면을 참조로 구체적인 실시예에 관하여 본 발명이 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변화와 변경이 가능함은 물론이다. 예를 들어, 실시예에서 변경을 가하여 제1 금속층의 하부에는 또 다른 금속층이나 다마신 공정에 의해 형성되는 금속층이 적층될 수 있으며, 피형 및 엔형 다이오드를 모오스 트랜지스터 또는 바이폴라 트랜지스터의 배치 구조에서도 적절하게 구현할 수 있을 것이다.

상술한 바와 같이 본 발명에 따르면, 정전 내압이 증대되어 보호 다이오드의 정전방전 특성이 개선되는 효과가 있다. 또한, 보호소자의 접속부에 대한 부하 집중이 완화 및 분산되어 정전기에 대한 내압 특성이 개선됨과 아울러 와이어 본딩 포스에 대하여 내구성을 지닌 콘택 구조가 제공되는 이점이 있다.

Claims

정전방전을 위한 보호 다이오드가 복수로 형성되어 있는 다이오드 영역과;

상기 다이오드 영역의 상부에 중첩적으로 위치되고 외부 접속단자에 대응적으로 설치되는 패드가 형성되어 있는 패드 영역과;

상기 다이오드 영역을 구성하는 액티브 영역들 중의 하나와 상기 패드간을 상기 다이오드 영역 내에서 직접적으로 서로 연결하는 콘택 플러그부를 구비함을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 콘택 플러그부는,

상기 패드와 연결되고 상기 패드의 하부에 존재하는 상부 금속층과 상기 상부 금속층의 하부에 존재하는 하부 금속층간을 서로 전기적으로 연결하는 비아 콘택부와;

상기 하부 금속층과 상기 액티브 영역간을 서로 전기적으로 연결하며 상기 비아 콘택부와는 중첩적으로 수직 하부에 위치되는 메탈 콘택부를 포함함을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 하부 금속층의 패턴은,

상기 다이오드 영역의 제1 도전형 액티브 영역에 대응하여 연속하는 게이트 프레임 형상으로 이루어진 제1 패턴과;

상기 제1 패턴과 함께 웹(거미줄) 구조를 이루며 상기 다이오드 영역의 제2 도전형 액티브 영역에 대응하여 상기 제1 패턴의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임과는 고립되어 있는 실체적으로 직사각형의 제2 패턴으로 구성됨을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 다이오드 영역의 제1 도전형 액티브 영역은, 상기 다이오드 영역 내에서 상기 제1 패턴과 실질적으로 동일한 형상임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 다이오드 영역의 제2 도전형 액티브 영역은, 상기 다이오드 영역 내에서 상기 제2 패턴과 실질적으로 동일한 형상임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 외부 접속단자는 신호를 전달하기 위한 핀임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 보호 다이오드는 상기 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 방전하는 피 타입 다이오드임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 보호 다이오드는 상기 패드에 음전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 음의 정전기를 방전하는 엔 타입 다이오드임을 특징으로 하는 반도체 장치.
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제3항에 있어서, 상기 비아 콘택부와 상기 메탈 콘택부는 복수의 유닛 비아 콘택과 복수의 유닛 메탈 콘택을 각기 가짐을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 제1 도전형 액티브 영역이 고농도 엔형 디퓨젼 영역일 경우에 상기 제2 도전형 액티브 영역은 고농도 피형 디퓨젼 영역임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 패드는 입력 패드, 출력패드, 또는 입력 및 출력패드임을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 구비됨을 특징으로 하는 반도체 장치.
기판에 형성된 웰 영역 내에서 연속하는 게이트 프레임 형상으로 이루어진 제1 도전형 액티브 영역과, 상기 게이트 프레임의 오픈 영역마다 상기 제1 도전형 액티브 영역과는 고립적으로 형성된 제2 도전형 액티브 영역을 갖는 보호 소자와;

상기 제1 도전형 액티브 영역의 상부에서 상기 연속하는 게이트 프레임 형상과 중첩되는 형상으로 이루어진 제1 패턴과, 상기 제1 패턴과 함께 동일층에서 웹 구조를 이루며 상기 제2 도전형 액티브 영역에 대응하여 상기 제1 패턴의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임과는 고립되어 있는 실체적으로 직사각형의 제2 패턴을 갖는 제1 금속층과;

상기 제1 금속층의 상부에 형성된 제2 금속층과;

상기 보호 소자를 상부에서 커버하며 상기 제2 금속층의 상부에 형성되며 외부 접속 핀과 연결되는 패드와;

상기 패드와 상기 제2 금속층을 전기적으로 서로 연결하는 제2 비아 콘택부와, 상기 제2 도전형 액티브 영역의 수직 상부에서 상기 제2 금속층과 상기 제1 금속층의 제2 패턴을 전기적으로 서로 연결하는 제1 비아 콘택부와, 상기 제1 비아 콘택부와 수직적으로 중첩되며 상기 제1 금속층의 제2 패턴과 상기 제2 도전형 액티브 영역을 전기적으로 서로 연결하는 메탈 콘택부를 포함하는 콘택부를 구비함을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
제15항에 있어서, 상기 제1 금속층의 제1 패턴에 연결되는 메탈 콘택은 상기 제1 도전형 액티브 영역 상에서 형성되고, 비아 콘택은 상기 보호 소자가 존재하는 영역의 외부에서 형성되는 것을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
제15항에 있어서, 상기 외부 접속 핀은 신호 또는 전원전압을 전달하기 위한 핀임을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
제16항에 있어서, 상기 보호 소자는 피 타입 다이오드로서 상기 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 전원전압 라인으로 방전하는 것을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
제16항에 있어서, 상기 보호 소자는 엔 타입 다이오드로서 상기 패드에 음전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 음의 정전기를 그라운드로 방전하는 것을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
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제17항에 있어서, 상기 제1 도전형 액티브 영역이 고농도 엔형 디퓨젼 영역일 경우에 상기 제2 도전형 액티브 영역은 고농도 피형 디퓨젼 영역임을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
제17항에 있어서, 상기 패드는 입력 패드, 출력패드, 또는 입력 및 출력패드임을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
제15항에 있어서, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 구비됨을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
외부 접속단자에 대응 연결되는 입출력 패드와, 상기 입출력 패드의 하부에 절연막을 개재하여 위치되며 내부 회로소자를 정전기로부터 보호하기 위한 보호 소자의 액티브 영역 사이를, 콘택 플러그부를 통하여 상기 액티브 영역 내에서 수직 선형적으로 연결한 것을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 구조.
제24항에 있어서, 상기 콘택 플러그부는 서로 수직으로 중첩되는 비아 콘택과 메탈 콘택을 포함함을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 구조.
제25항에 있어서, 상기 절연막의 내부에는 상기 메탈 콘택이 존재하는 메탈 콘택층, 제1 금속층, 상기 비아 콘택이 존재하는 비아 콘택층, 제2 금속층이 적층순으로 존재함을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
제25항에 있어서, 상기 외부 접속단자는 신호를 전달하기 위한 핀임을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
제25항에 있어서, 상기 보호 소자는 상기 입출력 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 출력용 전원공급전압 라인(VDDQ)으로 방전하는 피 타입 다이오드임을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
제25항에 있어서, 상기 액티브 영역은 고농도 피형 디퓨젼 영역 또는 엔형 디퓨젼 영역 중의 하나임을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
제25항에 있어서, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 형성됨을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
정전방전을 위한 보호 소자의 제1 액티브 영역을, 상기 보호 소자가 복수로 형성된 소자 형성영역의 상부에 위치되어지는 본딩 패드에 전기적으로 연결할 경우에, 상기 본딩 패드의 하부와 상기 제1 액티브 영역의 상부사이를 절연막을 통하여 수직적으로 연결하는 콘택 플러그를 사용함을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 방법.
제31항에 있어서, 상기 보호 소자의 상기 제1 액티브 영역의 상부에는 메탈 콘택과 비아 콘택이 중첩적으로 함께 형성되고 상기 보호 소자의 제2 액티브 영역의 상부에는 메탈 콘택이 형성됨을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 방법.
반도체 장치의 ESD 프로텍션 회로에 있어서:

각기 대응되는 외부 접속 단자와 상기 반도체 장치의 내부회로 사이에서 전기적으로 연결되며 패드 오픈 영역에 존재하는 복수의 패드들과;

상기 복수의 패드들의 각 하부 제1 영역 내에서 제2 디퓨젼 영역으로 형성되어 상기 패드들과 전원공급전압간에 접속된 피형 프로텍션 다이오드들과;

상기 각 하부 제1 영역에 인접한 각 하부 제2 영역 내에서 제1 디퓨젼 영역으로 형성되어 상기 패드들과 접지전압간에 접속된 엔형 프로텍션 다이오드들을 구비함을 특징으로 하는 반도체 장치의 ESD 프로텍션 회로.
제33항에 있어서, 상기 제1 디퓨젼 영역 또는 상기 제2 디퓨젼 영역을 상기 패드에 전기적으로 연결할 경우에 상기 패드 하부의 알루미늄 층 및 금속 층을 거쳐 상기 디퓨젼 영역까지 다이렉트로 연결하는 콘택 구조를 가짐을 특징으로 반도체 장치의 ESD 프로텍션 회로.
제33항에 있어서, 상기 반도체 장치가 스태이틱 램인 경우에 상기 스태이틱 램의 메모리 셀은 6개의 셀 트랜지스터들로 이루어지고, 상기 6개의 셀 트랜지스터들은 서로 동일층 또는 서로 다른 층에서 형성됨을 특징으로 하는 반도체 장치의 ESD 프로텍션 회로.
제1,2 액티브 영역이 이격적으로 접합된 정전방전용 보호 다이오드들을 갖는 반도체 장치에서 입출력 패드 하부의 전기적 연결구조에 있어서:

전원공급전압이나 접지전압에 연결되며 상기 입출력 패드 하부의 중앙 영역에 복수로 형성된 파워용 보호 다이오드와;

상기 입출력 패드에 연결되며 상기 입출력 패드 하부의 에지 영역에 복수로 형성된 신호용 보호 다이오드를 구비하며,

상기 입출력 패드와 상기 신호용 보호 다이오드의 제2 액티브 영역간의 수직적 연결이 적어도 하나의 비아 콘택을 사용하여 상기 제2 액티브 영역상에서 이루어진 것을 특징으로 하는 입출력 패드 하부의 전기적 연결구조.