CN100401512C

CN100401512C - 利用硅控整流器的静电放电保护电路

Info

Publication number: CN100401512C
Application number: CNB021081115A
Authority: CN
Inventors: 苏源茂; 俞大立
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2008-07-09
Anticipated expiration: 2022-03-26
Also published as: CN1447488A

Abstract

一种利用硅控整流器的静电放电保护电路，该电路包括一p型基底层，含一N型阱区，一第一P₊层，置于N型阱区中；和一第一N₊层，置于P型基底层中以连接至接地。为了控制正向暂态，该装置依助雪崩介于N型阱区与p型基底层之间的PN结进入再生模式。还有一顺偏二极管控制负向暂态，该二极管包括在P型基底层的一第二P+区域，以通过介于该第一N₊区域与该P型基底层的PN结；一第二N₊区域，置于该N型阱区中，以通过介于该N型阱区与该第一P₊层的PN结；一可变电阻被置于输入焊接点与第二N₊区域之间，以最佳化ESD保护装置的效能；该电阻改善了导通特性，并且降低了装置的触发电压。

Description

利用硅控整流器的静电放电保护电路

技术领域

本发明涉及一种利用硅控整流器的静电放电保护电路，具体地说，是一种防止因静电放电所造成的暂态高电压，对组件造成损害的保护电路。

背景技术

静电放电(Electrostatic Discharge，ESD)对多数集成电路会造成相当大的威胁，尤其是对那些应用金属氧化物(metal-oxide)技术的电路而言。当外部能量源在很短的时间内释放大量的暂态电压至集成电路的输入端点上时，静电放电将会提升。这种释放电压现象一般发生于电路制造过程；当操纵集成电路设备时，在人体身上大量的静电将被释放。

利用金属氧化硅技术所制造的设备尤其被怀疑因ESD而造成损害。这些设备仅有非常少量的串联电阻介于输入焊接点与装置上的主动电路之间。这些小的串联电阻允许暂态的大电压通过，造成大电流在很短的时间内流经主动电路。通常这些暂态电压会对设备的主动电路造成严重的伤害。

因为ESD对集成电路所造成的伤害可依赖电路的设计，去防止ESD所造成的影响。由于集成电路在电路制造过程特别容易受到ESD的损害，因此有很大的可能性会因单一集成电路的损害而造成整体电子设备无法工作。而这种对完全制造好的设备所需的修复工作通常是乏味且所花费不用很高。然而，在集成电路中内建可消除ESD的机制即可避免此种损害。

对于使用CMOS技术的装置而言，利用硅控整流器(semiconductorcontrolled rectifier，SCR)对于防止ESD是一种理想的解决方案。SCR依藉所有CMOS电路原本就有的寄生横向PNPN结构提供了ESD结构。SCR可锁定一电压，该电压比损害MOS栅极氧化层所需的电压还要低，而且SCR还有另一项优点，那就是当导通状态时，在集成电路所产生的热会平均分布在很大的体积上。这种称作横向SCR(lateral SCR，LSCR)的SCR结构被描述于美国专利5,012,317中。

参考图1-1为该美国专利的ESD保护装置剖面图，而该装置相对应的电路示意图如图1-2所示。在该习知技术的装置中，包括PNPN型式装置的SCR形式ESD保护装置被置于输入焊接点16与接地之间。该装置包括一P型基底层10，而一N型阱区11形成于其中；一第一P+区域或称阱区13，被置于该N型阱区11中；以及一第一N+区域14，被置于该P型基底层10以连接至接地。为了控制正向暂态，该装置依藉雪崩介于N型阱区11与P型基底层10之间的PN结17进入再生模式。

一顺偏二极管被提供以控制负向暂态，该二极管包括在P型基底层10的一第二P+区域15，以连通介于该第一N+区域14与该P型基底层10的PN结18；一第二N+区域12，置于该N型阱区11中，以连通介于该N型阱区11与该第一P+层13的PN结19。

在操作上，正向暂态造成电流流经P+区域13，以倍增介于N型阱区11与P型基底层10的PN结17；而后电流经由PN结18由P型基底层10流至N+区域14到接地。而在反向暂态模式下，电流自接地由第二P+区域15流至P型基底层10；在此模式下，电流从P型基底层10，经由PN结17流至N型阱区11，且经由N型区域12至焊接点16。

习知技术的SCR形式ESD保护装置有效的保护集成电路，避免因静电放电所产生的高暂态电压与大电流对电路所造成的伤害。然而，该习知技术的ESD保护装置仍有一些缺点，包括高触发电压、导通时间慢、以及导通电压对制作工艺流程变异很敏锐。习知技术的ESD保护装置也缺乏对不同I/O应用的可调性(tunability)。本发明借助提供内建一可变串连电阻的SCR装置排除习知技术的缺点，该可变串连电阻存在于N型阱区或P型基底连接处，详述如后。

发明内容

有鉴于此，本发明的主要目的，在于提供一种利用硅控整流器的静电放电保护电路，其包括介于输入焊接点与接地之间的PNPN型式装置。该装置包括一P型基底层，其中一N型阱区形成于该P型基底层中；一第一P+层，置于N型阱区中；以及一第一N+层，置于P型基底层中以连接至接地。为了控制正向暂态(positive transient)，该装置依藉雪崩(avalanching)介于N型阱区与P型基底层之间的PN结进入再生模式(regenerative mode)。一顺偏二极管被提供以控制负向暂态(negative transient)，该二极管包括在P型基底层的一第二P+区域，以通过介于该第一N+区域与该P型基底层的PN结；一第二N+区域，置于该N型阱区中，以通过介于该N型阱区与该第一P+层的PN结。

本发明的技术解决方案是：参照美国专利5,012,317的LSCR结构，在N阱区或P型基底提供SCR装置一个可变串联电阻，并借助调整该串联电阻的阻值，达到保护电路的SCR效能的最佳化。

根据本发明的一种利用硅控整流器的静电放电保护电路，置于一节点与一参考电位间，包括：

一第一导电类型的淡掺杂半导体材料的第一区域，其中该第一区域形成具有一上表面的一基体；

一第二导电类型的淡掺杂半导体材料的第二区域，该第二区域置于该第一区域的该上表面；

一第一导电类型的浓掺杂半导体材料的第三区域，该第三区域置于该第二区域的该上表面，其中该第三区域电性连接至该节点；

一第二导电类型的浓掺杂半导体材料的第四区域，该第四区域置于该第一区域的该上表面，其中该第四区域电性连接至该参考电位；

一第二导电类型的浓掺杂半导体材料的第五区域，该第五区域置于该第二区域的该上表面；

一第一导电类型的浓掺杂半导体材料的第六区域，该第六区域置于该第一区域的该上表面，其中该第六区域电性连接至该参考电位；特点是，还有

一电阻，其具有连接至该节点的一第一端点，以及连接至该第五区域的一第二端点。

所说的第一导电类型为P型，该第二导电类型为N型；所说的电阻为可变电阻；可利用聚焦阳离子光束所形成；也可利用激光所形成；所说的节点为一集成电路的一焊接点，该参考电位为接地。

根据本发明与上述的技术方案属于的同一发明构思，还提供另一种利用硅控整流器的静电放电保护装置，置于一节点与一参考电位间，包括：

一第一导电类型的浓掺杂半导体材料的第六区域，该第六区域置于该第一区域的该上表面；特点是，还有：

一电阻，其具有连接至该节点的参考电位端点，以及连接至该第六区域的一第二端点。

所说的第一导电类型为P型，该第二导电类型为N型；所说的电阻为可变电阻；其可利用一聚焦阳离子光束所形成；也可利用一激光所形成；所说的节点为一集成电路的一焊接点，该参考电位为接地。

根据本发明与上述的技术方案属于的同一发明构思，还提供另一种利用硅控整流器的静电放电保护电路，置于一节点与一参考电位间，包括：

一PNPN型式装置，置于一输入焊接点与接地之间，其中该PNPN型式装置包括一P型基底层，一N型阱区，一P+区域，置于邻接该P+区域的一第一N+区域，与连接至该参考电位的一第二N+区域；其特征在于，还有：

一电阻，具有连接至该节点的一第一端点，以及连接至该第一N+区域的一第二端点。

所说的电阻为可变电阻；其可利用一聚焦阳离子光束所形成；也可利用一激光所形成；所说的节点为一集成电路的一焊接点，该参考电位为接地。

本发明的优点是：具有显著的技术进步，由于在ESD保护装置的输入焊接点与第二N+区域之间或在第二P+区域与接地之间设置一可变电阻，达到最佳化的保护，该电阻改善了导通特性，并且降低了装置的触发电压。

本发明诸多优点部分还将详细描述于如后的说明书中。

附图说明

图1-1为传统SCR形式的ESD保护装置剖面图；

图1-2为传统SCR形式的ESD保护装置示意图；

图2-1为本发明SCR形式的ESD保护装置的第一实施例剖面图；

图2-2为本发明SCR形式的ESD保护装置示意图；

图3为传统SCR形式的ESD保护装置与本发明SCR形式的ESD保护装置的I-V特性曲线图；以及

图4为本发明SCR形式的ESD保护装置的第二实施例剖面图。

图中符号说明

1～习知技术ESD保护装置；

2～本发明第一实施例ESD保护装置；

3～本发明第二实施例ESD保护装置；

10～P型基底层；

11～N型阱区；

12～第二N+区域；

13～第一P+区域；

14～第一N+区域；

15～第二P+区域；

16～焊接点；

17～PN结；

18～PN结；

19～PN结；

20～P型基底层；

21～N型阱区；

22～第二N+区域；

23～第一P+层；

24～第一N+区域；

25～第二P+区域；

26～串联电阻；

27～输入焊接点；

28～PN结；

29～PN结；

30～曲线；

31～曲线；

32～曲线；

40～P型基底层；

41～N阱区；

42～第二N+区域；

43～第一P+区域；

44～第一N+区域；

45～串联电阻；

46～第二P+区域；

47～焊接点；

48～PN结；

49～PN结；

60～PN结；

61～PN结；

200～晶体管；以及

201～晶体管。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合图2-1至图4，详细说明如下：

参阅图2-1和图2-2，图2-1为根据本发明第一实施例的ESD保护装置2的剖面图。第一实施例的ESD保护装置是一个SCR型式的装置，包括介于输入焊接点27和接地之间的PNPN结构。该装置包括一N型阱区21，形成于一P型基底层20；一第一P+层23，置于该N型阱区21中；一第一N+区域24，置于该P型基底层20内以连接至接地；由该第一P+层23、N型阱区21、P型基底层20、以及第一N+区域24所提供的PNPN结依藉再生模式以控制正向暂态。当正向暂态造成电流流经P+区域23，以倍增介于N型阱区21与P型基底层20的PN结28时，该装置会进入再生模式；电流随后自P型基底层20经由PN结29流至N+区域24到接地。

类似于图1-1中习知技术的装置，负向暂态是由ESD保护电路中的顺偏二极管所控制。该二极管包括由P型基底层所提供的一第二P+区域25，以通过介于第一N+区域24与P型基底层20的PN结29；一N型材料的第二N+区域22，置于N型阱区21，以通过介于N型阱区21与第一P+层23的PN结60。在反向暂态模式下，电流自接地经由第二P+区域25流至P型基底层20；在此模式下，电流自P型基底层20经由PN结28流至N型阱区21，且经由N+区域22流至焊接点27。

本发明的ESD防护电路不同于习知技术的装置，依藉外加一可调、串联电阻26焊接点27与第二N+区域22之间。在正向暂态模式下，当PN结28击穿时，许多电子和空穴对随之产生。电子流经由串联电阻26流至N+区域22；同样地，空穴流经由P型基底电阻R_p-sub流至P+区域25。电子和空穴流藉由顺偏NPN和PNP晶体管的基极-发射极结，活化NPN和PNP双载流子晶体管。串联电阻26减少了对P+区域23和N阱区顺偏所需时间。因此，PNP晶体管可比习知技术中的装置更快被导通。再者，本发明的装置相较于习知技术展现了更优异的ESD效能。

串联电阻26提供了本发明ESD保护电路一些习知技术的装置所未提及的优点。由于电阻26的缘故，ESD装置展现了低触发电压的优点。举例来说，在极端状况下，串联电阻26可大到使焊接点27与N+区域22间的路径为开路的状态；而PNP晶体管的开路基极击穿电压BV_CEO可由下列关系式表示：

{BV}_{CEO} = \frac{{BV}_{CEO}}{{(B_{o})}^{\frac{1}{n}}}

其中β₀为在低集电极偏压下的共射极电流增益，其中乘法因子是单一的。举例来说，如果共射极电流增益是100，则开路基极击穿电压将会约为开路射极击穿电压的三分之一。困此，在本发明中，增加电阻R_A的阻值，意即增加串联电阻26的阻值，将随之减少击穿电压。就另一量化的例子，在传统CMOS技术0.5μM制作过程中，BV_CEO或N阱区与P基底区域的击穿电压大约为30至50V。NPN晶体管的β电流增益约为20至150，而n的值约为1到2之间。

串联电阻26也降低了导通SCR装置所需的时间。由于电阻26可有效率地降低触发电压，所以较小的电流即可触发SCR至导通模式(“ON”mode)。因此本发明的SCR装置比传统LSCR装置有较快的导通特性；此优点对于充电装置模式ESD(charged-device-mode 1-ESD，CDM-ESD)的应用尤其实用。由于CDM-ESD比原本静电放电能量有较快的波形，习知的SCR装置通常无法进入“ON”模式，以防止CDM-ESD。通常这种形式的放电在传统SCR装置被激活前，会造成电路组件的损害。然而本发明的SCR装置由于具有低触发电压与快速导通时间，因此能更有效的防止快速波形如CDM-ESD。

本发明ESD保护电路的串联电阻26的更进一步优点根源于该电阻的可调性。串联电阻26被设计成一可变电阻，该可变电阻在晶圆制作后可被调整，而该晶圆是ESD保护电路所在之处。因此，根据所需的触发电压位准、导通速度、以及ESD效能，电阻26可被修正以提供ESD保护电路所需的特性。电阻26可依藉传统各种不同的方式以调整其电阻值。这些方式包括利用激光，如商用FA工具激光切割器(commercial FA tool-laser cutter)或聚焦离子光束(focused ion beam)。当所有制作集成电路的制造过程皆已完成后，这些方式可被用来调整电阻26的电阻值。

图2-2为本发明图2-1第一实施例的电路示意图。如图2-2所示，电阻26与N阱区21所提供的电阻串联；晶体管200是由P+区域23、N阱区21、以及P基底层20所形成的PNP结而形成；图2-2中的N阱区21以及P基底层20由他们所形成的电阻组件来表示。晶体管201是由N+区域22、N阱区21、P基底20以及N+区域24所形成的NPN结而形成；图2-2中的N阱区21以及P基底层20由他们所形成的电阻组件来表示。

图3为传统SCR形式的ESD保护装置与本发明SCR形式的ESD保护装置的I-V特性曲线图。曲线30代表传统SCR形式的ESD保护装置在未加入串联电阻26的I-V曲线；而曲线31与32分别代表本发明SCR形式的ESD保护装置在串联电阻26被设计为R_A1与R_A2时的I-V曲线，其中R_A1＞R_A2。如图3所示，用来操作ESD保护电路的触发电压会随着串联电阻26的电阻值增加而减小。

图4为本发明SCR形式的ESD保护装置的第二实施例剖面图。类似于第一实施例ESD保护电路装置，本发明的第二实施例包括SCR形式装置，该装置包括介于输入焊接点47与接地之间的PNPN结构。该装置包括形成于P型基底层40的N阱区41；一第一P+区域43置于N阱区41中；以及一第一N+区域44置于P型基底层40中以连接至接地。而PNPN结由第一P+区域43、N阱区41、P型基底层40所构成；第一N+区域44依藉进入再生模式控制正向暂态。当正向暂态造成电流流经P+区域43，以倍增介于N阱区41与P型基底层40的PN结48时，装置会进入再生模式。电流随后自P型基底层40经由PN结49流至N+区域44到接地。

类似图2-1的装置，负向暂态依赖ESD保护电路所提供的顺偏二极管而被控制。该二极管包括在P型基底层的一第二P+区域46，以通过介于该第一N+区域44与该P型基底层40的PN结49；一第二N+区域42，置于该N型阱区41中，以通过介于该N型阱区41与该第一P+层43的PN结61。在反向暂态模式下，电流自接地由第二P+区域46流至P型基底层40；在此模式下，电流从P型基底层40，经由PN结48流至N型阱区41，且经由N型区域42至焊接点47。

在第二实施例中，串联电阻45被置于第二P+区域46与接地之间。在此实施例中，R_p-sub被更改为相对于第一实施例的R_N-WELL。

本发明虽以较佳实施例公开如上，然而它不是用来限定本发明，任何熟习此项制造工艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当以本专利申请所界定的范围为准。

Claims

1.一种利用硅控整流器的静电放电保护电路，置于一节点与一参考电位间，包括：

一第一导电类型的浓掺杂半导体材料的第六区域，该第六区域置于该第一区域的该上表面，其中该第六区域电性连接至该参考电位；其特征在于，还有

2.如权利要求1所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的第一导电类型为P型，该第二导电类型为N型。

3.如权利要求1所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的电阻为可变电阻。

4.如权利要求1所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的电阻利用聚焦阳离子光束所形成。

5.如权利要求1所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的电阻利用激光所形成。

6.如权利要求1所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的节点为一集成电路的一焊接点，该参考电位为接地。

7.一种利用硅控整流器的静电放电保护装置，置于一节点与一参考电位间，包括：

一第一导电类型的浓掺杂半导体材料的第三区域，该第三区域置于该第二在域的该上表面，其中该第三区域电性连接至该节点；

一第一导电类型的浓掺杂半导体材料的第六区域，该第六区域置于该第一区域的该上表面；其特征在于，还有：

8.如权利要求7所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的第一导电类型为P型，该第二导电类型为N型。

9.如权利要求7所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的电阻为可变电阻。

10.如权利要求7所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的电阻为利用一聚焦阳离子光束所形成。

11.如权利要求7所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的电阻利用一激光所形成。

12.如权利要求7所述的利用硅控整流器的静电放电保护电路，其特征在于，所述的节点为一集成电路的一焊接点，该参考电位为接地。