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Technisches Gebiet
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Die
vorliegende Erfindung bezieht sich auf integrierte Schaltkreise,
insbesondere auf elektrostatischen Entladungsschutz von integrierten
Schaltkreisen und auf Kontaktunterbauten, die in integrierten Schaltkreisen
verwendet werden.
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Hintergrund der Erfindung
und Stand der Technik
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Elektrostatische
Entladungen (ESD, Englisch: Electrostatic Discharges) können, wie
das wohl bekannt ist, elektronische Geräte schädigen, insbesondere elektronische
Halbleitergeräte,
die auf isolierenden oder halbisolierenden Substraten hergestellt worden
sind, wie etwa insbesondere die Art von Geräten, die integrierte Schaltkreise
genannt werden. Geräte
zum Schützen
gegen ESDs sind herkömmlicherweise
in den Eingabe-/Ausgabepfaden der meisten Halbleitergeräte eingebaut,
um übermäßig große Ladungen
zu den empfindlichen Schaltkreisen weg parallel zu schalten bzw.
abzuleiten. In einem Chip mit integrierten Halbleitern sind metallische
Bereiche bereitgestellt, genannt Unterbauten (Englisch: Pads), die
freie Oberflächen
aufweisen und die zum Verbinden der elektronischen Schaltkreise
mit anderen elektrischen Geräten
benutzt werden, d. h. zur Eingabe in und Ausgabe aus den elektronischen
Schaltkreisen eines Chips. Beispielsweise können elektrisch leitende Drähte mit
solchen Unterbauten verbunden bzw. verklebt werden. ESD Schutzschaltkreise
können
dann an solchen Unterbauten angeordnet sein oder mit diesen verbunden
sein.
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Wenn
eine Verbindung mit einem Unterbau hergestellt wird, wie etwa eine
Drahtbefestigungsverbindung (Englisch: Wirebond Connection), dann
können
die abwärts
gerichteten Kräfte
eine ansehnliche Stärke
aufweisen und eine Ablösung
bzw.
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Delaminierung
der Schichten unterhalb des Unterbaus bewirken, insbesondere wenn
dort Metallschichten existieren, und die Kräfte können auch in diesem Bereich
angeordnete pn-Übergänge beschädigen. Daher
können
elektrische Schaltkreise, wie etwa die ESD Schaltkreise, nicht leicht
unter oder direkt unter dem Unterbau angeordnet werden, obwohl ein
derartiger Ort für
einige Schaltkreisen allgemein vorteilhaft wäre, weil er eine signifikante
Nutzfläche auf
dem Chip des integrierten Schaltkreises darstellt.
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Folglich
wird im
US Patent 5,514,892 ein
Gerät zum
Schutz vor elektrostatischer Entladung offenbart, das Dioden aufweist,
die in halbleitenden Wällen
unterhalb eines mit Drahtverbindung versehenen Unterbaus ausgebildet
sind. Der Unterbau ist durch eine Diode mit Erde und durch fünf in Reihe
verbundene Dioden mit einer Versorgungsspannung von 3 Volt verbunden.
Durch die Bereitstellung der letzteren, in Reihe geschalteten Dioden
ist der integrierte Schaltkreis bis zu 5 Volt tolerant. Die Dioden
sind direkt unterhalb des Unterbaus in einem Muster mit sechs in
einer Reihe angeordneten, rechteckförmigen Flächen ausgebildet. Es wird behauptet
bzw. beansprucht, dass dieser Aufbau, wahrscheinlich insbesondere
der spezielle Entwurf einer dazwischen liegenden, verbindenden Metallschicht
die Probleme der Zwischenlagen-Delaminierung ausschaltet.
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Im
US Patent 4,750,081 wird
ein Schaltkreis für
elektrostatischen Entladungsschutz offenbart, der Dioden aufweist,
die direkt unterhalb der rechteckigen Ecken eines Drahtverbindungsunterbaus
angeordnet sind. Auch können
einzelne Dioden direkt unterhalb des Umfangs oder des Randbereichs
des Unterbaus in einer Reihe zwischen den Eckdioden ausgebildet
werden, wobei die Längsausdehnung
dieser anderen Dioden senkrecht zu den Seiten des Unterbaus ist.
Der Hauptteil des Unterbaus wird daher keine Metallschichten darunter
aufweisen, was das Risiko der Delaminierung verringern wird. Es
werden nur Dioden von einem einzigen Orientierungstyp verwendet,
die den Metallunterbau über
einen umgekehrt vorgespannten pn-Übergang mit dem Substrat verbinden.
Im
US Patent 5,304,839 wird
ein Schutzaufbau offenbart, wobei der Aufbau keinen Widerstand in
dem Eingabe- oder Ausgabepfad aufweist.
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In
den Eingabepfaden von Halbleitergeräten werden häufig einige
Schutzvorkehrungen gegen hohe Eingangsströme bereitgestellt, wie etwa
ein in dem Eingangspfad angeschlossener, elektrischer Widerstand,
wobei dieser Widerstand den Eingangsstrom begrenzt. Dieser Widerstand
ist herkömmlich außerhalb
des verbindenden Unterbaus angeordnet und belegt dann einige wertvolle
Chipfläche,
wie das durch die unten angeführten
Druckschriften veranschaulicht wird.
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Im
US Patent 4,806,999 werden
Eingangsunterbauten durch zwei Dioden, die unter dem Umkreis des
Unterbaus angeordnet sind, vor elektrostatischer Entladung geschützt. Die
schützenden
Dioden werden ausgebildet durch erste Elektroden, die mit dem Unterbau
verbunden sind und die Formen aufweisen von relativ engen Streifen,
die sich entlang im Wesentlichen der Hälfte des Umkreises oder der Randlinie
des Unterbaus erstrecken. Die ersten Elektroden sind verbunden mit
oder befinden sich in Wannen oder Wällen mit Dotierungstypen, die
entgegengesetzt zu denjenigen der ersten Elektroden sind und die
die zweiten Elektroden der Dioden aufweisen und die dazu gedacht
sind, mit einer Versorgungstreiberspannung oder mit Erde verbunden
zu werden. Die Grenze zwischen den Wannen ist in einem Bereich angeordnet,
der nicht durch den bloßliegenden
Teil des Unterbaus überdeckt
wird. Zwischen dem Unterbau und dem Eingangsschaltkreis kann ein
Eingangswiderstand enthalten sein.
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Im
US Patent 4,876,584 wird
ein integrierter Schaltkreis mit durch Dioden und Transistoren geschützten Anschlussun terbauten
offenbart. Die Dioden und Transistoren sind horizontal außerhalb
der entsprechenden Unterbauten angeordnet und weisen einen Anschluss
auf, der am Rand des Unterbaus angeordnet ist. Ein Widerstand wird
durch einen Widerstandspfad, der einen Unterbau mit dem Rest des
integrierten Schaltkreises verbindet, bereitgestellt. Ein ähnlicher
Aufbau mit Schutzdioden und einem Widerstand wird in der veröffentlichten
Europäischen Patentanmeldung 0 371
663 offenbart, wobei der Widerstand durch eine horizontal
außerhalb
des Unterbaus angeordnete Metallsilizid-Verbindung ausgebildet wird.
Andere ähnliche
Schutzaufbauten mit einem Widerstand in einem Eingabe- und/oder Ausgabepfad
sind in den
US Patenten 5,808,343 ,
5,615,073 ,
5,196,913 ,
4,730,208 und
4,710,791 offenbart.
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Zusammenfassung der Erfindung
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Es
ist eine Aufgabe der Erfindung, eine Vorrichtung zum Schützen eines
Verbindungs- bzw. Anschlussunterbaus des integrierten Schaltkreises
gegen übermäßige positive
oder negative Spannungen bereitzustellen, wobei die Vorrichtung
keine zusätzlichen
Verarbeitungsschritte erfordert, wenn der integrierte Schaltkreis
hergestellt wird.
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Es
ist eine Aufgabe der Erfindung, eine Vorrichtung zum Schützen eines
Anschlussunterbaus eines integrierten Schaltkreises gegen übermäßige positive
oder negative Spannungen bereitzustellen, welche Vorrichtung eine
kleine parasitische Kapazität aufweist
und eine gute Toleranz für
elektrische Überspannung
aufweist.
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Es
ist eine weitere Aufgabe der Erfindung, einen Anschlussunterbau
eines integrierten Schaltkreises bereitzustellen, welcher einen
ESD Schutz aufweist und ein minimales Risiko der Verursachung von Aufladungen
(Englisch: Latch-Up) von Eingangs-/Ausgangstransistoren aufweist.
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Es
ist eine weitere Aufgabe der Erfindung, einen Anschlussunterbau
eines integrierten Schaltkreises bereitzustellen, der gegen ESDs
geschützt
ist und der ein minimales Risiko bezüglich Delaminierung und bezüglich jeglicher
Beschädigung
von pn-Übergängen der
ESD-Schaltkreise aufweist, wenn diese Kräften ausgesetzt werden, die
auftreten, wenn tatsächlich
eine Verbindung mit dem Unterbau hergestellt wird, wie etwa eine
Drahtverbindung.
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Es
ist eine weitere Aufgabe der Erfindung, einen Anschlussunterbau
eines integrierten Schaltkreises bereitzustellen, der einen Widerstand
aufweist, der in einem Eingangs- und/oder
Ausgangspfad angeschlossen ist und der in einer einfachen und platzsparenden
Weise bereitgestellt ist.
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Folglich
weisen Anschlussunterbauten, wie etwa Drahtanschlussunterbauten
oder Unterbauten für "flip-chip" Kontaktierungen
für integrierte
Schaltkreise, Schutzdioden auf, die durch erste Elektroden ausgebildet
sind, die mit dem entsprechenden Unterbau verbunden sind und die
Formen von sich an oder entlang eines Teils des Umkreises oder der
Randlinie des Unterbaus erstreckenden, relativ schmalen Streifen
aufweisen. Die ersten Elektroden weisen einen ersten Dotierungstyp
auf und sind verbunden mit oder in Bereichen angeordnet, die einen
zweiten Dotierungstyp entgegengesetzt dem ersten Dotierungstyp aufweisen
und die zweite Elektrode der Dioden bilden, und die dazu gedacht
sind, mit Quellen von konstanten Potenzialen verbunden zu werden, die
in der Lage sind, hohe Ströme
zu absorbieren. Die Anordnung der ersten Elektroden an den Rändern der
Unterbauten erlaubt, dass die gesamten Metallflächen, die zum elektrischen
Verbinden der ersten Elektrode mit dem Unterbau erforderlich sind und
ebenfalls an den Rändern
des Unterbaus angeordnet sein können.
Folglich ist keine Metallschicht unterhalb des zentralen großen Bereichs
des Unterbaus er forderlich. Die Bereiche direkt unter dem zentralen
Bereich des Unterbaus können
dann relativ gleichförmig
ausgebildet werden und enthalten beispielsweise meistens Siliziumoxid,
was das Risiko der Delaminierung verringert. Auch müssen keine pn-Übergänge unterhalb
der mittleren Bereiche angeordnet sein.
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Die
schmale Form der ersten Elektroden führt zu einer niedrigen Kapazität der ersten
Elektroden zu den zweiten Bereichen und zu anderen elektrisch leitenden
Bereichen des Schaltkreises. Die schmale Form stellt auch einen
vorbestimmten elektrischen Widerstand pro Einheitslänge bereit,
was zu einer Verteilung möglicher
hoher Ströme über die Länge der
ersten Elektroden führt.
Die schmalen Streifen der ersten Elektroden können gerade bzw. direkt unterhalb
eines Randbereichs des entsprechenden Unterbaus sein und sie können auch
einige Bereiche außerhalb
dieses Bereichs aufweisen, die folglich dann unter Oberflächenbereichen
an der Seite des Unterbaus angeordnet sein werden. Den schmalen
Streifen kann in vielen Fällen
dadurch eine ausreichende Länge
verliehen werden, dass die Unterbauten oktogonal mit Winkeln von
im wesentlichen 135° ausgeführt werden.
Die streifenförmigen
Bereiche sind kontinuierliche Streifen, die in vorteilhafter Weise
eine Konfiguration, die so glatt wie möglich ist, aufweisen sollten,
und sie sollten folglich Winkel von nicht kleiner als im Wesentlichen
135° aufweisen,
so dass zu hohe elektrische Feldstärken vermieden werden.
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Insbesondere
wird einer der streifenförmigen Bereiche
zum Ausbilden eines elektrischen Widerstands in einem Eingabe- und/oder Ausgabestrompfad
des integrierten Halbleiterschaltkreises verwendet, wobei ein derartiger
Ort des Widerstands keinen gesonderten Platz auf dem integrierten
Schaltkreischip erfordert. Der Widerstand wird durch einen Teil eines
ersten dotierten Bereichs ausgebildet, wobei dieser gesamte Teil
oder sogar der gesamte erste dotierte Bereich direkt unter dem Unterbau
angeordnet ist, insbesondere der gesamte Bereich und/oder der gesamte
erste dotierte Bereich, der unter einem Randteil des Unterbaus angeordnet
ist. Der Teil und/oder der erste dotierte Bereich weisen vorzugsweise
eine längliche
Form oder eine Streifenform mit einer Längsrichtung auf und sind so
angeordnet, dass ein durch den Widerstand hindurch laufender elektrischer
Strom Richtungen aufweist, die im wesentlichen senkrecht zu der
Längsrichtung
sind. Dann kann insbesondere die Länge und die Breite des Teils
und/oder des ersten dotierten Bereichs ausgewählt werden, um dem Widerstand
einen vorbestimmten elektrischen Widerstand pro Einheitslänge des
Teils zu verleihen, so dass der elektrische Strom im wesentlichen
gleichförmig über die
gesamte Länge
des Teils verteilt wird. Der Teil und/oder der erste dotierte Bereich
können
in vorteilhafter Weise die Form eines kontinuierlichen Streifens,
der sich parallel zu einem Teil des Randes des Unterbaus erstreckt,
aufweisen. In dem Fall, wo der Teil und/oder der erste dotierte
Bereich die Form von Streifen aufweist, weisen die Streifen vorzugsweise
Ecken oder Winkel zwischen verbunden Bereichen des Streifens auf,
die zumindest im wesentlichen 135° sind.
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In
der bevorzugten Ausführungsform
ist der erste dotierte Bereich ebenfalls eine Elektrode einer ersten
Diode, die den integrierten Halbleiterschaltkreis schützt, wobei
die erste Diode mit dem Eingabe- und/oder Ausgabepfad verbunden
ist. Der erste dotierte Bereich, der dann die erste Elektrode der ersten
Diode ausbildet, kann dann als ein erster Leitfähigkeitstyp dotiert werden
und elektrisch mit dem Unterbau verbunden werden, und eine zweite
Elektrode der ersten Diode wird durch einen zweiten dotierten Bereich
eines zweiten Leitfähigkeitstyps,
der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, ausgebildet,
wobei der zweiten dotierte Bereich ein relativ großer Bereich
ist, der den ersten dotierten Bereich umringt, jedoch nicht darunter
liegt. Der erste und zweite Bereich sind ähnliche Arten von Bereichen,
die sich von einer horizontalen Ebene abwärts in die im wesentlichen
gleiche Tiefe erstrecken und sind der Typ von Bereichen, die "Wälle" oder "Wannen" genannt werden und die eine relativ
geringe Dotierung und eine niedrige Leitfähigkeit aufweisen. Dritte und
vierte dotierte Bereiche können
innerhalb angeordnet sein, an der Oberfläche von und dotiert als derselbe
Typ wie der erste Bereich, jedoch weisen sie eine höhere Dotierung
und folglich eine höhere
Leitfähigkeit
auf als der erste Bereich, wobei der dritte und vierte dotierte
Bereich als Kontaktflächen des
Widerstands, der in dem Material des ersten dotierten Bereichs zwischen
diesen Kontaktflächen ausgebildet
ist, funktioniert.
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Der
erste, dritte und vierte Bereich sind vorzugsweise alle streifenförmig und
erstrecken sich parallel zueinander und weisen folglich parallele
Längsrichtungen
auf. Der dritte dotierte Bereich kann dann eine Kontaktfläche der
ersten Elektrode der ersten Diode sein, wobei die erste Elektrode
der erste dotierte Bereich ist. In einer praktischen Ausführungsform
ist der vierte dotierte Bereich dichter am Zentrum des Unterbaus
angeordnet als der dritte dotierte Bereich, wobei der vierte dotierte
Bereich folglich geschützt
ist, weil die erste Diode, die als eine Schutzdiode wirkt, hauptsächlich an
der äußeren Grenze zwischen
dem ersten und zweiten Bereich ausgebildet ist, wobei die äußere Grenze
weiter von der Mitte des Unterbaus entfernt ist als die gegenüberliegende innere
Begrenzung. Dies ist aufgrund der Tatsache, dass der zweite Bereich
vorzugsweise mit einem konstanten Potenzial in einem Bereich mit
demselben Abstand zu dem Unterbau verbunden ist. Alle dotierten
Bereich weisen vorzugsweise Begrenzungen auf, die Ecken oder Winkel
zwischen verbundenen Bereichen der entsprechenden Begrenzung aufweisen,
welche Winkel zumindest im we sentlichen 135° sind, um das Risiko zu verringern,
dass hohe lokalisierte elektrische Felder erzeugt werden.
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Kurze Beschreibung der Zeichnungen
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Die
Erfindung wird nun mittels einer nicht beschränkenden Ausführungsform
mit Verweis auf die beigefügten
Zeichnungen beschrieben, für
die gilt:
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1 ist
eine Querschnittsansicht eines Bereichs eines Halbleiterchips mit
einem mit elektrostatischem Entladungsschutz versehenen Anschlussunterbau;
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2 ist
ein Prinzipschaltkreisdiagramm, das den Betrieb des elektrostatischen
Entladungsschutzes veranschaulicht,
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3 ist
eine Aufsicht auf den Chip der 1, wobei
alle Schichten oberhalb einer untersten metallischen Schicht entfernt
worden ist, wobei die Linie I-I den Abschnitt der 1 andeutet,
und
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4 ist
ein Bild in einem großen
Maßstab von
einem Teil der Querschnittsansicht der 1.
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Beschreibung einer bevorzugten
Ausführungsform
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1 ist
eine schematische Ansicht, teilweise im Querschnitt, von einer Chipmehrschichtstruktur für einen
integrierten Schaltkreis, welche Struktur auf einem P-Substrat 1 hergestellt
ist und nur eine sehr niedrige Basisdotierung aufweist. Das Substrat
weist eine Bodenschicht 2 auf, die vom Typ P++ ist und folglich
ein guter elektrischer Leiter ist und die so verbunden werden kann,
dass sie ein erstes Potential aufweist, beispielsweise an einem
Leiterrahmen (nicht gezeigt), und die dem gesamten Chip eine Bodenebene
mit einem wohl definierten Erdepotential verleiht, was die Empfindlichkeit
der Hochfrequenzsignale in Bezug auf Interferenz verringert. Ein
elektrischer Anschlussunterbau 3, wie etwa einer für eine Drahtverbindung,
ist Teil einer o beren Metallschicht und weist eine teilweise freie
obere Oberflächenfläche 5 auf,
wobei die Randbereiche des Unterbaus von einer Passivierungsschicht 7 abgedeckt
sind. Der Unterbau 3 weist allgemein die Form eines Oktogons
auf, die regelmäßig sein
kann und Seiten aufweist, die einen Winkel von 135° mit benachbarten Seiten
ausbildet, siehe die Draufsicht eines integrierten Schaltkreischips
in 3, wobei die Querschnittsansicht der 1 entlang
der Linie I-I in 3 genommen ist. Der Unterbau
kann auch andere Formen aufweisen, wie etwa die aus einem regulären Oktogon
erhaltene Form, indem zwei gegenüberliegende parallele
Seiten länger
oder kürzer
gemacht werden, oder indem die Form des Polygons so gemacht ist, dass
sie mehr als acht Seiten aufweist. In jedem Fall sollten die Winkel
zwischen benachbarten Seiten nicht kleiner als im wesentlichen 135° sein. An
den überdeckten
Teilen, d. h. an den Randbereichen, des Unterbaus 3 weist
der Unterbau elektrischen Kontakt mit darunter liegenden, elektrisch
leitfähigen
Schichten auf durch eine Vielzahl von elektrischen Kontaktzapfen 9 und
Metallflächen 11,
die aus dazwischen liegenden Metallschichten gemustert sind, beispielsweise
wie durch eine Metall1 genannte, erste untere Metallschicht und
eine Metall2 genannte, zweite Metallzwischenschicht veranschaulicht.
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Die
Kontaktzapfen 9 beispielsweise weisen einen quadratischen
Querschnitt auf und sind ziemlich dicht angeordnet. Die Metallflächen 11 und
die Kontaktzapfen 9 sind in der gezeigten Ausführungsform
direkt unterhalb eines Randbereichs des Unterbaus 3 angeordnet,
im wesentlichen unter dessen Bereich, der von der Passivierungsschicht 7 überdeckt
ist, und sie sind in jedem Fall nicht unterhalb des mittleren Bereichs
des Unterbaus angeordnet. Der unterste Zapfen 9 weist elektrischen
Kontakt mit streifenförmigen
Flächen 13, 15 einer
elektrisch gut leitenden Schicht von variierenden Dotierungstypen auf,
wobei diese Schicht beispielsweise eine ionenimplantierte und/oder
-diffundierte Schicht ist. Die elektrisch leitenden Flächen 13, 15 können an
ihrer oberen Oberfläche
eine Titansilikatisierung 17, 19 aufweisen, um
ihren elektrischen Kontakt mit dem untersten Kontaktzapfen 9 zu
verbessern, jedoch sind derartige Oberflächenschichten zum Verringern des
Kontaktwiderstands nicht notwendig. Die diffundierten oder implantierten
Flächen 13, 15 weisen
entgegengesetzte Dotierungstypen, P+ und N+ auf, und sie sind dotiert,
um eine hohe elektrische Leitfähigkeit mit
einem ausgewählten
Dotierungstyp aufzuweisen, so dass diese Flächen mit benachbarten und/oder darunter
liegenden Flächen
oder Kontakten zu benachbarten und/oder darunter liegenden Flächen Dioden
ausbilden, wie weiter unten beschrieben. Die verschiedenartigen
Flächen
der gutleitenden dotierten Schicht, die die elektrisch leitfähigen Flächen 13, 15 und
andere Flächen
ausbilden, sind durch Flächen
einer Feldoxidschicht 21 lateral begrenzt.
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Folglich
ist direkt unterhalb der mittleren freien Fläche 5 des Verbindungsunterbaus 3 eine
Feldoxidfläche 23 angeordnet.
An den äußeren Rändern der
gut leitenden, ionenimplantierten und/oder -diffundierten Flächen 13, 15 sind
andere schmale, streifenförmige, äußere Feldoxidflächen 25, 27 angeordnet,
die folglich ihre inneren Ränder
unterhalb der Ränder
des Unterbaus 3 angeordnet aufweisen, ein wenig versetzt
in Richtung zur Mitte des Unterbaus 3, und die ihre äußeren Ränder beispielsweise
näherungsweise
direkt unterhalb des Rands des Unterbaus 3 angeordnet haben.
Ferner sind auch elektrisch gut leitende Flächen 29, 31 derselben
Schicht ebenfalls angeordnet, die durch Implantieren und/oder Diffundieren
hergestellt worden ist, die durch die äußeren Feldoxidstreifenflächen 25, 27 von den
elektrisch gut leitenden Flächen 13, 15 und
voneinander isoliert sind, und die als elektrische Kontakte zu darunter
liegenden Bereichen dienen. Die weiteren gut leitenden Flächen 29, 31 können an
einem geeigneten Platz angeordnet sein und können nicht so, wie in 1 gezeigt,
direkt an der Seite der leitfähigen
Flächen 13, 15 angeordnet
sein und nur durch die schmalen Feldoxidstreifen 27, 27 getrennt, siehe 3.
Die weiteren gut leitenden Bereiche 29, 31 können an
ihren oberen Oberflächen
mit titansilizidierten Bereichen 33, 35 aufweisen,
und dadurch und durch die Kontaktzapfen 37, 39 Kontakt
mit Flächen 41, 43 der
Metallschichten Metall1 und Metall2 aufweisen. Die Metallflächen 41, 43 sind
dazu gedacht, mit geeigneten konstanten Potentialen verbunden zu
werden, wie unten besprochen werden wird.
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Die
mit Titan silizidierten Flächen 17, 19 könnten in
vorteilhafter Weise nur den mittleren Teil der implantierten elektrisch
leitfähigen
Fläche 13, 15 abdecken,
welche Bereiche direkt unterhalb der Kontaktzapfen 9 angeordnet
sind, so dass dort schmale Randbereiche der implantierten Flächen 13, 15 vorhanden
sind, die folglich an den Feldoxidflächen 25, 27 und 23 angeordnet
sind und keine Silizidierung aufweisen.
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Eine
andere, gut leitende, streifenförmige Fläche 45 derselben
ionenimplantierten und/oder -diffundierten Schicht ist angeordnet
an und erstreckt sich entlang einer der gut leitenden Streifen 13, 15 und
weist die gleiche Dotierung auf. In dem gezeigten Beispiel ist diese
weitere gut leitende Streifenfläche 45 an
dem gut leitenden Streifen 15 angeordnet und sie sind beide
als N+ dotiert. Flächen 47 der
zwei unteren Metallschichten Metall1 und Metall2 sind oberhalb der
weiteren streifenförmigen
gut leitenden Fläche 45 angeordnet
und sind damit und miteinander durch die Kontaktzapfen 49 und
einen Silizidbereich 50 verbunden. Die oberste der Metallschichten 45 ist durch
eine horizontale Verbindung, nicht in 1 gezeigt,
mit Eingangs- und/oder Ausgangsschaltkreisen von einigen aktiven
Vorrichtungen, nicht gezeigt, verbunden, welche Schaltkreise in
oder auf den gleichen Chipdurchgangsverlängerungen der entsprechen den
Metallflächen
sind. Eine streifenförmige, schmale
Feldoxidfläche 51 trennt
die weiteren, gut leitenden Streifenflächen 45 vom Typ N+
von dem gut leitenden Bereich 15 vom Typ N+.
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Unter
den gut leitenden Flächen 13, 15, 29, 31, 45 und
den Feldoxidflächen 23, 25, 27, 51 ist
eine Schicht 53 angeordnet, die eine epitaxiale Schicht sein
kann und die dotiert ist, um schwach dotierte N-Wälle und
P-Wälle 55, 57, 59 auszubilden,
wobei diese Bereiche eine Dotierung aufweisen, die jeweils mit N–, P– und N– bezeichnet
sind. Die Fläche
unter der Schicht 53 unter dem Unterbau 3 ist
mittig unterteilt durch eine flache vertikale Ebene oder eine horizontale
Leitung 61, die einen großen N-Wall 55 von einem
großen
P-Wall 57 trennt. Die erste, gut leitende, streifenförmige Fläche 13 vom
Typ P+, die unterhalb oder an dem Rand des Unterbaus angeordnet ist,
wird in die entsprechenden großen
Wällen 55 vom
Typ N– implantiert
und/oder diffundiert, um eine erste Schutzdiode auszubilden. Der
zweite gut leitende streifenförmige
Bereich 13 vom Typ N+, der unterhalb oder am Rand des Unterbaus
angeordnet ist, und die weitere, gut leitende, streifenförmige Fläche 45,
die sich dort entlang erstreckt, wird als ein schmaler, streifenförmiger Wall 59 vom
Typ N– implantiert und/oder
diffundiert, um einen Schutzwiderstand auszubilden, wobei der schmale
N-Wall 59 horizontal von
dem anderen, großen
P-Wall 57 umringt ist. Die zweite, gut leitende, streifenförmige Fläche 13 bildet mit
dem anderen großen
P-Wall 57 eine zweite Schutzdiode aus. Die anderen elektrisch
leitfähigen, implantierten
Bereiche 29, 31 vom Typ N+, P+ weisen den gleichen
Dotierungstyp auf wie der Wall, in dem sie angeordnet sind, und
sie dienen dazu, das Material des Walls elektrisch zu kontaktieren
und diesen ein wohl definiertes, elektrisches Potential zu verleihen.
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In 3 ist
eine Ansicht von oben auf zwei beieinander angeordneten Anbindungsunterbauten gezeigt,
wobei die Anbindungsunterbauten eine Oktogon-Form aufweisen, wie
oben erwähnt.
Eine Vielzahl von derartigen Anschlussunterbauten kann entlang des
Umkreises eines integrierten Schaltkreischips in einer Reihe angeordnet
werden. Jedes Oktogon weist eine Seite auf, die parallel mit und
benachbart zu einer Seite des anderen Oktogons angeordnet ist, und
die Oktogonformen haben ihre Mitten in der gleichen Trennungsebene 61 angeordnet,
welche Ebene parallel zu einem Rand 63 des integrierten
Schaltkreischips ist. Jedes Oktogon weist eine äußere Seite auf, die parallel
mit und in der Nähe
des Randes 63 des Chips angeordnet ist, und eine innere Seite,
die ebenfalls parallel zu dem Rand, jedoch weiter entfernt davon
angeordnet ist. Wie in 3 zu sehen ist die erste, elektrisch
gut leitende Fläche 13 ein schmaler
Streifen vom Typ P+ mit einer gleichförmigen Breite, der sich entlang
des Umkreises des entsprechenden Unterbaus 3 erstreckt
und der ein wenig innerhalb des Umkreises und parallel dazu angeordnet
ist. Die Fläche 13 erstreckt
sich entlang der inneren Seite der Oktogonform parallel zu dem Chiprand
und entlang der beiden mit der inneren Seite verbundenen Seiten.
Jedoch endet sie in einem gewissen Abstand zu der benachbarten Oktogonform. Diese
elektrisch leitende Fläche
ist oberhalb des N-Walls 55 angeordnet und bildet mit dem
Material des N-Walls die erste Schutzdiode mit ihrer vorwärts vorgespannten
Richtung weg von dem Unterbau 3. In dem gleichen N-Wall 55 ist
die leitfähige
Fläche 29 vom
Typ N+ angeordnet und ist dazu gedacht, mit einer positiven Versorgungsspannung
VDD angeschlossen zu werden, gedacht zum Energetisieren beispielsweise
der aktiven Schaltkreise, wie etwa der Feldeffekttransistoren des
Chips. Folglich wird das elektrische Potential des N-Walls 55 effektiv
dieses Potential aufweisen. Die positive Versorgungsspannung VDD
ist normalerweise nicht niedriger als die Spannung des Unterbaus 3 und
folglich wird die ausgebildete Diode umgekehrt vorgespannt sein.
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In
der gleichen Weise ist die zweite gut leitende, streifenförmige Fläche 15 ein
schmaler Streifen vom Typ N+ mit einer gleichförmigen Breite, der sich entlang
eines gegenüberliegenden
Teils des Umkreises des Unterbaus 3 erstreckt und der eine Form
aufweist, die von oben gesehen einem gespiegelten Bild der leitfähigen Fläche 13 vom
Typ P+ entspricht. Die gut leitende Fläche 15 ist oberhalb
oder in dem schmalen N-Wall 59 angeordnet und der N-Wall
bildet, weil er mit der gut leitenden Fläche 13 in Kontakt
ist, mit dem umgebenden P-Wall 57 die zweite Schutzdiode.
In diesem P-Wall 57 ist die leitfähige Fläche 31 vom Typ P+
angeordnet, die dazu gedacht ist, an Erdepotential angeschlossen
zu werden und die den P-Wall 57 ebenfalls kontaktiert,
und dadurch wird der P-Wall das Erdepotential aufweisen. Folglich
wird die zweite ausgebildete Schutzdiode für normale Potentiale des Anbindungsunterbaus 3 umgekehrt
vorgespannt sein.
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Die
Fläche 11 der
untersten Metallschicht Metall1, die durch Kontaktzapfen und Flächen der dazwischen
liegenden Metallschicht Metall2 mit dem Unterbau 3 verbunden
ist, ist ein geschlossener Streifen mit einer gleichförmigen Breite,
der sich entlang des Umfangs des Unterbaus erstreckt, wobei der äußere Rand
der Fläche 11 beispielsweise
direkt unter dem Umkreis des Unterbaus angeordnet ist.
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Die
weitere, gut leitende, streifenförmige
Fläche 45 ist
ein sehr schmaler Streifen vom Typ N+ mit einer gleichförmigen Breite
und dieser erstreckt sich parallel zu der zweiten gut leitenden
Fläche 15 und weist
die gleiche Länge
auf. Die Fläche 47 der
unteren Metallschicht Metall1, die durch Zapfen mit der weiteren
gut leitenden Fläche 45 verbunden
ist, ist ein Streifen mit einer gleichförmigen Breite, der beispielsweise
die gleiche Breite aufweist wie der geschlossene Ring 11 der
gleichen Schicht Metall1. Er erstreckt sich parallel zu dem geschlossenen
Ring, jedoch nur an dem äußeren geraden
Teil des geschlossenen Rings, der an der äußeren Seite des Oktogonform
und an den beiden mit dem äußeren geraden
Teil verbundenen, geraden Teilen des geschlossenen Streifens angeordnet
ist. Der geschlossene Streifen 11 und die Fläche 47 sind
elektrische Kontakte für
einen elektrischen Widerstand, der durch das Material des N-Walls 59 ausgebildet
ist, wobei dieser Widerstand dann ebenfalls streifenförmig ist,
um einen zwischen dem Unterbau 3 und den aktiven Geräten des
Chips über
seine gesamte Länge
fließenden,
elektrischen Strom zu verteilen, wobei der Strom dann im wesentlichen
senkrecht zu der Längsrichtung
des streifenförmigen
Widerstands fließt.
Der Widerstand wird ebenfalls als eine Elektrode einer Diode betrieben,
deren andere Elektrode der umringende P-Wall 57 und die
darunter liegende Basis P-Schicht 1 ist.
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Ein
elektrisch äquivalentes
Schaltkreisdiagramm des Unterbaus 3, das auch die Form
des Unterbaus 3 und der Begrenzungsebene 61 zwischen den
Wällen 55, 57 zeigt,
ist in 2 veranschaulicht. Der Unterbau 3 ist
durch den elektrischen Schutzwiderstand 67 an aktive Geräte 65 einschließlich typischer
CMOS-Transistoren angeschlossen, wie oben beschrieben. Der Unterbau 3 ist
auch durch die erste Schutzdiode 69 an die positive Versorgungsspannung
VDD und durch die zweite Schutzdiode 71 an das Erdepotential
angeschlossen. Die mit der Versorgungsspannung verbundene, erste
Diode 69 ist durch die elektrisch leitfähige Fläche 13 vom Typ P+ und
den N-Wall 55 ausgebildet, wobei der N-Wall durch die elektrisch
gut leitende Fläche 29 und
die Kontaktzapfen 37 und die Flächen 41 der zwei unteren
Metallschichten an die Versorgungsspannung angeschlossen ist, siehe 1.
Die erste Diode ist normalerweise umgekehrt vorgespannt, weil das
Potential des Unterbaus 3 nicht höher sein wird als die positive
Versorgungsspannung. Die mit Erde verbundene, zweite Diode 71 ist
durch den streifenförmigen N-Wall 59 und
den umringenden P-Wall 57 ausgebildet, wobei der P-Wall
durch die elektrisch gut leitenden Bereich 31, die Kontaktzapfen 39 und
die Flächen 43 der
unteren Metallschichten an das Erdepotential angeschlossen ist,
siehe 1. Die zweite Diode ist auch normalerweise umgekehrt
vorgespannt, weil das Potential des Unterbaus 3 normalerweise nicht
niedriger ist als Erdepotential.
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Indem
eine Silizidierung nur an den mittleren Längsbereichen der elektrisch
leitfähigen
Flächen 13, 15 vorgesehen
ist, wird die Silizidierung, die eine sehr gute elektrische Leitfähigkeit
aufweist, in einem gewissen Abstand von den pn-Übergängen der ausgebildeten Dioden 69, 71 angeordnet
sein und wird nicht im elektrischen Kontakt mit den Randbereichen der
elektrisch leitfähigen
Flächen 13, 15 an
dem Feldoxid sein, wo die Kristallstruktur des Siliziums gestört sein
kann, so dass ein weniger effizienter pn-Übergang
mit dem Material des entsprechenden Walls an diesen Rändern ausgebildet
würde.
Dies könnte
die Schutzdioden stabiler machen.
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Der
Widerstand 67 bildet eine Elektrode einer Diode 68,
deren andere Elektrode der umringende P-Wall 57 und die
mit Erde verbundene Basisschicht 1 ist. Diese Diode ist
ebenfalls normalerweise umgekehrt vorgespannt.
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Wenn
eine positive Spannung größer als
die Summe von VDD und der vorwärts
gerichtete Spannungsabfall über
eine der Schutzdioden, wie etwa typischerweise ungefähr 0,7 Volt,
an dem Unterbau 3 angelegt wird, beginnt die erste Schutzdiode 69 an der
Seite der Versorgungsspannung, zu leiten, und der elektrische Strom
fließt
in die Versorgungsspannungsquelle (nicht gezeigt). Wenn eine negative Spannung,
die kleiner als das negative des vorwärts gerichteten Spannungsabfalls
einer Diode ist, an dem Signalunterbau 3 angelegt wird,
dann beginnt die zweite Schutzdiode 71 an der Seite des
Erdepotentials, leitfähig
zu werden und der elektrische Strom fließt dann von Erde zum Unterbau.
Vorausgesetzt, dass die Dioden 69, 71 den Strom
tragen können, ohne überhitzt
zu werden, können
alle an den Unterbau angelegten, übermäßigen Spannungen gehandhabt
werden, so dass sie nicht zu oder von den aktiven Geräten 65 fließen, die
folglich geschützt
sind.
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Folglich
sollten die Schutzdioden 69, 71 einen geeignet
angepassten, inneren Vorwärtswiderstand
aufweisen, der einen ziemlich niedrigen Wert, jedoch keinen nicht
zu niedrigen Wert haben könnte. Dieser
Widerstand ist umgekehrt proportional zu der Fläche der Dioden, beispielsweise
dem elektrisch leitfähigen
Bereich 13. Diese Fläche
ist in der Aufsicht der 3 zu sehen und wird so hergestellt, dass
sie klein ist, weil die elektrisch leitfähigen Bereiche 13, 15 und
der streifenförmige
Wall 59 die Formen von schmalen Streifen unter der Begrenzung des
Signalunterbaus 3 aufweisen. Die kleine Fläche führt zu einer
niedrigen Kapazität
der umgekehrt vorgespannten Dioden im normalen Betriebsfall, was wesentlich
ist, wenn der Unterbau 3 dazu benutzt wird, hochfrequente
Ströme
zu und von einem integrierten Schaltkreis zu leiten.
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Wenn
eine der Schutzdioden 69, 71 tatsächlich zum
Schützen
des angeschlossenen integrierten Schaltkreises benutzt wird, kann
durch die Diode ein großer
elektrischer Strom fließen.
Dieser große Strom
sollte dann eine ausreichende geometrische Querschnittsfläche, über die
er verteilt werden kann, aufweisen. Dies wird dadurch erreicht,
dass, wie das bereits beschrieben worden ist, die elektrisch leitenden
Flächen 13, 15 und
der Wall 59 als Streifen entworfen und die Streifen ausreichend
lang hergestellt werden.
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Die
Tatsache, dass die Flächen 13, 59 der elektrisch
mit dem Unterbau verbundenen Dioden streifenförmig sind, wird es auch erlauben,
dass diese Flächen
in einem gewissen Abstand von auf dem gleichen Chip angeordneten,
möglichen
Eingabe-/Ausgabe-Transistoren (nicht gezeigt) angeordnet sind. Derartige
Transistoren enthalten pn-Übergänge, die zusammen
mit den Schutzdioden 69, 71 Thyristorstrukturen
ausbilden. Wenn folglich an einem Kontaktunterbau 3 eine
ausreichende, übermäßige Spannung
angelegt wird, könnte
dies ein Aufladen (Englisch: Latch-Up) des Thyristors bewirken,
was den pn-Übergang
des Transistors leitfähig
macht, was wiederum den Ausgabe-/Eingabeschaltkreis mit dem pn-Übergang
des Thyristors inoperabel bzw. nicht betreibbar macht bis die Versorgungsspannung unterbrochen
wird. Der durch die Streifenform erlaubte Abstand wird der Thyristorstruktur
einen Widerstand verleihen, der ein derartiges Aufladungsphänomen in
den meisten Fällen
verhindern wird.
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Der
Teil der den Widerstand 67 enthaltendenen Unterbaustruktur
ist in 4 in größerer Ausführlichkeit
zu sehen, wobei die vertikalen Abmessungen im Verhältnis zu
den horizontalen Abmessungen übertrieben
sind, was auch für 1 der
Fall ist. Der Widerstand weist durch die gut leitenden Flächen 15, 45 ausgebildete
Kontaktflächen
auf, die benachbarte parallele Seiten, die in einem gleichförmigen Abstand
zueinander angeordnet sind, aufweisen. Wenn der den Unterbau enthaltende,
integrierte Schaltkreis eingesetzt wird, wird ein elektrischer Strom
für Eingangs-/Ausgangssignale
im wesentlichen senkrecht zu den naheliegenden, parallelen Seiten
fließen
und im wesentlichen gleichförmig über die
horizontale Länge
der Seiten fließen.
Ebenfalls ist in 4 der Strom durch Pfeile angezeigt,
wenn die Schutzdiode 71 für einen dem Unterbau beaufschlagter,
großen
negativen ESD-Impuls wirksam ist. Es erscheint, dass der Abstand
a immer gleich oder größer als
der Abstand b des Bodens bzw. der Unterseite der gut leitenden Flächen 15, 45 zu
der Unterseite des N-Walls 59 und folglich zu der Oberfläche der
darunter liegenden P-Schicht 1 sein sollte. Wenn dies nicht
der Fall ist, besteht ein Risiko für einen Durchschlag durch den
Widerstandsbereich und folglich dafür, dass ein ESD-Impuls den
Eingangs-/Ausgangspfad erreichen kann, aufgrund der Tatsache, dass
dann Strom aus dem Bereich 45 in den Bereich 15 fließen kann
anstatt zu der Basisschicht 1 zu fließen, die so ausgeführt werden
könnte,
dass sie ein von den P-dotierten Bereichen 31 und 57 erhaltenes, negatives
Potential aufweist.
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Es
gibt über
die Möglichkeit
zum Erhalten eines verteilten Eingangs-/Ausgangswiderstands auch andere
Vorteile für
das Anordnen der gut leitenden Fläche 15 vom Typ N+
innerhalb eines N-Walls hinaus. Normalerweise werden die gut leitenden
N-Flächen
mit Arsen (As) und die N-Wälle
mit Phosphor (P) dotiert. Die großen Arsen-Atome werden in dem nach
einer Implantation von Arsen erforderlichen Ausheizprozess nicht
leicht bewegt. Die Phosphor-Atome bewegen sich beträchtlich
leichter und werden dann die scharfen Ecken der Arsen-Gebiete "runder" machen, was die
lokalen elektrischen Felder an der Arsen-Fläche und dadurch das Risiko
eines Durchbruchs verringert. Des Weiteren können die Kontaktzapfen 9, 49 sehr
große
Ströme
tragen, und dann wird Wärme
erzeugt, insbesondere in der Kontaktfläche an den gut leitenden Flächen 14, 45 vom Typ
N+. Dann besteht ein Risiko der "Spitzenausbildung" (Englisch: Spiking),
d. h. dass die Kontaktzapfen, die normalerweise aus Wolfram W hergestellt werden,
schmelzen und durch die gut leitende Fläche in das darunter liegende
Material abwärts
fließen. Weil
dieses Material nun auch ein N-Material in dem N-Wall 59 ist,
wird dies den Betrieb der Unterbaustruktur und ihrer Schutzvorrichtungen
nicht effektiv beeinflussen.
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Der
oben beschriebene Aufbau erlaubt eine sehr dichte Anordnung der
Verbindungsunterbauten 3, siehe insbesondere 3.
Die an dem Bereich 13 und dem Wall 59 ausgebildeten
Schutzdioden enden in einem relativ großen Abstand zu dem benachbarten
Unterbau und insbesondere seinen entsprechenden Dioden. Dies ist
aufgrund der Tatsache, dass der Bereich 13 und der Wall 59 sich
nur an einem Teil des inneren und äußeren Randes des entsprechenden Unterbaus
erstrecken.
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Der
integrierte Schaltkreis und dessen Eingabe-/Ausgabestrukturen, wie
sie oben beschrieben worden sind, kann unter Verwendung verschiedener Halbleiterherstellungs-
oder Verarbeitungsverfahren hergestellt werden. Beispielsweise können Verarbeitungsschemata,
die eine Silizidierung zum Vergrößern des
elektrischen Kontakts nicht verwenden, die gleichen schützenden
Eingangs-/Ausgangsvorrichtungen aufweisen. Die integrierten Schaltkreise
können
vom MOSFET oder CMOS Typ sein, vom bipolaren Typ, oder vom kombinierten
oder anderen ähnlichen
Typen, die verschiedene Arten von Substraten und Substratstrukturen
benutzen.