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KR20000011407A - Ｓｏｉ웨이퍼의제조방법및이방법으로제조된ｓｏｉ웨이퍼 - Google Patents

Ｓｏｉ웨이퍼의제조방법및이방법으로제조된ｓｏｉ웨이퍼 Download PDF

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KR20000011407A
KR20000011407A KR1019990026312A KR19990026312A KR20000011407A KR 20000011407 A KR20000011407 A KR 20000011407A KR 1019990026312 A KR1019990026312 A KR 1019990026312A KR 19990026312 A KR19990026312 A KR 19990026312A KR 20000011407 A KR20000011407 A KR 20000011407A
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soi
oxide film
thickness
layer
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미타니키요시
요코카와이사오
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와다 다다시
신에쯔 한도타이 가부시키가이샤
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Abstract

SOI층을 형성하는 본드웨이퍼(bond wafer)와 지지기판으로 되는 베이스웨이퍼(base wafer)를 준비하고; 적어도 본드웨이퍼에 산화막을 형성하고; 상기 본드웨이퍼내에 미세기포층(봉입층)이 형성되도록, 산화막을 통해 본드웨이퍼에 수소이온 또는 희가스(rare gas) 이온을 주입하고; 이온-주입된 쪽 면을 베이스웨이퍼의 표면과 밀착시키고; 그 다음, SOI층을 갖는 SOI웨이퍼를 제조하기 위해서, 미소기포층을 벽개면으로 하여 본드웨이퍼에서 박막을 분리하도록 열처리를 가하는 SOI웨이퍼의 제조방법에 있어서, 상기 본드웨이퍼에 형성되는 산화막의 두께편차가 이온주입깊이편차보다 작도록 제어하는 SOI웨이퍼의 제조방법, 및 그 방법으로 제조된 SOI웨이퍼가 개시된다. SOI층의 두께균일성이 개선된 SOI웨이퍼가 제공된다.

Description

ＳＯＩ웨이퍼의 제조방법 및 이 방법으로 제조된 ＳＯＩ웨이퍼{A METHOD OF FABRICATING AN SOI WAFER AND SOI WAFER FABRICATED BY THE METHOD}
본 발명은, 이온-주입된 웨이퍼(ion-implanted wafer)를 다른 웨이퍼에 결합하고, SOI웨이퍼를 제공하도록 이온-주입된 웨이퍼의 일부를 박리(분리)하는 제조방법(스마트-컷법(smart-cut method)으로 칭함)으로 얻어진 SOI(Silicon On Insulator)구조웨이퍼에 관한 것이다. 보다 상세하게 본 발명은, 활성 SOI층의 두께균일성이 우수한 SOI웨이퍼의 제조방법 및 활성 SOI층의 두께균일성(thickness uniformity)이 우수한 SOI웨이퍼에 관한 것이다.
최근, SOI웨이퍼의 제조방법으로, 이온-주입된 웨이퍼를 다른 웨이퍼에 결합하고, SOI웨이퍼를 제공하도록 그 이온-주입된 웨이퍼 일부를 분리하여 SOI웨이퍼를 제조하는 방법(이하, 종종 이온주입 및 분리법(ion implantation and delamination method)이라 칭함)이 주목되고 있다. 이 방법은, 도3(a) ~ (h)에 나타난 바와 같이, SOI층을 형성하는 본드웨이퍼(bond wafer)(2)와 지지기판 (supporting substrate)으로 되는 베이스웨이퍼(base wafer)(1)이 결합되는 2매의 실리콘 웨이퍼중(도3(a)) 적어도 하나에 산화막(oxide film)을 형성하고 (도3(b)); 상기 본드웨이퍼내부에 미소기포층(fine bubble layer)(봉입층,enclosed layer) (4)가 형성되도록, 본드웨이퍼(2)에 수소이온 또는 희가스 이온을 주입하고(도3(c)); 상기 이온-주입된 웨이퍼를 베이스웨이퍼(1)위에 겹쳐 놓아서, 상기 이온-주입된 쪽 면과 베이스웨이퍼(1)의 표면을 산화막을 사이에 두어 밀착시키고 (도3(d)); 그 후, 미소기포층을 벽개면(delaminating plane)으로 하여 본드웨이퍼 (2)의 일부를 박막으로 분리하도록 열처리를 가하고(도3(e)); 또한 열처리로 각 웨이퍼를 서로 견고히 결합한 후(도3(f)), 경면연마 (mirror polishing)를 실시하여(도3(g)) SOI웨이퍼를 얻는 기술(특개평5-211128호 참조)이다(도3(h)).
상기 방법은, 산화막이 형성되는 웨이퍼에 따라 크게 두가지 방법으로 분류될 수 있다. 그 중 A방법에서는, 도3(A)에 나타난 바와 같이 산화막이 베이스웨이퍼(1)에 형성되고, 다른 B방법에서는, 도3(B)에 나타난 바와 같이 본드웨이퍼(2)에 형성된다. 미리 본드웨이퍼에 산화막을 형성해 두는 B방법이 주류를 이루고 있다.
그 이유는, 산화막이 이온-주입될 본드웨이퍼에 형성되어 있지 않으면, 채널링효과에 의해 이온주입깊이가 크게 변화하여, 그 결과, SOI층의 두께균일성이 저하해 버리기 때문이다.
여기서, "채널링효과(channeling effect)"는, 결정성 물질의 결정축에 평행하게 주입된 이온이, 결정원자사이를 지그재그(zigzag)로 통과하는 현상을 의미한다. 그 경우, 이온주입깊이편차는 이온이 결정축에 비평행하게 주입되는 것에 비해서 크게 된다. 실리콘 웨이퍼의 경우, 그 표면이 특정 방위(예를 들어, 〈100〉등)로 가공되기 때문에 이 현상이 발생하기 쉽다. 따라서, 그 경우에 있어서, 웨이퍼상에 산화막을 형성하여 상기 채널링 효과를 억제하는 것이 바람직하다.
본드웨이퍼상에 산화막이 형성되어야 하는 또 다른 이유는, 본드웨이퍼에 산화막을 미리 형성해두면, 그 결합계면(bonded surface)에 취입된 불순물(분위기중 보론이나 이온주입에 의한 금속 오염물)이 활성층(SOI층)에 확산하는 것을 억제할 수 있어서, SOI층 결정성 및 전기특성의 열화를 방지할 수 있기 때문이다.
상기 채널링 효과가 발생하지 않는 경우, 이온주입분리법에서 이온주입깊이편차(표준편차)σ는 0.4nm가 될 수 있다. 즉, 3σ=1.2nm가 얻어질 수 있어서, 목적하는 깊이±1.2nm에 거의 모든 이온을 주입할 수 있다. 따라서, 이온주입분리법에 따르면, 목적하는 두께±1.5nm 이하의 우수한 두께균일성을 갖는 초박막 SOI웨이퍼를 얻을 수 있는 것을 알 수 있다.
그러나, 상기한 이유때문에 이온-주입될 본드웨이퍼에 산화막을 형성하면, 형성되는 산화막두께에도 편차가 있게 되고, 그러므로써 이 산화막을 통해 실리콘에 주입될 이온의 주입깊이도 영향을 받게 된다.
예를 들어, SOI웨이퍼의 매입산화층(buried oxide layer) 두께로 400nm가 요구되는 경우, 통상 양산(mass-production)의 산화조건하에서 이 산화층두께의 표준편차 σ는 최소 2.0nm가 될 것이다. 생산성을 무시하고 산화조건을 엄밀히 제어하여도, σ는 최소 1.0nm 전후가 된다. 따라서, 종래 본드웨이퍼에 산화막을 형성하여 제조된 SOI웨이퍼의 SOI층 두께균일성은, 최소 목적하는 두께 ±3nm정도가 된다.
본 발명은, 이와 같은 문제점을 해결하기 위한 것으로, SOI웨이퍼에서 본드웨이퍼에 형성된 산화막두께편차가 SOI층의 두께균일성에 미치는 영향을 최소한으로 억제하여, SOI층의 두께균일성이 현저히 개선된 SOI웨이퍼의 제조방법 및 SOI웨이퍼를 제공하는 것을 목적으로 한다.
도1의 (a) ~ (i)는, 본 발명의 SOI웨이퍼 제조방법에 따른 SOI-웨이퍼 제조공정을 일례를 나타내는 플로우챠트(flowchart).
도2는, 산화막두께편차(deviation in a thickness of an oxide film) 및 이온주입깊이편차(deviation in an ion implantation depth)의 측정결과를 함께 나타낸 그래프.(라인(a)는 산화막두께와 그 편차와의 관계를 나타낸 것, 라인(b)는 이온주입깊이와 그 편차와의 관계를 나타낸 것.)
도3의 (a) ~ (h)는, 이온주입분리법에 따른 SOI-웨이퍼 제조공정의 일례를 나타내는 플로우챠트.((A)는 베이스웨이퍼에 산화막이 형성되는 방법, (B)는 본드 웨이퍼에 산화막이 형성되는 방법.)
* 부호의 설명
1…베이스웨이퍼, 2…본드웨이퍼, 3…산화막, 4…미소기포층(봉입층), 5…산화막, 6…박리웨이퍼, 7…SOI웨이퍼, 8…SOI층, 9…매입산화층.
상기 과제를 해결하기 위해서, 본 발명은, SOI층을 형성하는 본드웨이퍼와 지지기판인 베이스웨이퍼를 준비하고; 적어도 본드웨이퍼에 산화막을 형성하고; 본드웨이퍼내부에 미소기포층(봉입층)이 형성되도록, 상기 산화막을 통해 수소이온 또는 희가스 이온을 주입하고; 상기 이온-주입된 면과 전기 베이스웨이퍼 표면을 밀착시키고; 그 후, 미소기포층을 벽개면(박리면)으로 하여 본드웨이퍼를 박막으로 분리하도록 열처리함에 의해, SOI층을 갖는 SOI웨이퍼를 제조하는데 있어서, 전기 본드웨이퍼에 형성되는 산화막의 두께편차가 전기 이온주입깊이편차보다 작도록 제어하는 것을 특징으로 하는 SOI웨이퍼의 제조방법을 제공한다.
상기한 바와 같이 본드웨이퍼에 미리 산화막을 형성하는 SOI웨이퍼의 제조방법에 있어서, 본드웨이퍼에 형성되는 산화막의 두께편차가 이온주입깊이편차보다 작도록 제어하면, 산화막두께편차가 SOI층의 두께균일성에 미치는 영향을 최소한으로 억제하는 것이 가능하고, SOI층의 두께균일성이 개선된 SOI웨이퍼를 제조할 수 있다.
상기 용어 "편차(deviation)"는 표준편차(standard deviation)를 의미한다.
상기과제를 해결하기 위해 본 발명은 또한, SOI층을 형성하는 본드웨이퍼와 지지기판인 베이스웨이퍼를 준비하고; 적어도 본드웨이퍼에 산화막을 형성하고; 본드웨이퍼내부에 미소기포층(봉입층)이 형성되도록, 상기 산화막을 통해 수소이온 또는 희가스 이온을 주입하고; 상기 이온-주입된 면을 전기 베이스웨이퍼 표면과 밀착시키고; 그 후, 미소기포층을 벽개면(박리면)으로 하여 본드웨이퍼를 박막으로 분리하도록 열처리함에 의해, SOI층을 갖는 SOI웨이퍼를 제조하는데 있어서, 전기 본드웨이퍼에 형성되는 산화막두께편차를 설정하여, 본드웨이퍼에 형성되는 산화막의 두께편차가 전기 이온주입깊이편차보다 작아지는 것을 특징으로 하는 SOI웨이퍼의 제조방법을 제공한다.
이와 같이 본드웨이퍼에 미리 산화막을 형성하는 SOI웨이퍼의 제조방법에 있어서, 전기 본드웨이퍼에 형성될 산화막의 두께편차가 설정되어, 본드웨이퍼에 형성된 산화막두께편차가 전기 이온주입깊이편차보다 작아지면, 산화막두께편차가 이온주입깊이에 미치는 영향을 최소한으로 억제하는 것이 가능하여, SOI층의 두께균일성이 개선된 SOI웨이퍼를 제조할 수 있다.
본드웨이퍼와 밀착되는 베이스웨이퍼에 미리 산화막을 형성하고, 상기 베이스웨이퍼에 형성되는 산화막의 두께를 설정하여, 본드웨이퍼에 형성된 산화막과 합하여 SOI웨이퍼에서 목적하는 두께의 매입산화층을 형성할 수 있도록 하는 것이 바람직하다.
이와 같이, 베이스웨이퍼에 미리 산화막을 형성해 두고 베이스웨이퍼에 형성되는 산화막 두께를 설정하여, 본드웨이퍼에 형성된 산화막 두께를 합하여 SOI웨이퍼에서 목적하는 두께의 매입산화층을 형성하도록 하면, 목적하는 두께를 갖는 매입산화층을 쉽게 얻을 수 있고, 따라서 산화층 두께가 부족하게 되는 문제가 없고, 본드웨이퍼의 산화막두께편차가 SOI층의 두께균일성에 미치는 영향을 최소한으로 억제할 수 있다.
전기 본드웨이퍼에 형성되는 산화막 두께는 10 ~ 100nm로 하는 것이 바람직하다.
양산에 이용되는 장치를 사용할 때 산화막두께편차를 이온주입깊이편차보다 작게 하기 위해서는, 산화막두께편차 및 이온주입깊이편차 사용하는 장치, 이온의 주입조건 및 산화막 형성시의 산화조건에 따라 변하지만, 산화막 두께를 100nm 이하로 하는 것이 바람직하다. 반면, 상기한 채널링효과를 방지하기 위해서는, 산화막 두께를 적어도 10nm로 할 필요가 있다. 따라서, 산화막 두께는 10nm 이상인 것이 바람직하다.
본 발명은 또한, 매입산화층 두께가 두꺼운 것에 있어서도, SOI층의 두께균일성이 높은, 상기 방법으로 제조된 SOI웨이퍼를 제공한다.
본 발명은 또한, 매입산화층내부 또는 매입산화층과 베이스웨이퍼사이의 결합계면(bonded surface)을 갖고, 이온주입분리법에 따라 2매의 웨이퍼를 결합하여 얻어진 SOI웨이퍼를 제공한다. 이 웨이퍼에서, SOI층의 두께균일성은 ±1.5nm 이하로 높다. 따라서, 그로부터 제조된 디바이스의 디바이스특성은 향상되고, 디바이스설계상의 자유도(freeness)도 넓게 된다.
이하, 본 발명을 보다 상세히 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
SOI웨이퍼의 제조에 있어서, 통상의 양산용 산화조건하에서 SOI웨이퍼에 필요한 두께의 매입산화층을 형성하면, 웨이퍼에 형성된 산화막두께편차가 이온주입 깊이편차에 비해 보다 큰 결과를 얻을 수 있다. 따라서, SOI층의 두께균일성에 큰 영향을 미친다.
일반적으로, 산화막 두께가 두꺼워지면, 두께편차는 커진다. 따라서, 본 발명의 발명자들은, 이온주입에 의한 주입깊이편차보다 산화막두께편차를 작게 하기 위해서, 본드웨이퍼에 형성되는 산화막 두께를 얇게 하고, SOI웨이퍼에 필요한 매입산화층의 부족함(deficiency)을 베이스웨이퍼에 산화막을 형성함으로써 보충하여, 본드웨이퍼와 베이스웨이퍼에 형성된 산화막을 합하여 목적하는 두께의 매입산화층을 얻는 것을 착상하였다.
예를 들어, SOI웨이퍼제조에 사용하고 있는 이온주입장치의 주입깊이편차가 0.4nm이고, 본드웨이퍼에 형성된 산화막의 두께편차가 0.4nm 이하인 경우, 산화막 두께의 상한이 100nm이면, 본드웨이퍼에 형성되는 산화막두께를 100nm이하로 선택할 수 있다.
이 경우, 본드웨이퍼의 산화막 두께를, 예를 들어 40nm로 하고, SOI웨이퍼에 필요한 매입산화층의 두께를 400nm로 하면, 다음 이온이 주입되는 본드웨이퍼에 40nm 두께를 갖는 산화막을 형성할 수 있고, 그 웨이퍼를 360nm 두께의 산화막이 형성되는 베이스웨이퍼에 결합할 수 있다.
본 발명에서는, 산화막두께편차와 이온주입깊이편차와의 관계가 중요하다. 따라서, 본 발명의 발명자들은 산화막두께편차 및 이온주입깊이편차에 대하여 연구하였다.
산화막두께편차를 다음과 같이 조사하였다. 먼저, 다양한 두께의 산화막 각각을 통상의 양산용 산화조건하에서 실제로 웨이퍼에 형성하였다. 그 다음, 각 웨이퍼에 대하여 표면의 두께분포로부터 표준편차를 측정하였다. 그 결과, 산화막 두께와 산화막두께편차와의 관계가 도2의 라인(a)와 같이 나타났다.
이온주입깊이편차는 다음과 같이 조사하였다. 먼저, 산화막의 영향을 피하기 위해 산화막이 없는 웨이퍼를 준비하였다. 그 다음, 통상 이용되는 장치를 이용하고 채널링 현상을 피하도록 주입각을 몇도 경사지게 하면서, 그 내부에 이온을 주입한다. 상기 웨이퍼를 산화막이 형성된 웨이퍼와 결합한 다음, SOI웨이퍼를 제조하도록 약 500℃에서 박리열처리한다. 그 후, 그 SOI웨이퍼의 두께를 측정하여 면내분포를 결정하였다. 다양한 주입에너지에서 이온을 주입하여 복수 SOI웨이퍼를 제조하고, 상기와 같이 면내 두께분포를 측정하였다. 그것에 의해, 도2의 라인(b)에 나타난 바와 같이, 주입깊이와 그 편차와의 관계를 얻었다.
산화막두께편차와 이온주입깊이편차를 비교해 볼 때, 도2의 라인(a)에서 흑색원으로 나타난 산화막두께편차는, 웨이퍼에 형성되는 산화막 두께에 비례하여 증가하는 것을 알 수 있다. 반면, 도2의 라인(b)에서 백색원으로 나타난 이온주입깊이편차는, 이온주입깊이가 증가하여도 거의 변화없고, 대략 0.4 ~ 0.6nm 범위인 것을 알 수 있다.
상기 관계로부터, 본드웨이퍼에 형성되는 산화막의 적정 두께를 결정할 수 있다.
즉, 일반적으로 양산에 이용되는 장치 및 조건을 사용할 때의 관계를 나타내는 도2의 관계로부터, 산화막두께편차를 이온주입깊이편차보다 작게하기 위해서는, 본드웨이퍼에 형성되는 산화막 두께가 대략 100nm 이하가 된다.
본드웨이퍼의 산화막 두께가 얇아지면 산화막두께편차가 작아져서, 산화막두께편차가 이온주입깊이에 미치는 영향이 작아진다. 그러나, 본드웨이퍼에 산화막을 형성시키는 이유중 하나인 채널링효과를 방지하기 위해서는, 적어도 10nm의 산화막 두께가 필요하다. 따라서, 실제로 SOI웨이퍼를 제조하는 경우에는, 본드웨이퍼에 형성되는 산화막 두께를 10 ~ 100nm로 하는 것이 바람직하다.
이 경우, 이온주입장치 또는 산화막 형성조건등의 조건에 따라 산화막두께편차 및 이온주입깊이편차가 변해도, 그 편차는 상기와 같이 산화막두께편차가 이온주입깊이편차보다 작도록 조사될 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하면서 보다 상세히 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
도1은 본 발명의 SOI웨이퍼 제조방법에 의한 SOI웨이퍼 제조공정의 일례를 나타내는 플로우챠트이다.
도1에 나타낸 이온주입분리법의 공정(a)에서는, 특정 디바이스용으로 적합한 2매의 경면웨이퍼, 즉 기반이 되는 베이스웨이퍼(1) 및 SOI층(8)을 형성하는 본드웨이퍼(2)를 준비한다.
공정(b)에서는, 표면에 10 ~ 100nm 두께의 산화막(3)을 형성하도록, 본드웨이퍼(2)를 열산화한다. 전기와 같이, 산화막 두께가 이 범위에 있으면 그 편차를 이온주입깊이편차보다 작게하는 것이 가능하여, SOI층(8)의 두께를 균일화할 수 있게 된다.
공정(c)에서는, 표면에 산화막(5)를 형성하도록 베이스웨이퍼(1)을 열산화한다. 베이스웨이퍼에 형성되는 산화막(5)의 두께는, 본드웨이퍼에 형성된 산화막(3)과 합하여, SOI웨이퍼에 있어서 목적하는 두께를 갖는 매입산화층(9)를 제공할 수 있도록 설정된다. SOI웨이퍼에서 매입산화층의 목적하는 두께를 오직 본드웨이퍼에 형성된 산화막(3)의 두께로만 얻을 수 있다면, 베이스웨이퍼에 산화막을 형성할 필요가 없게 된다.
공정(d)에서는, 표면에 산화막이 형성된 본드웨이퍼(2)의 편면에, 이온의 평균진입깊이위치에 표면과 평행하게 놓인 미소기포층(봉입층)(4)이 형성되도록, 수소이온 또는 희가스 이온을 주입한다. 이때 주입온도는 25 ~ 450℃가 바람직하다.
공정(e)는, 수소이온 또는 희가스 이온이 주입된 본드웨이퍼(2)의 이온-주입면에 베이스웨이퍼(1)을, 산화막(3) 또는 산화막(3) 및 산화막(5)쪽으로 겹쳐 놓고, 그들을 서로 밀착시키는 공정이다. 상온의 청정한 분위기하에서 2매의 웨이퍼 표면을 접촉시키면, 접착제등을 이용하지 않아도 웨이퍼가 서로 접착된다.
공정(f)는, 봉입층(4)에서 박리웨이퍼(6)과 SOI웨이퍼(7)(SOI층(8), 매입산화층(9), 및 베이스웨이퍼(1)로 구성됨)을 분리하는 박리열처리(heat treatment for delamination)공정이다. 불화성가스분위기하에서 약 500℃ 이상의 온도로 열처리를 가하여, 결정의 재배열 및 기포의 응집을 유발하면, 박리웨이퍼(6)이 SOI웨이퍼(7)에서 분리된다.
공정(g)는, 전기 공정(e),(f)의 밀착공정(bonding step) 및 박리열처리공정 (delamination heat treatment step)에서 밀착된 웨이퍼의 결합력이 디바이스공정용으로 너무 약하기 때문에, SOI웨이퍼(7)에 결합열처리로써 고온열처리를 실시하여 결합강도를 충분한 수준으로 개선하는 공정이다. 이 열처리는, 예를 들어 불활성가스 분위기하에서, 1050 ~ 1200℃로 30분 ~ 2시간동안 행하는 것이 바람직하다.
공정(f)의 박리열처리공정(delamination heat treatment step) 및 공정(g)의 결합열처리공정(bonding heat treatment step)은 연속적으로 수행될 수 있다. 또한, 공정(f)의 박리열처리공정과 (g)의 결합열처리공정을 동시에 겸하여 수행할 수도 있다.
공정(h)는, 터치폴리싱(touch polishing)이라 칭하는 연마대(硏磨代, stock removal)가 매우 적은 경면연마 공정으로, SOI층(8) 표면에 있는 벽개면 (delaminated surface)(박리면)상의 결정결함층(crystal defect layer)을 제거하고, 표면조도(surface roughness)를 개선하기 위해 수행되는 공정이다.
이상의 공정을 통해, 목적하는 두께의 매입산화층(9) 및 두께균일성이 높은 SOI층(8)을 갖는, 고품질 SOI웨이퍼(7)을 제조할 수 있다(공정(i)).
(실시예)
본 발명의 발명을 구체적으로 설명하기 위해, 다음의 실시예 및 비교예가 제공된다. 이들 실시예는 본 발명의 범위를 한정하지는 않는다.
(실시예1)
저항율이 20Ω·㎝, 직경이 150mm인 도전형 p의 실리콘 경면웨이퍼를 2매 준비하였다. 도1에 나타난 공정(a) ~ (f)를 통해, 본드웨이퍼 일부를 박리하도록 이들 웨이퍼를 가공하여, SOI웨이퍼를 제공한다.
SOI웨이퍼 제조에 대한 주요공정조건은 다음과 같았다.
1) 베이스웨이퍼의 산화막 두께 : 350nm;
2) 본드웨이퍼의 산화막 두께 : 50nm;
3) 본드웨이퍼의 산화막두께편차 : σ=0.25nm;
4) 이온주입조건 : H+이온, 주입에너지 : 80keV, 주입량 : 8×1016/㎠;
5)이온주입깊이 : 700nm(SOI층 두께 + 본드웨이퍼의 산화막 두께);
6) 이온주입깊이편차 : σ=0.4nm.
실시예1에 있어서, 이온주입깊이편차(σ=0.4nm)에 비해, 본드웨이퍼의 산화막두께편차σ는 0.25nm로 작았다. 본드웨이퍼의 산화막 두께는, 반사분광법 (spectral reflectance)에 의해 면내 2mm피트에서 수천점 측정하였다. 매입산화층 두께가 400nm로 되는 조건을 설정하였다.
상기 조건하에서 2매의 웨이퍼를 적층하고(도1(e)), N2가스 분위기하에서, 500℃×30분의 박리열처리(도1(f))를 수행하였다.
이 박리공정후 SOI웨이퍼의 SOI층 두께편차를 측정하여, 두께균일성을 평가하였다. SOI웨이퍼의 두께는, 반사분광법에 의해 면내 2mm피트에서 수천점 측정하였다.
측정 결과, 편차σ=0.47nm, 그러므로 3σ=1.41nm였다. 따라서, SOI층 두께는 약 650nm±1.41nm이고, 목적하는 두께±3nm인 종래 SOI웨이퍼의 두께균일성에 비하여, 현저히 향상된 SOI층의 두께균일성을 나타낸다.
(실시예2)
저항율이 20Ω·㎝, 직경이 150mm인 도전형 p의 실리콘 경면웨이퍼를 2매 준비하였다. 도1에 나타난 공정(a) ~ (f)를 통해, 본드웨이퍼 일부를 박리하도록 이들 웨이퍼를 가공하여, SOI웨이퍼를 제공한다.
SOI웨이퍼 제조에 대한 주요공정 조건은 다음과 같았다.
1) 베이스웨이퍼의 산화막 두께 : 360nm;
2) 본드웨이퍼의 산화막 두께 : 40nm;
3) 본드웨이퍼의 산화막두께편차 : σ=0.20nm;
4) 이온주입조건 : H+이온, 주입에너지 : 39keV, 주입량 8×1016/㎠;
5)이온주입깊이 : 340nm(SOI층 두께 + 본드웨이퍼의 산화막 두께);
6) 이온주입깊이편차 : σ=0.4nm.
본 실시예2에 있어서, 이온주입깊이편차(σ=0.4nm)에 비해, 본드웨이퍼의 산화막두께편차σ는 0.20nm로 작았다. 본드웨이퍼의 산화막 두께는, 실시예1과 같은 식으로 측정하였다. 매입산화층 두께가 400nm로 되는 조건을 설정하였다.
측정 결과, 편차σ=0.45nm, 그러므로 3σ=1.35nm였다. 따라서, SOI층 두께는 약 300nm±1.35nm이고, 목적하는 두께±3nm인 종래 SOI웨이퍼의 두께균일성에 비하여, 현저히 향상된 SOI층의 두께균일성을 나타낸다.
(실시예3)
저항율이 20Ω·㎝, 직경이 150mm인 도전형 p의 실리콘 경면웨이퍼를 2매 준비하였다. 도1에 나타난 공정(a) ~ (f)를 통해, 본드웨이퍼 일부를 박리하도록 이들 웨이퍼를 가공하여, SOI웨이퍼를 제공한다(공정(c)가 생략됨).
SOI웨이퍼 제조에 대한 주요공정 조건은 다음과 같았다.
1) 베이스웨이퍼의 산화막 두께 : 산화막 없음
2) 본드웨이퍼의 산화막 두께 : 50nm;
3) 본드웨이퍼의 산화막두께편차 : σ=0.25nm;
4) 이온주입조건 : H+이온, 주입에너지 : 20keV, 주입량 8×1016/㎠;
5)이온주입깊이 : 180nm(SOI층 두께 + 본드웨이퍼의 산화막 두께);
6) 이온주입깊이편차 : σ=0.4nm.
본 실시예3에 있어서, 이온주입깊이편차(σ=0.4nm)에 비해, 본드웨이퍼의 산화막두께편차σ는 0.25nm로 작았다. 매입산화층 두께가 50nm로 되도록 조건을 설정하였기 때문에, 베이스웨이퍼에는 산화막을 형성하지 않았다. 산화막 두께는 실시예1과 같은 식으로 측정하였다.
상기 조건하에서 2매의 웨이퍼를 적층하고(도1(e)), N2가스 분위기하에서 500℃×30분의 박리열처리(도1(f))를 수행하였다.
이 박리공정후 SOI웨이퍼의 SOI층 두께편차를 실시예1과 같은 식으로 측정하였다.
그 결과, 편차σ=0.47nm, 그러므로 3σ=1.41nm였다. 따라서, SOI층 두께는 약 130nm±1.41nm이고, 목적하는 두께±3nm인 종래 SOI웨이퍼의 두께균일성에 비하여, 현저히 향상된 SOI층의 두께균일성을 나타낸다.
(비교예)
저항율이 20Ω·㎝, 직경이 150mm인 도전형 p의 실리콘 경면웨이퍼를 2매 준비하였다. 도3(B)에 나타난 종래 제조방법에 따라, 본드웨이퍼 일부를 박리하여 SOI웨이퍼를 제공하였다.
SOI웨이퍼 제조에 대한 주요공정 조건은 다음과 같았다.
1) 베이스웨이퍼의 산화막 두께 : 산화막 없음
2) 본드웨이퍼의 산화막 두께 : 400nm;
3) 본드웨이퍼의 산화막두께편차 : σ=2.0nm;
4) 이온주입조건 : H+이온, 주입에너지 : 80keV, 주입량 8×1016/㎠;
5)이온주입깊이 : 700nm(SOI층 두께 + 본드웨이퍼의 산화막 두께);
6) 이온주입깊이편차 : σ=0.4nm.
비교예에 있어서, 본드웨이퍼의 산화막두께편차σ는 2.0nm로, 이온주입깊이편차(σ=0.4nm)에 비해 컸다. 매입산화막의 두께는 400nm였다. 산화막은 본드웨이퍼에만 형성되어, 베이스웨이퍼에는 형성되지 않았다. 산화막 두께는 실시예1과 같은 식으로 측정하였다.
상기 조건하에서 2매의 웨이퍼를 적층하고(도3(d)), N2가스 분위기하에서 500℃×30분의 박리열처리(도3(e))를 수행하였다.
이 박리공정후 SOI웨이퍼의 SOI층 두께편차를 실시예1과 같은 식으로 측정하였다.
그 결과, 편차σ=2.04nm, 그러므로 3σ=6.12nm였다. 따라서, SOI층 두께는 약 300nm±6.12nm로, 이온주입깊이편차σ=0.4nm로부터 기대되는 값인 목적하는 두께±1.5nm에 비하여, 보다 열악한 SOI층의 두께균일성을 나타낸다.
본 발명은, 상기 실시형태에 제한되는 것은 아니다. 상기 실시형태는 예시이고, 본 발명의 특허청구범위에 기재된 기술적사상과 실질적으로 동일한 구성을 갖고, 유사한 작용효과를 제공하는 것은, 어느것에 있어서도 본 발명의 기술적 범위에 포함된다.
예를 들어, 본 발명의 SOI웨이퍼 제조공정은, 도1에 나타난 것에 한정되는 것은 아니다. 여기에는, 세정, 열처리등의 기타공정이 부가될 수 있다. 더욱이, 목적에 따라 일부공정순서를 변경하거나 생략할 수도 있다.
또한 상기 설명에서는, 본드웨이퍼에 형성되는 산화막의 두께편차를 이온주입깊이편차보다 작게하기 위해, 본드웨이퍼에 형성하는 산화막 두께를 얇게하는 경우에 대하여 주로 설명하였다. 그러나, 본 발명은 이것에 한정되지 않는다. 산화막 두께 이외의 조건을 변경하여, 산화막두께편차를 이온주입깊이편차보다 작게하는 것도 가능하다. 예를 들어, 산화막 두께 이외에, 산화막 형성을 위한 다른 조건들을 변경함으로써, 산화막두께편차를 이온주입깊이편차보다 작게 할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 두꺼운 매입산화층을 요하는 SOI웨이퍼에서도, 활성SOI층의 편차에 대한 본드웨이퍼의 산화막두께편차 영향이 작게 된다. 그러므로, SOI층의 두께균일성이 매우 양호한 SOI웨이퍼를 제조할 수 있다. 또한, SOI층의 두께편차 저감으로 디바이스 특성 및 디바이스 설계상의 자유도를 개선할 수 있다.

Claims (17)

  1. SOI층을 형성하는 본드웨이퍼와 지지기판으로 되는 베이스웨이퍼를 준비하고 ; 적어도 본드웨이퍼에 산화막을 형성하고; 상기 본드웨이퍼내에 미세기포층(봉입층)이 형성되도록 산화막을 통해 본드웨이퍼에 수소이온 또는 희가스 이온을 주입하고; 이온-주입된 쪽 면을 베이스웨이퍼의 표면과 밀착시키고; 그 다음, SOI층을 갖는 SOI웨이퍼를 제조하기 위해서, 미소기포층을 벽개면으로 하여 본드웨이퍼에서 박막을 분리하도록 열처리를 가하는 SOI웨이퍼의 제조방법에 있어서, 상기 본드웨이퍼에 형성되는 산화막의 두께편차가 이온주입깊이편차보다 작도록 제어하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  2. SOI층을 형성하는 본드웨이퍼와 지지기판으로 되는 베이스웨이퍼를 준비하고; 적어도 본드웨이퍼에 산화막을 형성하고; 상기 본드웨이퍼내에 미세기포층(봉입층)이 형성되도록 산화막을 통해 본드웨이퍼에 수소이온 또는 희가스 이온을 주입하고; 이온-주입된 쪽 면을 베이스웨이퍼의 표면과 밀착시키고; 그 다음, SOI층을 갖는 SOI웨이퍼를 제조하기 위해서, 미소기포층을 벽개면으로 하여 본드웨이퍼에서 박막을 분리하도록 열처리를 가하는 SOI웨이퍼의 제조방법에 있어서, 본드웨이퍼에 형성되는 산화막의 두께편차가 이온주입깊이편차보다 작도록, 상기 본드웨이퍼에 형성되는 산화막 두께가 설정되는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  3. 제1항에 있어서, 산화막이 상기 본드웨이퍼에 밀착되는 베이스웨이퍼위에 미리 형성되고, 그리고 상기 베이스웨이퍼에 형성된 산화막 두께가, 상기 본드웨이퍼에 형성된 산화막과 합하여 SOI웨이퍼에서 목적하는 두께의 산화매입층을 형성할 수 있도록, 설정되는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  4. 제2항에 있어서, 산화막이 상기 본드웨이퍼에 밀착되는 베이스웨이퍼위에 미리 형성되고, 그리고 상기 베이스웨이퍼에 형성된 산화막 두께가, 상기 본드웨이퍼에 형성된 산화막과 합하여 SOI웨이퍼에서 목적하는 두께의 산화매입층을 형성할 수 있도록, 설정되는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  5. 제1항에 있어서, 상기 본드웨이퍼에 형성되는 산화막 두께가 10 ~ 100nm인 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  6. 제2항에 있어서, 상기 본드웨이퍼에 형성되는 산화막 두께가 10 ~ 100nm인 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  7. 제3항에 있어서, 상기 본드웨이퍼에 형성되는 산화막 두께가 10 ~ 100nm인 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  8. 제4항에 있어서, 상기 본드웨이퍼에 형성되는 산화막 두께가 10 ~ 100nm인 것을 특징으로 하는 SOI웨이퍼의 제조방법.
  9. 제1항의 방법으로 제조된 SOI웨이퍼.
  10. 제2항의 방법으로 제조된 SOI웨이퍼.
  11. 제3항의 방법으로 제조된 SOI웨이퍼.
  12. 제4항의 방법으로 제조된 SOI웨이퍼.
  13. 제5항의 방법으로 제조된 SOI웨이퍼.
  14. 제6항의 방법으로 제조된 SOI웨이퍼.
  15. 제7항의 방법으로 제조된 SOI웨이퍼.
  16. 제8항의 방법으로 제조된 SOI웨이퍼.
  17. 매입산화층 또는 매입산화층과 베이스웨이퍼 사이의 결합계면을 갖고, 그리고 SOI층의 두께균일성이 ±1.5nm 이하인 2매의 웨이퍼를 결합하여 제조된 SOI웨이퍼.
KR1019990026312A 1998-07-07 1999-07-01 Ｓｏｉ웨이퍼의 제조방법 및 이 방법으로 제조된 ｓｏｉ웨이퍼 Expired - Lifetime KR100614120B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465630B1 (ko) * 2002-05-03 2005-01-13 주식회사 하이닉스반도체 웨이퍼의 제조방법
US7524744B2 (en) 2003-02-19 2009-04-28 Shin-Etsu Handotai Co., Ltd. Method of producing SOI wafer and SOI wafer

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423614B1 (en) * 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
JP4103391B2 (ja) * 1999-10-14 2008-06-18 信越半導体株式会社 Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
US6420243B1 (en) * 2000-12-04 2002-07-16 Motorola, Inc. Method for producing SOI wafers by delamination
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
TWI256076B (en) * 2001-04-11 2006-06-01 Memc Electronic Materials Control of thermal donor formation in high resistivity CZ silicon
US6900501B2 (en) * 2001-11-02 2005-05-31 Cree Microwave, Inc. Silicon on insulator device with improved heat removal
EP1453096B1 (en) * 2001-12-04 2017-02-22 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded wafer
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
US6794227B2 (en) 2002-06-28 2004-09-21 Seh America, Inc. Method of producing an SOI wafer
FR2842650B1 (fr) * 2002-07-17 2005-09-02 Soitec Silicon On Insulator Procede de fabrication de substrats notamment pour l'optique, l'electronique ou l'opto-electronique
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US20040062753A1 (en) * 2002-09-27 2004-04-01 Alireza Rezania Composite scaffolds seeded with mammalian cells
RU2260874C2 (ru) * 2002-10-31 2005-09-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Способ изготовления тонких пленок полупроводникового материала на диэлектрике (варианты)
RU2248069C2 (ru) * 2002-10-31 2005-03-10 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Способ изготовления тонких пленок полупроводникового материала на диэлектрике (варианты)
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
RU2217842C1 (ru) * 2003-01-14 2003-11-27 Институт физики полупроводников - Объединенного института физики полупроводников СО РАН Способ изготовления структуры кремний-на-изоляторе
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
US20040187769A1 (en) * 2003-03-27 2004-09-30 Yoshirou Aoki Method of producing SOI wafer
RU2240630C1 (ru) * 2003-07-18 2004-11-20 Институт физики полупроводников Объединенного института физики полупроводников СО РАН Способ изготовления кремниевых пленок
RU2244984C1 (ru) * 2003-08-08 2005-01-20 Институт физики полупроводников Объединенного института физики полупроводников СО РАН Способ изготовления гетероструктуры
WO2005022610A1 (ja) * 2003-09-01 2005-03-10 Sumco Corporation 貼り合わせウェーハの製造方法
WO2005041249A2 (en) 2003-10-28 2005-05-06 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing optical film
KR101095293B1 (ko) 2003-11-28 2011-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 제조 방법
RU2265255C2 (ru) * 2003-12-16 2005-11-27 Институт физики полупроводников Объединенного Института физики полупроводников Сибирского отделения РАН Способ получения структур кремний-на-изоляторе
JP5358159B2 (ja) * 2004-02-03 2013-12-04 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7358586B2 (en) * 2004-09-28 2008-04-15 International Business Machines Corporation Silicon-on-insulator wafer having reentrant shape dielectric trenches
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer
JP2006173568A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun Ｓｏｉ基板の製造方法
US7211474B2 (en) * 2005-01-18 2007-05-01 International Business Machines Corporation SOI device with body contact self-aligned to gate
US7262112B2 (en) * 2005-06-27 2007-08-28 The Regents Of The University Of California Method for producing dislocation-free strained crystalline films
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
JP5249511B2 (ja) * 2006-11-22 2013-07-31 信越化学工業株式会社 Ｓｏｑ基板およびｓｏｑ基板の製造方法
JP5194508B2 (ja) * 2007-03-26 2013-05-08 信越半導体株式会社 Ｓｏｉウエーハの製造方法
US9059247B2 (en) * 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US7875532B2 (en) * 2007-06-15 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Substrate for manufacturing semiconductor device and manufacturing method thereof
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
WO2009154982A1 (en) * 2008-05-28 2009-12-23 Sarnoff Corporation Back-illuminated imager using ultra-thin silicon on insulator substrates
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US8871610B2 (en) 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
SG176602A1 (en) * 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
WO2011024619A1 (en) * 2009-08-25 2011-03-03 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
JP6228462B2 (ja) * 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドＭｅｍｃ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5780234B2 (ja) * 2012-12-14 2015-09-16 信越半導体株式会社 Ｓｏｉウェーハの製造方法
CN105340074B (zh) 2014-01-22 2019-07-19 华为技术有限公司 Soi衬底制备方法和soi衬底
CN106601615B (zh) * 2016-12-27 2020-05-15 上海新傲科技股份有限公司 提高键合强度的退火方法
US10943813B2 (en) * 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
FR3132383A1 (fr) * 2022-01-31 2023-08-04 Soitec Procédé de fabrication d’une structure de type double semi-conducteur sur isolant
FR3146019A1 (fr) * 2023-02-16 2024-08-23 Soitec Procédé de formation d’une zone de fragisilation dans un substrat semi-conducteur

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
SG63832A1 (en) * 1997-03-26 1999-03-30 Canon Kk Substrate and production method thereof
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
JP3412449B2 (ja) 1997-05-29 2003-06-03 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465630B1 (ko) * 2002-05-03 2005-01-13 주식회사 하이닉스반도체 웨이퍼의 제조방법
US7524744B2 (en) 2003-02-19 2009-04-28 Shin-Etsu Handotai Co., Ltd. Method of producing SOI wafer and SOI wafer
KR100947815B1 (ko) * 2003-02-19 2010-03-15 신에쯔 한도타이 가부시키가이샤 Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼

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