JP2004063730A - Soiウェーハの製造方法 - Google Patents
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Abstract
【課題】SOI層の要求膜厚レベルが非常に小さい場合においても、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減できるSOIウェーハの製造方法を提供する。
【解決手段】得るべきSOI層5の厚さに応じて結合シリコン単結晶薄膜15の厚さを調整するために、剥離用イオン注入層形成工程における剥離用イオン注入層4の第一主表面Jからの形成深さd1+txを、イオン注入のエネルギーにより調整する。そして、剥離用イオン注入層4の第一主表面Jからの形成深さが小さくなるほど、イオン注入のドーズ量を小さく設定する。ドーズ量が小さくなれば、剥離面の面粗さも小さくなり、平坦化工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定することができる。その結果、薄いSOI層を形成する場合に、該SOI層の膜厚均一性を向上させることができる。
【選択図】 図1
【解決手段】得るべきSOI層5の厚さに応じて結合シリコン単結晶薄膜15の厚さを調整するために、剥離用イオン注入層形成工程における剥離用イオン注入層4の第一主表面Jからの形成深さd1+txを、イオン注入のエネルギーにより調整する。そして、剥離用イオン注入層4の第一主表面Jからの形成深さが小さくなるほど、イオン注入のドーズ量を小さく設定する。ドーズ量が小さくなれば、剥離面の面粗さも小さくなり、平坦化工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定することができる。その結果、薄いSOI層を形成する場合に、該SOI層の膜厚均一性を向上させることができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、SOIウェーハの製造方法に関する。
【0002】
【従来の技術】
携帯電話等の移動体通信においては、数100MHz以上の高周波信号を取り扱うのが一般的となっており、高周波特性の良好な半導体デバイスが求められている。例えば、CMOS−ICや高耐圧型IC等の半導体デバイスには、シリコン単結晶基板(以下、ベースウェーハともいう)上にシリコン酸化膜絶縁体層(埋め込み酸化膜)を形成し、その上に別のシリコン単結晶層をSOI(Silicon on Insulator)層として積層形成した、いわゆるSOIウェーハが使用されている。これを高周波用の半導体デバイスに使用する場合、高周波損失低減のため、ベースウェーハとして高抵抗率のシリコン単結晶を使用することが必要である。
【0003】
ところで、SOIウェーハの代表的な製造方法として貼り合わせ法がある。この貼り合わせ法は、ベースウェーハとなる第一シリコン単結晶基板と、デバイス形成領域であるSOI層となる第二シリコン単結晶基板(以下、ボンドウェーハともいう)とをシリコン酸化膜を介して貼り合わせた後、ボンドウェーハを所望の膜厚まで減厚し、薄膜化することによりボンドウェーハをSOI層とするものである。
【0004】
ボンドウェーハを減厚する方法にはいくつかあるが、均一な膜厚が比較的得やすく、かつ簡便な方法として、スマートカット法(商標名)が知られている。これは、ボンドウェーハの貼り合わせ面(第一主表面とする)に対し、一定深さ位置に水素高濃度層が形成されるように水素をイオン注入し、貼り合わせ後に該水素高濃度層にてボンドウェーハを剥離する、というものである。
【0005】
【発明が解決しようとする課題】
しかし、上記の方法には以下のような欠点がある。すなわち、スマートカット法では、図8(a)に示すように、剥離後に得られるSOIウェーハ50’(符号7はベースウェーハ、符号2はシリコン酸化膜である)の、SOI層8の表面に、イオン注入に伴うダメージ層8aが形成され、また、剥離面そのものの粗さは通常製品レベルのSiウェーハの鏡面と比べて相当大きくなる。従来、このダメージ層8aを除去するために、剥離後のSOI層8の表面を、研磨代の小さい鏡面研磨(タッチポリッシュと通称され、機械的化学的研磨が用いられる)により鏡面化することが行なわれてきた。この方法を用いると、剥離面の短波長の粗さ成分は比較的容易に除去できるものの、新たに研磨代のウェーハ面内不均一性が付加されてしまう難点がある。その結果、図8(b)に示すように、得られるSOI層の膜厚tの分布には、同一ウェーハ内の標準偏差値σ1にて1〜2nm程度生ずる。また、図8(c)に示すように、同一仕様ウェーハロットにおけるウェーハ間の、膜厚t(t1,t2,t3)の標準偏差値σ2では3nm程度以上の分布を生ずる。特に剥離面の面粗さが大きい場合は、研磨代が大きくなる分だけ、研磨後のSOI層の膜厚分布は悪化しやすくなる。
【0006】
一般に、厚いSOI層が必要な場合は、水素高濃度層の形成深さを大きくし、薄いSOI層が必要な場合は水素高濃度層の形成深さを小さくする。一方、従来より、剥離を生じさせるのには、水素高濃度層の形成深さによらず、一定の臨界ドーズ量以上に水素注入する必要があると考えられており、特に薄いSOI層を形成する場合も、比較的厚いSOI層を形成する場合と同程度のイオンドーズ量レベルが採用されてきた。その結果、剥離面の粗さは、薄いSOI層を得る場合においても、厚いSOI層を形成する場合と同程度に大きくならざるを得ないから、研磨代のウェーハ面内不均一性の影響は、SOI層厚さが小さくなる分だけ相対的に拡大する。
【0007】
こうした膜厚のばらつきは、現状の鏡面研磨技術の水準からすれば不可避的なものであり、SOI層の膜厚が100nm程度以上の膜厚に留まる限りは、特に大きな問題となるものではない。しかしながら、近年、SOIウェーハの主要な用途であるCMOS−LSI等においては、素子の微細化及び高集積化の傾向はますます著しくなっており、数年前まで100nm程度で超薄膜と称されていたものも、今ではさして驚くに値するものではなくなってしまった。現在、超薄膜SOI層として求められている平均膜厚は100nmを大きく下回り、数10nm(例えば20〜50nm)から場合により10nm程度にもなっている。この場合、上記のような膜厚不均一のレベルは、狙いとする平均膜厚の10〜数10%にも及び、SOIウェーハを用いた半導体デバイスの品質ばらつきや、製造歩留まり低下に直結してしまうことはいうまでもない。
【0008】
本発明の課題は、SOI層の要求膜厚レベルが非常に小さい場合においても、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能であり、ひいては超微細あるいは高集積度のCMOS−LSI等に加工した場合においても、品質ばらつきを抑制し製造歩留まりを向上させることができるSOIウェーハの製造方法を提供することにある。
【0009】
【課題を解決するための手段及び作用・効果】
上記課題を解決するために、本発明のSOIウェーハの製造方法は、第一基板(ベースウェーハに相当する)とシリコン単結晶からなる第二基板(ボンドウェーハに相当する)との少なくともいずれかの第一主表面に絶縁膜を形成する絶縁膜形成工程と、
第二基板の第一主表面側のイオン注入表面からイオンを打ち込むことにより剥離用イオン注入層を形成する剥離用イオン注入層形成工程と、
剥離用イオン注入層が形成された第二基板と、第一基板との第一主表面同士を、絶縁膜を介して貼り合わせる貼り合わせ工程と、
該貼り合わせ工程の後、SOI層となるべき結合シリコン単結晶薄膜を、第二基板より剥離用イオン注入層において剥離する剥離工程と、
結合シリコン単結晶薄膜の剥離面側を平坦化してSOI層とする平坦化工程と、を含み、
得るべきSOI層の厚さに応じて結合シリコン単結晶薄膜の厚さを調整するために、剥離用イオン注入層形成工程における剥離用イオン注入層のイオン注入表面からの形成深さを、イオン注入のエネルギーの大きさにより調整するとともに、剥離用イオン注入層のイオン注入表面からの形成深さが小さくなるほど、イオン注入のドーズ量を小さく設定することを特徴とする。なお、本明細書において「イオン注入表面」とは、ボンドウェーハの第一主表面に絶縁膜を形成する場合はその絶縁膜表面であり、絶縁膜を形成しない場合はボンドウェーハの第一主表面(シリコン表面)である。
【0010】
本発明者は、スマートカット法において、ボンドウェーハに剥離を生じさせるためのイオン注入のドーズ量につき、実験により再度検証を行なったところ、従来にはない新規な知見を得た。すなわち、必要とされるSOI層の厚さに応じて剥離用イオン注入層の形成深さを調整するには、イオン注入のエネルギーを調整しなければならない。そして、剥離を生ずるための臨界イオンドーズ量は、従来、イオン注入深さによらず一定と考えられていたのが、本発明者の検討により、イオン注入深さが小さいほど少ないドーズ量でも剥離を生ずることがわかった。つまり、剥離用イオン注入層の形成深さが小さいほど、剥離に必要な臨界ドーズ量は小さくなるのである。他方、剥離面の粗さも、打ち込むイオンのドーズ量に関係し、ドーズ量が小さくできれば剥離面の粗さも小さくなる。従って、剥離用イオン注入層の第一主表面からの形成深さが小さくなる場合は、イオン注入のドーズ量を小さく設定する。ドーズ量が小さくなれば、剥離面の面粗さも小さくなり、薄いSOI層を形成する場合に、該SOI層の膜厚均一性を向上させることができる。
【0011】
さらに、平坦化工程は、結合シリコン単結晶薄膜の剥離面側を研磨する研磨工程を含むものとする場合に、SOI層の膜厚均一性を向上させることができる。具体的には、剥離により得られる結合シリコン単結晶薄膜の剥離面の面粗さが小さいほど、研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定することができる。つまり、剥離面の面粗さが小さくなれば、研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を縮小でき、該研磨代のウェーハ面内不均一性の影響を効果的に軽減できる。
【0012】
例えば、ボンドウェーハに形成する絶縁膜の厚さを一定とすると、得るべきSOI層の厚さが小さくなる場合、イオン注入のドーズ量も該厚さに応じて小さく設定し、かつ、研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定する。つまり、結合シリコン単結晶薄膜ひいては最終的なSOI層が薄くなれば、剥離用イオン注入層の形成位置が浅くなるのでイオン注入のドーズ量が減り、剥離面平坦化の際の研磨しろを小さくできるので研磨代不均一の影響が大幅に軽減される。その結果、SOI層厚さが小さいにもかかわらず、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能となる。
【0013】
【発明の実施の形態】
以下に本発明の実施の形態について述べる。
図1は本発明に係るSOIウェーハの製造方法の基本的な実施形態を説明するものである。まず、工程(a)に示すように、例えばシリコン単結晶からなる第一基板としてのベースウェーハ7と、工程(b)に示す第二シリコン単結晶基板としてのボンドウェーハ1とを用意する。工程(c)に示すように、ボンドウェーハ2の少なくとも第一主表面J側に絶縁膜としてシリコン酸化膜2を形成している。このシリコン酸化膜2の形成は、例えば、ウェット酸化やドライ酸化などの熱酸化により形成することができるが、CVD(Chemical Vapor Deposition)等の方法を採用することも可能である。シリコン酸化膜の膜厚txは、例えばMOS−FET等の絶縁層として使用されることを考慮して、50nm以上2μm以下程度の値とする。ベースウェーハ7としては、石英基板やサファイア基板などの絶縁性基板や、GaAs、InP、SiCなどの化合物半導体基板を用いることもできるが、大口径化やコスト面を考慮すると、本実施の形態のようにシリコン単結晶基板を用いることが好ましい。また、シリコン酸化膜2の代わりに、シリコン窒化膜やシリコン酸化窒化膜などを絶縁膜として形成することもできる。
【0014】
次に、工程(d)に示すように、ボンドウェーハ1の第一主表面J側、本実施形態ではシリコン酸化膜2の表面をイオン注入面として、例えば水素イオンビームを照射することによりイオンを打ち込み、剥離用イオン注入層4を形成する。剥離用イオン注入層4を形成するためのイオンは、水素イオン及び希ガス(He、Ne、Ar、Kr、Xe)イオンよりなるイオン群から選ばれる少なくとも1種類とすることができる。本実施形態では水素イオンを用いるが、水素イオンに代えて、ヘリウムイオン、ネオンイオンあるいはアルゴンイオンなどの希ガスイオンを打ち込むことにより剥離用イオン注入層4を形成してもよい。
【0015】
剥離用イオン注入層4を形成したボンドウェーハ1とベースウェーハ7とは、洗浄液にて洗浄され、さらに、工程(e)に示すように、両ウェーハ1,7をシリコン酸化膜2の形成側(すなわち第一主表面J,K側)にて貼り合わせる。そして、工程(f)に示すように、その積層体を400〜600℃の低温にて熱処理することにより、ボンドウェーハ1は前記した剥離用イオン注入層4の概ね濃度ピーク位置において剥離し、ベースウェーハ7側に残留した部分が結合シリコン単結晶薄膜15となる(剥離工程)。なお、剥離用イオン注入層4を形成する際のイオン注入量を高めたり、あるいは重ね合わせる面に対して予めプラズマ処理を行なって表面を活性化したりすることにより、剥離熱処理を省略できる場合もある。また、剥離後の残余のボンドウェーハ部分3は、剥離面を再研磨後、再びボンドウェーハ又はベースウェーハとして再利用が可能である。
【0016】
最終的なSOIウェーハを得るには、上記剥離工程後、ベースウェーハ7とSOI層(結合シリコン単結晶薄膜15)とをシリコン酸化膜2を介して強固に結合する結合熱処理が必要である。この結合熱処理は、アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混合ガス中にて、通常1000℃以上1250℃以下の高温で行なわれる。なお、該結合熱処理に先立って、これよりも低温で、SOI層の表面を保護するための酸化熱処理(700℃以上1000℃以下)を行なうこともできる。
【0017】
また、剥離後の結合シリコン単結晶薄膜15の剥離面を、あるいはこれを研磨により平坦化した研磨表面をさらに平坦化する平坦化熱処理を行なうことができる。この平坦化熱処理は、アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混合ガス中にて1100〜1380℃で行なうことができる。具体的には、一般的なバッチ式の縦型炉や横型炉といったヒーター加熱式の熱処理炉を用いて行なうことができるほか、ランプ加熱等により熱処理を数秒から数分程度で完結する枚葉式RTA装置を用いて行なうこともできる。この平坦化熱処理を、前述の結合熱処理と兼ねて行なうこともできる。
【0018】
図1の工程(d)において、剥離用イオン注入層4は、ウェーハの深さ方向の水素濃度プロファイルを測定したとき、例えば50nm以上300nm以下の深さ(d1:ただし、表面にシリコン酸化膜2が形成される場合は、そのシリコン酸化膜2を除いた深さで表す)に水素濃度のピーク位置が生ずるように形成する。該深さd1は、結合シリコン単結晶薄膜15の厚さに対応するものである。第一の深さ位置d1が50nm未満では、十分な厚さの結合シリコン単結晶薄膜15が得られず、300nmを超えると、50nm以下のSOI層を得たい場合に、後述する研磨代が大きくなり過ぎ、膜厚分布を良好に確保できなくなる。
【0019】
上記剥離用イオン注入層4を形成する際に、該剥離用イオン注入層4のイオン注入表面からの形成深さd1+txを、イオン注入のエネルギー(加速電圧)により調整する。具体的には、該剥離用イオン注入層4の形成深さ(d1+tx)が大きくなるほど、イオン注入のエネルギーを大きく設定する。シリコン酸化膜の厚さtxが例えば20nm〜200nmに設定され、結合シリコン単結晶薄膜15の厚さに対応する剥離用イオン注入層4の形成深さd1が前述の50nm以上300nm以下に設定される場合、d1+txは70nm以上500nm以下である。水素イオンを用いたイオン注入により、該深さに剥離用イオン注入層4を形成するには、イオン注入のエネルギーを3keV〜50keV程度に調整するのがよい。
【0020】
そして、剥離用イオン注入層4のイオン注入表面からの形成深さd1+txが小さくなるほど、剥離用イオン注入層4にて剥離を生じうるためのイオン注入の臨界ドーズ量が小さくなる。従って、剥離用イオン注入層4の形成深さd1+txが小さくなるほど、イオンのドーズ量は小さく設定される。d1+txが70nm以上500nm以下である場合、剥離用イオン注入層4を形成するためのイオンのドーズ量は、3×1016個/cm2以上5×1016個/cm2以下に設定するのがよい。
【0021】
図2に示すように、剥離後の結合シリコン単結晶薄膜15の表面(剥離面)は、イオン注入に伴うダメージ層8の形成により荒れたものとなる。そこで、該ダメージ層8を研磨(タッチポリッシュ)により除去し、結合シリコン単結晶薄膜15の表面を平坦化して、最終的なSOI層5とし、SOIウェーハ50が得られる。この平坦化のための研磨代は、ダメージ層8による表面粗さが大きいほど大きく設定する必要がある。しかし、研磨代が大きくなれば、該研磨代の面内方向バラツキの影響が最終的なSOI層5の膜厚分布に大きく及ぶようになり、所期の膜厚分布のSOI層5を得るのが困難になる。従って、平坦化処理における研磨代はなるべく小さいことが望ましく、そのためには、剥離面の面粗さを小さくすることが有効となる。これは、平坦化工程を研磨のみにより行う場合だけではなく、熱処理による平坦化の後に研磨を行う場合、あるいは研磨による平坦化の後に熱処理を加える場合についても全く同様のことが言える。
【0022】
既に説明した通り、剥離用イオン注入層4の形成深さが小さいほど、剥離に必要な臨界ドーズ量は小さくなる。剥離用イオン注入層4の形成深さ(図2:d1+tx)が小さくなる場合は、イオン注入のドーズ量も小さく設定される。シリコン酸化膜2の膜厚txが一定の場合、剥離用イオン注入層4の形成深さd1+txは、得るべきSOI層の厚さ(図2:t1,t2,t3)が小さくなるほど浅くなり、イオン注入のドーズ量も該厚さ(図2:t1,t2,t3、あるいは深さd1+tx)に応じて小さく設定される。従って、ドーズ量を抑制して得られる薄い結合シリコン単結晶薄膜15の剥離面は粗さRmsが減少し、平坦化工程における研磨代tpを小さく設定することができる。その結果、SOI層5が薄くなるほど研磨代tpが小さくて済むようになり、研磨代不均一の影響が及びにくくなって、SOI層5のウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能となる。例えば、SOI層5の平均厚さが10〜50nm程度に設定される場合においても、SOI層5の膜厚均一性を、同一ウェーハ内の膜厚の標準偏差値にて例えば1.5nm以下に確保できる。また、図5に示すように、同一仕様のウェーハ間の膜厚t(=t1,t2,t3)の標準偏差値σ2にて3nm以下に確保することができる。特に、SOI層5が20nm程度あるいはそれ以下に超薄膜化される場合でも、ウェーハ内及びウェーハ間の膜厚バラツキを、十分実用に耐える範囲にまで軽減することが可能となる。また、最終膜厚次第では、研磨を省略し、熱処理による平坦化のみでも、従来に比べて格段に優れた表面状態を得ることができるので、膜厚バラツキを一層軽減することが可能となる。
【0023】
図6は、水素イオン注入により剥離用イオン注入層を形成する場合の、剥離に必要な臨界ドーズ量を、水素イオン注入のエネルギー(加速電圧)を種々に変更しながら測定したものである。エネルギーが小さくなるほど、臨界ドーズ量が明らかに減少していることがわかる。また、臨界ドーズ量はエネルギーが減少すると略直線的に減少している(図中に、直線回帰により得られた、臨界ドーズ量とエネルギーとの関係を示す実験式を示している)。また、図7は、ボンドウェーハ1側にシリコン酸化膜2を30nm形成したときと、145nm形成した場合のそれぞれについて、水素イオン注入のエネルギー(加速電圧)と、結合シリコン単結晶薄膜15の剥離厚さ(つまり、剥離用イオン注入層4の形成深さd1)との関係を示すものである。いずれも高エネルギーとなるほど結合シリコン単結晶薄膜15の厚みが大きくなっていることがわかる。また、シリコン酸化膜2の厚さを薄くすることにより、同じ剥離厚さが、より低いエネルギーで得られることもわかる。
【0024】
また、図1の工程に従い、以下の実験を行なった。すなわち、種々のイオン注入エネルギーとドーズ量を設定して剥離用イオン注入層4を形成することにより、剥離後のシリコン単結晶層厚さ(図1のd1)を、ターゲットとするSOI層5の厚さに応じて種々に変更し、さらに、剥離面の粗さRmsに応じて研磨代を調整して機械的化学的研磨により平坦化研磨を行なうことにより、SOIウェーハを製造した。イオン注入のドーズ量は、設定したイオン注入のエネルギーに応じて、図6中の実験式に従い決定した。また、剥離面の粗さRmsは、以下の方法により算出された、二乗平均平方根粗さである。すなわち、原子間力顕微鏡によりSOI層主表面の3次元形状プロファイルを測定し、測定面積を10μm×10μm(高さ方向をzとするx−y−z直交座標系を設定したときに、x−y平面への投影面積にて表す)とし、測定点毎の高さ方向座標測定値をZ、その平均値をZm、全測定点についての(Z−Zm)2の和をΣ(Z−Zm)2として、これを測定点数Nにて除した値の平方根をRms:
Rms={(1/N)×Σ(Z−Zm)2}1/2
として算出する。また、SOI層5の面内厚さ分布を、反射分光法により測定し、平均膜厚と均一性指数(標準偏差をσとしたときの、3σの値)を求めた。以上の結果を表1に示す。
【0025】
【表1】
【0026】
SOI層5を薄膜化するためにイオン注入のエネルギーを小さくすると、必要なドーズ量も減少している。その結果、剥離面の粗さRmsも小さくなり、平坦化研磨も研磨代を小さく設定できることがわかる。そして、研磨代を小さく設定して得られるSOI層は、膜厚均一性も良好である。特に、膜厚均一性のレベルを1.5nm以下に留めたいとき、剥離面の粗さRmsは4.5nm以下となっていることが望ましい。
【0027】
以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、請求項の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。例えば、図3の工程(a)及び(b)に示すように、ベースウェーハ7の側にのみシリコン酸化膜2を形成するようにしてもよい。この構成では、剥離用イオン注入層4を形成するボンドウェーハ1の側にシリコン酸化膜2が形成されないので、図1の工程と比較して、シリコン酸化膜2の厚さtxの分だけ剥離用イオン注入層4の形成深さ、ひいてはイオン注入のエネルギーを減少させることができる。その結果、同じ厚さの結合シリコン単結晶薄膜15ひいてはSOI層5を得るのに、そのドーズ量を低く設定することができ、剥離面の粗さ低減ひいては平坦化の研磨代削減により、得られるSOI層5の膜厚均一性のレベルをさらに高めることができる。
【0028】
この場合、剥離用イオン注入層4を形成する際に、シリコン酸化膜2が省略されているので、イオン注入深さは、第一主表面J’からの形成深さd1’と等しく設定すればよい。d1’が前述の50nm以上300nm以下に設定される場合、水素イオンを用いたイオン注入により、該深さに剥離用イオン注入層4を形成するには、イオン注入のエネルギーを1keV〜25keV程度に調整するのがよい。また、剥離用イオン注入層4を形成するためのイオンのドーズ量は、3×1016個/cm2以上4×1016個/cm2以下に設定するのがよい。
【0029】
また、図4の工程(a)及び(b)に示すように、ベースウェーハ7とボンドウェーハ1との双方の貼り合わせ面にシリコン酸化膜2a,2bを形成することもできる。この場合も、ベースウェーハ7側にシリコン酸化膜の厚みの一部が振り分けられるので、ボンドウェーハ1側のシリコン酸化膜2aの厚みを減ずることができ、図3の場合ほどではないが、同じ厚さの結合シリコン単結晶薄膜15ひいてはSOI層5を得るのに、イオン注入のドーズ量を低く設定することができ、得られるSOI層5の膜厚均一性のレベルをさらに高めることができる。
【0030】
また、実際のSOIウェーハの製造工程(量産工程)において本発明は、製造すべきSOIウェーハのSOI層の膜厚や埋め込み酸化膜の膜厚の規格に応じて、注入深さの異なるイオン注入を行なう場合に好適に適用できる。例えば、埋め込み酸化膜の膜厚が一定で、SOI層の膜厚規格が異なる複数種類のSOIウェーハを製造する必要がある場合、膜厚規格が小さいほどイオン注入深さも小さくなり、イオン注入のエネルギーおよびドーズ量を小さく設定した条件でSOIウェーハを製造する。これにより、SOI層の膜厚が薄い規格品においても、膜厚が厚い規格品と比較して、相対的な膜厚均一性を悪化させることなく、優れた膜厚均一性を有するSOIウェーハを製造することができる。
【図面の簡単な説明】
【図1】本発明によるSOIウェーハ製造方法の第一実施形態を示す工程説明図。
【図2】本発明の第一の効果説明図。
【図3】本発明によるSOIウェーハ製造方法の第二実施形態を示す工程説明図。
【図4】本発明によるSOIウェーハ製造方法の第三実施形態を示す工程説明図。
【図5】本発明の第二の効果説明図。
【図6】イオン注入のエネルギー(加速電圧)と、剥離を生ずる臨界ドーズ量との関係を示すグラフ。
【図7】イオン注入のエネルギー(加速電圧)と、結合シリコン単結晶薄膜の剥離厚さの関係を示すグラフ。
【図8】SOIウェーハの製造に係る従来法の問題点を示す図。
【符号の説明】
1 ボンドウェーハ(第二基板)
2 シリコン酸化膜
4 剥離用イオン注入層
5 結合シリコン単結晶薄膜
7 ベースウェーハ(第一基板)
15 SOI層
50、50’ SOIウェーハ
【発明の属する技術分野】
本発明は、SOIウェーハの製造方法に関する。
【0002】
【従来の技術】
携帯電話等の移動体通信においては、数100MHz以上の高周波信号を取り扱うのが一般的となっており、高周波特性の良好な半導体デバイスが求められている。例えば、CMOS−ICや高耐圧型IC等の半導体デバイスには、シリコン単結晶基板(以下、ベースウェーハともいう)上にシリコン酸化膜絶縁体層(埋め込み酸化膜)を形成し、その上に別のシリコン単結晶層をSOI(Silicon on Insulator)層として積層形成した、いわゆるSOIウェーハが使用されている。これを高周波用の半導体デバイスに使用する場合、高周波損失低減のため、ベースウェーハとして高抵抗率のシリコン単結晶を使用することが必要である。
【0003】
ところで、SOIウェーハの代表的な製造方法として貼り合わせ法がある。この貼り合わせ法は、ベースウェーハとなる第一シリコン単結晶基板と、デバイス形成領域であるSOI層となる第二シリコン単結晶基板(以下、ボンドウェーハともいう)とをシリコン酸化膜を介して貼り合わせた後、ボンドウェーハを所望の膜厚まで減厚し、薄膜化することによりボンドウェーハをSOI層とするものである。
【0004】
ボンドウェーハを減厚する方法にはいくつかあるが、均一な膜厚が比較的得やすく、かつ簡便な方法として、スマートカット法(商標名)が知られている。これは、ボンドウェーハの貼り合わせ面(第一主表面とする)に対し、一定深さ位置に水素高濃度層が形成されるように水素をイオン注入し、貼り合わせ後に該水素高濃度層にてボンドウェーハを剥離する、というものである。
【0005】
【発明が解決しようとする課題】
しかし、上記の方法には以下のような欠点がある。すなわち、スマートカット法では、図8(a)に示すように、剥離後に得られるSOIウェーハ50’(符号7はベースウェーハ、符号2はシリコン酸化膜である)の、SOI層8の表面に、イオン注入に伴うダメージ層8aが形成され、また、剥離面そのものの粗さは通常製品レベルのSiウェーハの鏡面と比べて相当大きくなる。従来、このダメージ層8aを除去するために、剥離後のSOI層8の表面を、研磨代の小さい鏡面研磨(タッチポリッシュと通称され、機械的化学的研磨が用いられる)により鏡面化することが行なわれてきた。この方法を用いると、剥離面の短波長の粗さ成分は比較的容易に除去できるものの、新たに研磨代のウェーハ面内不均一性が付加されてしまう難点がある。その結果、図8(b)に示すように、得られるSOI層の膜厚tの分布には、同一ウェーハ内の標準偏差値σ1にて1〜2nm程度生ずる。また、図8(c)に示すように、同一仕様ウェーハロットにおけるウェーハ間の、膜厚t(t1,t2,t3)の標準偏差値σ2では3nm程度以上の分布を生ずる。特に剥離面の面粗さが大きい場合は、研磨代が大きくなる分だけ、研磨後のSOI層の膜厚分布は悪化しやすくなる。
【0006】
一般に、厚いSOI層が必要な場合は、水素高濃度層の形成深さを大きくし、薄いSOI層が必要な場合は水素高濃度層の形成深さを小さくする。一方、従来より、剥離を生じさせるのには、水素高濃度層の形成深さによらず、一定の臨界ドーズ量以上に水素注入する必要があると考えられており、特に薄いSOI層を形成する場合も、比較的厚いSOI層を形成する場合と同程度のイオンドーズ量レベルが採用されてきた。その結果、剥離面の粗さは、薄いSOI層を得る場合においても、厚いSOI層を形成する場合と同程度に大きくならざるを得ないから、研磨代のウェーハ面内不均一性の影響は、SOI層厚さが小さくなる分だけ相対的に拡大する。
【0007】
こうした膜厚のばらつきは、現状の鏡面研磨技術の水準からすれば不可避的なものであり、SOI層の膜厚が100nm程度以上の膜厚に留まる限りは、特に大きな問題となるものではない。しかしながら、近年、SOIウェーハの主要な用途であるCMOS−LSI等においては、素子の微細化及び高集積化の傾向はますます著しくなっており、数年前まで100nm程度で超薄膜と称されていたものも、今ではさして驚くに値するものではなくなってしまった。現在、超薄膜SOI層として求められている平均膜厚は100nmを大きく下回り、数10nm(例えば20〜50nm)から場合により10nm程度にもなっている。この場合、上記のような膜厚不均一のレベルは、狙いとする平均膜厚の10〜数10%にも及び、SOIウェーハを用いた半導体デバイスの品質ばらつきや、製造歩留まり低下に直結してしまうことはいうまでもない。
【0008】
本発明の課題は、SOI層の要求膜厚レベルが非常に小さい場合においても、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能であり、ひいては超微細あるいは高集積度のCMOS−LSI等に加工した場合においても、品質ばらつきを抑制し製造歩留まりを向上させることができるSOIウェーハの製造方法を提供することにある。
【0009】
【課題を解決するための手段及び作用・効果】
上記課題を解決するために、本発明のSOIウェーハの製造方法は、第一基板(ベースウェーハに相当する)とシリコン単結晶からなる第二基板(ボンドウェーハに相当する)との少なくともいずれかの第一主表面に絶縁膜を形成する絶縁膜形成工程と、
第二基板の第一主表面側のイオン注入表面からイオンを打ち込むことにより剥離用イオン注入層を形成する剥離用イオン注入層形成工程と、
剥離用イオン注入層が形成された第二基板と、第一基板との第一主表面同士を、絶縁膜を介して貼り合わせる貼り合わせ工程と、
該貼り合わせ工程の後、SOI層となるべき結合シリコン単結晶薄膜を、第二基板より剥離用イオン注入層において剥離する剥離工程と、
結合シリコン単結晶薄膜の剥離面側を平坦化してSOI層とする平坦化工程と、を含み、
得るべきSOI層の厚さに応じて結合シリコン単結晶薄膜の厚さを調整するために、剥離用イオン注入層形成工程における剥離用イオン注入層のイオン注入表面からの形成深さを、イオン注入のエネルギーの大きさにより調整するとともに、剥離用イオン注入層のイオン注入表面からの形成深さが小さくなるほど、イオン注入のドーズ量を小さく設定することを特徴とする。なお、本明細書において「イオン注入表面」とは、ボンドウェーハの第一主表面に絶縁膜を形成する場合はその絶縁膜表面であり、絶縁膜を形成しない場合はボンドウェーハの第一主表面(シリコン表面)である。
【0010】
本発明者は、スマートカット法において、ボンドウェーハに剥離を生じさせるためのイオン注入のドーズ量につき、実験により再度検証を行なったところ、従来にはない新規な知見を得た。すなわち、必要とされるSOI層の厚さに応じて剥離用イオン注入層の形成深さを調整するには、イオン注入のエネルギーを調整しなければならない。そして、剥離を生ずるための臨界イオンドーズ量は、従来、イオン注入深さによらず一定と考えられていたのが、本発明者の検討により、イオン注入深さが小さいほど少ないドーズ量でも剥離を生ずることがわかった。つまり、剥離用イオン注入層の形成深さが小さいほど、剥離に必要な臨界ドーズ量は小さくなるのである。他方、剥離面の粗さも、打ち込むイオンのドーズ量に関係し、ドーズ量が小さくできれば剥離面の粗さも小さくなる。従って、剥離用イオン注入層の第一主表面からの形成深さが小さくなる場合は、イオン注入のドーズ量を小さく設定する。ドーズ量が小さくなれば、剥離面の面粗さも小さくなり、薄いSOI層を形成する場合に、該SOI層の膜厚均一性を向上させることができる。
【0011】
さらに、平坦化工程は、結合シリコン単結晶薄膜の剥離面側を研磨する研磨工程を含むものとする場合に、SOI層の膜厚均一性を向上させることができる。具体的には、剥離により得られる結合シリコン単結晶薄膜の剥離面の面粗さが小さいほど、研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定することができる。つまり、剥離面の面粗さが小さくなれば、研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を縮小でき、該研磨代のウェーハ面内不均一性の影響を効果的に軽減できる。
【0012】
例えば、ボンドウェーハに形成する絶縁膜の厚さを一定とすると、得るべきSOI層の厚さが小さくなる場合、イオン注入のドーズ量も該厚さに応じて小さく設定し、かつ、研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定する。つまり、結合シリコン単結晶薄膜ひいては最終的なSOI層が薄くなれば、剥離用イオン注入層の形成位置が浅くなるのでイオン注入のドーズ量が減り、剥離面平坦化の際の研磨しろを小さくできるので研磨代不均一の影響が大幅に軽減される。その結果、SOI層厚さが小さいにもかかわらず、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能となる。
【0013】
【発明の実施の形態】
以下に本発明の実施の形態について述べる。
図1は本発明に係るSOIウェーハの製造方法の基本的な実施形態を説明するものである。まず、工程(a)に示すように、例えばシリコン単結晶からなる第一基板としてのベースウェーハ7と、工程(b)に示す第二シリコン単結晶基板としてのボンドウェーハ1とを用意する。工程(c)に示すように、ボンドウェーハ2の少なくとも第一主表面J側に絶縁膜としてシリコン酸化膜2を形成している。このシリコン酸化膜2の形成は、例えば、ウェット酸化やドライ酸化などの熱酸化により形成することができるが、CVD(Chemical Vapor Deposition)等の方法を採用することも可能である。シリコン酸化膜の膜厚txは、例えばMOS−FET等の絶縁層として使用されることを考慮して、50nm以上2μm以下程度の値とする。ベースウェーハ7としては、石英基板やサファイア基板などの絶縁性基板や、GaAs、InP、SiCなどの化合物半導体基板を用いることもできるが、大口径化やコスト面を考慮すると、本実施の形態のようにシリコン単結晶基板を用いることが好ましい。また、シリコン酸化膜2の代わりに、シリコン窒化膜やシリコン酸化窒化膜などを絶縁膜として形成することもできる。
【0014】
次に、工程(d)に示すように、ボンドウェーハ1の第一主表面J側、本実施形態ではシリコン酸化膜2の表面をイオン注入面として、例えば水素イオンビームを照射することによりイオンを打ち込み、剥離用イオン注入層4を形成する。剥離用イオン注入層4を形成するためのイオンは、水素イオン及び希ガス(He、Ne、Ar、Kr、Xe)イオンよりなるイオン群から選ばれる少なくとも1種類とすることができる。本実施形態では水素イオンを用いるが、水素イオンに代えて、ヘリウムイオン、ネオンイオンあるいはアルゴンイオンなどの希ガスイオンを打ち込むことにより剥離用イオン注入層4を形成してもよい。
【0015】
剥離用イオン注入層4を形成したボンドウェーハ1とベースウェーハ7とは、洗浄液にて洗浄され、さらに、工程(e)に示すように、両ウェーハ1,7をシリコン酸化膜2の形成側(すなわち第一主表面J,K側)にて貼り合わせる。そして、工程(f)に示すように、その積層体を400〜600℃の低温にて熱処理することにより、ボンドウェーハ1は前記した剥離用イオン注入層4の概ね濃度ピーク位置において剥離し、ベースウェーハ7側に残留した部分が結合シリコン単結晶薄膜15となる(剥離工程)。なお、剥離用イオン注入層4を形成する際のイオン注入量を高めたり、あるいは重ね合わせる面に対して予めプラズマ処理を行なって表面を活性化したりすることにより、剥離熱処理を省略できる場合もある。また、剥離後の残余のボンドウェーハ部分3は、剥離面を再研磨後、再びボンドウェーハ又はベースウェーハとして再利用が可能である。
【0016】
最終的なSOIウェーハを得るには、上記剥離工程後、ベースウェーハ7とSOI層(結合シリコン単結晶薄膜15)とをシリコン酸化膜2を介して強固に結合する結合熱処理が必要である。この結合熱処理は、アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混合ガス中にて、通常1000℃以上1250℃以下の高温で行なわれる。なお、該結合熱処理に先立って、これよりも低温で、SOI層の表面を保護するための酸化熱処理(700℃以上1000℃以下)を行なうこともできる。
【0017】
また、剥離後の結合シリコン単結晶薄膜15の剥離面を、あるいはこれを研磨により平坦化した研磨表面をさらに平坦化する平坦化熱処理を行なうことができる。この平坦化熱処理は、アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混合ガス中にて1100〜1380℃で行なうことができる。具体的には、一般的なバッチ式の縦型炉や横型炉といったヒーター加熱式の熱処理炉を用いて行なうことができるほか、ランプ加熱等により熱処理を数秒から数分程度で完結する枚葉式RTA装置を用いて行なうこともできる。この平坦化熱処理を、前述の結合熱処理と兼ねて行なうこともできる。
【0018】
図1の工程(d)において、剥離用イオン注入層4は、ウェーハの深さ方向の水素濃度プロファイルを測定したとき、例えば50nm以上300nm以下の深さ(d1:ただし、表面にシリコン酸化膜2が形成される場合は、そのシリコン酸化膜2を除いた深さで表す)に水素濃度のピーク位置が生ずるように形成する。該深さd1は、結合シリコン単結晶薄膜15の厚さに対応するものである。第一の深さ位置d1が50nm未満では、十分な厚さの結合シリコン単結晶薄膜15が得られず、300nmを超えると、50nm以下のSOI層を得たい場合に、後述する研磨代が大きくなり過ぎ、膜厚分布を良好に確保できなくなる。
【0019】
上記剥離用イオン注入層4を形成する際に、該剥離用イオン注入層4のイオン注入表面からの形成深さd1+txを、イオン注入のエネルギー(加速電圧)により調整する。具体的には、該剥離用イオン注入層4の形成深さ(d1+tx)が大きくなるほど、イオン注入のエネルギーを大きく設定する。シリコン酸化膜の厚さtxが例えば20nm〜200nmに設定され、結合シリコン単結晶薄膜15の厚さに対応する剥離用イオン注入層4の形成深さd1が前述の50nm以上300nm以下に設定される場合、d1+txは70nm以上500nm以下である。水素イオンを用いたイオン注入により、該深さに剥離用イオン注入層4を形成するには、イオン注入のエネルギーを3keV〜50keV程度に調整するのがよい。
【0020】
そして、剥離用イオン注入層4のイオン注入表面からの形成深さd1+txが小さくなるほど、剥離用イオン注入層4にて剥離を生じうるためのイオン注入の臨界ドーズ量が小さくなる。従って、剥離用イオン注入層4の形成深さd1+txが小さくなるほど、イオンのドーズ量は小さく設定される。d1+txが70nm以上500nm以下である場合、剥離用イオン注入層4を形成するためのイオンのドーズ量は、3×1016個/cm2以上5×1016個/cm2以下に設定するのがよい。
【0021】
図2に示すように、剥離後の結合シリコン単結晶薄膜15の表面(剥離面)は、イオン注入に伴うダメージ層8の形成により荒れたものとなる。そこで、該ダメージ層8を研磨(タッチポリッシュ)により除去し、結合シリコン単結晶薄膜15の表面を平坦化して、最終的なSOI層5とし、SOIウェーハ50が得られる。この平坦化のための研磨代は、ダメージ層8による表面粗さが大きいほど大きく設定する必要がある。しかし、研磨代が大きくなれば、該研磨代の面内方向バラツキの影響が最終的なSOI層5の膜厚分布に大きく及ぶようになり、所期の膜厚分布のSOI層5を得るのが困難になる。従って、平坦化処理における研磨代はなるべく小さいことが望ましく、そのためには、剥離面の面粗さを小さくすることが有効となる。これは、平坦化工程を研磨のみにより行う場合だけではなく、熱処理による平坦化の後に研磨を行う場合、あるいは研磨による平坦化の後に熱処理を加える場合についても全く同様のことが言える。
【0022】
既に説明した通り、剥離用イオン注入層4の形成深さが小さいほど、剥離に必要な臨界ドーズ量は小さくなる。剥離用イオン注入層4の形成深さ(図2:d1+tx)が小さくなる場合は、イオン注入のドーズ量も小さく設定される。シリコン酸化膜2の膜厚txが一定の場合、剥離用イオン注入層4の形成深さd1+txは、得るべきSOI層の厚さ(図2:t1,t2,t3)が小さくなるほど浅くなり、イオン注入のドーズ量も該厚さ(図2:t1,t2,t3、あるいは深さd1+tx)に応じて小さく設定される。従って、ドーズ量を抑制して得られる薄い結合シリコン単結晶薄膜15の剥離面は粗さRmsが減少し、平坦化工程における研磨代tpを小さく設定することができる。その結果、SOI層5が薄くなるほど研磨代tpが小さくて済むようになり、研磨代不均一の影響が及びにくくなって、SOI層5のウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能となる。例えば、SOI層5の平均厚さが10〜50nm程度に設定される場合においても、SOI層5の膜厚均一性を、同一ウェーハ内の膜厚の標準偏差値にて例えば1.5nm以下に確保できる。また、図5に示すように、同一仕様のウェーハ間の膜厚t(=t1,t2,t3)の標準偏差値σ2にて3nm以下に確保することができる。特に、SOI層5が20nm程度あるいはそれ以下に超薄膜化される場合でも、ウェーハ内及びウェーハ間の膜厚バラツキを、十分実用に耐える範囲にまで軽減することが可能となる。また、最終膜厚次第では、研磨を省略し、熱処理による平坦化のみでも、従来に比べて格段に優れた表面状態を得ることができるので、膜厚バラツキを一層軽減することが可能となる。
【0023】
図6は、水素イオン注入により剥離用イオン注入層を形成する場合の、剥離に必要な臨界ドーズ量を、水素イオン注入のエネルギー(加速電圧)を種々に変更しながら測定したものである。エネルギーが小さくなるほど、臨界ドーズ量が明らかに減少していることがわかる。また、臨界ドーズ量はエネルギーが減少すると略直線的に減少している(図中に、直線回帰により得られた、臨界ドーズ量とエネルギーとの関係を示す実験式を示している)。また、図7は、ボンドウェーハ1側にシリコン酸化膜2を30nm形成したときと、145nm形成した場合のそれぞれについて、水素イオン注入のエネルギー(加速電圧)と、結合シリコン単結晶薄膜15の剥離厚さ(つまり、剥離用イオン注入層4の形成深さd1)との関係を示すものである。いずれも高エネルギーとなるほど結合シリコン単結晶薄膜15の厚みが大きくなっていることがわかる。また、シリコン酸化膜2の厚さを薄くすることにより、同じ剥離厚さが、より低いエネルギーで得られることもわかる。
【0024】
また、図1の工程に従い、以下の実験を行なった。すなわち、種々のイオン注入エネルギーとドーズ量を設定して剥離用イオン注入層4を形成することにより、剥離後のシリコン単結晶層厚さ(図1のd1)を、ターゲットとするSOI層5の厚さに応じて種々に変更し、さらに、剥離面の粗さRmsに応じて研磨代を調整して機械的化学的研磨により平坦化研磨を行なうことにより、SOIウェーハを製造した。イオン注入のドーズ量は、設定したイオン注入のエネルギーに応じて、図6中の実験式に従い決定した。また、剥離面の粗さRmsは、以下の方法により算出された、二乗平均平方根粗さである。すなわち、原子間力顕微鏡によりSOI層主表面の3次元形状プロファイルを測定し、測定面積を10μm×10μm(高さ方向をzとするx−y−z直交座標系を設定したときに、x−y平面への投影面積にて表す)とし、測定点毎の高さ方向座標測定値をZ、その平均値をZm、全測定点についての(Z−Zm)2の和をΣ(Z−Zm)2として、これを測定点数Nにて除した値の平方根をRms:
Rms={(1/N)×Σ(Z−Zm)2}1/2
として算出する。また、SOI層5の面内厚さ分布を、反射分光法により測定し、平均膜厚と均一性指数(標準偏差をσとしたときの、3σの値)を求めた。以上の結果を表1に示す。
【0025】
【表1】
【0026】
SOI層5を薄膜化するためにイオン注入のエネルギーを小さくすると、必要なドーズ量も減少している。その結果、剥離面の粗さRmsも小さくなり、平坦化研磨も研磨代を小さく設定できることがわかる。そして、研磨代を小さく設定して得られるSOI層は、膜厚均一性も良好である。特に、膜厚均一性のレベルを1.5nm以下に留めたいとき、剥離面の粗さRmsは4.5nm以下となっていることが望ましい。
【0027】
以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、請求項の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。例えば、図3の工程(a)及び(b)に示すように、ベースウェーハ7の側にのみシリコン酸化膜2を形成するようにしてもよい。この構成では、剥離用イオン注入層4を形成するボンドウェーハ1の側にシリコン酸化膜2が形成されないので、図1の工程と比較して、シリコン酸化膜2の厚さtxの分だけ剥離用イオン注入層4の形成深さ、ひいてはイオン注入のエネルギーを減少させることができる。その結果、同じ厚さの結合シリコン単結晶薄膜15ひいてはSOI層5を得るのに、そのドーズ量を低く設定することができ、剥離面の粗さ低減ひいては平坦化の研磨代削減により、得られるSOI層5の膜厚均一性のレベルをさらに高めることができる。
【0028】
この場合、剥離用イオン注入層4を形成する際に、シリコン酸化膜2が省略されているので、イオン注入深さは、第一主表面J’からの形成深さd1’と等しく設定すればよい。d1’が前述の50nm以上300nm以下に設定される場合、水素イオンを用いたイオン注入により、該深さに剥離用イオン注入層4を形成するには、イオン注入のエネルギーを1keV〜25keV程度に調整するのがよい。また、剥離用イオン注入層4を形成するためのイオンのドーズ量は、3×1016個/cm2以上4×1016個/cm2以下に設定するのがよい。
【0029】
また、図4の工程(a)及び(b)に示すように、ベースウェーハ7とボンドウェーハ1との双方の貼り合わせ面にシリコン酸化膜2a,2bを形成することもできる。この場合も、ベースウェーハ7側にシリコン酸化膜の厚みの一部が振り分けられるので、ボンドウェーハ1側のシリコン酸化膜2aの厚みを減ずることができ、図3の場合ほどではないが、同じ厚さの結合シリコン単結晶薄膜15ひいてはSOI層5を得るのに、イオン注入のドーズ量を低く設定することができ、得られるSOI層5の膜厚均一性のレベルをさらに高めることができる。
【0030】
また、実際のSOIウェーハの製造工程(量産工程)において本発明は、製造すべきSOIウェーハのSOI層の膜厚や埋め込み酸化膜の膜厚の規格に応じて、注入深さの異なるイオン注入を行なう場合に好適に適用できる。例えば、埋め込み酸化膜の膜厚が一定で、SOI層の膜厚規格が異なる複数種類のSOIウェーハを製造する必要がある場合、膜厚規格が小さいほどイオン注入深さも小さくなり、イオン注入のエネルギーおよびドーズ量を小さく設定した条件でSOIウェーハを製造する。これにより、SOI層の膜厚が薄い規格品においても、膜厚が厚い規格品と比較して、相対的な膜厚均一性を悪化させることなく、優れた膜厚均一性を有するSOIウェーハを製造することができる。
【図面の簡単な説明】
【図1】本発明によるSOIウェーハ製造方法の第一実施形態を示す工程説明図。
【図2】本発明の第一の効果説明図。
【図3】本発明によるSOIウェーハ製造方法の第二実施形態を示す工程説明図。
【図4】本発明によるSOIウェーハ製造方法の第三実施形態を示す工程説明図。
【図5】本発明の第二の効果説明図。
【図6】イオン注入のエネルギー(加速電圧)と、剥離を生ずる臨界ドーズ量との関係を示すグラフ。
【図7】イオン注入のエネルギー(加速電圧)と、結合シリコン単結晶薄膜の剥離厚さの関係を示すグラフ。
【図8】SOIウェーハの製造に係る従来法の問題点を示す図。
【符号の説明】
1 ボンドウェーハ(第二基板)
2 シリコン酸化膜
4 剥離用イオン注入層
5 結合シリコン単結晶薄膜
7 ベースウェーハ(第一基板)
15 SOI層
50、50’ SOIウェーハ
Claims (5)
- 第一基板とシリコン単結晶からなる第二基板との少なくともいずれかの第一主表面に絶縁膜を形成する絶縁膜形成工程と、
前記第二基板の第一主表面側のイオン注入表面からイオンを打ち込むことにより剥離用イオン注入層を形成する剥離用イオン注入層形成工程と、
前記剥離用イオン注入層が形成された前記第二基板と、前記第一基板との前記第一主表面同士を、前記絶縁膜を介して貼り合わせる貼り合わせ工程と、
該貼り合わせ工程の後、SOI層となるべき結合シリコン単結晶薄膜を、前記第二基板より前記剥離用イオン注入層において剥離する剥離工程と、
前記結合シリコン単結晶薄膜の剥離面側を平坦化して前記SOI層とする平坦化工程と、を含み、
得るべきSOI層の厚さに応じて前記結合シリコン単結晶薄膜の厚さを調整するために、前記剥離用イオン注入層形成工程における前記剥離用イオン注入層の前記イオン注入表面からの形成深さを、イオン注入のエネルギーの大きさにより調整するとともに、前記剥離用イオン注入層の前記イオン注入表面からの形成深さが小さくなるほど、前記イオン注入のドーズ量を小さく設定することを特徴とするSOIウェーハの製造方法。 - 前記平坦化工程は、前記結合シリコン単結晶薄膜の剥離面側を研磨する研磨工程を含むことを特徴とする請求項1に記載のSOIウェーハの製造方法。
- 前記結合シリコン単結晶薄膜の剥離面の面粗さが小さいほど、前記研磨工程における前記結合シリコン単結晶薄膜の前記剥離面の研磨代を小さく設定することを特徴とする請求項2記載のSOIウェーハの製造方法。
- 前記得るべきSOI層の厚さが小さくなるほど前記イオン注入のドーズ量を小さく設定し、かつ、前記研磨工程における前記結合シリコン単結晶薄膜の前記剥離面の研磨代を小さく設定することを特徴とする請求項3記載のSOIウェーハの製造方法。
- 前記絶縁膜をシリコン酸化膜とすることを特徴とする請求項1ないし4のいずれか1項に記載のSOIウェーハの製造方法。
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Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005124865A1 (ja) | 2004-06-17 | 2005-12-29 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウェーハの製造方法 |
JP2006140187A (ja) * | 2004-11-10 | 2006-06-01 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
JP2006261346A (ja) * | 2005-03-16 | 2006-09-28 | Shin Etsu Handotai Co Ltd | Soiウェーハの設計方法及びsoiウェーハ |
WO2007072632A1 (ja) * | 2005-12-20 | 2007-06-28 | Shin-Etsu Chemical Co., Ltd. | Soi基板およびsoi基板の製造方法 |
JP2008501229A (ja) * | 2004-06-03 | 2008-01-17 | エス オー イ テク シリコン オン インシュレータ テクノロジース | ハイブリッドエピタキシー用支持体およびその製造方法 |
JP2008503763A (ja) * | 2004-06-25 | 2008-02-07 | 富士フイルム株式会社 | 光学補償シート、その製造方法、それを用いた偏光板及び液晶表示装置 |
JP2008514023A (ja) * | 2004-09-21 | 2008-05-01 | エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ | 接合されるべき面の処理を伴う転写方法 |
JP2008262992A (ja) * | 2007-04-10 | 2008-10-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法 |
JP2008294268A (ja) * | 2007-05-25 | 2008-12-04 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法 |
JP2008300660A (ja) * | 2007-05-31 | 2008-12-11 | Shin Etsu Chem Co Ltd | Soiウエーハの製造方法 |
JP2009105314A (ja) * | 2007-10-25 | 2009-05-14 | Shin Etsu Chem Co Ltd | 半導体基板の製造方法 |
JP2010109353A (ja) * | 2008-10-02 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | Soi基板の作製方法 |
JP2015506590A (ja) * | 2012-01-18 | 2015-03-02 | スコーピオズ テクノロジーズ インコーポレイテッド | フォトニックデバイスを有するcmosエレクトロニクスの垂直集積 |
JP2015513802A (ja) * | 2012-03-05 | 2015-05-14 | ソワテク | セミコンダクタ・オン・インシュレータ構造物の検査方法、およびその検査方法のその構造物の製造への応用 |
JP2015115332A (ja) * | 2013-12-06 | 2015-06-22 | 信越半導体株式会社 | 貼り合わせsoiウェーハの製造方法 |
US9923105B2 (en) | 2013-10-09 | 2018-03-20 | Skorpios Technologies, Inc. | Processing of a direct-bandgap chip after bonding to a silicon photonic device |
US9922967B2 (en) | 2010-12-08 | 2018-03-20 | Skorpios Technologies, Inc. | Multilevel template assisted wafer bonding |
US10373939B2 (en) | 2009-10-13 | 2019-08-06 | Skorpios Technologies, Inc. | Hybrid integrated optical device |
JP2021513735A (ja) * | 2018-02-13 | 2021-05-27 | ソイテックSoitec | 剥離可能な構造及び前記構造を使用する剥離プロセス |
US11181688B2 (en) | 2009-10-13 | 2021-11-23 | Skorpios Technologies, Inc. | Integration of an unprocessed, direct-bandgap chip into a silicon photonic device |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2293326A3 (en) * | 2004-06-10 | 2012-01-25 | S.O.I.TEC Silicon on Insulator Technologies S.A. | Method for manufacturing a SOI wafer |
EP1798764A1 (en) * | 2005-12-14 | 2007-06-20 | STMicroelectronics S.r.l. | Process for manufacturing wafers usable in the semiconductor industry |
EP1965413B1 (en) * | 2005-12-19 | 2012-12-05 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing soi substrate |
JP2007220782A (ja) * | 2006-02-15 | 2007-08-30 | Shin Etsu Chem Co Ltd | Soi基板およびsoi基板の製造方法 |
WO2007125771A1 (ja) * | 2006-04-27 | 2007-11-08 | Shin-Etsu Handotai Co., Ltd. | Soiウエーハの製造方法 |
JP5314838B2 (ja) * | 2006-07-14 | 2013-10-16 | 信越半導体株式会社 | 剥離ウェーハを再利用する方法 |
JP5249511B2 (ja) * | 2006-11-22 | 2013-07-31 | 信越化学工業株式会社 | Soq基板およびsoq基板の製造方法 |
FR2912258B1 (fr) | 2007-02-01 | 2009-05-08 | Soitec Silicon On Insulator | "procede de fabrication d'un substrat du type silicium sur isolant" |
US8101501B2 (en) * | 2007-10-10 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
JP5527956B2 (ja) * | 2007-10-10 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
KR20090093074A (ko) * | 2008-02-28 | 2009-09-02 | 삼성전자주식회사 | Soi 웨이퍼의 제조 방법 |
US9018024B2 (en) * | 2009-10-22 | 2015-04-28 | International Business Machines Corporation | Creating extremely thin semiconductor-on-insulator (ETSOI) having substantially uniform thickness |
US8124427B2 (en) * | 2009-10-22 | 2012-02-28 | International Business Machines Corporation | Method of creating an extremely thin semiconductor-on-insulator (ETSOI) layer having a uniform thickness |
US8110483B2 (en) * | 2009-10-22 | 2012-02-07 | International Business Machines Corporation | Forming an extremely thin semiconductor-on-insulator (ETSOI) layer |
US8461017B2 (en) | 2010-07-19 | 2013-06-11 | Soitec | Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region |
SG177817A1 (en) * | 2010-07-19 | 2012-02-28 | Soitec Silicon On Insulator | Temporary semiconductor structure bonding methods and related bonded semiconductor structures |
US8822306B2 (en) | 2010-09-30 | 2014-09-02 | Infineon Technologies Ag | Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core |
US8404562B2 (en) * | 2010-09-30 | 2013-03-26 | Infineon Technologies Ag | Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core |
US9231061B2 (en) * | 2010-10-25 | 2016-01-05 | The Research Foundation Of State University Of New York | Fabrication of surface textures by ion implantation for antireflection of silicon crystals |
US8008175B1 (en) * | 2010-11-19 | 2011-08-30 | Coring Incorporated | Semiconductor structure made using improved simultaneous multiple ion implantation process |
EP2573807A1 (en) * | 2011-09-23 | 2013-03-27 | Soitec | Semiconductor structure and process for bird's beak reduction |
US10068795B2 (en) * | 2014-02-07 | 2018-09-04 | Globalwafers Co., Ltd. | Methods for preparing layered semiconductor structures |
CN109671801A (zh) * | 2017-10-13 | 2019-04-23 | 济南晶正电子科技有限公司 | 超薄超平晶片基板及其制备方法 |
CN108723897B (zh) * | 2018-05-31 | 2020-12-18 | 西安理工大学 | 单晶SiC的离子注入表面改性与纳米尺度抛光方法 |
CN110349843B (zh) | 2019-07-26 | 2021-12-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、生物识别器件、显示装置 |
KR102533585B1 (ko) * | 2020-02-25 | 2023-05-18 | 주식회사 효산 | Soi 기판 제조 방법 |
CN113140450B (zh) * | 2020-01-19 | 2022-04-05 | 济南晶正电子科技有限公司 | 一种制备薄膜的方法及应用 |
CN113664694A (zh) * | 2021-07-29 | 2021-11-19 | 山西烁科晶体有限公司 | 碳化硅双面抛光中硅面及碳面去除厚度的测定方法 |
WO2024206046A1 (en) * | 2023-03-31 | 2024-10-03 | Applied Materials, Inc. | Ion implantation for reduced roughness of silicon nitride |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8725497D0 (en) * | 1987-10-30 | 1987-12-02 | Atomic Energy Authority Uk | Isolation of silicon |
FR2714524B1 (fr) * | 1993-12-23 | 1996-01-26 | Commissariat Energie Atomique | Procede de realisation d'une structure en relief sur un support en materiau semiconducteur |
US6191007B1 (en) * | 1997-04-28 | 2001-02-20 | Denso Corporation | Method for manufacturing a semiconductor substrate |
FR2774510B1 (fr) | 1998-02-02 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats, notamment semi-conducteurs |
JP3456521B2 (ja) * | 1998-05-12 | 2003-10-14 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
JP3395661B2 (ja) * | 1998-07-07 | 2003-04-14 | 信越半導体株式会社 | Soiウエーハの製造方法 |
-
2002
- 2002-07-29 JP JP2002219308A patent/JP2004063730A/ja active Pending
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2003
- 2003-07-16 CN CNB038181886A patent/CN100419960C/zh not_active Expired - Fee Related
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Cited By (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008501229A (ja) * | 2004-06-03 | 2008-01-17 | エス オー イ テク シリコン オン インシュレータ テクノロジース | ハイブリッドエピタキシー用支持体およびその製造方法 |
US7601613B2 (en) | 2004-06-17 | 2009-10-13 | Shin-Etsu Handotai Co., Ltd. | Manufacturing method of bonded wafer |
WO2005124865A1 (ja) | 2004-06-17 | 2005-12-29 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウェーハの製造方法 |
JP2008503763A (ja) * | 2004-06-25 | 2008-02-07 | 富士フイルム株式会社 | 光学補償シート、その製造方法、それを用いた偏光板及び液晶表示装置 |
US8524116B2 (en) | 2004-06-25 | 2013-09-03 | Fujifilm Corporation | Optical compensatory film, process for producing the same, and polarizing plate and liquid crystal display employing the same |
JP4786552B2 (ja) * | 2004-06-25 | 2011-10-05 | 富士フイルム株式会社 | 光学補償シート、その製造方法、それを用いた偏光板及び液晶表示装置 |
JP2008514023A (ja) * | 2004-09-21 | 2008-05-01 | エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ | 接合されるべき面の処理を伴う転写方法 |
JP2006140187A (ja) * | 2004-11-10 | 2006-06-01 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
JP2006261346A (ja) * | 2005-03-16 | 2006-09-28 | Shin Etsu Handotai Co Ltd | Soiウェーハの設計方法及びsoiウェーハ |
WO2007072632A1 (ja) * | 2005-12-20 | 2007-06-28 | Shin-Etsu Chemical Co., Ltd. | Soi基板およびsoi基板の製造方法 |
JP2007173354A (ja) * | 2005-12-20 | 2007-07-05 | Shin Etsu Chem Co Ltd | Soi基板およびsoi基板の製造方法 |
US7892934B2 (en) | 2005-12-20 | 2011-02-22 | Shin-Etsu Chemical Co., Ltd. | SOI substrate and method for manufacturing SOI substrate |
JP2008262992A (ja) * | 2007-04-10 | 2008-10-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法 |
JP2008294268A (ja) * | 2007-05-25 | 2008-12-04 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法 |
JP2008300660A (ja) * | 2007-05-31 | 2008-12-11 | Shin Etsu Chem Co Ltd | Soiウエーハの製造方法 |
JP2009105314A (ja) * | 2007-10-25 | 2009-05-14 | Shin Etsu Chem Co Ltd | 半導体基板の製造方法 |
JP2010109353A (ja) * | 2008-10-02 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | Soi基板の作製方法 |
US8741740B2 (en) | 2008-10-02 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
US10373939B2 (en) | 2009-10-13 | 2019-08-06 | Skorpios Technologies, Inc. | Hybrid integrated optical device |
US12287510B2 (en) | 2009-10-13 | 2025-04-29 | Skorpios Technologies, Inc. | Integration of an unprocessed, direct-bandgap chip into a silicon photonic device |
US11482513B2 (en) | 2009-10-13 | 2022-10-25 | Skorpios Technologies, Inc. | Heterogeneous substrate bonding for photonic integration |
US11181688B2 (en) | 2009-10-13 | 2021-11-23 | Skorpios Technologies, Inc. | Integration of an unprocessed, direct-bandgap chip into a silicon photonic device |
US9922967B2 (en) | 2010-12-08 | 2018-03-20 | Skorpios Technologies, Inc. | Multilevel template assisted wafer bonding |
US11183492B2 (en) | 2010-12-08 | 2021-11-23 | Skorpios Technologies, Inc. | Multilevel template assisted wafer bonding |
US9659993B2 (en) * | 2012-01-18 | 2017-05-23 | Skorpios Technologies, Inc. | Vertical integration of CMOS electronics with photonic devices |
JP2015506590A (ja) * | 2012-01-18 | 2015-03-02 | スコーピオズ テクノロジーズ インコーポレイテッド | フォトニックデバイスを有するcmosエレクトロニクスの垂直集積 |
US20150123157A1 (en) * | 2012-01-18 | 2015-05-07 | Skorpios Technologies, Inc. | Vertical integration of cmos electronics with photonic devices |
JP2015513802A (ja) * | 2012-03-05 | 2015-05-14 | ソワテク | セミコンダクタ・オン・インシュレータ構造物の検査方法、およびその検査方法のその構造物の製造への応用 |
US9923105B2 (en) | 2013-10-09 | 2018-03-20 | Skorpios Technologies, Inc. | Processing of a direct-bandgap chip after bonding to a silicon photonic device |
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