JP3975634B2 - 半導体ウェハの製作法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する新規な貼り合わせ半導体ウェハの製作法に関する。
【０００２】
【関連技術】
近年、ＬＳＩ（大規模集積回路）デバイスの微細化が進む中で、より完全な素子間分離、動作速度のさらなる高速化、高性能化が追求されており、これらの要求を満たす材料として、ＳＯＩ（Silicon-On-Insulator）ウェハが注目されている。
【０００３】
ＳＯＩウェハの作製技術の一つにウェハ貼り合わせ法がある。また、この貼り合わせ法を利用した技術として、特開平５−２１１１２８号に記載されたいわゆるイオン注入剥離法（スマートカット（登録商標）法とも呼ばれる）が開発された。
【０００４】
このイオン注入剥離法は、二枚のシリコンウェハのうち少なくとも一方に酸化膜を形成するとともに、一方のシリコンウェハの上面から水素イオンまたは希ガスイオンを注入し、該シリコンウェハ内部に微小気泡層（封入層）を形成させた後、該イオン注入面を酸化膜を介して他方のウェハと密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面（剥離面）として一方のウェハを薄膜状に剥離し、さらに熱処理（結合熱処理）を加えて強固に結合してＳＯＩウェハとする技術である。
【０００５】
この方法では、剥離面は良好な鏡面であり、ＳＯＩ層の均一性が極めて高いＳＯＩウェハが比較的容易に得られる上、剥離した一方のウェハを再利用できるので、材料を有効に使用できるという利点も有する。また、この方法は、酸化膜を介さずに直接シリコンウェハ同士を結合することもできるし、シリコンウェハ同士を結合する場合だけでなく、シリコンウェハにイオン注入して、石英、炭化珪素、アルミナ等の熱膨張係数の異なる絶縁性ウェハと結合したり、イオン注入するウェハとしてシリコン以外の材料を選ぶことにより、これらの薄膜を有する貼り合わせウェハを作製することもできる。
【０００６】
このイオン注入剥離法の出現により、貼り合わせ半導体ウェハの最大の問題点であった膜厚均一性の問題が解決され、ＳＯＩ層のウェハ面内の膜厚標準偏差が１ｎｍ以下の優れた膜厚均一性を有する貼り合わせＳＯＩウェハが作製可能となった。これにより、貼り合わせＳＯＩウェハは、従来のＢｉＣＭＯＳやパワーＩＣとしての用途に加え、ＳＯＩ層の超薄膜及び優れた膜厚均一性が要求されるＣＭＯＳを主流としたＬＳＩにも適用可能となった。
【０００７】
通常、これらの用途に用いられるＳＯＩウェハは、埋め込み酸化膜上に形成されたＳＯＩ層が単層である構造を有するものであるが、本出願人は、先の出願（特開平１１−３１６１５４号）において、上記イオン注入剥離法を応用してＳＯＩ層と埋め込み酸化膜のような屈折率の異なる二つの層を二周期以上周期的に積層させた貼り合わせ半導体ウェハを作製し、光機能素子に用いることを提案した。
【０００８】
この技術は、貼り合わせ半導体ウェハを、導波路、光通信変調器又は光検出器、レーザーなどの光機能素子として用いるという分野を開拓するものであり、非常に有益な技術である。特に、この積層構造の中で最も単純な二周期構造のＳＯＩウェハの場合は、上部のＳＯＩ層をＬＳＩ作製用に用い、下部のＳＯＩ層を光のウェーブガイドや配線層として用いることができ、立体的な配線が容易になるという利点を有している。
【０００９】
イオン注入剥離法を用いて二周期構造の貼り合わせ半導体ウェハを作製する従来の工程例を図４及び図５に基づいて説明する。図４は従来の貼り合わせ半導体ウェハの製作法の１例を示すフローチャートである。図５は従来の貼り合わせ半導体ウェハの製作法の他の例を示すフローチャートである。
【００１０】
図４において、まず、表面に絶縁膜又は絶縁層１０ａを有する半導体ウェハＡ及び絶縁膜を有しない半導体ウェハＢを用意する。ウェハＡに水素イオン（又は希ガスイオン）をイオン注入し、ウェハＡ内部に微小気泡層１２ａを形成させる。このウェハＡを絶縁膜１０ａを介してウェハＢと室温で貼り合わせて貼り合わせウェハ１５を作製する。
【００１１】
この貼り合わせウェハ１５を熱処理すると、微小気泡層１２ａから歪によってウェハＡに割れが生じ、ウェハＢ上に絶縁層１０ａ及び半導体層１４ａが形成された一周期構造のＳＯＩウェハ１６が作製される。この一周期の積層構造を形成したＳＯＩウェハ１６に対して、表面に絶縁膜又は絶縁層１０ｂを有するウェハＣをさらに用意し、これに水素イオン（又は希ガスイオン）をイオン注入し、ウェハＣ内部に微小気泡層１２ｂを形成される。このウェハＣを絶縁膜１０ｂを介してＳＯＩウェハ１６と室温で貼り合わせて貼り合わせウェハ１７を作製する。
【００１２】
この貼り合わせウェハ１７を熱処理すると、微小気泡層１２ｂから歪によってウェハＣに割れが生じ、ＳＯＩウェハ１６上の一周期の積層構造（絶縁層１０ａ、半導体層１４ａ）の上に二周期目の積層構造である絶縁層１０ｂ及び半導体層１４ｂが形成され二周期構造のＳＯＩウェハ１８が作製される。
【００１３】
図５に示した従来法の他の例においては、ウェハＢ上に一周期の積層構造を形成し、このＳＯＩウェハ１６に対して、表面に絶縁膜又は絶縁層１０ｂを有するウェハＣをさらに用意するまでは同一手順である。水素イオン（又は希ガスイオン）のイオン注入をＳＯＩウェハ１６に対して行い、ＳＯＩウェハ１６内に微小気泡層１２ｃを形成させる点が、ウェハＣにイオン注入する図４の場合と異なる。
【００１４】
次に、ＳＯＩウェハ１６を絶縁膜１０ｂを介してウェハＣと室温で貼り合わせて貼り合わせウェハ１７を作製する。この貼り合わせウェハ１７を熱処理すると、微小気泡層１２ｃから歪によってウェハＣに割れが生じ、ＳＯＩウェハ１６上の一周期の積層構造（絶縁層１０ａ、半導体層１４ａ）の他にさらに絶縁層１０ｂを及び半導体層１４ｃが形成され二周期の積層構造のＳＯＩウェハ１８が完成する。
【００１５】
上述したように、図４及び図５のいずれの製作法においても、水素イオン（又は希ガスイオン）のイオン注入工程及び貼り合わせ工程をそれぞれ２回ずつ行う必要がある。また、熱処理工程としては、剥離熱処理として少なくとも２回の熱処理が必要であり、剥離熱処理と結合熱処理を分けて行う場合には、さらに熱処理工程が追加される。
【００１６】
【発明が解決しようとする課題】
しかしながら、このような積層構造を有する貼り合わせ半導体ウェハを作製するためには、その製造歩留を向上させるために最も厳しい工程管理が必要とされる貼り合わせ工程を繰り返し行わなければならないため、その製造方法は簡便なものではなく、貼り合わせ工程における不良が発生する頻度も多かった。
【００１７】
そこで、本発明者らは、このような半導体層と絶縁層の周期的な積層構造を有する貼り合わせ半導体ウェハ、特に、この積層構造の中でも、最も単純な構造かつ利用価値の高い二周期構造の貼り合わせ半導体ウェハを、より簡便で、しかも不良の発生頻度を低減することのできる製造方法について鋭意検討した結果、絶縁層として酸素イオン注入による酸化膜層を利用することにより貼り合わせ回数を低減できることを発想し、本発明を完成させたものである。
【００１８】
本発明は、上記した問題点に鑑みなされたもので、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有しかつ貼り合わせ法で製作される半導体ウェハの製作法において、イオン注入剥離法を用い、かつ製造プロセスの簡略化、貼り合わせ工程での不良を低減することを可能とした貼り合わせ半導体ウェハの新規な製作法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明方法により製作される貼り合わせ半導体ウェハは、貼り合わせ法を用いて製作され、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハであって、前記絶縁層の少なくとも１層がイオン注入された酸素により形成されるものである。
【００２０】
上記半導体層がシリコンであり、上記絶縁層がシリコン酸化膜であり、上記積層構造の周期が二周期であるのが好適である。
【００２１】
本発明の貼り合わせ半導体ウェハの製作法の第１の態様は、いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入および水素イオンまたは希ガスイオンの注入を行う際に酸素イオンより水素イオンまたは希ガスイオンを表面からみて深い領域に注入し、前記注入を行った後、第１の半導体ウェハのイオン注入を行った表面と第２の半導体ウェハの表面とを上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第１の半導体ウェハを剥離し、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハを製作することを特徴とする。
【００２２】
この第１の態様においては、酸素イオンの注入深さよりも水素イオンまたは希ガスイオンの注入深さを深くする必要があるが、いずれのイオン注入を先に行うかについては特に限定はない。
【００２３】
本発明の貼り合わせ半導体ウェハの製作法の変形例として、いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入を行い、第２の半導体ウェハの一方の表面に水素イオンまたは希ガスイオンの注入を行い、前記第１の半導体ウェハと前記第２の半導体ウェハのイオン注入面同士を上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第２の半導体ウェハを剥離する構成を採用することもできる。
【００２４】
本発明の貼り合わせ半導体ウェハの製作法の第２の態様は、いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入を行った後、第１の半導体ウェハに熱処理を行って酸素イオン注入層を良質な膜とし、さらに第１の半導体ウェハの一方の表面に水素イオンまたは希ガスイオンの注入を行う際に酸素イオンより水素イオンまたは希ガスイオンを表面からみて深い領域に注入し、前記注入を行った後、第１の半導体ウェハのイオン注入を行った表面と第２の半導体ウェハの表面とを上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第１の半導体ウェハを剥離し、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハを製作することを特徴とする。
【００２５】
この第２の態様は上記した第１の態様の変形例であるが、いわゆるＳＩＭＯＸ（Separation by IMplanted Oxgen）法によるＳＯＩウェハを一旦作製した後、このＳＯＩウェハに水素イオンを注入してその後の工程を行うものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、二周期構造の貼り合わせＳＯＩウェハを例にとり添付図面中、図１〜図３に基づいて説明するが、図示例は例示的に示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。図１は本発明の貼り合わせ半導体ウェハの製作法の第１の実施の形態を示すフローチャートである。図２は本発明の貼り合わせ半導体ウェハの製作法の第２の実施の形態を示すフローチャートである。図３は本発明の貼り合わせ半導体ウェハの製作法の第３の実施の形態を示すフローチャートである。
【００２７】
図１に示した本発明の第１の実施の形態においては、まず、絶縁膜を有しない第１の半導体ウェハＡ（例えば、シリコンウェハ）及び絶縁膜又は絶縁層（例えば、酸化膜）２０ｂを有する第２の半導体ウェハＢ（例えば、シリコンウェハ）を用意する。ウェハＡに酸素イオンの注入及び水素イオン（又は希ガスイオン）の注入の２種類のイオン注入を行う。このイオン注入によって、ウェハＡ内部に酸素イオン注入層２０ａ及び水素イオン注入層（微小気泡層）２２ａを形成する。この場合、酸素イオンの注入深さよりも水素イオン（又は希ガスイオン）の注入深さを深くする必要があるが、いずれのイオン注入を先に行うかについては特に限定はない。
【００２８】
そして、このイオン注入されたウェハＡを絶縁膜２０ｂを介してウェハＢと貼り合わせて、貼り合わせウェハ２６を作製する。この貼り合わせ工程は清浄な雰囲気下において、室温で行えばよい。次いで、この貼り合わせウェハ２６に対して熱処理を行う。この熱処理によって、酸素イオン注入層２０ａを酸化膜層、即ち絶縁層２０ｃとするとともに水素イオン注入層（微小気泡層）２２ａにおいてウェハＡ部分を剥離する。この剥離によって、二周期構造（絶縁層２０ｂ、半導体層２４ａ、絶縁層２０ｃ、半導体層２４ｂ）の貼り合わせ半導体ウェハ、即ち、二周期構造のＳＯＩウェハ２８が作製される。
【００２９】
上記した貼り合わせウェハ２６の熱処理を行う場合、第１のウェハＡの剥離のみを目的とする熱処理であれば４００〜６００℃程度の低温熱処理でよいが、酸素イオン注入層２０ａやこれに隣接したＳＯＩ層を良質な膜とするためには、１３００℃以上の熱処理が必要とされるのが通常である。従って、低温の剥離熱処理を省略してこのような高温熱処理により膜質の改善熱処理と剥離熱処理とを兼ねて行うことができる。図１の例では、酸素イオン注入層２０ａを熱処理によって酸化膜層（絶縁層）２０ｃとした場合を示した。
【００３０】
図１に示した本発明の第１の実施の形態によれば、図４及び図５に示した従来法に比較して、貼り合わせ工程は１回のみで済み、かつ熱処理工程も少なくすることができるので、製造プロセスが簡略化され、貼り合わせ工程での不良を低減できる。
【００３１】
図２に示した本発明の第２の実施の形態においては、図１の場合と同様に、まず絶縁膜を有しない第１の半導体ウェハＡ（例えば、シリコンウェハ）及び絶縁膜又は絶縁層（例えば、酸化膜）２０ｂを有する第２の半導体ウェハＢ（例えば、シリコンウェハ）を用意する。ウェハＡに酸素イオンを注入して、その内部に酸素イオン注入層２０ａを形成する。ウェハＢには水素イオン（又は希ガスイオン）を注入してその内部に水素イオン注入層（微小気泡層）２２ａを形成する。
【００３２】
そして、この酸素イオンを注入されたウェハＡを水素イオンを注入されたウェハＢと絶縁膜２０ｂを介して貼り合わせて、貼り合わせウェハ２６を作製する。次いで、この貼り合わせウェハ２６に対して熱処理を行う。この熱処理によって、酸素イオン注入層２０ａを酸化膜層、即ち絶縁層２０ｃとともに水素イオン注入層（微小気泡層）２２ｂにおいてウェハＢ部分を剥離する。この剥離によって、二周期構造（絶縁層２０ｃ、半導体層２４ａ、絶縁層２０ｂ、半導体層２４ｂ）の貼り合わせ半導体ウェハ、即ち、二周期構造のＳＯＩウェハ２８が作製される。
【００３３】
図２に示した本発明の第２の実施の形態においても、貼り合わせ工程は１回のみで済み、かつ熱処理工程も少なくすることができるので、製造プロセスの簡略化及び貼り合わせ工程での不良低減を図ることができる。
【００３４】
図３に示した本発明の第３の実施の形態は、図１の第１の実施の形態の変形例であり、図１の場合と同様に、まず、絶縁膜を有しない第１の半導体ウェハＡ（例えば、シリコンウェハ）及び絶縁膜又は絶縁層（例えば、酸化膜）２０ｂを有する第２の半導体ウェハＢ（例えば、シリコンウェハ）を用意する。ウェハＡに酸素イオンを注入し、その内部に酸素イオン注入層２０ａを形成した後、高温熱処理して、一周期の積層構造（絶縁層２０ｃ、半導体層２４ａ）のＳＯＩウェハ２５を作製する。すなわち、いわゆるＳＩＭＯＸ（Separation by IMplanted OXygen）法によるＳＯＩウェハを一旦作製した後、このＳＯＩウェハに水素イオンを注入して以下の工程を行うものである。
【００３５】
この一周期の積層構造を形成したＳＯＩウェハ２５に対して、水素イオン（又は希ガスイオン）を注入してその内部に水素イオン注入層（微小気泡層）２２ｃを形成する。そして、この水素イオンを注入されたＳＯＩウェハ２５をウェハＢを絶縁膜２０ｂを介して貼り合わせて、貼り合わせウェハ２６を作製する。
【００３６】
次いで、この貼り合わせウェハ２６に対して熱処理を行い、これによって水素イオン注入層（微小気泡層）２２ｃにおいてウェハＡ部分を剥離する。この剥離によって、二周期構造（絶縁層２０ｂ、半導体層２４ａ、絶縁層２０ｃ、半導体層２４ｂ）の貼り合わせ半導体ウェハ、即ち、二周期構造のＳＯＩウェハ２８が作製される。
【００３７】
図３に示した本発明の第３の実施の形態においては、貼り合わせ工程は１回のみで済むので、製造プロセスの簡略化及び貼り合わせ工程での不良低減を同様に図ることができる。
【００３８】
尚、図１〜図３においては、貼り合わせ前の絶縁膜又は絶縁層（例えば、酸化膜）２０ｂは、いずれもウェハＢに形成した例を示したが、ウェハＡ，Ｂのいずれの表面に形成してもよいし、又、双方に形成しておくことも可能である。
【００３９】
また、三周期以上の構造については、例えば、図１〜図３の製造方法で得られた二周期構造のＳＯＩウェハ２８の表面に、別途用意した水素イオン注入ウェハ（図２のウェハＢと同様のウェハ）を貼り合わせて剥離熱処理を加える工程を順次行ったり、あるいは、多周期構造のＳＯＩウェハの表面同士を絶縁膜を介して貼り合わせることによって得ることができる。
【００４０】
【実施例】
以下に本発明の実施例をあげて説明するが、これらの実施例は限定的に解釈すべきものでないことはいうまでもない。
【００４１】
（実施例１）
直径２００ｍｍ、結晶方位＜１００＞のシリコンウェハを２枚用意し、図２に示したフローチャート及び表１に示した作製条件に従って二周期構造の貼り合わせ半導体ウェハを作製し、その作製結果を表１にあわせて示した。表１の作製結果に示されるように良好な性能の二周期構造の貼り合わせ半導体ウェハを作製することができた。
【００４２】
【表１】
【００４３】
また、図１及び図３に示したフローチャートに従って同様に二周期構造の貼り合わせ半導体ウェハを作製したところ、同様に良好な性能を示す貼り合わせ半導体を得ることができた。
【００４４】
【発明の効果】
以上述べたごとく、本発明によれば、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有しかつ貼り合わせ法で製作される半導体ウェハにおいて、絶縁層の少なくとも一層がイオン注入された酸素により形成された絶縁層である新規な貼り合わせ半導体ウェハを提供することができる。また、本発明の貼り合わせ半導体ウェハの製作法によれば、イオン注入剥離法を用いかつ製造プロセスの簡略化、貼り合わせ工程での不良低減を図ることが可能となった。
【図面の簡単な説明】
【図１】 本発明の貼り合わせ半導体ウェハの製作法の第１の実施の形態を示すフローチャートである。
【図２】 本発明の貼り合わせ半導体ウェハの製作法の第２の実施の形態を示すフローチャートである。
【図３】 本発明の貼り合わせ半導体ウェハの製作法の第３の実施の形態を示すフローチャートである。
【図４】 従来の貼り合わせ半導体ウェハの製作法の１例を示すフローチャートである。
【図５】 従来の貼り合わせ半導体ウェハの製作法の他の例を示すフローチャートである。
【符号の説明】
１０ａ，１０ｂ：絶縁膜又は絶縁層、１２ａ，１２ｂ，１２ｃ：微小気泡層、１４ａ，１４ｂ，１４ｃ：半導体層、２０ａ：酸素イオン注入層、２０ｂ：絶縁膜又は絶縁層、２４ａ，２４ｂ：半導体層、Ａ，Ｂ，Ｃ：半導体ウェハ。
【発明の属する技術分野】
本発明は、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する新規な貼り合わせ半導体ウェハの製作法に関する。
【０００２】
【関連技術】
近年、ＬＳＩ（大規模集積回路）デバイスの微細化が進む中で、より完全な素子間分離、動作速度のさらなる高速化、高性能化が追求されており、これらの要求を満たす材料として、ＳＯＩ（Silicon-On-Insulator）ウェハが注目されている。
【０００３】
ＳＯＩウェハの作製技術の一つにウェハ貼り合わせ法がある。また、この貼り合わせ法を利用した技術として、特開平５−２１１１２８号に記載されたいわゆるイオン注入剥離法（スマートカット（登録商標）法とも呼ばれる）が開発された。
【０００４】
このイオン注入剥離法は、二枚のシリコンウェハのうち少なくとも一方に酸化膜を形成するとともに、一方のシリコンウェハの上面から水素イオンまたは希ガスイオンを注入し、該シリコンウェハ内部に微小気泡層（封入層）を形成させた後、該イオン注入面を酸化膜を介して他方のウェハと密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面（剥離面）として一方のウェハを薄膜状に剥離し、さらに熱処理（結合熱処理）を加えて強固に結合してＳＯＩウェハとする技術である。
【０００５】
この方法では、剥離面は良好な鏡面であり、ＳＯＩ層の均一性が極めて高いＳＯＩウェハが比較的容易に得られる上、剥離した一方のウェハを再利用できるので、材料を有効に使用できるという利点も有する。また、この方法は、酸化膜を介さずに直接シリコンウェハ同士を結合することもできるし、シリコンウェハ同士を結合する場合だけでなく、シリコンウェハにイオン注入して、石英、炭化珪素、アルミナ等の熱膨張係数の異なる絶縁性ウェハと結合したり、イオン注入するウェハとしてシリコン以外の材料を選ぶことにより、これらの薄膜を有する貼り合わせウェハを作製することもできる。
【０００６】
このイオン注入剥離法の出現により、貼り合わせ半導体ウェハの最大の問題点であった膜厚均一性の問題が解決され、ＳＯＩ層のウェハ面内の膜厚標準偏差が１ｎｍ以下の優れた膜厚均一性を有する貼り合わせＳＯＩウェハが作製可能となった。これにより、貼り合わせＳＯＩウェハは、従来のＢｉＣＭＯＳやパワーＩＣとしての用途に加え、ＳＯＩ層の超薄膜及び優れた膜厚均一性が要求されるＣＭＯＳを主流としたＬＳＩにも適用可能となった。
【０００７】
通常、これらの用途に用いられるＳＯＩウェハは、埋め込み酸化膜上に形成されたＳＯＩ層が単層である構造を有するものであるが、本出願人は、先の出願（特開平１１−３１６１５４号）において、上記イオン注入剥離法を応用してＳＯＩ層と埋め込み酸化膜のような屈折率の異なる二つの層を二周期以上周期的に積層させた貼り合わせ半導体ウェハを作製し、光機能素子に用いることを提案した。
【０００８】
この技術は、貼り合わせ半導体ウェハを、導波路、光通信変調器又は光検出器、レーザーなどの光機能素子として用いるという分野を開拓するものであり、非常に有益な技術である。特に、この積層構造の中で最も単純な二周期構造のＳＯＩウェハの場合は、上部のＳＯＩ層をＬＳＩ作製用に用い、下部のＳＯＩ層を光のウェーブガイドや配線層として用いることができ、立体的な配線が容易になるという利点を有している。
【０００９】
イオン注入剥離法を用いて二周期構造の貼り合わせ半導体ウェハを作製する従来の工程例を図４及び図５に基づいて説明する。図４は従来の貼り合わせ半導体ウェハの製作法の１例を示すフローチャートである。図５は従来の貼り合わせ半導体ウェハの製作法の他の例を示すフローチャートである。
【００１０】
図４において、まず、表面に絶縁膜又は絶縁層１０ａを有する半導体ウェハＡ及び絶縁膜を有しない半導体ウェハＢを用意する。ウェハＡに水素イオン（又は希ガスイオン）をイオン注入し、ウェハＡ内部に微小気泡層１２ａを形成させる。このウェハＡを絶縁膜１０ａを介してウェハＢと室温で貼り合わせて貼り合わせウェハ１５を作製する。
【００１１】
この貼り合わせウェハ１５を熱処理すると、微小気泡層１２ａから歪によってウェハＡに割れが生じ、ウェハＢ上に絶縁層１０ａ及び半導体層１４ａが形成された一周期構造のＳＯＩウェハ１６が作製される。この一周期の積層構造を形成したＳＯＩウェハ１６に対して、表面に絶縁膜又は絶縁層１０ｂを有するウェハＣをさらに用意し、これに水素イオン（又は希ガスイオン）をイオン注入し、ウェハＣ内部に微小気泡層１２ｂを形成される。このウェハＣを絶縁膜１０ｂを介してＳＯＩウェハ１６と室温で貼り合わせて貼り合わせウェハ１７を作製する。
【００１２】
この貼り合わせウェハ１７を熱処理すると、微小気泡層１２ｂから歪によってウェハＣに割れが生じ、ＳＯＩウェハ１６上の一周期の積層構造（絶縁層１０ａ、半導体層１４ａ）の上に二周期目の積層構造である絶縁層１０ｂ及び半導体層１４ｂが形成され二周期構造のＳＯＩウェハ１８が作製される。
【００１３】
図５に示した従来法の他の例においては、ウェハＢ上に一周期の積層構造を形成し、このＳＯＩウェハ１６に対して、表面に絶縁膜又は絶縁層１０ｂを有するウェハＣをさらに用意するまでは同一手順である。水素イオン（又は希ガスイオン）のイオン注入をＳＯＩウェハ１６に対して行い、ＳＯＩウェハ１６内に微小気泡層１２ｃを形成させる点が、ウェハＣにイオン注入する図４の場合と異なる。
【００１４】
次に、ＳＯＩウェハ１６を絶縁膜１０ｂを介してウェハＣと室温で貼り合わせて貼り合わせウェハ１７を作製する。この貼り合わせウェハ１７を熱処理すると、微小気泡層１２ｃから歪によってウェハＣに割れが生じ、ＳＯＩウェハ１６上の一周期の積層構造（絶縁層１０ａ、半導体層１４ａ）の他にさらに絶縁層１０ｂを及び半導体層１４ｃが形成され二周期の積層構造のＳＯＩウェハ１８が完成する。
【００１５】
上述したように、図４及び図５のいずれの製作法においても、水素イオン（又は希ガスイオン）のイオン注入工程及び貼り合わせ工程をそれぞれ２回ずつ行う必要がある。また、熱処理工程としては、剥離熱処理として少なくとも２回の熱処理が必要であり、剥離熱処理と結合熱処理を分けて行う場合には、さらに熱処理工程が追加される。
【００１６】
【発明が解決しようとする課題】
しかしながら、このような積層構造を有する貼り合わせ半導体ウェハを作製するためには、その製造歩留を向上させるために最も厳しい工程管理が必要とされる貼り合わせ工程を繰り返し行わなければならないため、その製造方法は簡便なものではなく、貼り合わせ工程における不良が発生する頻度も多かった。
【００１７】
そこで、本発明者らは、このような半導体層と絶縁層の周期的な積層構造を有する貼り合わせ半導体ウェハ、特に、この積層構造の中でも、最も単純な構造かつ利用価値の高い二周期構造の貼り合わせ半導体ウェハを、より簡便で、しかも不良の発生頻度を低減することのできる製造方法について鋭意検討した結果、絶縁層として酸素イオン注入による酸化膜層を利用することにより貼り合わせ回数を低減できることを発想し、本発明を完成させたものである。
【００１８】
本発明は、上記した問題点に鑑みなされたもので、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有しかつ貼り合わせ法で製作される半導体ウェハの製作法において、イオン注入剥離法を用い、かつ製造プロセスの簡略化、貼り合わせ工程での不良を低減することを可能とした貼り合わせ半導体ウェハの新規な製作法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明方法により製作される貼り合わせ半導体ウェハは、貼り合わせ法を用いて製作され、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハであって、前記絶縁層の少なくとも１層がイオン注入された酸素により形成されるものである。
【００２０】
上記半導体層がシリコンであり、上記絶縁層がシリコン酸化膜であり、上記積層構造の周期が二周期であるのが好適である。
【００２１】
本発明の貼り合わせ半導体ウェハの製作法の第１の態様は、いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入および水素イオンまたは希ガスイオンの注入を行う際に酸素イオンより水素イオンまたは希ガスイオンを表面からみて深い領域に注入し、前記注入を行った後、第１の半導体ウェハのイオン注入を行った表面と第２の半導体ウェハの表面とを上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第１の半導体ウェハを剥離し、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハを製作することを特徴とする。
【００２２】
この第１の態様においては、酸素イオンの注入深さよりも水素イオンまたは希ガスイオンの注入深さを深くする必要があるが、いずれのイオン注入を先に行うかについては特に限定はない。
【００２３】
本発明の貼り合わせ半導体ウェハの製作法の変形例として、いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入を行い、第２の半導体ウェハの一方の表面に水素イオンまたは希ガスイオンの注入を行い、前記第１の半導体ウェハと前記第２の半導体ウェハのイオン注入面同士を上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第２の半導体ウェハを剥離する構成を採用することもできる。
【００２４】
本発明の貼り合わせ半導体ウェハの製作法の第２の態様は、いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入を行った後、第１の半導体ウェハに熱処理を行って酸素イオン注入層を良質な膜とし、さらに第１の半導体ウェハの一方の表面に水素イオンまたは希ガスイオンの注入を行う際に酸素イオンより水素イオンまたは希ガスイオンを表面からみて深い領域に注入し、前記注入を行った後、第１の半導体ウェハのイオン注入を行った表面と第２の半導体ウェハの表面とを上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第１の半導体ウェハを剥離し、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハを製作することを特徴とする。
【００２５】
この第２の態様は上記した第１の態様の変形例であるが、いわゆるＳＩＭＯＸ（Separation by IMplanted Oxgen）法によるＳＯＩウェハを一旦作製した後、このＳＯＩウェハに水素イオンを注入してその後の工程を行うものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、二周期構造の貼り合わせＳＯＩウェハを例にとり添付図面中、図１〜図３に基づいて説明するが、図示例は例示的に示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。図１は本発明の貼り合わせ半導体ウェハの製作法の第１の実施の形態を示すフローチャートである。図２は本発明の貼り合わせ半導体ウェハの製作法の第２の実施の形態を示すフローチャートである。図３は本発明の貼り合わせ半導体ウェハの製作法の第３の実施の形態を示すフローチャートである。
【００２７】
図１に示した本発明の第１の実施の形態においては、まず、絶縁膜を有しない第１の半導体ウェハＡ（例えば、シリコンウェハ）及び絶縁膜又は絶縁層（例えば、酸化膜）２０ｂを有する第２の半導体ウェハＢ（例えば、シリコンウェハ）を用意する。ウェハＡに酸素イオンの注入及び水素イオン（又は希ガスイオン）の注入の２種類のイオン注入を行う。このイオン注入によって、ウェハＡ内部に酸素イオン注入層２０ａ及び水素イオン注入層（微小気泡層）２２ａを形成する。この場合、酸素イオンの注入深さよりも水素イオン（又は希ガスイオン）の注入深さを深くする必要があるが、いずれのイオン注入を先に行うかについては特に限定はない。
【００２８】
そして、このイオン注入されたウェハＡを絶縁膜２０ｂを介してウェハＢと貼り合わせて、貼り合わせウェハ２６を作製する。この貼り合わせ工程は清浄な雰囲気下において、室温で行えばよい。次いで、この貼り合わせウェハ２６に対して熱処理を行う。この熱処理によって、酸素イオン注入層２０ａを酸化膜層、即ち絶縁層２０ｃとするとともに水素イオン注入層（微小気泡層）２２ａにおいてウェハＡ部分を剥離する。この剥離によって、二周期構造（絶縁層２０ｂ、半導体層２４ａ、絶縁層２０ｃ、半導体層２４ｂ）の貼り合わせ半導体ウェハ、即ち、二周期構造のＳＯＩウェハ２８が作製される。
【００２９】
上記した貼り合わせウェハ２６の熱処理を行う場合、第１のウェハＡの剥離のみを目的とする熱処理であれば４００〜６００℃程度の低温熱処理でよいが、酸素イオン注入層２０ａやこれに隣接したＳＯＩ層を良質な膜とするためには、１３００℃以上の熱処理が必要とされるのが通常である。従って、低温の剥離熱処理を省略してこのような高温熱処理により膜質の改善熱処理と剥離熱処理とを兼ねて行うことができる。図１の例では、酸素イオン注入層２０ａを熱処理によって酸化膜層（絶縁層）２０ｃとした場合を示した。
【００３０】
図１に示した本発明の第１の実施の形態によれば、図４及び図５に示した従来法に比較して、貼り合わせ工程は１回のみで済み、かつ熱処理工程も少なくすることができるので、製造プロセスが簡略化され、貼り合わせ工程での不良を低減できる。
【００３１】
図２に示した本発明の第２の実施の形態においては、図１の場合と同様に、まず絶縁膜を有しない第１の半導体ウェハＡ（例えば、シリコンウェハ）及び絶縁膜又は絶縁層（例えば、酸化膜）２０ｂを有する第２の半導体ウェハＢ（例えば、シリコンウェハ）を用意する。ウェハＡに酸素イオンを注入して、その内部に酸素イオン注入層２０ａを形成する。ウェハＢには水素イオン（又は希ガスイオン）を注入してその内部に水素イオン注入層（微小気泡層）２２ａを形成する。
【００３２】
そして、この酸素イオンを注入されたウェハＡを水素イオンを注入されたウェハＢと絶縁膜２０ｂを介して貼り合わせて、貼り合わせウェハ２６を作製する。次いで、この貼り合わせウェハ２６に対して熱処理を行う。この熱処理によって、酸素イオン注入層２０ａを酸化膜層、即ち絶縁層２０ｃとともに水素イオン注入層（微小気泡層）２２ｂにおいてウェハＢ部分を剥離する。この剥離によって、二周期構造（絶縁層２０ｃ、半導体層２４ａ、絶縁層２０ｂ、半導体層２４ｂ）の貼り合わせ半導体ウェハ、即ち、二周期構造のＳＯＩウェハ２８が作製される。
【００３３】
図２に示した本発明の第２の実施の形態においても、貼り合わせ工程は１回のみで済み、かつ熱処理工程も少なくすることができるので、製造プロセスの簡略化及び貼り合わせ工程での不良低減を図ることができる。
【００３４】
図３に示した本発明の第３の実施の形態は、図１の第１の実施の形態の変形例であり、図１の場合と同様に、まず、絶縁膜を有しない第１の半導体ウェハＡ（例えば、シリコンウェハ）及び絶縁膜又は絶縁層（例えば、酸化膜）２０ｂを有する第２の半導体ウェハＢ（例えば、シリコンウェハ）を用意する。ウェハＡに酸素イオンを注入し、その内部に酸素イオン注入層２０ａを形成した後、高温熱処理して、一周期の積層構造（絶縁層２０ｃ、半導体層２４ａ）のＳＯＩウェハ２５を作製する。すなわち、いわゆるＳＩＭＯＸ（Separation by IMplanted OXygen）法によるＳＯＩウェハを一旦作製した後、このＳＯＩウェハに水素イオンを注入して以下の工程を行うものである。
【００３５】
この一周期の積層構造を形成したＳＯＩウェハ２５に対して、水素イオン（又は希ガスイオン）を注入してその内部に水素イオン注入層（微小気泡層）２２ｃを形成する。そして、この水素イオンを注入されたＳＯＩウェハ２５をウェハＢを絶縁膜２０ｂを介して貼り合わせて、貼り合わせウェハ２６を作製する。
【００３６】
次いで、この貼り合わせウェハ２６に対して熱処理を行い、これによって水素イオン注入層（微小気泡層）２２ｃにおいてウェハＡ部分を剥離する。この剥離によって、二周期構造（絶縁層２０ｂ、半導体層２４ａ、絶縁層２０ｃ、半導体層２４ｂ）の貼り合わせ半導体ウェハ、即ち、二周期構造のＳＯＩウェハ２８が作製される。
【００３７】
図３に示した本発明の第３の実施の形態においては、貼り合わせ工程は１回のみで済むので、製造プロセスの簡略化及び貼り合わせ工程での不良低減を同様に図ることができる。
【００３８】
尚、図１〜図３においては、貼り合わせ前の絶縁膜又は絶縁層（例えば、酸化膜）２０ｂは、いずれもウェハＢに形成した例を示したが、ウェハＡ，Ｂのいずれの表面に形成してもよいし、又、双方に形成しておくことも可能である。
【００３９】
また、三周期以上の構造については、例えば、図１〜図３の製造方法で得られた二周期構造のＳＯＩウェハ２８の表面に、別途用意した水素イオン注入ウェハ（図２のウェハＢと同様のウェハ）を貼り合わせて剥離熱処理を加える工程を順次行ったり、あるいは、多周期構造のＳＯＩウェハの表面同士を絶縁膜を介して貼り合わせることによって得ることができる。
【００４０】
【実施例】
以下に本発明の実施例をあげて説明するが、これらの実施例は限定的に解釈すべきものでないことはいうまでもない。
【００４１】
（実施例１）
直径２００ｍｍ、結晶方位＜１００＞のシリコンウェハを２枚用意し、図２に示したフローチャート及び表１に示した作製条件に従って二周期構造の貼り合わせ半導体ウェハを作製し、その作製結果を表１にあわせて示した。表１の作製結果に示されるように良好な性能の二周期構造の貼り合わせ半導体ウェハを作製することができた。
【００４２】
【表１】
また、図１及び図３に示したフローチャートに従って同様に二周期構造の貼り合わせ半導体ウェハを作製したところ、同様に良好な性能を示す貼り合わせ半導体を得ることができた。
【００４４】
【発明の効果】
以上述べたごとく、本発明によれば、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有しかつ貼り合わせ法で製作される半導体ウェハにおいて、絶縁層の少なくとも一層がイオン注入された酸素により形成された絶縁層である新規な貼り合わせ半導体ウェハを提供することができる。また、本発明の貼り合わせ半導体ウェハの製作法によれば、イオン注入剥離法を用いかつ製造プロセスの簡略化、貼り合わせ工程での不良低減を図ることが可能となった。
【図面の簡単な説明】
【図１】 本発明の貼り合わせ半導体ウェハの製作法の第１の実施の形態を示すフローチャートである。
【図２】 本発明の貼り合わせ半導体ウェハの製作法の第２の実施の形態を示すフローチャートである。
【図３】 本発明の貼り合わせ半導体ウェハの製作法の第３の実施の形態を示すフローチャートである。
【図４】 従来の貼り合わせ半導体ウェハの製作法の１例を示すフローチャートである。
【図５】 従来の貼り合わせ半導体ウェハの製作法の他の例を示すフローチャートである。
【符号の説明】
１０ａ，１０ｂ：絶縁膜又は絶縁層、１２ａ，１２ｂ，１２ｃ：微小気泡層、１４ａ，１４ｂ，１４ｃ：半導体層、２０ａ：酸素イオン注入層、２０ｂ：絶縁膜又は絶縁層、２４ａ，２４ｂ：半導体層、Ａ，Ｂ，Ｃ：半導体ウェハ。
Claims (2)
- いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入および水素イオンまたは希ガスイオンの注入を行う際に酸素イオンより水素イオンまたは希ガスイオンを表面からみて深い領域に注入し、前記注入を行った後、第１の半導体ウェハのイオン注入を行った表面と第２の半導体ウェハの表面とを上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第１の半導体ウェハを剥離し、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハを製作することを特徴とする貼り合わせ半導体ウェハの製作法。
- いずれか一方又は双方に絶縁膜を形成した第１及び第２の半導体ウェハを用意し、第１の半導体ウェハの一方の表面に酸素イオンの注入を行った後、第１の半導体ウェハに熱処理を行って酸素イオン注入層を良質な膜とし、さらに第１の半導体ウェハの一方の表面に水素イオンまたは希ガスイオンの注入を行う際に酸素イオンより水素イオンまたは希ガスイオンを表面からみて深い領域に注入し、前記注入を行った後、第１の半導体ウェハのイオン注入を行った表面と第２の半導体ウェハの表面とを上記絶縁膜を介して貼り合わせて貼り合わせ半導体ウェハを作製し、該貼り合わせ半導体ウェハに熱処理を行うことにより、前記水素イオンまたは希ガスイオンの注入により形成された微小気泡層において前記第１の半導体ウェハを剥離し、半導体層と絶縁層とが交互に二周期以上周期的に積層された積層構造を有する半導体ウェハを製作することを特徴とする貼り合わせ半導体ウェハの製作法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015756A JP3975634B2 (ja) | 2000-01-25 | 2000-01-25 | 半導体ウェハの製作法 |
| PCT/JP2001/000331 WO2001056085A1 (fr) | 2000-01-25 | 2001-01-19 | Tranche a semi-conducteurs et son procede de production |
| US09/926,190 US6770507B2 (en) | 2000-01-25 | 2001-01-19 | Semiconductor wafer and method for producing the same |
| EP01901450A EP1174926A1 (en) | 2000-01-25 | 2001-01-19 | Semiconductor wafer and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015756A JP3975634B2 (ja) | 2000-01-25 | 2000-01-25 | 半導体ウェハの製作法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210810A JP2001210810A (ja) | 2001-08-03 |
| JP3975634B2 true JP3975634B2 (ja) | 2007-09-12 |
Family
ID=18542999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000015756A Expired - Fee Related JP3975634B2 (ja) | 2000-01-25 | 2000-01-25 | 半導体ウェハの製作法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6770507B2 (ja) |
| EP (1) | EP1174926A1 (ja) |
| JP (1) | JP3975634B2 (ja) |
| WO (1) | WO2001056085A1 (ja) |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2773261B1 (fr) * | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| FR2811807B1 (fr) * | 2000-07-12 | 2003-07-04 | Commissariat Energie Atomique | Procede de decoupage d'un bloc de materiau et de formation d'un film mince |
| FR2830983B1 (fr) * | 2001-10-11 | 2004-05-14 | Commissariat Energie Atomique | Procede de fabrication de couches minces contenant des microcomposants |
| WO2004010505A1 (ja) * | 2002-07-18 | 2004-01-29 | Shin-Etsu Handotai Co.,Ltd. | Ｓｏｉウェーハおよびその製造方法 |
| US7176108B2 (en) * | 2002-11-07 | 2007-02-13 | Soitec Silicon On Insulator | Method of detaching a thin film at moderate temperature after co-implantation |
| FR2847075B1 (fr) * | 2002-11-07 | 2005-02-18 | Commissariat Energie Atomique | Procede de formation d'une zone fragile dans un substrat par co-implantation |
| FR2848336B1 (fr) * | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
| FR2855910B1 (fr) * | 2003-06-06 | 2005-07-15 | Commissariat Energie Atomique | Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque |
| FR2855909B1 (fr) * | 2003-06-06 | 2005-08-26 | Soitec Silicon On Insulator | Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat |
| US7967829B2 (en) * | 2003-10-09 | 2011-06-28 | Boston Scientific Scimed, Inc. | Medical device delivery system |
| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| US7772087B2 (en) * | 2003-12-19 | 2010-08-10 | Commissariat A L'energie Atomique | Method of catastrophic transfer of a thin film after co-implantation |
| JP4539098B2 (ja) * | 2004-01-29 | 2010-09-08 | 株式会社Ｓｕｍｃｏ | 貼り合わせ基板の製造方法 |
| JP4814498B2 (ja) * | 2004-06-18 | 2011-11-16 | シャープ株式会社 | 半導体基板の製造方法 |
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| JP2006173568A (ja) * | 2004-12-14 | 2006-06-29 | Korea Electronics Telecommun | Ｓｏｉ基板の製造方法 |
| JP4902362B2 (ja) * | 2005-01-12 | 2012-03-21 | シャープ株式会社 | 半導体装置の製造方法 |
| US7344957B2 (en) * | 2005-01-19 | 2008-03-18 | Texas Instruments Incorporated | SOI wafer with cooling channels and a method of manufacture thereof |
| CN101248519B (zh) * | 2005-02-28 | 2011-08-24 | 硅源公司 | 衬底硬化方法及所得器件 |
| WO2006103491A1 (en) * | 2005-03-29 | 2006-10-05 | S.O.I.Tec Silicon On Insulator Technologies | Hybrid fully soi-type multilayer structure |
| JP2006294957A (ja) * | 2005-04-13 | 2006-10-26 | Shin Etsu Handotai Co Ltd | 貼り合わせｓｏｉウエーハの製造方法及び貼り合わせｓｏｉウエーハ |
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2000
- 2000-01-25 JP JP2000015756A patent/JP3975634B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-19 US US09/926,190 patent/US6770507B2/en not_active Expired - Fee Related
- 2001-01-19 WO PCT/JP2001/000331 patent/WO2001056085A1/ja not_active Application Discontinuation
- 2001-01-19 EP EP01901450A patent/EP1174926A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6770507B2 (en) | 2004-08-03 |
| WO2001056085A1 (fr) | 2001-08-02 |
| EP1174926A1 (en) | 2002-01-23 |
| JP2001210810A (ja) | 2001-08-03 |
| US20020182827A1 (en) | 2002-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070611 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3975634 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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