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KR20070090251A - ＳｉＧｅ 구조체 제조 및 처리방법 - Google Patents

ＳｉＧｅ 구조체 제조 및 처리방법 Download PDF

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KR20070090251A
KR20070090251A KR1020077016429A KR20077016429A KR20070090251A KR 20070090251 A KR20070090251 A KR 20070090251A KR 1020077016429 A KR1020077016429 A KR 1020077016429A KR 20077016429 A KR20077016429 A KR 20077016429A KR 20070090251 A KR20070090251 A KR 20070090251A
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KR
South Korea
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layer
temperature
proceeds
donor wafer
heat treatment
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KR1020077016429A
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Inventor
니콜라스 다발
Original Assignee
에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
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Filing date
Publication date
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Application filed by 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 filed Critical 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
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Abstract

본 발명은 도너 기판 (10)에서 제거되는 층 (2)으로 구성된 구조체 (30) 제조방법에 있어서, 도너 기판은, 상기 제거 전, Si1 - xGex로 형성되는 제1층 (1) 및 제1층 (1)에 배치되는 Si1 - yGey의 제2층 (2) (x, y는 각각 0 내지 1 범위이며, x는 y와 다름)으로 구성되며,
a) 제2층 (2) 아래 연약 영역 (4)을 형성하기 위하여 원자종을 임플란트하는 단계;
b) 도너 기판 (10) 및 수용 기판 (20) 결합 단계;
c) 연약 영역 (4)에서 도너 기판 (10)으로부터 제거층들 (1', 2)을 탈리하기 위한 에너지 제공 단계;
d) 약 1000℃ 또는 그 이상의 온도에서 5 분을 넘지 않는 동안 수행되는 신속 열적 아닐링 (RTA) 단계;
e) 제2층 (2)과 대향되는 제1층 나머지 부분 (1')의 선택적 에칭 단계로, 구성되는 방법.
SiGe, 구조체, 제조, 처리

Description

ＳｉＧｅ 구조체 제조 및 처리방법{FORMATION AND TREATMENT OF A SiGe STRUCTURE}
본 발명은, 도너 웨이퍼에서 취하는 반도체 재료의 제거층으로 구성된 구조체 제조방법에 있어서, 도너 웨이퍼는, 상기 제거 전, Si1 - xGex로 형성되는 제1층 및 제1층 상의 Si1 - yGey의 제2층 (x, y는 각각 0 내지 1 범위이며, x는 y와 다름)으로 구성되며,
a) 제2층 아래 연약 영역을 형성하기 위하여 원자종을 임플란트하는 단계;
b) 도너 웨이퍼 및 수용 웨이퍼 결합 단계;
c) 연약 영역에서 도너 웨이퍼로부터 제거층을 탈리하기 위하여 열적 및/또는 기계적 에너지 제공 단계;
d) 제거층 처리 단계가, 연속적으로 구성되는 방법에 관한 것이다.
층 제거는 당업자에게 공지된 Smart-Cut® 기술을 사용한다. 이러한 제거 방법을 적용하는 하나의 예는 미국 문헌 US2004/0053477에 기술되며, 여기에서는 제2층의 결정학적 구조는 제1층 구조에 의해 탄성적으로 변형된다.
제거층들 처리를 위한 단계 d)는 결함 영역을 제거하고 단계 a) 및 c) 수행에서 주로 발생되는 표면 거칠기를 감소하기 위하여 구현되어야 한다. 결함 영역 두께는 전형적으로는 수소 원자 임플란트의 경우 150 나노미터 (nm)이다.
예로써, 표면 거칠기를 제거하기 위하여 기계적 연마 또는 화학적-기계적 평탄화 (CMP, 화학적 기계적 연마)를 수행, 및/또는 결함 영역의 희생 산화 (sacrificailly osidizing) 단계를 수행할 수 있다.
단계 b)에 따른 결합은 종래 탄성적 절연재료를 통하여 수행되므로, 절연 구조체 상의 Si1 - xGex/Si1 - yGey와 같은 반도체-온-절연체 구조체가 얻어진다.
US2004/0053477에 공개된 바와 같이, 단계 d)에 연속된 단계가 실시되어 제1층 나머지 부분을 제거할 수 있고, 따라서 수용 웨이퍼 상에 제2층 만이 잔류하도록 할 수 있다. 따라서, 절연 구조체 상의 Si1 - yGey가 제조될 수 있다.
제1층 나머지 부분 제거 조작은 적당한 에칭제를 사용한 선택적 화학 에칭에 의해 효과적으로 수행될 수 있다. 선택적 화학 에칭을 통하여 궁극적으로 양호한 표면 품질을 가지며 이를 손상시킬 큰 위험 없이 (이것은 만일 단일 연마가 수행되는 경우 발생될 수 있다) 소망하는 층을 제조할 수 있다.
그러나, 선택적 화학 에칭은 에칭 표면의 사전 전처리가 요구되며, 전형적으로는 기계적 연마 수단이 사용된다. 이러한 에칭을 위한 전처리는 심한 거칠기를 감소시키기 위하여 필요하며, 거칠기는 연속하여 국부적으로 과잉-불균일 에칭을 유발시키며, 이것은 제2층에 관통(through) 결함 또는 홀을 발생시킨다.
그러나 연마 및 화학적 에칭 연속 작업은 (전반적인 제거 절차뿐 아니라) 후-탈리 종료 단계를 길고, 복잡하며 경제적으로 고가가 되도록 하는 것이다.
또한, 화학적 에칭은 어떤 경우에는 결합 인터페이스의 최소한 부분적 비결합 문제를 유발시킨다. 특히, 결합층 면을 탈층 (delaminate) 즉, 층을 공격할 수 있고, 여기에 이로써 결과적인 구조체 면으로부터 깍아진다 (crop out). 언급될 수 있는 예는, 변형 Si 아래에 매장된 SiO2로 구성된 sSOI (절연체 상 변형 실리콘) 구조체의 HF 처리, 또는 sSi/SiGeOI (절연체 상 SiGe 상 변형 실리콘) 구조체의 H2O2:HF:HAc (HAc는 아세트산 약자) 처리이며, 여기서 SiGe 및 매장 SiO2 층들은 변형 Si층 아래에서 에칭되기 용이하다.
따라서 최종 제품 품질을 고려할 때, 얻어진 결과는 만족스럽지 못하다.
이러한 문제를 극복할 수 있는 다른 방법은 에칭제를 희석하여 이들 작용을 양호하게 제어하는 것이다. 그러나, 이러한 해결책은 절차 시간을 실질적으로 장기화시키므로 만족스럽지 못하고, 탈층 문제를 완전하게 해결하지 못한다.
고려될 수 있는 다른 해결책으로는 결합 인터페이스를 에칭 전에 보강하여 인터페이스가 화학제에 더욱 저항하도록 하는 것이다. 이를 위하여, 약 1000℃ 또는 그 이상에서 여러 시간 동안 후-탈리 안정 열처리를 고려할 수 있다.
그러나, SOI (실리콘 온 절연체) 제조 시 공지된 이러한 해결책은, Si1 - xGex 및 Si1 - yGey의 이종 층들 전이의 경우 적절하지 않다. 사실, 이러한 열처리는, 가장 높은 Ge 함량을 가진 층으로부터 가장 낮은 Ge 함량을 가진 층으로 Ge를 확산시키 며, 따라서 Ge 함량이 두 층들에 거쳐 균일화되어 이들 두 층들의 물리적 및 전기적 특성이 더 이상 차별되지 않을 수 있다.
만일 두 층들이 실질적으로 동일하면, 연속되는 에칭은 더 이상 선택적이지 않다.
또한, 일층에서 타층으로의 어떠한 확산도 방지하는 것이 자주 소망된다. 이것은 특히 제2층이 변형 Si (즉, y=0)이고 최종 sSOI 구조체가 상기 구조체의 전기적 특성 (즉, 향상된 입자 이동도)을 완전히 향유하도록 얻어지는 경우에 그러하다.
따라서, 일층에서 타층으로의 Ge 확산으로 인하여 (상기 확산은 전형적으로 약 800℃에서 시작됨) 온도 처리는 제한되며, 따라서 저온 보강은 단지 부분적이다. 따라서 탈층 문제는 여전히 존재한다.
본 발명의 일 목적은 마지막 (finishing) 화학적 에칭을 수행할 때 결합층 면(side)에서의 탈층을 회피하기 위한 것이다.
본 발명의 다른 목적은 제거층에 수행되는 단계 c) 이후의 진행시간, 경제적 코스트 및 처리 횟수를 줄이는 것이고, 특히 기계적 연마 사용을 없애는 것이다.
본 발명의 또 다른 목적은, 변형 Si 또는 SiGe와 같은 Si보다 덜 안정적인 재료를 포함하는 제거층으로 구성되는 반도체-온-절연체 구조체와 같은 구조체을 제조하는 것이다.
본 발명의 다른 목적은 제거층 처리 동안 희생되는 재료 함량을 줄이는 것이다.
본 발명의 다른 목적은 Smart-Cut® 기술을 적용하는 전반적인 제거 방법과 용이하게 통합될 수 있는 단순한 제거층 처리 방법을 제안하는 것이다.
본 발명은 이러한 문제들을 해결하기 위하여, 제1측면에서, 도너 웨이퍼에서 취하는 반도체 재료의 제거층으로 구성된 구조체 제조방법에 있어서, 도너 웨이퍼는, 상기 제거 전, Si1 - xGex로 형성되는 제1층 및 제1층 상의 Si1 - yGey의 제2층 (x, y는 각각 0 내지 1 범위이며, x는 y와 다름)으로 구성되며,
a) 제2층 아래 연약 영역을 형성하기 위하여 원자종을 임플란트하는 단계;
b) 도너 웨이퍼 및 수용 웨이퍼 결합 단계;
c) 연약 영역에서 도너 웨이퍼로부터 제거층을 탈리하기 위하여 열적 및/또는 기계적 에너지 제공 단계;
d) 약 1000℃ 또는 그 이상의 온도에서 5 분을 넘지 않는 동안 수행되는 신속 열적 아닐링 (RTA) 단계;
e) 제2층과 대향되는 제1층 나머지 부분의 선택적 에칭 단계가, 연속적으로 구성되는 방법에 관한 것이다.
기타 본 발명의 가능한 특성은 다음과 같다:
ㆍ 단계 d)는 약 1000℃ 내지 약 1200℃ 범위의 온도에서 약 10초 내지 약 30 초 동안 진행되며;
ㆍ 단계 d)는 약 1100℃ 온도에서 약 10 초 동안 진행되며;
ㆍ 단계 d)는 환원 분위기에서 진행되며;
ㆍ 단계 d)는 아르곤 및 수소의 환원 분위기 또는 아르곤 환원분위기에서 진행되며;
ㆍ 제1층의 희생 산화는 단계 c) 및 단계 d) 사이에서 진행되며;
ㆍ 최소한 하나의 결합 표면의 플라즈마 활성화는 단계 b) 이전에 진행되며;
ㆍ 결합을 보강하기 위한 약 30 분 이상의 열처리는 또한 단계 b) 이후에 진행되며;
ㆍ 단계 a) 동안 임플란트 된 원자종은 단일 원자 성분으로 이루어지며;
ㆍ 단계 a) 동안 임플란트 된 원자종은 두 차별적인 원자 성분들로 이루어지며, 따라서 단계 a)는 공동-임플란트를 구성하며;
ㆍ 단계 c) 이후, 기계적 연마 수행을 포함하지 않으며;
ㆍ 단계 e) 이후, 상기 제2층을 후박화하기 위하여 제2층 상에 Si1 - yGey 결정 성장을 포함하며;
ㆍ 제2층은 탄성적 변형 Si1 - yGey으로 형성되며;
ㆍ 도너 웨이퍼는 제2층 상에 Si1 - xGex의 제3층을 포함하며;
ㆍ 도너 웨이퍼는 벌크 Si로 형성된 지지기판, SiGe 버퍼 구조체 및 Si1 - xGex의 제1층들 및 교번되는 변형 Si1 - yGey의 제2층을 포함하는 다층 구조체로 구성되며, 동일 도너 웨이퍼에서 다수의 제거가 가능하며;
ㆍ변형 Si1 - yGey 각층은 임계 균형 두께보다 더 두꺼우며;
ㆍ 단계 b) 이전에, 도너 웨이퍼 및/또는 수용 웨이퍼 상에 결합층을 형성하는 단계를 더욱 포함하며, 결합층은 예를 들면 SiO2, Si3N4 또는 SixOyNz와 같은 전기적 절연재료로 구성된다.
본 발명의 제2측면에 의하면, 본 발명은 반도체-온-절연체 구조체 형성에 있어서 상기 구조체 형성 방법을 적용하는 제안하는 것이다.
본 발명의 특성, 목적 및 장점들은, 첨부 도면을 참조하여, 본 방법의 바람직한 실시예의 하기 상세한 설명에서 더욱 명백하여 질 것이다:
도 1a 내지 1f는 Smart-Cut®에 의해 제거되는 층으로 구성된 구조체를 형성하기 위한 본 발명에 의한 방법에 따른 단계들을 도시한 것이다.
도 2a 내지 2b는 본 발명의 제1 변형예를 도시한 것이다.
도 3a 내지 3b는 본 발명의 제2 변형예를 도시한 것이다.
도 4는 본 발명에 의해 제거된 변형 실리콘층에서의 게르마늄 농도를 결정하기 위하여 이차 이온 질량 분광측정법에 의한 측정 결과이며, 문헌에서 얻은 확산 상수로부터 계산된 (비변형) Si에서의 게르마늄 농도와 대비된다.
도 5는 비변형 실리콘층 및 변형 실리콘층에서의 게르마늄 확산 계수의 대비 연구를 보이는 것이다.
하기에는 본 발명 방법의 실시예 및 본 발명의 적용이 기재되며, 타입 IV 재료 또는 합금으로 형성된 Smart-Cut®에 의한 제거층들, 특히 Si 및 SiGe에 기초한다.
도 1a 및 1e는, 본 발명에 따라 도너 웨이퍼 10으로부터 수용 웨이퍼 20으로 이전하기 위하여, Si1 - xGex (x∈[0;1])로 형성된 제1층 및 Si1 - yGey (y∈[0;1]) 로 형성된 제2층 제거를 위한 첫 번째 방법이 도시된다.
도 1a는 제거되는 Si1 - xGex로 형성된 제1층 1 및 Si1 - yGey로 형성된 제2층 2로 구성된 도너 웨어퍼 10을 보이고 있다.
통상적으로, Si1 - xGex를 포함하는 도너 웨이퍼 10은 예를 들면 결정 성장에 따라 다른 층들로 이루어진 (미도시) SiGe의 버퍼 구조체가 상부에 형성되는 Si로 형성된 벌크 기판 5를 포함한다. 특히, 이러한 버퍼 구조체에서는, Ge 함량이 벌크 기판에서는 0%에서 Si1 - xGex로 형성된 (이것 역시 바람직하게는 결정 성장에 의해 형성됨) 1층과의 경계에서는 약 100 ｘ %까지 점진적으로 변할 수 있다. Si1 - xGex층의 선택적인 두께는, 예를 들면 약 1 마이크로미터일 수 있다.
Si1 - yGey의 제2층은 Si1 - xGex로 형성된 제1층 1 상부에 형성된다. 제1 경우는, 제2층이 제1층 1 형성 이후 직접 계속하여 그 위치에서 성장된다. 제2 경우는, 제2층 2는, 예를 들면 CMP 연마와 같은 짧은 제1층 1 표면 전처리 단계 이후 성장된다.
제2층 2는 유리하게는 CVD 및 MBE (화학증착 및 분자 빔 에피탁시)와 같은 공지 기술들을 적용한 에피탁시 성장에 의해 형성된다. 따라서,Si0 .8Ge0 .2로 형성된 제1층 1 및 변형 (strained) Si (즉, y=0)로 형성된 제2층 2의 경우, 두께가 약 100 옴스트롱 (Å) 내지 약 800Å 범위를 가지는 제2층이 형성될 수 있다.
두 층들 1 및 2의 실리콘 농도가 다르다면, 제2층 2는 제1층 1에 의해 변형되어 격자 인자는 실질적으로 성장 기판의 것과 동일하게 되고, 내부 탄성 변형이 부여된다. 상기 내부 변형은, 만일 제2층 2 합금에서의 실리콘 함량이 제1층의 것 보다크다면, 신장적이며 (tensile), 반대의 경우에는, 압축적(compressive)이다. 상당히 얇은 제2층 2가 형성되어야 한다: 임계적 균형 두께 이상의 너무 두꺼운 층은 그 필름의 두께층에서의 변형 완화를 Si1 - yGey 공칭 격자 인자 쪽으로 유발시키고 및/또는 결함 발생을 유발시킬 수 있다. 본 주제와 관련하여 Fridedrich Schaffler에 의한 '고 이동성 Si 및 Ge 구조체'라는 제목의 문헌 (반도체 과학 기술, 12 (1997) 1515-1549)이 참조될 수 있다.
그러나, 매우 낮은 온도에서 변형 물질을 증착하는 특별한 경우에, 임계적 균형 두께보다 큰 두께의 상기 변형된 제2층 2를 형성하는 것이 가능할 것이다 (하기에서 논함).
도 1b를 참조하면, 연약 영역 4는 도너 웨이퍼 10 제2층 2 아래에 형성된다. 특히, 상기 임플란트는 Si1 - xGex의 제1층에 형성될 수 있다 (도 1b 도시됨).
이러한 연약 영역 4는 원자종을 임플란트하여 형성되며, 조사량, 성질 및 에너지에 따라 임플란트 깊이 및 연약 정도가 결정된다. 특히, 임플란트 에너지는 연약 영역이 제2층 2 아래에 형성되도록 조절된다. 약 0.5 마이크로미터 또는 그 이상의 두께를 가지는 제1층 1 및 약 100Å 내지 약 800Å의 두께를 가지는 제2층 2, 예를 들면 약 200Å의 경우에, 상기 연약 영역 4는 약 1500Å 내지 약 3000Å 사이, 더욱 특별하게는 약 2000Å로 형성될 수 있다.
예를 들면, 20 킬로일렉트론 볼트 (Kev) 내지 80KV 의 에너지 및 3ｘ1016 원자들/cm2 내지 10ｘ1016 원자들/cm2의 조사량, 바람직하게는 약 30KeV 에너지 및 약 6ｘ1016 원자들/cm2 조사량에서 수소종을 임플란트하는 것이 가능하다. 1000Å 내지 5000Å 정도의 임플란트 깊이를 얻는다.
선택적으로, 임플란트 원자종을 결정하는 인자들은 탈리 이후 연약 영역 4에 나타나는 거칠기가 최소화되도록 조절된다. 사실, 후-탈리 (post-detachment) 거칠기 정도는 부분적으로 이들 인자들로 연관된다. 따라서, 수소 및 헬륨 또는 아르곤 또는 기타 불활성 가스와 같은 원자종들의 공동-인플란트를 선택할 수 있다. 공동-임플란트 경우, 연약 영역 4는 단순 임플란트의 경우보다 더 얇다는 것을 확인할 수 있다 (상세한 설명은 특히 FR 04/09980 참조).
20KeV 내지 80KeV 범위의 에너지 약 1ｘ1016/cm2 헬륨 및 20KeV 내지 80KeV 범위의 에너지 약 1ｘ1016/cm2 수소 공동-임플란트 경우, 1000Å 내지 5000Å 정도의 임플란트 깊이를 얻을 수 있다.
도 1c를 참조하면, 수용 웨이퍼 20과 임플란트가 수용된 도너 웨이퍼 10 면과의 결합 단계가 진행된다.
수용 웨이퍼 20은 벌크 Si 또는 기타 재료들로 제조될 수 있다.
결합 단계 이전에,예를 들면 SiO2, Si3N4, SixOyNz로 구성된 층과 같은 결합층이 결합되는 각각의 일 및/또는 타 표면상에 형성될 수 있다. 이러한 결합층 형성 기술은, 제2층 변형 열화 또는 결과적으로 제1층에서의 확산을 회피하기 위하여, 적층일 수 있다.
수용 웨이퍼 20과 도너 웨이퍼 10과의 접촉 전에 선택적으로, 최소한 결합되는 표면들 중 하나는, 예를 들면 SC1 및 SC2 용액, 오존-함유 용액, 또는 기타의 표면 세척 및 전처리 기술로 전처리될 수 있다.
결합 그 자체는 일차적으로는 결합되는 표면들 각각의 친수성 특성에 기인한 분자 결합에 의해 수행된다.
또한 결합 직전에 하나 또는 양 결합 표면들에 대한 플라즈마 활성화를 수행하는 것이 가능하고, 이것은 원칙적으로 향후 결합 인터페이스를 고온 열처리 없이도 보강되도록 하는 것이다. 특히, 플라즈마 활성화가 수행되어 종국적으로, 결합 및 제거 이후, 결합에너지는 약 0.8 평방미터 당 주울 (J/m2) 또는 그 이상이다. 예를 들면, 플라즈마는 Ar 또는 N2와 같은 불활성 가스 또는 O2와 같은 산화성 가스로부터 얻을 수 있다.
선택적으로, 저온 아닐링 열처리 (800℃ 또는 그 이하)가 결합 이전에 수행되어, 결합 인터페이스는 더욱 보강될 수 있다.
도 1d는 연약 영역 4에서 약한 결합을 깰 수 있을 정도의 열적 및/또는 기계적 에너지를 공급하여, 따라서 도너 웨이퍼 10을, 제1층 나머지 부분 1"을 포함하는 제1부분 10' 및 제1층 다른 부분 1'을 포함하는 제2부분 30으로 탈리되는, 연약 영역 4에서의 제거층 탈리를 도시한다. 상기 열적 에너지는, 연약 영역 4에서 둘러싸인 가스 종들에 열적 효과를 유발시켜, 약한 결합 파괴를 유발한다.
탈리는 약 300℃ 내지 약 600℃의 온도에서 온도가 낮은지 높은지에 따라서 오랜동안 또는 짧은 시간 동안 수행될 수 있다.
예를 들면, Si1 - xGex 및 Si1 - yGey로 형성된 제거층에 있어서, 약 500℃ 내지 약 600℃의 온도에서, 더욱 바람직하게는 600 ℃에서, 15분 내지 30분에서 2시간 동안 열처리할 수 있다.
탈리가 열처리로만 수행되는 경우, 탈리는 도너 웨이퍼 나머지 부분 10'의 접촉을 반드시 후진시킬 필요가 없이 발생될 수 있다.
이 경우, 및 선택적으로, 새로운 열처리가, 웨이퍼들을 (탈리 열처리가 수행되었던) 로에서 빼낼 필요없이, 추가적인 시간 및 적당한 장치가 요구되는 추가적 조작들 없이, 탈리 단계 이후 수행될 수 있다. 또한, 도너 웨이퍼 나머지 부분 10'는 제거되는 제1 및 제2 층들 1' 및 2를 가능한 오염물질, 산화제, 또는 기타 종들로부터 보호하고, 다른 분위기에서의 새로운 열처리를 가능하도록 한다.
열처리는 또한 웨이퍼들이 물리적으로 분리된 이후 (및 탈리 로에서 나온 후) 수행될 수도 있다. 상기 열처리는 결합 이전에 수행되는 플라즈마 활성화에 부가되어, 또는 대체되어 수행될 수 있다. 모든 경우에 있어서, 결합 인터페이스 6을 보강하기 위한 열처리는 약 350℃ 내지 약 800℃ 범위의 온도에서, 특히 약 350℃ 내지 약 700℃, 더욱 바람직하게는 약 600℃에서, 약 30분 내지 약 4시간 동안 수행될 수 있으며, 이에 따라 결합이 충분히 보강되도록 수행될 수 있다 (및 따라서 제거 이후 수행되는 선택적 에칭 동안 면(side)이 탈층(delaminating)되는 위험을 피할 수 있다).
본 발명에 의하면, 탈리에 연속하여, 결합 인터페이스 보강 전 단계와 함께 또는 없이, 신속 열적 아닐링 (RTA)이, 1000 ℃ 또는 그 이상의 온도에서, 약 5분을 초과하지 않는 시간 동안 수행된다.
상기 RTA는 바람직하게는, 아르곤 및 수소 또는 아르곤 단독과 같은 환원 분위기에서 수행된다.
예를 들면, 상기 RTA는 약 1000℃ 및 약 1200℃에서 약 10 초 내지 약 30초 동안, 바람직하게는 약 1100℃에서 약 10초 동안, 수행될 수 있다.
상기 1000 ℃ 또는 그 이상의 온도는 다른 Ge 농도를 가지는 두 층들 1 및 2가 존재할 때 적용되는 통상의 온도가 아니다. 사실, 가장 높은 Ge 농도를 가지는 층에서 가장 낮은 농도를 가지는 층으로의 확산을 유발할 수 있는 온도에서 수행되는 열처리는 두 층들 간 Ge 함량을 균일화하는 경향이 있고 따라서 두 층들의 물리적 및 전기적 특성들이 더 이상 차별시키지 않는다고 인식되어 있다 (예를 들면, M Griglione 등에 의한 "불활성 및 산화성 주위에서 Si1 - xGex/Si 단일 양자 웰에서의 Ge 확산' 제하 문서 (Journal of Applied Physics, 88판, no 3, 2000년 8월1일) 참고). 상기 확산은 종래 방법 대부분에 있어서 뿐 아니라 본 발명에 있어서 불리한 것이며, 왜냐하면 특히 층들 1' 및 2의 차별성은 제1층 1' 및 대향되는 제2층 2에 대한 연속된 선택적 에칭이 가능하도록 하기 때문이다. 이러한 이유로, 공지방법은 상기한 바와 같이, 1000℃ 이하로, 특히 800℃ (참고 특히 FR 04/09980) 이하로 유지되도록 하는 기술을 적용하여 수행된다.
그러나, 본 출원인은 탈리 직후 얻어진 Si1 - xGex/변형 Si1 - yGey/SiO2/벌크 Si 웨이퍼 구조체에 대한 일련의 실험을 통하여, 800℃ 또는 그 이상의 처리 동안 Ge 확산은 이전에 제안되었던 것보다 두드러지지 않다는 것을 알았다. 특히, 본 출원인은 상기 언급된 RTA는 제1층 1' 및 제2층 2 간 실질적인 확산없이 수행될 수 있음을 보였다.
도 4는 본 출원인에 의해 얻어진 일련의 결과들이다.
제거층들 1' 및 2 탈리 이후 얻어진 도 1e에 도시된 구조체 30과 유사한 구조체들 30에 대하여 측정되었다. 본 연구에 있어서, 제1층 1'은 20% 게르마늄 (즉, x=0.2)으로 형성되었으며 두께는 약 200Å이며, 제2층 2는 변형 실리콘 (즉, y=0)으로 형성되었으며 두께는 약 200Å이었다.
도 4 그래프 횡좌표는 제1층 1' 자유표면으로부터 시료 샘플 내의 탐침 깊이를 보여주는 것이다.
도 4는 제1층 1'을 나타내는 좌측부 1' 및 제2층 2를 나타내는 우측부 2가 제1층 1' 및 제2층 2 사이의 인터페이스를 나타내는 수직선 12로 분할된다.
도 4의 "y" 축은 측정된 게르마늄 농도를 나타낸다.
측정은 4시간 동안 750℃, 800℃ 및 850℃ 온도에서 열처리된 세 종류의 시료들에 대하여 이차 이온 질량 분광측정법으로 수행되었다; 각각의 결과들은 확산 프로파일 62, 63 및 64로 도시된다.
선행 자료에서 관찰되는 것과 일치되게, 약 800℃로부터 상승된 더 높은 온도에서, Si0 .8Ge0 .2의 층 1' 아래에 있는 층 2 두께에서 게르마늄 확산이 더 큰 것이 확인되었다.
또한 도 4는 M Griglione 등에 의한 "불활성 및 산화성 주위에서 Si1 - xGex/Si 단일 양자 웰에서의 Ge 확산' 제하 문서 (Journal of Applied Physics, 88판, no 3, 2000년 8월1일)에서 제공된 데이터로부터 이론적으로 계산된 확산 프로파일들을 포함하며, 이것은 완화 실리콘/Si0 .85Ge0 .15 층에 대하여 연구된 것이다. 확산 프로파일 52, 53, 54는 각각의 온도들 750℃, 800℃, 850℃에서 4 시간 동안의 열처리 적분하여(integrating) 계산한 결과이다.
측정된 확산 프로파일 62, 63, 64 및 상응되는 이론적 확산 프로파일 52, 53, 54를 비교하면, 출원인에 의해 측정된 제1층 1'과의 인터페이스 12로부터 멀어진 변형 Si의 제2층 2에서의 Ge는, 완화 Si의 제2층인 이론적 경우보다, 상당히 낮다는 것을 알 수 있다. 측정 및 이론 간 이러한 Ge 농도 차이는 두 층들 사이의 인터페이스로부터 멀어질수록 크다. 특히, 인터페이스 12 아래 약 10Å 깊이로부터, 이론 및 측정 간 차이는 상당해진다. 상기 차이는 하기 표에 정리되어, 이론적으로 계산된 Ge 농도 및 본 출원인에 의해 측정된 Ge 농도 간 비율이 제시된다.
깊이 220 옴스트롱 230 옴스트롱 250 옴스트롱
800℃에서의 열처리 1/9 1/70 1/600
850℃에서의 열처리 1/2 1/6 1/25
750℃에서 수행된 사전 열처리 경우에는 이론 및 측정 간 차이는 작다 - 확산 프로파일 62 및 52를 참조. 또한, 열처리를 수행하지 않은 시료 측정은 750℃에서 처리된 시료에서의 확산 프로파일과 실질적으로 동일하였다. 따라서, 본 출원인은 주위 온도 및 750℃ 간 확산 프로파일은 실질적으로 변하지 않는다는 것을 확신하였다.
이와는 대조적으로, 본 출원인은 확산 프로파일 62 및 63은, 선행 자료 확산 프로파일 (즉, 확산 프로파일 53, 54) 보다, 초기 프로파일 (에피탁시 이후)에 근접하는 것을 보였다.
도 5를 참조하면, 본 출원인은 확산 계수 "D" (초당 평방 센티미터에서) (즉, y-축)를 시료에서 수행된 열처리 온도의 함수로써 계산하였다 (횡좌표는 켈빈 온도 "T" 역수에 10000을 곱한 것).
포인트 83 및 84 각각은 도 3의 측정 확산 프로파일들 63, 64에서의 확산 계수를 도시한 것이다. 포인트 73 및 74는 Griglione (상기 문헌 참조)에 의해 찾아진 것이며 각각 800℃ 및 850℃에서 4시간 동안의 열처리 이후 확산에 해당된다.
따라서, 변형 Si 제2층 2에서의 확산 계수들은 고려된 온도에서 완화 Si 제2층에서보다 4배 정도 작다는 것을 알 수 있다.
본 출원인에 의해 얻어진 결과들은, 완화 Si 경우와 비교하여 변형 Si 제2층2의 경우 Ge 확산은 놀라울 정도로 감소된다는 것을 보여준다. 따라서 통상적으로 적용된 온도보다 높은 온도에서 수행되는 후-탈리 열처리가 가능할 것이다.
따라서 본 출원인은 본 발명에 의한 고온 신속 열적 아닐링 (RTA)을 수행하였고, 변형 Si인 제2층 2에서의 게르마늄 확산 영향이 선행 자료에서 유추되는 것보다 매우 낮다는 것을 보였다.
따라서 RTA 수행에 의해 선택적 에칭 이전 후-탈리 거칠기를 감소하고, 상기 선택적 에칭 동안 탈층에 의한 문제를 제한하기 위하여 결합 인터페이스를 충분히 안정시킬 수 있다.
상기 후-탈리 거칠기는 종래에는 거칠기를 감소하기 위하여 상기에서 보는 바와 같이 (H 및 He 공동-임플란트) 임플란트에 앞서 적용되거나 및/또는 600℃에서의 파괴 아닐링을 적용하는 것으로 제한되었다.
또한, RTA는, FR 03/02623에서 기술된 바와 같이, 웨이퍼 측 상 SiGe 층을 유연화 (smoothing)하여 산화층을 캡슐화하는 결과를 주며, 또한 선택적 에칭 시에 인터페이스에서의 탈층 문제를 제한하는 경향이 있다.
선택적으로, RTA 이전에, 제1층 1' 부분에서의 희생 (sacrificial) 산화를 수행할 수 있으며, RTA 수행 이전에 에칭에 의해 제거되어야 하는 Si1 - xGex 두께 감소 및 거칠기 감소 효과를 얻을 수 있다.
상기 희생 산화는 예를 들면 650℃ 이하의 온도에서 수행된다. 제거되는 두께는, 잔류 제1층 1' 두께에 따라, 약 500Å 내지 1500Å, 바람직하게는 1000Å일 수 있다.
도 1f에서, Si1 - xGex인 제1층 1'은 선택적으로 제거되어 절연체 구조체 상에 최종 변형 Si1 - yGey를 얻는다. 선택적으로, 변형 Si1 - yGey층은 이후 에피탁시에 의해 두껍게 될 수 있다.
Si1 - xGex인 제1층 1'을 선택적으로 제거하기 위하여, 선택적 화학 에칭이 수행되며 재료에 적합한 화학제가 적용된다.
따라서, 제1 실시예에서, 제2층 2는 변형 Si (즉, y=0)로 형성되며; 제1층 1'를 제거하기 위하여 HF:H2O2:CH3COOH, SC1 (NH4OH/H2O2/H2O), 또는 HNA (HF/HNO3/H2O)를 사용할 수 있다.
CH3COOH:H2O2:HF에서는 SiGe 및 sSi 간 약 40: 1의 선택도가 얻어진다.
CH3COOH:H2O2:HF에 대한 선택 가능한 농도의 예는 4:3:0.25이며, SC1에 대하여는 1:1:5이다.
에칭 시간은 에칭 속도와 직접적으로 연관된다. 전형적으로는 CH3COOH:H2O2:HF으로 에칭하는 경우 800Å에 대하여 약 5분이다.
제2 실시예에서, 제1층 1'은 20% 또는 이하 (즉, x≤0.2) Ge 농도를 가지며, 제2층 2는 25% 이상 (즉, y≥0.25) Ge 농도를 가진다; TMAH 또는 KOH를 사용하여 제1층 1'의 잔류층을 제거할 수 있다.
선택적으로는, 결합 인터페이스를 보강하기 위한 사전 공동-임플란트 및/또는 플라즈마 활성화 및/또는 저온 열처리 및/또는, 제거층 1' 및 2에서의 표면 거칠기 및 두께의 비-균일성을 상당히 감소시키기 위해, 희생 산화와 함께 RTA를 수행하여 선택적 에칭이 실질적으로 선행 자료와 동일하게 수행되도록, 그러나 사전 기계적 연마를 수행할 필요가 있는 등의 발생가능한 단점을 제거하도록 한다.
또한, (최소한 RTA를 수행하여) 보강된 결합으로 인하여 상기 언급된 에지 탈층과 관련된 문제들이 해결된다.
마지막으로, 변형 Si1 - yGey (예를 들면 SC1에 의한 처리) 표면층에 대한 미세한 에칭을 선택적 에칭 이후 수행하여 Ge가 확산될 수 있었던 소량의 재료를 제거할 수 있다.
본 방법은 선택적으로는 결합 인터페이스를 폐쇄하는 (close) 고온 안정화 단계 및/또는 선택적 에칭 이후 남는 거칠기를 더욱 유연하게 할 필요가 있는 경우 변형 Si1 - xGex 층의 최종 유연화를 수행하기 위한 로 아닐링 또는 RTA에 의해 종료될 수 있다.
선택적으로, 최종 결정 성장 단계 (에피탁시, 예를 들면 MBE 또는 CVD)가 수행될 수 있어 변형 Si1 - yGey로 형성된 제2층 2를 후박하게 할 수 있다.
본 발명의 제2 변형예에 의하면, 도 2a 및 2b를 참조하면, 도너 웨이퍼 10은, 제거 이전에, Si1 - xGex로 형성된 제1층 1, Si1 - yGey로 형성된 제2층, 및 Si1 - xGex로 형성된 제3층을 포함한다. 본 발명에 의하면 연약 영역은 제2층 2 아래, 예를 들면 제1층 1에 형성된다. Si1 - xGex에 대한 선택적 에칭이, 상기와 같이 절연체 구조체 30 (도 2b에 도시된 바와 같이)상에, 변형 Si1 - yGey로 형성된 제2층 및 Si1 - xGex로 형성된 제3층으로, 최종 변형 Si1 - yGey/Si1 - xGex를 형성하기 위하여 RTA 이후 수행된다.
선택적으로는, 변형 Si1 - yGey로 형성된 제2층은 결정 성장에 의해 더욱 후박하게 될 수 있다.
선택적으로는 및 달리, 제2 선택적 변형 Si1 - yGey 화학적 에칭 단계는 이후 수행될 수 있다.
x=0일 때 (즉, 제2층 2가 변형 Si로 형성될 때), 화학종들은, 예를 들면 KOH (포타슘 하이드록사이드), NH4OH (암모늄 하이드록사이드), TMAH(테트라메틸 암모늄 하이드록사이드), EDP (에틸렌 디아민/피로카테콜/피라진)이 적용될 수 있다. 이 경우, 변형 Si로 형성된 제2층은 제1 화학적 공격에서 Si1 - xGex로 형성된 제3층을 보호하는 정지층으로만 기능한다. SiGeOI 구조체 30 (미도시)가 얻어진다. 선택적으로는, 변형 Si 층이 SiGeOI 상에 성장될 수 있고, 상기 새로운 변형층은 이미 에칭된 제1층 1보다 양호한 품질의 결정성 구조체를 가질 수 있다.
본 발명의 제3 변형예에서, 도 3a 및 3b를 참조하면, 도너 웨이퍼 10은, 제거 전에, 교대로 Si1 - xGex로 형성된 제1층들 1A, 1B, 1C, 1D, 1E 및 변형 Si1 - yGey로 형성된 제2층 2A, 2B, 2C, 2D, 2E를 포함하는 다중층 구조체로 구성된다. 본 발명에 의한 다수의 제거 단계들이 도너 웨이퍼 10에서 수행되고, 각 제거에 이어 도너 웨이퍼 10의 나머지 부분 재활용이 이어지고 새로운 제거 (removal)가 준비된다. 따라서, 예를 들면, 절연체 상의 변형 Si1 - yGey 제1 구조체 30A 및 절연체 상의 변형 Si1 - yGey 제2 구조체 30B는 동일 도너 웨이퍼 10에서 형성될 것이다. 이러한 제거 타입은 미국 문헌 US2004/0053477에 개시된다.
본 발명의 특별한 경우에서, 도너 웨이퍼 10의 각 변형 층 [도 1a 내지 1f, 2a 및 2b에서 "2", 도 3a 및 3b에서 "2A", "2B", "2C", "2D" 및 "2E"]은 두껍고, 탄성 변형을 완화함이 없이 즉 두께는 (탄성 스트레스가 완화되는 두께) 임계 균형 두께보다 크다. 이것은 저온 에피탁시 형성에 의해 가능하게 된다. 예를 들면, Si0.8Ge0.2로 형성된 성장 지지기판에서 450℃ 내지 650℃ 범위에서의 온도에서 적층된 변형 Si층은 일 또는 기타 방법으로 상기 변형 완화없이 전형적으로 약 30nm 내지 60nm 두께에 도달한다.
만일 이러한 두꺼운 변형층이 형성되며, 변형 완화를 피하기 위하여, 연속 처리에서 소정의 한계 온도를 넘지 않도록 (이것은 적층 온도에 가깝다), 및 특히 적층 및 Smart-Cut®에 의한 탈리 사이에서의 처리에 있어서 주의하여야 한다.
두꺼운 변형층 경우, 결합 이전 플라즈마 활성화 (상기 논의됨)가 유리하게는 약 100℃ 이하의 전형적인 주위 온도에서 수행된다. 또한, 최소한 하나의 SiO2와 같은 유전물질의 결합층이 유리하게는 결합되는 하나 또는 양 표면에 형성되고, 상기 유전물질 층은 연속하여 (즉 탈리 후) 탄성 변형 유지에 조력한다. 플라즈마 활성화에 보완적으로, 온도 T (상기 논의됨)에서의 후-탈리 열처리가 수행될 수 있으며 T는, 어떠한 결합층이 제공되지 않은 경우에는, 유리하게는 두꺼운 변형층이 적층되는 온도보다 낮다.
명백하게, 당업자는 소량의 종이 Si1 - xGex 및 Si1 - yGey 층들에 추가될 때, 예를 들면 소량 (약 5% 또는 이하)의 도핑 종 및/또는 탄소 추가된 본 발명을 용이하게 구현할 수 있다.

Claims (35)

  1. 도너 웨이퍼에서 취하는 반도체 재료의 제거층으로 구성된 구조체 제조방법에 있어서, 도너 웨이퍼는, 상기 제거 전, Si1 - xGex로 형성되는 제1층 및 제1층 상의 Si1 - yGey의 제2층 (x, y는 각각 0 내지 1 범위이며, x는 y와 다름)으로 구성되며,
    a) 제2층 아래 연약 영역을 형성하기 위하여 원자종을 임플란트하는 단계;
    b) 도너 웨이퍼 및 수용 웨이퍼 결합 단계;
    c) 연약 영역에서 도너 웨이퍼로부터 제거층을 탈리하기 위하여 에너지 제공 단계;
    d) 약 1000℃ 또는 그 이상의 온도에서 5 분을 넘지 않는 동안 수행되는 신속 열적 아닐링 (RTA) 단계;
    e) 제2층과 대향되는 제1층 나머지 부분의 선택적 에칭 단계가, 연속적으로 구성되는 방법.
  2. 선행 항에 있어서, 단계 d)는 약 1000℃ 내지 약 1200℃ 범위의 온도에서 약 10초 내지 약 30 초 동안 진행되는, 구조체 제조 방법.
  3. 선행 항에 있어서, 단계 d)는 약 1100℃ 온도에서 약 10 초 동안 진행되는, 구조체 제조 방법.
  4. 선행 항들 중 어느 하나의 항에 있어서, 단계 d)는 환원 분위기에서 진행되는, 구조체 제조 방법.
  5. 선행 항에 있어서, 단계 d)는 아르곤 및 수소의 환원 분위기 또는 아르곤 환원분위기에서 진행되는, 구조체 제조 방법.
  6. 선행 항들 중 어느 하나의 항에 있어서, 제1층의 희생 산화는 단계 c) 및 단계 d) 사이에서 진행되는, 구조체 제조 방법.
  7. 선행 항들 중 어느 하나의 항에 있어서, 최소한 하나의 결합 표면의 플라즈마 활성화는 단계 b) 이전에 진행되는, 구조체 제조 방법.
  8. 선행 항들 중 어느 하나의 항에 있어서, 결합을 보강하기 위한 약 30 분 이상의 열처리는 또한 단계 b) 이후에 진행되는, 구조체 제조 방법.
  9. 선행 항에 있어서, 단계 d) 이전에 약 350℃ 내지 약 800℃ 범위의 온도에서 약 30 분 내지 약 4 시간 동안 열처리가 진행되는, 제조 방법.
  10. 선행 항에 있어서, 약 350℃ 내지 약 700℃ 범위의 온도에서 열처리가 진행 되는, 구조체 제조 방법.
  11. 선행 항에 있어서, 약 600℃의 온도에서 열처리가 진행되는, 구조체 제조 방법.
  12. 선행되는 세 항들 중 어느 하나의 항에 있어서, 열처리는 단계 c) 이후에 진행되며 동일 로에서 단계 c)에 연속하여 진행되는, 구조체 제조 방법.
  13. 선행 항에 있어서, 열처리는 단계 c)의 탈리 온도에서 열처리를 위한 선택된 온도로의 단순한 변경으로 이루어지는, 구조체 제조 방법.
  14. 선행 항에 있어서, 단계 c)는 약 600℃에서 약 30 분 내지 2 시간 동안 진행되는, 구조체 제조 방법.
  15. 제8항에 있어서, 열처리는 단계 e) 이후에, 약 1000℃ 내지 1100℃에서 약 2 시간 동안 진행되는, 구조체 제조 방법.
  16. 선행 항들 중 어느 하나의 항에 있어서, 단계 a) 동안 임플란트 된 원자종은 단일 원자 성분으로 이루어지는, 구조체 제조 방법.
  17. 선행 항에 있어서, 단계 a) 동안 임플란트 된 원자종은 수소인, 구조체 제조 방법.
  18. 선행 항에 있어서, 선택된 수소 조사량은 3ｘ1016 원자들/cm2 내지 10ｘ1016 원자들/cm2 이며, 수소 임플란트 에너지는 20KeV 내지 80 KeV에서 선택되는, 구조체 제조 방법.
  19. 선행 항에 있어서, 선택된 수소 조사량은 6ｘ1016 원자들/cm2 정도이며, 수소 임플란트 에너지는 30KeV 정도인, 구조체 제조 방법.
  20. 제1항 내지 제15항 중 어느 하나의 항에 있어서, 단계 a) 동안 임플란트 된 원자종은 두 차별적인 원자 성분들로 이루어지며, 따라서 단계 a)는 공동-임플란트를 구성하는, 구조체 제조 방법.
  21. 선행 항에 있어서, 단계 a)의 공동-임플란트는 헬륨 및 수소의 공동-임플란트인, 구조체 제조 방법.
  22. 선행 항에 있어서, 선택된 헬륨 및 수소 조사량은 각각 1ｘ1016 원자들/cm2 및 지 1ｘ1016 원자들/cm2 정도이며, 선택된 헬륨 및 수소 임플란트 에너지는 20KeV 내지 80 KeV인, 구조체 제조 방법.
  23. 선행 항에 있어서, 선택된 헬륨 및 수소 임플란트 에너지는 각각 50KeV 및 30 KeV 정도인, 구조체 제조 방법.
  24. 선행 항들 중 어느 하나의 항에 있어서, 단계 c) 이후, 기계적 연마 수행을 포함하지 않는, 구조체 제조 방법.
  25. 선행 항들 중 어느 하나의 항에 있어서, 단계 e) 이후, 상기 제2층을 후박화하기 위하여 제2층 상에 Si1 - yGey 결정 성장을 포함하는, 구조체 제조 방법.
  26. 선행 항들 중 어느 하나의 항에 있어서, 제2층은 탄성적 변형 Si1 - yGey으로 형성되는, 구조체 제조 방법.
  27. 선행 항에 있어서, 도너 웨이퍼는 제1 및 제2층들 아래 벌크 Si로 형성된 지지기판 및 SiGe 버퍼 구조체를 포함하는, 구조체 제조 방법.
  28. 제1항 내지 제25항 중 어느 하나의 항에 있어서, 도너 웨이퍼는 제2층 상에 Si1-xGex의 제3층을 더욱 포함하는, 구조체 제조 방법.
  29. 선행 항에 있어서, 단계 e) 이후, 제3층에 대향되는 제2층을 선택 에칭하는 단계를 더욱 포함하는, 구조체 제조 방법.
  30. 제1항 내지 제25항 중 어느 하나의 항에 있어서, 도너 웨이퍼는 벌크 Si로 형성된 지지기판, SiGe 버퍼 구조체 및 Si1 - xGex의 제1층들 및 교번되는 변형 Si1 -yGey의 제2층을 포함하는 다층 구조체로 구성되며, 동일 도너 웨이퍼에서 다수의 제거가 가능한, 구조체 제조 방법.
  31. 제26항 내지 제30항 중 어느 하나의 항에 있어서, 변형 Si1 - yGey 각층은 임계 균형 두께보다 더 두꺼운, 구조체 제조 방법.
  32. 선행 항에 있어서, 단계 a) 이전에, 약 450℃ 내지 약 650℃ 범위의 적층 온도에서 상기 변형층을 형성하는 단계를 더욱 포함하고, 상기 적층 및 단계 c)에서 얻어지는 탈리 사이에 수행되는 처리는 적층 온도와 낮거나 동일한 온도에서 구현되는, 구조체 제조 방법.
  33. 제26항 내지 제32항 중 어느 하나의 항에 있어서, y는 0인, 구조체 제조 방 법.
  34. 선행 항들 중 어느 하나의 항에 있어서, 단계 b) 이전에, 도너 웨이퍼 및/또는 수용 웨이퍼 상에 결합층을 형성하는 단계를 더욱 포함하며, 결합층은 예를 들면 SiO2, Si3N4 또는 SixOyNz와 같은 전기적 절연재료로 구성되는, 구조체 제조 방법.
  35. 반도체-온-절연체 구조체 제조를 위한 선행 항에 의한 구조체 제조 방법의 적용.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170016269A (ko) * 2015-08-03 2017-02-13 삼성전자주식회사 반도체 장치의 나노시트를 형성하는 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101842502B (zh) * 2007-10-31 2012-10-03 罗伯特·博世有限公司 传动带环组件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6660606B2 (en) * 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
JP2003168789A (ja) * 2001-11-29 2003-06-13 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
WO2003103026A1 (en) * 2002-06-03 2003-12-11 Tien-Hsi Lee Methods for transferring a layer onto a substrate
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
US20040060899A1 (en) * 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170016269A (ko) * 2015-08-03 2017-02-13 삼성전자주식회사 반도체 장치의 나노시트를 형성하는 방법

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