KR19990063445A - 고속 판독회로를 갖춘 강유전체 메모리장치 - Google Patents

Abstract

강유전체막을 사용하는 하나의 커패시터 및 하나의 MOS 트랜지스터로 이루어진 복수의 메모리셀에 접속된 복수의 비트라인 세트 및 상기 비트라인에 접속될 수 있는 복수의 차동 센스증폭기를 구비하는 강유전체 메모리장치가 개시된다. 상기 메모리셀 각각은, 상기 커패시터의 제 1 전극은 플레이트라인에 접속되고 제 2 전극은 게이트가 워드라인에 접속되고 드레인이 상기 비트라인에 접속된 MOS 트랜지스터의 소오스에 접속되도록, 구성된다. 상기 메모리셀은 기준전압을 생성하며, 상기 센스증폭기는 표준으로서 자기발생된 기준전압을 사용하여 메모리셀 데이터를 감지한다.

Description

고속 판독회로를 갖춘 강유전체 메모리장치

본 발명은 비휘발성 반도체 메모리장치에 관한 것으로, 특히 강유전체막을 사용하는 하나의 커패시터 및 하나의 MOS 트랜지스터로 이루어진 복수의 메모리셀에 접속된 복수의 비트라인 세트 및 상기 비트라인에 접속될 수 있는 차동 센스증폭기를 구비하고 상기 강유전체막의 분극 방향이 이진 (binary) 정보에 대응하게 함으로써 정보를 저장하기 위한 강유전체 메모리장치에 관한 것이다.

1 트랜지스터 1 커패시터 형 (1T1C 형) 메모리셀을 사용하는 강유전체 메모리장치에 있어서, 메모리셀로부터 판독된 데이터가 논리 0 또는 논리 1 인지 여부를 결정하도록 기준전압이 생성되어야 한다. 일 형태의 장치는 더미셀 (dummy cell) 을 이용한다. 이러한 더미셀 구성의 일례가 일본특허공개공보 192476/95 호 및 일본특허공개공보 93978/95 에 개시되어 있다. 이 방법에서는, 논리 1 및 0 이 두개의 강유전체 커패시터에 각각 기록되는 더미셀이 준비되고 양측 더미셀로부터 데이터가 판독되며 기준전위가 그 값들을 평균함으로써 생성된다.

일본특허공개공보 93978/95 호에 개시된 이 방법이 도 1 을 참조하여 기재된다. 도면에서, 논리 1 및 0 이 더미셀 (DMC1 및 DMC2) 에 각각 기록된다. 비트라인 (BLa1 및 BLa2) 을 프리차지 (precharge) 한 후에, 워드라인 (DWLa1 및 DWLa2) 에 의해 더미셀 (DMCa1 및 DMCa2) 이 선택되고, 1 및 0 에 대응하는 신호 전위가 비트라인 (BLa1 및 BLa2) 상에 생성된다. 그 후에, 트랜지스터 (TSW1) 가 비트라인 단락회로 신호에 의해 도통되어 1 및 0 의 중간값에 대응하는 전압을 비트라인상에 생성시킨다. 트랜지스터 (TSW1) 를 비도통 상태로 하고 다시 비트라인 (BLa1) 을 프리차지한 후에 메모리셀 (MCa1) 로부터의 판독이 일어나면, 비트라인 (BLa1) 은 메모리셀 (MCa1) 로부터 판독된 1 또는 0 에 대응하는 전위가 되고 비트라인 (BLa2) 은 1 및 0 사이의 중간값에 대응하는 전위가 되며, 이에 의해 1 트랜지스터 1 커패시터 형 강유전체 메모리장치가 제공된다. 일본특허공개공보 192476/95 호는 기준전위의 연속적인 생성을 피하기 위하여 더미셀에서 생성된 기준전위가 전자 메모리 유닛에 저장되는 구성을 개시한다. 따라서, 막 피로 (film fatigue) 로 인한 더미셀의 열화가 억제된다.

더미셀 구성의 다른 예들은, 예컨대, 일본특허공개공보 301093/90 호 및 미국특허 4,873,664 호에 개시되어 있는데, 여기에서 더미셀의 강유전체 커패시터의 크기는, 기준전압을 생성하기 위하여, 메모리셀과는 다르게 만들어진다.

일본특허공개공보 301093/90 호에 개시된 방법이 도 2 를 참조하여 이하에서 기술된다. 이 도면에서, 워드라인 (WLa1) 에 의하여 메모리셀 (MCa1) 을 선택하고 플레이트라인 (PLa1) 을 구동시킴으로써 비트라인 (BLa1) 상에 신호전위가 생성된다. 워드라인 (DWLa1) 에 의하여 더미셀 (DMCa1) 이 선택되고, 플레이트라인 (DPLa1) 을 구동시킴으로써 기준전위가 비트라인 (BLa2) 상에 생성된다. 더미셀의 커패시터 크기는 메모리셀의 커패시터 크기보다 작게 만들어지며, 또한 기준전위가 생성되는 경우에는 항상 분극 반전이 발생하도록 분극 방향이 설정된다. 또한, 분극이 반전되지 않는 경우의 커패시턴스가 분극 반전중의 커패시턴스 (DCFa1) 보다 작도록 CFa1 이 선택된다. 따라서, 커패시턴스 (DCFa1) 는 분극 반전중에는 커패시턴스 (CFa1) 보다 작고, 분극이 반전되지 않는 경우에는 상기 커패시턴스 보다 크다. 따라서, 논리 1 및 0 사이의 중간값에 대응하는 신호전위가 BLa2 에 생성될 수 있다. DCFa1 의 크기가 비록 전술한 방법에서 CFa1 의 크기보다 작더라도, 미국특허 4,873,664 호에 개시된 바와 같이, 기준전위가 생성되는 경우에는 결코 분극반전이 일어나지 않도록 분극의 방향을 설정하고 DCFa1 을 CFa1 보다 크게 함으로써 동일한 효과가 얻어질 수 있다.

더미셀 구성의 또다른 예가 일본특허공개공보 114741/93 호에 개시되어 있다. 이 예에서, 정상 유전체를 사용하는 커패시터가 더미셀의 커패시터로서 사용되며, 더미셀 커패시터에 축적된 전하를 사용하여 프리차지 전위가 논리 1 및 0 사이의 중간값에 대응하는 전위가 되도록 판독신호전위를 승압한다.

이 방법은 이하에서 도 3 을 참조하여 기술된다. 이 도면에서, VCC/2 가 외부로부터 메모리 커패시터 (CFa1) 의 한 단자에 공급된다. 워드라인 (WLa1) 에 의해 메모리셀 (MCa1) 이 선택되고, 신호전위가 비트라인 (BLa1) 상에 생성된다. 더미셀 커패시터 (DCa1) 는 더미셀 워드라인 (DWLa1) 에 의해 선택되어 비트라인 (BLa1) 의 전위를 승압한다. 판독 동작중에, 우선 비트라인 (BLa1 및 BLa2) 이 VCC 로 프리차지되고, 이어서 워드라인 (WLa1) 이 선택되어 비트라인으로 판독된다. 더미셀 워드라인 (DWLa1) 이 그 다음에 선택되고 비트라인 전위가 승압된다. 이 때에 더미셀에 사용된 커패시턴스는 승압된 경우의 비트라인 전위가 데이터가 논리 1 인 경우의 프리차지된 전위보다 높고 데이터가 논리 0 인 경우의 프리차지된 전위보다 낮도록 설정된다. 그 결과, BLa2 의 프리차지 전위가 기준전위로 사용되어 데이터가 센스증폭기 (SA) 에 의해 감지된다.

기준전위를 생성하는 또다른 방법에서, 더미셀을 사용하지 않고 메모리셀에 기준전위가 생성된다. 예로서, 미국특허 5,086,412 호는 이러한 기준전위 자기발생 시스템을 개시한다. 이 구성에 따르면, 동일한 메모리셀로부터 판독이 연속적으로 두번 수행되며, 두번째로 판독된 전하가 기준전위로서 취해진다. 도 4, 도 5 및 도 6 을 참조하고 전술한 미국특허 5,086,412 호를 인용하여 설명한다. 비트라인 (BLa1) 을 프리차지한 후에 워드라인 (WLa1) 에 의하여 메모리셀 (MCa1) 이 선택되고, 플레이트라인 (PLa1) 이 스트로브 (strobe) 되는 (플레이트라인이 스트로브된 후에 초기상태로 복귀하는) 경우, 데이터가 논리 1 일 때 도 5 의 A 상태로부터 B 상태를 경유하여 C 상태에 도달하도록 전이됨으로써 비트라인 (BLa1) 상에서 전하 (ΔQ1) 가 판독된다. 데이터가 논리 0 인 경우에, C 상태로부터 B 상태로 전이가 일어나고 다시 C 상태로 복귀하기 때문에 비트라인 (BLa1) 상에서 ΔQ0=0 이 판독된다. TG1 을 H 로 함으로써 판독된 전하가 샘플 및 유지 회로에 유지된다. 그 다음에, 동일한 셀에 대하여 두번째 판독이 수행된다. 메모리셀 (MCa1) 이 파괴적으로 판독되었기 때문에, 두번째 판독 전하는 틀림없이 ΔQ0 가 되고, 따라서 두번째 판독시의 전하가 기준이 된다. TG2 를 H 로 하여 판독된 전하는 샘플 및 유지회로에 유지되고, TG3 를 H 로 한채로 차동 센스증폭기에 의하여 데이터가 연속적으로 감지된다. 또한, 바이어스 커패시터 (CBIAS) 가 차동 센스증폭기의 기준측 비트라인 (BLR) 에 추가되어 제 1 및 제 2 판독전하 양측에 대하여 ΔQ0=0 인 경우에도 정확한 판독동작을 가능하게 한다. 이러한 바이어스 커패시터 (CBIAS) 의 부가는 비트라인의 임피던스를 변화시킴으로써 차동 센스증폭기의 두 입력간의 오프셋 (offset) 을 증가시키는 효과를 가지며, 이에 의해 1 트랜지스터 1 커패시터 형 강유전체 메모리장치가 더미셀을 필요로 하지 않게 된다.

도 22 에 도시된 강유전체의 히스테리시스 특성은, 보유시간의 증가에 따라 또는 메모리셀이 액세스되는 횟수에 좌우되는 강유전체막 피로로 인하여, 저하된다. 바꿔 말하면, 히스테리시스 루프가 반복적으로 역전되는 메모리셀의 강유전체막의 히스테리시스 루프가 피로 (fatigue) 로 인하여 감소된다. 도 23 은 이러한 피로 효과로 인한 액세스 횟수의 증가에 의하여 초래된 판독 비트라인 전압에 대한 효과를 도시한다. 바꿔 말하면, 분극 반전을 수반하는 1 판독에 있어서, 판독 동작의 횟수가 증가함에 따라 판독전압은 감소하지만, 분극 반전이 일어나지 않는 0 판독에 대한 판독동작의 횟수에 의해서는 판독전압이 영향을 받지 않고 고정된다. 또한, 1 및 0 판독 비트라인 전압은, 히스테리시스의 저하가 임프린트 (imprint) 되는 경우, 즉 일 방향만의 전압이 강유전체에 인가되는 경우에 도 24 및 도 25 에 도시된 바와 같이, 액세스 횟수에 따라 변한다. 바꿔 말하면, 비트라인 커패시턴스 (CB) 가 큰 경우에, 판독동작의 횟수가 증가함에 따라 1 및 0 판독 전압은 감소한다. 비트라인 커패시턴스 (CB) 가 작은 경우에는, 액세스 횟수에 따라 1 판독전압이 증가하며, 액세스 횟수에 따라 0 판독전압은 감소한다.

또한, 도 26 에 도시된 바와 같이 데이터의 보유시간의 증가에 따라 판독 비트라인 전압이 변하며, 분극 반전을 수반하는 1 판독에 대하여는 보유시간에 따라 판독전압이 감소하고, 0 판독중에는 판독전압이 보유시간에 좌우되지 않고 고정된다.

더미셀을 사용하여 기준전압을 생성하는 방법들중 첫번째, 즉 1 및 0 이 각각 기록되고 그 값이 평균되어 기준전압이 도 1 에 도시된 바와 같이 생성되는 두개의 더미셀로부터 데이터가 판독되는 방법에 대하여는, 많은 횟수가 사용되는 경우에 메모리셀 및 더미셀 사이의 액세스 주파수에 있어서의 차이로 인하여 정확한 기준전압이 생성될 수 없다는 문제가 있다. 일본특허공개공보 192476/95 호에 대하여도 동일한 문제가 존재한다. 두번째 더미셀 방법, 즉 더미셀 커패시터의 크기가 메모리셀 커패시터의 크기와는 다르도록 만들어지고 이러한 차이가 기준전압을 생성하는데 사용되는 도 2 에 도시된 방법에 대하여도 동일한 문제가 또한 존재한다. 또한, 세번째 더미셀 방법, 즉 정상 유전막이 더미셀 커패시터에 사용되는 도 3 에 도시된 방법에 있어서도 이러한 문제는 피할 수 없다.

또한, 두번째 더미셀 방법 (도 2) 에서의 또다른 문제점으로서 더미셀 커패시터 크기를 설계하는데 어려움이 있을 수 있다. 메모리셀 커패시터의 커패시턴스를 미리 평가한 것에 기초하여 더미셀 커패시터의 분극의 반전 및 비반전중에 커패시턴스를 평가함으로써 더미셀 커패시터 크기가 결정되기 때문에, 이러한 문제가 발생된다. 세번째 더미셀 방법, 즉 도 3 에 도시된 바와 같이 정상 유전막이 더미셀 커패시터에 사용되는 경우에도 이러한 문제가 존재한다.

더미셀을 사용하지 않고 셀 자체내에서 기준전압이 생성되는 도 4 의 방법에서의 또다른 문제점으로서, 정확한 기준전압이 생성되지 않으며, 논리 1 의 판독 마진 (margin) 이 좁아진다. 구체적으로 말하자면, 논리 1 에 대한 실제의 판독 전하는 도 5 에서 ΔQ1 보다 낮으며, 기준전압에 기여하는 전하는 ΔQ0 보다 커서, 종래기술의 예에서는 논리 1 의 판독 마진이 좁아진다는 문제를 초래한다. 이러한 문제는, 비트라인 커패시턴스의 효과가 도 5 에 도시된 종래기술의 예에서의 판독 원리로 고려되지 않기 때문에, 발생한다. 도 7 을 참조하여 비트라인 커패시턴스를 적절히 고려함으로써 종래기술의 판독동작이 다시 조사된다. 이 도면에서, 직선은 비트라인 커패시턴스로부터 발생되는 부하라인을 나타낸다. 논리 1 이 판독되는 경우, ΔQ1 은 A 상태로부터 B 를 경유하여 실제로 C 에 도달하는 히스테리시스상의 전이를 만들며, ΔQ1 은 판독된 전하가 되고 따라서 도 5 에 도시된 ΔQ1 보다 낮은 값이 된다. 또한, 논리 1 을 판독한 후에, 종래기술의 예에서 설명된 바와 같이 E 보다는 C 로의 상태 전이가 일어나며, 따라서 기준은 이후의 기준판독에서 ΔQ0 보다 큰 ΔQref1 이 된다. 그 결과, ΔQ1 ≒ ΔQref1 인 경우에, 1 판독 및 기준 판독에서의 전하는 거의 동일해지고 판독 마진은 좁아진다. 또한, 바이어스 커패시터가 종래기술의 방법에 제공되어 논리 0 을 정확하게 판독하고, 이에 따라 ΔQ0 및 ΔQref0 간의 오프셋을 설정한다. 그러나, ΔQ1 ≒ ΔQref1 인 상태에서, 이러한 오프셋은 1 판독이 0 으로 판독되는 오동작을 초래하며, 따라서 종래기술의 방법에서는 정확한 판독동작이 기대될 수 없다.

기준전압이 더미셀을 사용하지 않고서 생성되는 도 4 에 도시된 방법에 있어서의 또다른 문제는 액세스 속도가 느리다는 것이다. 이러한 문제는 플레이트라인의 많은 수의 전이에 의해 초래된다. 구체적으로 말하자면, 종래기술의 예에서 메모리셀로부터의 데이터 판독을 위해서는 플레이트라인이 L 에서 H 로 그리고 H 에서 L 로의 전이를 네번 일으켜야 하고, 재기록을 위해서는 두번 일으켜야 한다. 플레이트라인 배선이 일반적으로 길고 복수의 메모리셀이 접속되기 때문에 시간 상수가 크다. 그러므로, 종래기술의 방법에서는 고속 액세스가 기대될 수 없다.

본 발명의 목적은 1 트랜지스터 1 커패시터 형 메모리셀에 필요한 기준전압을 생성하는 방법과 관련된 전술한 문제를 해결하는 신뢰성이 높은 고속 판독회로를 갖는 강유전체 메모리장치를 제공하는 것이다.

도 1 은 일본특허공개공보 93978/95 호에 개시된 종래의 기술의 회로도.

도 2 는 일본특허공개공보 301093/90 호에 개시된 종래의 기술의 회로도.

도 3 은 일본특허공개공보 114741/93 호에 개시된 종래의 기술의 회로도.

도 4 는 미국특허 5,086,412 호에 개시된 종래의 기술의 회로도.

도 5 는 도 4 의 기준전압 생성방법을 도시하는 그래프.

도 6 은 도 4 에 사용된 센스증폭기의 회로도.

도 7 은 도 4 의 기준전압 생성방법을 도시하는 그래프.

도 8 은 본 발명의 제 1 실시예에 따른 강유전체 메모리장치의 회로도.

도 9 는 도 8 의 강유전체 메모리장치에 사용된 센스증폭기의 회로도.

도 10 은 제 1 실시예의 동작을 도시하는 그래프.

도 11 은 제 1 실시예의 동작을 도시하는 타이밍차트.

도 12 는 본 발명의 제 2 실시예에 따른 강유전체 메모리장치의 회로도.

도 13 은 제 2 실시예의 동작을 도시하는 그래프.

도 14 는 제 2 실시예의 동작을 도시하는 타이밍차트.

도 15 는 본 발명의 제 3 실시예에 따른 강유전체 메모리장치의 회로도.

도 16 은 제 3 실시예의 동작을 도시하는 그래프.

도 17 은 제 3 실시예의 동작을 도시하는 타이밍차트.

도 18 은 본 발명의 제 4 실시예에 따른 강유전체 메모리장치의 회로도.

도 19 는 제 4 실시예의 동작을 도시하는 그래프.

도 20 은 제 4 실시예의 동작을 도시하는 타이밍차트.

도 21 은 본 발명의 제 5 실시예에 따른 강유전체 메모리장치의 회로도.

도 22 는 강유전체의 히스테리시스 특성을 도시하는 그래프.

도 23 은 판독 동작의 횟수에 대한 강유전체의 분극전하에 있어서의 변화를 도시하는 그래프.

도 24 는 판독 동작의 횟수에 대한 강유전체의 분극전하에 있어서의 변화를 도시하는 그래프.

도 25 는 판독 동작의 횟수에 대한 강유전체의 분극전하에 있어서의 변화를 도시하는 그래프.

도 26 은 보유 시간에 대한 강유전체의 분극전하에 있어서의 변화를 도시하는 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

PL : 플레이트라인 WL : 워드라인

BL : 비트라인 CL, CBL : 커패시턴스

PBLG : 비트라인 프리차지신호 SA : 센스증폭기

MC : 메모리셀 TC : 셀 트랜지스터

CF : 강유전체 커패시터

본 발명의 메모리 셀에 있어서, 강유전체막을 사용하는 커패시터의 제 1 전극은 플레이트 라인에 접속되고, 제 2 전극은 MOS 트랜지스터의 소오스에 접속되고, MOS 트랜지스터의 게이트는 워드라인에 접속되고, 드레인은 비트라인에 접속된다. 메모리 셀은 기준 전압을 자기발생하는 수단과, 상기 메모리 셀에 의해 자기발생된 기준 전압을 기준으로 사용하여 메모리 셀 데이터를 감지하는 센스증폭기를 포함한다.

본 발명에 따르면, 판독 전압의 변화와 강유전체막의 특성 열화에도 불구하고, 항상 기준 전압으로서 논리 1 및 0 사이의 정확한 전압이 발생되어, 강유전체막 특성의 피로, 임프린트 (imprint), 또는 유지 시간에 의한 변화로부터 발생하는 기준 전압의 부정확성의 문제를 제거할 수 있다.

더욱이, 논리 0 은 기준 전압을 판독하기 직전에 기록되므로, 항상 정확한 기준 전압이 발생되며 판독 마진이 항상 최대화될 수 있다.

또한, 플레이트 라인 전압이 L 로부터 H 로 전이되거나 H 로부터 L 로 전이되는 횟수는 종래예와 비교하여 6 내지 4 로 감소될 수 있어, 종래예보다 신속한 동작을 수행할 수 있다.

마지막으로, 본 발명은 더미 셀을 필요로 하지 않으므로 더미 셀 커패시터 크기를 설계하는 어려움을 제거할 수 있다.

상술한 본 발명의 목적, 특징, 이점은 본 발명의 바람직한 실시예를 나타내는 첨부된 도면에 기초한 다음의 설명으로부터 명백해질 것이다.

도 8 에는, 본 발명의 제 1 실시예에 따른 강유전체 메모리장치가 도시되어 있다.

비트라인 (BL11 및 BL12) 및 양 비트라인의 전위차를 증폭하고 데이터를 감지하는 센스증폭기 (SA1) 가 신호 (TG1, TG2, TG3 및 TG4) 에 의해 제어되는 네개의 MOS 트랜지스터를 통하여 두개의 인접한 비트라인 (BL1 및 BL2) 의 일단에서 접속된다. 센스증폭기 (SA1) 에 접속된 비트라인 (BL21) 은 비트라인 (BL11) 보다 L 만큼 더 길다. 비트라인 (BL1 및 BL2) 은 비트라인 프리차지신호 (PBLG1) 에 의해 접지전위로 프리차지되고, 비트라인 (BL11 및 BL21) 은 비트라인 프리차지신호 (PBLG0) 에 의해 접지전위로 프리차지된다.

메모리셀 (MC1) 은 강유전체 커패시터 (CF1) 및 셀 트랜지스터 (TC1) 로 이루어진다. 강유전체 커패시터 (CF1) 의 한 단자는 플레이트라인 (PL1) 에 접속되고, 다른 단자는 셀 트랜지스터 (TC1) 의 소오스단자 또는 드레인단자에 접속된다. 셀 트랜지스터 (TC1) 의 다른 소오스 또는 드레인단자는 비트라인 (BL2) 에 접속되고, 게이트단자는 워드라인 (WL1) 에 접속된다. 다른 메모리셀 (MC2) 도 동일한 회로 구성을 가지며, 그 구조 및 소자 크기도 또한 동일하다.

센스증폭기 (SA1) 는 비활성인 경우에 비트라인 (BL1 및 BL2) 으로의 판독전하의 누설을 방지하기 위하여 신호 (SAP0 및 SAN0) 에 의해 제어되는 MOS 트랜지스터를 갖는 정상적인 래치 (latch) 형 센스증폭기이다.

도 8 의 회로의 판독동작이 도 10 및 도 11 을 참조하여 이하에서 기재된다. 비트라인 (BL1, BL2, BL11 및 BL21) 은 우선 비트라인 프리차지신호 (PBLG0 및 PBLG1) 를 H 레벨로 만들므로써 접지전위로 프리차지된다. 다음에, 메모리셀 (MC1) 을 선택하기 위하여 워드라인 (WL1) 을 H 로 하고 플레이트라인 (PL1) 을 H 로 하여 유지하고 신호 (TG2) 를 H 로 함으로써 데이터가 비트라인 (BL2 및 BL21) 으로 판독된다. 메모리셀 (MC1) 로부터 판독된 데이터가 1 인 경우에, 메모리셀 (MC1) 은 A 상태로부터 C 상태로 전이되며, 비트라인 전압은 VBL1 이 된다. 데이터가 논리 0 인 경우에, 메모리셀 (MC1) 은 B 상태로부터 D 상태로 전이하고 비트라인 전압은 VBL0 이 된다. 다음으로, 신호 (TG2) 는 L 로 되고, 비트라인 프리차지신호 (PBLG1) 는 H 로 되어서 비트라인 (BL1 및 BL2) 을 접지전위로 다시 프리차지한다. 이 때에, 플레이트라인 (PL1) 이 H 에서 바뀌지 않기 때문에 0 이 메모리셀 (MC1) 에 기록된다. 그러면, 메모리셀 (MC1) 은 E 상태로 전이되고, 그 다음에 플레이트라인 (PL1) 이 L 이 되고 비트라인 프리차지신호 (PBLG1) 가 L 이 되어, 메모리셀을 B 상태로 전이시킨다.

다음에, 플레이트라인 (PL1) 은 H 가 되고 신호 (TG3) 는 H 가 되어 메모리셀 (MC1) 로부터 비트라인 (BL2 및 BL11) 으로 기준전압을 판독한다. 그러나, 비트라인 (BL11) 의 커패시턴스는 비트라인 (BL21) 의 커패시턴스보다 CL 만큼 낮으며, 메모리셀 (MC1) 은 B 상태로부터 F 상태로 전이되고 비트라인 전압 (Vref) 으로 된다. 그 다음에 신호 (TG3) 는 L 이 된다.

그 후에 센스증폭기 (SA1) 가 활성화되어 신호 (SAP 및 SAN0) 을 H 로 만들고 신호 (SAP0) 를 L 로 함으로써 데이터를 감지한다. 기준전압 (Vref) 은 비트라인 (BL11) 에 유지되고, 논리 1 또는 0 에 대응하는 전압 (VBL1 또는 VBL0) 은 비트라인 (BL21) 에 유지되며, 이로써 VBL1 이나 VBL0 인 전압 및 기준전압 (Vref) 간의 차이가 센스증폭기 (SA1) 에 의해 올바르게 증폭되고 이에 따라 데이터를 올바르게 감지한다.

다음에, 신호 (TG2) 를 H 로 하고 플레이트라인 (PL1) 을 L 로 함으로써 데이터가 메모리셀 (MC1) 에 재기록되며, 그 다음에 신호 (SAP 및 SAN0) 를 L 로 하고 신호 (SAP0) 를 H 로 함으로써 센스증폭기 (SA1) 가 비활성화된다. 그리고 나서 비트라인 프리차지신호 (PBLG0 및 PBLG1) 가 H 로 되어서 비트라인을 디스차지 (discharge) 하고, 최종적으로 워드라인 (WL1) 이 L 로 되어 판독동작이 완료된다. 본 실시예에서 비트라인 커패시턴스의 부하를 고려하여, 커패시턴스 (CL) 를 갖는 커패시터를 비트라인 (BL21) 에 부가하기 위하여 비트라인 (BL21) 의 길이가 비트라인 (BL11) 과 동일하게 될 수도 있다.

도 12 는 본 발명의 제 2 실시예를 도시한다. 메모리셀 (MC1), 센스증폭기 (SA1) 및 신호 (TG1, TG2, TG3 및 TG4) 에 의해 제어되는 네개의 MOS 트랜지스터의 구성은 제 1 실시예와 동일하다. 그러나, 제 1 판독의 데이터 및 제 2 판독의 기준전압 사이의 오프셋을 제공하는 수단으로서 신호 (OS1 및 OS2) 에 의해 제어되는 네개의 NMOS 트랜지스터로 이루어진 오프셋 부가회로 (OAC) 가 비트라인 (BL11 및 BL21) 에 접속된다.

도 12 의 회로의 판독동작이 도 13 및 도 14 를 참조하여 이하에서 기재된다. 비트라인 프리차지신호 (PBLG0 및 PBLG1) 를 H 로 함으로써 우선 비트라인 (BL1, BL2, BL11 및 BL21) 이 접지전위로 프리차지된다. 그 후에 워드라인 (WL1) 을 H 로 하여 메모리셀 (MC1) 을 선택하고 플레이트라인 (PL1) 을 H 로 하고 신호 (TG2) 를 H 로 함으로써 데이터가 비트라인 (BL2 및 BL21) 으로 판독된다. 메모리셀 (MC1) 로부터 판독된 데이터가 1 인 경우에, 메모리셀 (MC1) 은 A 상태로부터 C 상태로 전이되며 비트라인 전압은 VBL1 으로 된다. 데이터가 논리 0 인 경우에, 메모리셀 (MC1) 은 B 상태로부터 D 상태로 전이되며 비트라인 전압은 VBL0 이 된다. 다음으로, 신호 (TG2) 를 L 로 하고 비트라인 프리차지신호 (PBLG1) 를 H 로 함으로써 비트라인 (BL1 및 BL2) 을 다시 프리차지한다. 그 후에, 플레이트라인 (PL1) 이 H 에서 변하지 않고 유지되기 때문에 메모리셀 (MC1) 에 논리 0 이 기록된다. 메모리셀 (MC1) 은 그 후에 E 상태로 전이된다. 플레이트라인 (PL1) 을 L 로 한 후에, 메모리셀 (MC1) 을 B 상태로 전이되도록 하기 위하여 비트라인 프리차지신호 (PBLG1) 가 L 로 된다.

그 후에 플레이트라인 (PL1) 은 H 로 되고 신호 (TG3) 가 H 로 되어 메모리셀 (MC1) 로부터 비트라인 (BL2 및 BL11) 으로 기준전압을 판독한다. 메모리셀 (MC1) 은 그 다음에 B 상태로부터 D 상태로 전이되고 비트라인 전압은 VBL0 이 된다. TG3 는 그 후에 L 이 된다.

그 후에 데이터를 감지하기 위하여 신호 (SAP, SAN0 및 OS2) 를 H 로 하고 신호 (SAP0) 를 L 로 함으로써 센스증폭기 (SA1) 가 활성화된다. 이 때에 VBL0 은 기준전압으로서 비트라인 (BL11) 에 유지되고, 논리 1 또는 0 에 대응하는 전압 (VBL1 또는 VBL0) 은 비트라인 (BL21) 에 유지된다. OS2 를 H 로 바꾸는 것은 센스증폭기 (SA1) 의 비트라인 (BL21) 측상의 NMOS 트랜지스터의 크기 (W) 를 증가시키는 것과 등가이며, 이에 의해 비트라인 (BL11) 의 전압 및 비트라인 (BL21) 의 전압 사이의 오프셋을 설정할 수 있게 되고, 따라서 센스증폭기 (SA1) 가 적절하게 동작하여 데이터를 올바르게 감지할 수 있다. 그 다음에 제 1 실시예에서와 같이 데이터를 재기입하여 판독동작을 완료한다.

도 15 는 본 발명의 제 3 실시예를 도시한다. 메모리셀 (MC1), 센스증폭기 (SA1) 및 신호 (TG1, TG2, TG3 및 TG4) 에 의해 제어되는 네개의 MOS 트랜지스터는 제 1 실시예와 동일하다.

도 15 의 회로의 판독동작이 도 16 및 도 17 을 참조하여 이하에서 기재된다. 도 15 에서, 본 발명은 도 8 의 비트라인 길이에 있어서의 증가 (L) 나 도 12 에서 오프셋 부가회로의 제공없이 이루어진다. 회로동작은 제 1 실시예와 실질적으로 동일하다. 그러나, 메모리셀 (MC1) 이 선택되는 경우에, 데이터 판독중에 신호 (TG2 및 TG3) 가 동시에 H 가 된다. 따라서, 데이터가 논리 1 인 경우에 메모리셀 (MC1) 은 A 상태로부터 C 상태로 전이되고, 데이터가 논리 0 인 경우에는 B 상태로부터 D 상태로 전이된다. 또한, 신호 (TG3) 만이 기준 판독 중에 H 가 된다. 이것은 부하라인를 가볍게 하는 효과를 가지며 메모리셀 (MC1) 은 B 상태로부터 F 상태로 전이된다. 이에 따라 논리 1 또는 0 에 대응하는 전압 (VBL1 또는 VBL0) 은 비트라인 (BL21) 에 유지되고 기준전압 (Vref) 은 비트라인 (BL11) 에 유지되며, 이에 의해 정확한 판독동작이 가능하다. 그 결과, 본 실시예에서, 두 비트라인 (BL11 및 BL21) 의 커패시턴스에 있어서의 불균형이 존재하지 않기 때문에 센스증폭기 (SA1) 의 민감도가 하락하지 않으며, 또한 오프셋을 부가하기 위한 특별한 회로를 설치할 필요가 없고, 이에 의해 구성이 단순해진다. 본 실시예에서, 데이터 판독중에 신호 (TG1 및 TG2) 가 또한 동시에 H 로 되며, 신호 (TG3) 만이 H 로 되어 기준 판독을 치유할 수도 있다. 도 18 은 본 발명의 제 4 실시예를 도시한다. 메모리셀 (MC1), 센스증폭기 (SA1) 및 신호 (TG1, TG2, TG3 및 TG4) 에 의해 제어되는 네개의 MOS 트랜지스터의 구성은 제 1 실시예와 동일하다. 또한, 본 실시예에서 신호 (TG5 및 TG6) 에 의해 제어되는 MOS 트랜지스터가 비트라인 (BL1 및 BL2) 사이에 설치되어 메모리셀 어레이를 두 부분으로 분할한다. 이런식으로, 제 3 실시예에서 CBL1 및 CBL2 사이의 커패시턴스인 커패시턴스 (CBL10) 가 생성되어 최적의 증가된 커패시턴스를 제공할 수 있다.

도 18 의 회로의 판독동작이 도 19 및 도 20 을 참조하여 이하에서 기재된다. 회로 동작은 제 3 실시예와 실질적으로 동일하며, 데이터 판독중에 신호 (TG1 및 TG2) 가 동시에 H 로 되고 기준 판독중에 신호 (TG3) 만이 H 로 된다. 본 실시예는, 메모리셀 (MC1) 이 선택되는 경우에 신호 (TG5) 가 항상 H 이고 신호 (TG6) 가 L 이라는 점에서 제 3 실시예와 다르다. 따라서 논리 1 또는 논리 0 에 대응하는 전압 (VBL1 또는 VBL0) 은 비트라인 (BL21) 에 유지되고, 기준 전압 (Vref) 은 비트라인 (BL11) 에 유지되며, 이로써 정확한 판독 동작이 가능해진다. 본 실시예에서, 제 1 판독 중에 TG4 또는 TG6 또는 둘다가 H 일 수도 있다. 따라서 본 실시예에서 부하 용량이 바뀔 수 있으며, 이것이 메모리셀 (MC1) 의 스크리닝 (screening) 을 허락하는데 사용될 수 있다. 메모리셀 (MC1) 이 선택되는 경우에, 정상 판독중에는 신호 (TG4 및 TG6) 가 모두 L 로 되지만, 스크리닝중에는 둘 다 H 로 되며, 이에 의해 1 판독 마진 (VBL1 - Vref) 이 좁아진다. 히스테리시스 특성이 저하된 셀에서는 논리 1 이 판독될 수 없기 때문에, 이러한 배치로 인하여 히스테리시스 특성이 저하된 셀을 검출할 수 있다.

도 21 은 본 발명의 제 5 실시예를 도시한다. 메모리셀 (MC1), 센스증폭기 (SA1) 및 신호 (TG1, TG2, TG3 및 TG4) 에 의해 제어되는 네개의 MOS 트랜지스터의 구성은 제 1 실시예와 본질적으로 동일하다. 그러나, 메모리셀 어레이 (MC1) 의 구성은, 제 1, 2, 3, 및 4 실시예의 폴디드 (folded) 비트라인 구성과는 대조적으로 개방된 비트라인 구성이다.

도 21 의 회로의 판독 동작은 제 3 실시예와 동일하다. 그러므로, 메모리셀 (MC1) 이 선택되는 경우에, 데이터 판독중에는 신호 (TG2 및 TG3) 가 동시에 H 로 되고, 기준전압 판독중에는 신호 (TG3) 만이 H 로 된다. 또한, 데이터 판독중에는 신호 (TG1 및 TG2) 가 동시에 H 로 되고, 기준전압 판독중에는 신호 (TG3) 만이 H 로 된다. 본 실시예는 보다 작은 메모리셀 어레이를 가능하게 한다. 개방된 (open) 비트라인 구성은 노이즈의 문제로 인하여 DRAM 에는 사용될 수 없지만, 이중 판독 시스템인 본 실시예에서는, 두개의 비트라인 (BL1 및 BL2) 이 동시에 사용되지는 않기 때문에, 개방된 비트라인 구조에 고유한 노이즈의 문제가 제거된다. 그러므로, 본 실시예는 본 발명의 개방된 비트라인 구성의 사용을 가능하게 하며, 종래기술의 폴디드 구성인 2T2C (2 트랜지스터 2 커패시터) 셀이 본 발명에 의하여 폴디드 1T1C 셀로 될 수 있고, 개방된 비트라인 1T1C 셀 구성을 취함으로써 본 발명은 칩 면적이 크게 감소되는 효과를 갖는다.

본 발명의 바람직한 실시예들이 특정한 용어를 사용하여 기술되었지만, 이러한 기술은 단지 예시를 위한 것이며, 첨부된 특허청구의 범위의 사상 및 범위로부터 벗어나지 않는 한 다양한 변경 및 변형이 이루어질 수 있다는 것을 이해하여야 한다.

상기한 본 발명에 따르면, 더미셀을 사용하지 않고서 1 트랜지스터 1 커패시터 형 메모리셀에 필요한 기준전압을 정확하게 생성하는 방법 및 신뢰성이 높은 고속 판독회로를 갖는 강유전체 메모리장치가 제공된다.

Claims (10)

1. 강유전체막을 사용하는 하나의 커패시터와 하나의 MOS 트랜지스터로 각각 이루어진 복수의 메모리 셀에 접속된 복수의 비트라인 세트와, 상기 비트라인에 접속될 수 있는 차동 센스증폭기를 구비하고,

   상기 메모리 셀은, 상기 강유전체막을 사용하는 상기 커패시터의 제 1 전극이 플레이트 라인에 접속되고, 상기 커패시터의 제 2 전극은 MOS 트랜지스터의 소오스에 접속되고, 상기 MOS 트랜지스터의 게이트는 워드라인에 접속되고, 상기 MOS 트랜지스터의 드레인은 비트라인에 접속된 구성이며,

   상기 메모리 셀은 기준 전압을 발생하는 수단을 더 구비하고, 상기 차동 센스증폭기는 상기 메모리 셀에 의해 발생된 기준 전압을 기준으로 하여 메모리 셀 데이터를 감지하는 수단을 구비하는 것을 특징으로 하는 강유전체 메모리장치.
2. 제 1 항에 있어서, 상기 메모리 셀에 기준 전압을 발생하는 수단으로서, 상기 메모리 셀로부터 데이터를 판독한후에 동일 메모리 셀로부터 다시 데이터를 판독하고 제 2 판독의 데이터를 기준으로 하여 상기 차동 센스증폭기에 의해 제 1 판독의 데이터를 감지하는 수단을 구비하는 것을 특징으로 하는 강유전체 메모리장치.
3. 제 2 항에 있어서, 제 2 판독 직전에 강유전체의 분극 방향이 비반전 상태에 있을 때 판독되는 논리 0을 기록하는 수단을 더 구비하는 것을 특징으로 하는 강유전체 메모리장치.
4. 제 3 항에 있어서, 제 2 판독 이전의 논리 0 의 기록 과정에서 상기 비트라인을 소정의 전위로 프리차지하고 플레이트 라인의 전위를 변화시키지 않는 수단을 더 구비하는 것을 특징으로 하는 강유전체 메모리장치.
5. 제 3 항에 있어서, 상기 차동 센스증폭기에 의해 동일 메모리 셀로부터 제 1 판독의 데이터와 제 2 판독의 기준을 감지하는 수단으로서, 2 개의 차동 센스증폭기 입력과의 접속을 스위칭하는 MOS 트랜지스터를 포함하고 상기 차동 센스증폭기가 갖는 2 개의 입력부 상기 메모리 셀로부터의 비트라인 사이에 위치하는 수단,

   상기 제 1 차동 센스증폭기에서 상기 메모리 셀의 제 1 판독의 데이터를 판독하고, 상기 제 2 차동 센스증폭기에서 제 2 판독의 데이터를 판독하고, 상기 판독 데이터가 상기 차동 센스증폭기에 의해 감지될때까지 상기 제 1 및 제 2 차동 센스증폭기 입력의 기생 용량에 의해 판독 데이터를 유지하고, 마지막으로 제 1 판독 데이터가 논리 0인 경우에도 제 1 판독의 데이터와 제 2 판독의 기준 사이에 오프셋을 제공하는 수단을 구비하는 것을 특징으로 하는 강유전체 메모리장치.
6. 제 5 항에 있어서, 상기 오프셋을 제공하는 제 1 수단으로서, 상기 차동 센스증폭기의 상기 제 1 차동 센스증폭기 입력에 접속된 비트라인은 상기 제 2 차동 센스증폭기에 접속된 비트라인보다 길게 형성된 것을 특징으로 하는 강유전체 메모리장치.
7. 제 5 항에 있어서, 상기 오프셋을 제공하는 제 2 수단으로서, 2 개의 MOS 트랜지스터로 형성된 오프셋 부가 회로를 구비하고, 상기 오프셋 부가 회로는, 상기 제 1 MOS 트랜지스터가 상기 제 1 차동 센스증폭기 입력에 접속된 드레인과 제 2 제어 신호라인에 접속된 게이트와 상기 제 2 MOS 트랜지스터의 드레인에 접속된 소오스를 갖고 상기 제 2 MOS 트랜지스터는 상기 제 2 차동 센스증폭기 입력에 접속된 게이트와 접지 전위에 접속된 소오스를 갖도록 구성되고, 상기 제 1 MOS 트랜지스터는 판독하는 동안 상기 제 1 제어 신호에 의해 도전되는 것을 특징으로 하는 강유전체 메모리장치.
8. 제 5 항에 있어서, 상기 오프셋을 제공하는 제 3 수단으로서, 4 개의 MOS 트랜지스터를 포함하는 오프셋 부가 회로를 더 구비하고, 상기 오프셋 부가 회로는, 상기 제 1 MOS 트랜지스터가 상기 제 1 차동 센스증폭기 입력에 접속된 드레인, 제 1 제어 신호라인에 접속된 게이트, 및 제 2 MOS 트랜지스터의 드레인에 접속된 소오스를 갖고, 상기 제 2 MOS 트랜지스터가 상기 제 2 차동 센스증폭기 입력에 접속된 게이트 및 접지 전위에 접속된 소오스를 갖고, 상기 제 3 MOS 트랜지스터가 상기 제 2 차동 센스증폭기 입력에 접속된 드레인, 제 2 제어 신호라인에 접속된 게이트, 및 제 4 MOS 트랜지스터의 드레인에 접속된 소오스를 갖고, 상기 제 4 MOS 트랜지스터가 상기 제 1 차동 센스증폭기 입력에 접속된 게이트 및 접지 전위에 접속된 소오스를 갖도록 구성되고, 상기 제 1 또는 제 3 MOS 트랜지스터는 판독하는 동안 상기 제 1 또는 상기 제 2 제어 신호라인에 의해 도전되는 것을 특징으로 하는 강유전체 메모리장치.
9. 제 5 항에 있어서, 상기 오프셋을 공급하는 제 4 수단으로서, 상기 제 1 차동 센스증폭기 입력과 상기 제 2 차동 센스증폭기 입력 양쪽으로 제 1 판독의 데이터를 판독하고 상기 제 1 차동 센스증폭기 입력 또는 상기 제 2 차동 센스증폭기 입력의 어느 하나로 제 2 판독의 기준을 판독하는 수단을 구비하는 것을 강유전체 메모리장치.
10. 제 9 항에 있어서, 상기 제 1 및 제 2 차동 센스증폭기 입력에 접속된 비트라인을 분할하여 비트라인 커패시턴스의 크기를 변화시키는 수단을 더 구비하는 것을 특징으로 하는 강유전체 메모리장치.