JP6860411B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、メモリセルを用いてデータの書き込み及び読み出しを行う不揮発性半導体記憶装置に関する。

メモリセルを用いた不揮発性の半導体メモリでは、１Ｔ１Ｃ型のデータ読出しを行う際、読み出しデータの論理値が“０”であるか“１”であるかを判定するための参照電位が生成されている。参照電位の生成方法として、ダミーセルを用いる方法と、データの読み出し対象であるメモリセル（読出しセル）自体を用いる方法（自己参照方法）とが知られている。ダミーセルを用いる方法では、ダミーセルと読出しセルへのアクセス頻度の違い等によって両セルの特性が経時的に互いに解離して、読み出しデータ値の判定精度が低下するおそれがある。これに対し、自己参照方法による参照電位の生成は、読出しセル自体を用いて参照電位を生成するため、製造ばらつきや経時変化があった場合にも読み出しデータのデータ値の判定精度を高く保つことが出来るという利点がある。

自己参照方法におけるデータの読み出しでは、１つのセルから最初にデータを読み出し（最初の読み出し）、読み出したデータの電荷をビット線上の電位として一旦保持し、当該セルに所定の値のデータを書き込んで直ちに読み出す（後半の読み出し）ことにより、参照電位を得る。その際、参照電位を用いてデータの論理値を判定するためには、論理値“０”に対応した電位と論理値“１”に対応した電位との間に参照電位を設定する必要があるため、最初の読み出しにおける読出電位にオフセットを付加することが行われている。例えば、最初の読み出しと後半の読み出しとで異なる長さのビット線に電荷を分配することにより、配線容量の違いを利用してオフセットを生成する方法が知られている（例えば、特許文献１）。

しかし、上記方法によるオフセット量は、ビット線の配線容量によって定まるため、製造ばらつきの影響を受ける。そこで、製造後にオフセットの微調整が可能な半導体記憶装置が提案されている（例えば、特許文献２）。特許文献２の図５では、最初の読み出しでメモリセルから読み出されたデータ値に対応する電位を保持する電位保持線７２に容量素子３１とＭＯＳ容量素子としてのトランジスタ３３とを直列に接続し、電荷保持のための容量（負荷容量）の微調整を行う半導体記憶装置が提案されている。かかる装置は、一対の容量素子（容量素子３１及びトランジスタ３３）を介した容量カップリングによる電位保持線７２の電位ＢＬＳＡの低下をオフセットとして用いるものである。容量素子３１とトランジスタ３３との間のノードｎ２にスイッチ３４を介して接続されたプリチャージ電位ＶＣＡＰ２の大きさを調整することによって電位ＢＬＳＡの降下量の大きさを調整し、容量素子３１及びトランジスタ３３の容量値の電圧依存性によってオフセットの調整を行うことが可能である。

また、製造後にオフセットの調整を施す方法としては、使用する容量素子の面積を切り替える方法が考えられる。例えば、複数個の部分容量素子を並列接続し、さらにこの複数個の部分容量素子のゲート電極にそれぞれスイッチを直列接続した集合体によって、従来の容量素子（特許文献２のトランジスタ３３）を置き換えることにより、容量値の調整を行うことが可能である。

特開平１１−１９１２９５号公報 特開２０１４−２０７０３２号公報

特許文献２の図５に示されているメモリ装置では、容量素子への印加電圧を所定の範囲（特許文献２の図８の区間Ｄ１ｂ）に合わせ込まないと、「電圧に対して容量値が正の勾配を持つ」という望ましい特性が得られない。しかし、製造ばらつきの影響により、正確な印加電圧の合わせ込みには困難が伴う。また、容量素子に印加できる電圧（耐圧）には信頼性上の限界があるため、プリチャージ電位ＶＣＡＰ２だけを用いてオフセット調整範囲の上限を広げることは困難である。

特許文献２の容量素子３１に、容量素子の面積を切り替える手段を適用することも可能であるが、その場合は電磁保持線７２の総容量値が増えてしまうため、最初の読み出し時のメモリセルからの読み出し電荷がそれらの容量に分配され、センスアンプが利用できる電荷が一部損なわれて読み出しマージンが減るという欠点がある。

一方、オフセットの生成方法として、特許文献２のような容量素子を介した容量カップリングを採用し、さらに製造後のオフセット調整手段として容量素子の面積を切り替える手段を容量素子（特許文献２のトランジスタ３３）に適用した場合、オフセット調整範囲が比較的広く、微調整が可能な自己参照方法を実現することができる。しかし、その場合、オフセットの調整範囲の上限が飽和傾向になるという欠点があった。その理由は、特許文献２の図５における容量素子３１及びトランジスタ３３のように直列接続した２つの容量素子を大幅に増やして調整範囲を拡大しようとすると、それらの２つの合成容量は、２つの容量素子各々の容量値のうち、ほぼ小さい方の容量値に収束してしまい、それがオフセット調整範囲の上限を規定してしまうからである。

本発明は上記問題点に鑑みてなされたものであり、オフセット調整範囲の上限を拡大し、自由度の高いオフセット調整を行うことが可能な不揮発性半導体記憶装置を提供することを目的とする。

本発明に係る不揮発性半導体記憶装置は、メモリセルに記憶されている記憶電位を読み出した後に、前記メモリセルに参照電位の書き込み及び読出しを行い、前記メモリセルから読み出した前記記憶電位と前記参照電位とを比較することによりデータの読出しを行う不揮発性半導体記憶装置であって、前記メモリセルから読み出された前記記憶電位を保持する第１の電位保持線と、前記メモリセルから読み出された前記参照電位を保持する第２の電位保持線と、一端が前記第１の電位保持線に接続されるとともに、他端が前記第２の電位保持線に接続され、前記第１の電位保持線に保持された前記記憶電位と前記第２の電位保持線に保持された前記参照電位との電位差を増幅するセンスアンプと、前記第１の電位保持線に接続された容量素子と、容量値を調整可能であって、前記容量素子を介して前記第１の電位保持線に接続された第１の可変容量装置と、オフセット量を制御するためのオフセット指令信号を前記第１の可変容量装置に供給するオフセット指令信号供給部と、容量値を調整可能であって、前記第２の電位保持線に接続された第２の可変容量装置と、を有することを特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、メモリセルに記憶されている記憶電位を読み出した後に、前記メモリセルに参照電位の書き込み及び読出しを行い、前記メモリセルから読み出した前記記憶電位と前記参照電位とを比較することによりデータの読出しを行う不揮発性半導体記憶装置であって、前記メモリセルから読み出された前記記憶電位を保持する第１の電位保持線と、前記メモリセルから読み出された前記参照電位を保持する第２の電位保持線と、一端が前記第１の電位保持線に接続されるとともに、他端が前記第２の電位保持線に接続され、前記第１の電位保持線に保持された前記記憶電位と前記第２の電位保持線に保持された前記参照電位との電位差を増幅するセンスアンプと、前記第１の電位保持線に接続された容量素子と、容量値を調整可能であって、前記容量素子を介して前記第１の電位保持線に接続された可変容量装置と、オフセット量を制御するためのオフセット指令信号を前記可変容量装置に供給するオフセット指令信号供給部と、前記第１の電位保持線と前記容量素子との間に挿入され、前記第１の電位保持線と前記容量素子との接続又は非接続を切り替える第１のスイッチ素子と、前記第２の電位保持線の端部に接続された第２のスイッチ素子と、を有することを特徴とする。

本発明に係る不揮発性半導体記憶装置によれば、オフセット調整範囲の上限を拡大し、自由度の高いオフセット調整を行うことが可能となる。

実施例１のメモリ装置の構成を示す回路図である。 可変容量装置の構成を示す回路図である。 実施例１のメモリ装置の動作を示すタイムチャートである。 実施例２のメモリ装置の構成を示す回路図である。 実施例２のメモリ装置の動作を示すタイムチャートである。 実施例３のメモリ装置の構成を示す回路図である。 実施例３のメモリ装置の動作を示すタイムチャートである。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本実施例のメモリ装置１００の構成を示す回路図である。

メモリ装置１００は、メモリセルＭ０及びＭ１、プリチャージトランジスタ１１及び１２、センスアンプ１７、容量素子２１、可変容量装置Ｃｖ１及びＣｖ２を含む。

メモリセルＭ０は、セル容量Ｃａ及びセルトランジスタＴ１から構成されている。セル容量Ｃａは、例えば強誘電体キャパシタであり、セルトランジスタＴ１は、例えばＮＭＯＳトランジスタである。セル容量Ｃａの一端は、プレート線Ｐ０に接続され、プレート線Ｐ０上の信号ＰＬ０が供給される。セル容量Ｃａの他端は、セルトランジスタＴ１のドレインに接続されている。セルトランジスタＴ１のソースは、互いに隣接する一対のビット線ＢＬ１及びＢＬ２のうちの一方のビット線ＢＬ１に接続されている。

メモリセルＭ１は、セル容量Ｃｂ及びセルトランジスタＴ２から構成されている。セル容量Ｃｂは、例えば強誘電体キャパシタであり、セルトランジスタＴ２は、例えばＮＭＯＳトランジスタである。セル容量Ｃｂの一端は、プレート線Ｐ１に接続され、プレート線Ｐ１上の信号ＰＬ１が供給される。セル容量Ｃｂの他端は、セルトランジスタＴ２のドレインに接続されている。セルトランジスタＴ２のソースは、他方のビット線ＢＬ２に接続されている。

セルトランジスタＴ１及びＴ２の各々のゲートは、共通のワード線Ｗ０に接続され、信号ＷＬ０の供給を受ける。以下の説明では、ワード線Ｗ０、プレート線Ｐ０及びＰ１を、まとめて選択線群と称する。選択線群は、ビット線ＢＬ１及びＢＬ２と交叉している。メモリセルＭ０及びＭ１は、その交叉位置に配置されている。

プリチャージトランジスタ１１は、例えばＮＭＯＳトランジスタである。プリチャージトランジスタ１１のドレインはビット線ＢＬ１に接続されており、ソースは例えば接地電位に接続されている。プリチャージトランジスタ１１のゲートには、プリチャージ信号ＥＱ０が供給される。プリチャージトランジスタ１１は、プリチャージ信号ＥＱ０に応じてビット線ＢＬ１と接地電位等との間を選択的に接続状態又は開放状態とするスイッチとして動作する。

プリチャージトランジスタ１２は、例えばＮＭＯＳトランジスタである。プリチャージトランジスタ１２のドレインはビット線ＢＬ２に接続されており、ソースは例えば接地電位に接続されている。プリチャージトランジスタ１２のゲートには、プリチャージ信号ＥＱ１が供給される。プリチャージトランジスタ１２は、プリチャージ信号ＥＱ１に応じてビット線ＢＬ２と接地電位等との間を選択的に接続状態又は開放状態とするスイッチとして動作する。

ビット線ＢＬ１は、スイッチ（以下、ＳＷと称する）１３を介して電位保持線ＢＬ３に接続されている。また、ビット線ＢＬ１は、ＳＷ１４を介して電位保持線ＢＬ４に接続されている。ビット線ＢＬ２は、ＳＷ１６を介して電位保持線ＢＬ４に接続されている。また、ビット線ＢＬ２は、ＳＷ１５を介して電位保持線ＢＬ３に接続されている。ＳＷ１３〜１６の各々は、スイッチ開閉信号（図示せず）に応じてオンオフし、ビット線ＢＬ１及びＢＬ２のうちの一方と、電位保持線ＢＬ３及びＢＬ４のうちの一方とを選択的に接続する接続スイッチである。

センスアンプ１７は、一端が電位保持線ＢＬ３に接続され、他端が電位保持線ＢＬ４に接続されている。センスアンプ１７は、電位保持線ＢＬ３の電位と電位保持線ＢＬ４の電位との電位差を増幅する。電位保持線ＢＬ３の電位は、寄生容量Ｃｃによって維持される。電位保持線ＢＬ４の電位は、寄生容量Ｃｄによって維持される。

容量素子２１は、例えばＮＭＯＳトランジスタであり、ＭＯＳ容量素子として機能する。以下の説明では、容量素子２１をトランジスタ２１とも称する。トランジスタ２１は、ソース及びドレインが互いに接続されるとともに電位保持線ＢＬ３に接続されている。トランジスタ２１のバックゲートは、接地電位等の所定電位に接続されている。トランジスタ２１のゲートは、ノードｎ２に接続されている。

ノードｎ２は、スイッチトランジスタとしてのトランジスタ２２を介してプリチャージ電位ＶＣＡＰに接続されている。トランジスタ２２は、例えばＰＭＯＳトランジスタであり、ドレインがノードｎ２に接続され、ソースがプリチャージ電位ＶＣＡＰに接続されている。トランジスタ２２のゲートには、開閉信号ｓｉｇ１が供給される。

信号供給部２３は、オフセット指令信号ｓｉｇ２を出力し、インバータ２４に供給する。

インバータ２４は、入力端が信号供給部２３に接続され、出力端がノードｎ１に接続されている。ノードｎ１の電位は、オフセット指令信号ｓｉｇ２の信号レベルを反転した信号の信号レベルに応じて変動する。

可変容量装置Ｃｖ１は、ノードｎ１とノードｎ２との間に接続されている。可変容量装置Ｃｖ１は、容量値切替信号（図示せず）により容量値が調整可能である。

図２（ａ）は、可変容量装置Ｃｖ１の構成を示す図である。可変容量装置Ｃｖ１は、ドレイン及びソースが互いに接続されるとともにノードｎ１に接続された複数のＭＯＳトランジスタ（図中、トランジスタ３１−１〜３１−ｎとして示す）と、各ＭＯＳトランジスタのゲート電極及びノードｎ２の間に接続された複数のスイッチ素子（図中、ＳＷ３２−１〜３２−ｎとして示す）と、から構成されている。これらは、直列に接続された一対のＭＯＳトランジスタ及びスイッチ素子を単位として、ノードｎ１及びｎ２の間に並列接続されている。

トランジスタ３１−１〜３１−ｎの各々は、例えばＮＭＯＳトランジスタであり、ＭＯＳ容量素子として機能する。また、ＳＷ３２−１〜３２−ｎは、例えばＣＭＯＳスイッチ、ＰＭＯＳスイッチ、メタルヒューズ、ポリヒューズ等のうちの少なくとも１つから構成されている。

メモリ装置１００の電源投入時に、ＳＷ３２−１〜３２−ｎの各々のオンオフを切り替えるための容量値切替信号の信号レベル（“Ｈ”か、“Ｌ”か）を示す情報が図示せぬ記憶手段（例えばメモリセル、ヒューズ等）から読み出され、ＳＷ３２−１〜３２−ｎに供給される。これにより、データ読み出し動作の開始前に、可変容量装置Ｃｖ１の容量値の切り替えが行われる。

トランジスタ２２、信号供給部２３、インバータ２４、及び可変容量装置Ｃｖ１は、容量素子２１を介して電位保持線ＢＬ３にオフセット（電圧）を発生させるためのオフセット指令信号供給部２５を構成している。

可変容量装置Ｃｖ２は、電位保持線ＢＬ４に接続されている。可変容量装置Ｃｖ２は、可変容量装置Ｃｖ１と同様、容量値切替信号（図示せず）に応じて容量値が調整可能であり、当該容量値に応じて電位保持線ＢＬ４の総容量（ビット線総容量）値を変化させる可変容量装置である。

図２（ｂ）は、可変容量装置Ｃｖ２の構成を示す図である。可変容量装置Ｃｖ２は、ドレイン及びソースが互いに接続され且つゲートにプリチャージ電位ＶＣＡＰが供給される複数のＭＯＳトランジスタ（図中、トランジスタ３３−１〜３３−ｍとして示す）と、各ＭＯＳトランジスタのソース及びドレインと電位保持線ＢＬ４との間に接続された複数のスイッチ素子（図中、ＳＷ３４−１〜３４−ｍとして示す）と、から構成されている。これらは、直列に接続された一対のＭＯＳトランジスタ及びスイッチ素子を単位として、並列に接続されている。

トランジスタ３３−１〜３３−ｍの各々は、例えばＮＭＯＳトランジスタであり、ＭＯＳ容量素子として機能する。また、ＳＷ３４−１〜３４−ｍは、例えばＣＭＯＳスイッチ、ＰＭＯＳスイッチ、メタルヒューズ、ポリヒューズ等のうち少なくとも１つから構成されている。

メモリ装置１００の電源投入時に、ＳＷ３４−１〜３４−ｍの各々のオンオフを切り替えるための容量値切替信号の信号レベル（“Ｈ”か、“Ｌ”か）を示す情報が図示せぬ記憶手段（例えばメモリセル、ヒューズ等）から読み出され、ＳＷ３４−１〜３４−ｍに供給される。これにより、データ読み出し動作の開始前に、可変容量装置Ｃｖ２の容量値の切り替えが行われる。

可変容量装置Ｃｖ１及びＣｖ２は、変更可能な容量値の上限値（最大容量値）が互いに異なる。例えば、可変容量装置Ｃｖ２は容量素子２１の容量値と同程度の最大容量値を有し、可変容量装置Ｃｖ１は容量素子２１の容量値よりも十分に大きい最大容量値を有する。

次に、本実施例のメモリ装置１００のデータ読み出し動作について、図３のタイムチャートを参照しつつ説明する。以下の説明では、可変容量装置Ｃｖ２の容量値が、容量素子２１の容量値よりも小さくなるように調節されている場合を例として説明する。また、図３において、Ｂ０は最初の読み出しで読み出したデータ値が“０”の場合の電位ＢＬＳＡを示し、Ｂ１は最初の読み出しで読み出したデータ値が“１”の場合の電位ＢＬＳＡを示している。また、ここではメモリセルＭ０を選択して読み出しを行う場合を例として説明する。

メモリ装置１００は、ＳＷ１３がオンで且つＳＷ１４がオフである状態を初期状態として、データ読み出し動作を開始する。

まず、メモリ選択信号ＷＬ０の信号レベルを“Ｈ”とすることにより、メモリセルＭ０が選択される。

次に、時刻Ｔ０において、信号ＰＬ０のレベルを“Ｈ”とし、メモリセルＭ０に記憶されているデータを読み出す。以下、当該読み出しを「最初の読み出し」と称する。

電位保持線ＢＬ３の電位ＢＬＳＡは、メモリセルＭ０から読み出されたデータ値に応じて定まる。電位ＢＬＳＡは、時刻Ｔ０から時刻Ｔ１まで、寄生容量Ｃｃが充電されるに従って上昇する。

次に、時刻Ｔ１において、ＳＷ１３に供給するスイッチ開閉信号（ＳＷ１開閉信号と称する）の信号レベルを“Ｌ”とし、ＳＷ１３をオフにする。ＳＷ１３がオフになった後も、電位ＢＬＳＡは寄生容量Ｃｃによって維持される。

次に、時刻Ｔ２において、プリチャージ信号ＥＱ０の信号レベルを“Ｈ”とし、プリチャージトランジスタ１１をオンにする。これにより、ビット線ＢＬ１の電位が接地電位ＶＳＳとなり、メモリセルＭ０に論理値“０”が書き込まれる。論理値“０”の書き込みの後、信号ＰＬ０の信号レベルを一旦“Ｌ”に引き下げる。

また、時刻Ｔ２において、開閉信号ｓｉｇ１の信号レベルを接地電位ＶＳＳからプリチャージ電位ＶＣＡＰに変化させ、トランジスタ２２をオフにする。結果、ノードｎ２の電位は、プリチャージ電位ＶＣＡＰに固定された状態から電位が変化し得る状態へと移行する。

次に、時刻Ｔ３において、オフセット指令信号ｓｉｇ２の信号レベルを接地電位ＶＳＳから電位ＶＤＤに変化させる。これにより、インバータ２４の出力に接続されているノードｎ１の電位は、電位ＶＤＤから接地電位ＶＳＳに変化する。

ノードｎ２の電位ＡＤは、プリチャージ電位ＶＣＡＰから“α”だけ低下してＶＣＡＰ−αとなる。可変容量装置Ｃｖ１の容量値をＣ１、容量素子２１の容量値をＣ２、寄生容量Ｃｃの容量値をＣ３とすると、“α”は、以下の式から求められる。

α＝Ｃ１×（Ｃ１＋Ｃ２）×ＶＤＤ／（Ｃ１×Ｃ２＋Ｃ２×Ｃ３＋Ｃ３×Ｃ１）
また、電位ＢＬＳＡは、“β”だけ低下（降下）する。“β”は以下の式から求められる。

β＝Ｃ１×Ｃ２×ＶＤＤ／（Ｃ１×Ｃ２＋Ｃ２×Ｃ３＋Ｃ３×Ｃ１）
最初の読み出しで読み出されたデータ値が“１”のときの電位ＢＬＳＡ（図中、電位Ｂ１として示す）は、データ値が“０”のときの電位ＢＬＳＡ（図３に電位Ｂ０として示す）よりも高い。

次に、時刻Ｔ４において、ＳＷ１４に供給するスイッチ開閉信号（ＳＷ２開閉信号と称する）の信号レベルを“Ｈ”とし、ＳＷ１４をオンにする。また、時刻Ｔ２における論理値“０”の書き込みから時刻Ｔ４までの間のいずれかの時点（例えば、図３では時刻Ｔ３の後）で信号ＰＬ０の信号レベルを一旦“Ｌ”に引き下げ、時刻Ｔ４において再び信号ＰＬ０の信号レベルを“Ｈ”とする。これにより、電位保持線ＢＬ４にデータ値“０”が読み出される。以下、当該読み出しを「後半の読み出し」と称する。

電位保持線ＢＬ４の電位ＲＥＦ（図３に破線で示す）は、メモリセルＭ０から読み出されたデータ値によって定まる。電位ＲＥＦは、電位Ｂ０と電位Ｂ１との間に位置し、寄生容量Ｃｄによって維持される。

次に、時刻Ｔ５において、ＳＷ２開閉信号の信号レベルを“Ｌ”として、ＳＷ１４をオフにする。ＳＷ１４がオフになった後も、電位ＲＥＦは寄生容量Ｃｄによって維持される。

次に、時刻Ｔ６において、センスアンプ１７が、電位ＢＬＳＡと電位ＲＥＦとの電位差を増幅する。その結果、最初の読み出しデータ値が“０”の場合には電位Ｂ０が低下し、最初の読み出しデータ値が“１”の場合には電位Ｂ１が上昇する。

最初の読み出しにおいてデータ値“０”が読み出された場合、当該最初の読み出し時に電位保持線ＢＬ３に導入されるメモリセルＭ０からの読み出し電荷と、後半の読み出し時に電位保持線ＢＬ４に導入されるメモリセルＭ０からの読み出し電荷とは同等である。従って、仮に電位保持線ＢＬ３と電位保持線ＢＬ４の総容量値が等しいとすると、時刻Ｔ２〜Ｔ３における電位保持線ＢＬ３の電位ＢＬＳＡ（すなわち、電位Ｂ０）と時刻Ｔ６における電位保持線ＢＬ４の電位ＲＥＦとは、ほぼ等電位となる。

しかし、本実施例のメモリ装置１００では、可変容量装置Ｃｖ２の容量値が調整可能に構成されている。従って、電位保持線ＢＬ４の負荷容量値を電位保持線ＢＬ３の負荷容量値よりも減らすように可変容量装置Ｃｖ２の容量値を調整しておくことにより、オフセットを生成することが出来る。

具体的には、可変容量装置Ｃｖ２の容量値が容量素子２１の容量値よりも小さくなるように調節されている場合、最初の読み出し時に時刻Ｔ２〜Ｔ３において電位保持線ＢＬ３に生じる電位ＢＬＳＡ（Ｂ０）よりも、後半の読み出し時に時刻Ｔ６において電位保持線ＢＬ４に生じる電位ＲＥＦの方が高くなる。

このように、本実施例のメモリ装置１００では、オフセット指令信号供給部２５の動作により時刻Ｔ３において電位保持線ＢＬ３の電位ＢＬＳＡを低下させることに加えて、後半の読み出し時における電位保持線ＢＬ４の電位を比較的高くすることが可能である。従って、オフセット調整幅の上限を広げることができる。

本実施例のメモリ装置１００とは異なり、特許文献２の容量素子４０のように、電位保持線ＢＬ３の総容量値と電位保持線ＢＬ４の総容量値とを揃えるための通常の容量素子が可変容量装置Ｃｖ２の代わりに接続されている場合、オフセット調整幅の上限拡大を企図して、例えば電位保持線ＢＬ３に直結されている容量素子２１の容量値を増やすと、相対的にメモリセルＭ０又はＭ１からの読み出し電荷の影響が弱まるため、センスアンプ１７の読み出しマージンが減ってしまう。

これに対し、本実施例のメモリ装置１００では、可変容量装置Ｃｖ２の容量値を調整することにより、参照電位側（電位ＲＥＦ側）のビット線である電位保持線ＢＬ４の負荷容量を減らすことができるため、読み出しマージンの低下を防止することが出来る。

また、特許文献２の図５のような構成において、オフセット調整幅の上限拡大を企図して、容量素子２１に接続され且つビット線ＢＬ３に直結されていない容量素子（本実施例の可変容量装置Ｃｖ１に相当する位置に接続されている容量素子）の容量値を増やした場合、２つの容量素子の合成容量値が飽和傾向に陥るため、オフセットの調整範囲の上限を拡大することが困難となる。

これに対し、本実施例のメモリ装置１００では、可変容量装置Ｃｖ１の容量値が容量素子２１の容量値と比べて大きくなりすぎないように抑えつつ可変容量装置Ｃｖ２の容量値を調整することが出来るため、オフセット調整幅の上限拡大するために行う容量素子の容量値の調整において可変容量装置Ｃｖ１及び容量素子２１の合成容量値が飽和傾向に陥る問題を回避することができる。

また、本実施例の可変容量装置Ｃｖ１に相当する位置に接続される容量素子は、容量素子２１を介して間接的に電位保持線ＢＬ３の電位ＢＬＳＡを低下させなければならないため、一般的に容量値が大きく、面積が大きくなりがちである。しかし、本実施例のメモリ装置１００では、可変容量装置Ｃｖ２の容量値を調整することができるため、可変容量装置Ｃｖ１が取り得る容量値の上限が比較的小さく設定されている場合においても、同等のオフセット調整範囲を実現することができる。従って、可変容量装置の総面積を小さく抑えることができる。

また、一般的に、半導体メモリはメモリセル数が多いためメモリセルの幅に合わせて素子をレイアウトする必要があり、図１の可変容量Ｃｖ２や容量素子２１を接続するために、センスアンプ側のビット線（電位保持線）が長くなり、寄生容量値が大きくなりがちである。しかし、本実施例のメモリ装置１００によれば、電位保持線ＢＬ３側と電磁保持線ＢＬ４側とで協調してオフセットを生成可能であるため、一定のオフセットに対し、容量素子の面積の総和を低減することができる。従って、特許文献２よりもレイアウトが容易であり、相対的に電位保持線ＢＬ３及びＢＬ４を短縮し、寄生容量値を低減することが可能である。また、オフセット生成効率及び面積効率が改善される。

図４は、実施例２のメモリ装置２００の構成を示す回路図である。メモリ装置２００は、電位保持線ＢＬ３と容量素子２１との間に挿入されたＳＷ４１と、電位保持線ＢＬ４と可変容量装置Ｃｖ２との間に挿入されたＳＷ４２と、を有する点で実施例１のメモリ装置１００と異なる。

ＳＷ４１は、例えばＮＭＯＳトランジスタであり、ソース及びドレインが容量素子２１及び電位保持線ＢＬ３に接続されている。同様に、ＳＷ４２は、例えばＮＭＯＳトランジスタであり、ソース及びドレインが可変容量装置Ｃｖ２及び電位保持線ＢＬ４に接続されている。ＳＷ４１及びＳＷ４２のゲート電極は互いに接続され、容量素子活性化信号ｓｗｃａｐの供給を受ける。ＳＷ４１及びＳＷ４２は、例えば同じサイズで形成されている。

ＳＷ４１及びＳＷ４２は、センスアンプ１７の２つの入力端子の負荷容量値の不均衡を回避するために設けられている。すなわち、センスアンプ１７による増幅動作の開始（活性化）の瞬間は、２つの入力端子の夫々の負荷容量にわずかな不均衡があっても、センスマージンが悪化しかねない。そこで、例えば可変容量装置Ｃｖ２を極端な容量値に設定したような場合にも、負荷容量値の不均衡によるセンスマージンの悪化を防ぐため、センスアンプの活性化の瞬間及びそれ以降の期間において、ＳＷ４１及びＳＷ４２はオフに制御される。

次に、本実施例のメモリ装置２００のデータ読み出し動作について、図５のタイムチャートを参照しつつ説明する。図５のタイムチャートは、容量素子活性化信号ｓｗｃａｐを含む点で、実施例１の図３のタイムチャートと異なる。

容量素子活性化信号ｓｗｃａｐは、例えば“Ｈ”レベルでプリチャージ電位ＶＣＡＰのレベルとなり、“Ｌ”レベルで接地電位ＶＳＳのレベルとなる信号である。

時刻Ｔ５において、容量素子活性化信号ｓｗｃａｐを“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、少なくとも時刻Ｔ６以降において、ＳＷ４１及びＳＷ４２がオフとなる。

時刻Ｔ６は、センスアンプ１７の活性化タイミングに相当する。ＳＷ４１及びＳＷ４２がオフとなることにより、時刻Ｔ６以降は、センスアンプ１７の２つの入力端子の負荷容量値が均衡する状態となる。従って、センスアンプ１７のセンスマージンの悪化が防止される。

なお、図５のタイムチャートでは、時刻Ｔ５に同期して、電位ＢＬＳＡ及び電位ＲＥＦが若干低下している。これは、容量素子活性化信号ｓｗｃａｐの立下りに伴い、ＳＷ４１及びＳＷ４２を構成するＮＭＯＳトランジスタのゲート―ドレイン間の容量カップリングによって、各々電位保持線ＢＬ３とＢＬ４にノイズが発生するためである。しかし、ＳＷ４１及びＳＷ４２はサイズが同一であり、規則的にレイアウトされているため、電位ＢＬＳＡ及び電位ＲＥＦに生じるカップリングノイズは同等とみなすことができる。従って、カップリングノイズによるセンスマージンの悪化は生じない。

このように、本実施例のメモリ装置２００では、センスアンプの活性化時（増幅動作開始時）に、センスアンプの２つの入力端子の負荷容量が均等になるように制御される。従って、例えば可変容量装置Ｃｖ２の容量値を極端に小さく設定したような場合でも、センスマージンの悪化を防止することができる。

なお、本実施例のメモリ装置２００を用いて、２Ｔ２Ｃ型のデータ読み出しを行っても良い。その際、ＳＷ４１及びＳＷ４２を常にオフとなるように制御することにより、電位保持線ＢＬ３及びＢＬ４の負荷容量が小さくなるため、センスマージンの悪化の回避の他、メモリセルの読み書きを高速化することができ、動作電力を相対的に低減することも可能となる。

また、容量素子活性化信号ｓｗｃａｐの立ち下げのタイミングは、センスアンプ１７の活性化のタイミングである時刻Ｔ６の直前であれば良い。従って、図５ではＳＷ２開閉信号の立ち下げのタイミングと同時に容量素子活性化信号ｓｗｃａｐを立ち下げているが、必ずしも同時でなくても良い。例えば、時刻Ｔ５よりも早く容量素子活性化信号ｓｗｃａｐを立ち下げれば、後半の読み出し期間の途中で電位保持線ＢＬ４の負荷容量が小さくなるため、図５のタイムチャートで示される場合以上に、電位ＲＥＦが高くなる効果が得られる。すなわち、容量素子活性化信号ｓｗｃａｐの立ち下げのタイミングを早めることにより、さらにオフセット調整範囲の上限を拡大することができる。

図６は、実施例３のメモリ装置３００の構成を示す回路図である。メモリ装置３００は、可変容量装置Ｃｖ２を有さず、ＳＷ４２のゲート電極に容量素子活性化信号ｓｗｃａｐの代わりに接地電位ＶＳＳが供給されている点で、実施例２のメモリ装置２００（図４）と異なる。ＳＷ４２のソース端子は、浮遊電位（floating）でも接地電位ＶＳＳでも構わない。

図７は、本実施例のメモリ装置３００のデータ読み出し動作を示すタイムチャートである。

ゲート電極が接地電位ＶＳＳに接続されているため、ＳＷ４２は常にオフ状態となる。従って、後半の読出し時における電位保持線ＢＬ４の負荷容量は、実施例２よりもさらに小さくなる。従って、後半の読出し時における電位ＲＥＦは、実施例２よりもさらに高くなる。

また、容量素子活性化信号ｓｗｃａｐ遷移時のカップリングノイズは、電位保持線ＢＬ３のみに及び、電位保持線ＢＬ４には影響しない。従って、実施例２とは異なり、容量素子活性化信号ｓｗｃａｐの立ち下げ時に、電位ＲＥＦの低下が生じない。

このように、本実施例のメモリ装置３００では、電位保持線ＢＬ４の容量値を出来るだけ減らし、電位保持線ＢＬ３の電位が下がるノイズのみ発生させることができるため、後半の読み出し時に生成されるオフセットが増加する。

また、本実施例のメモリ装置３００においても、時刻Ｔ６では電位保持線ＢＬ３及びＢＬ４の間の負荷容量値は均一であるため、センスマージンは悪化しない。この場合でも、可変容量装置Ｃｖ１を用いて、時刻Ｔ３におけるオフセットを調整することができるため、時刻Ｔ６における“０”の読出しマージンと“１”の読出しマージンとを同等に揃えることが可能である。

以上のように、本発明によれば、一対の電位保持線（ＢＬ３及びＢＬ４）のうち、参照電位が導入される側の電位保持線（ＢＬ４）の電位を相対的に高くすることにより、オフセット調整範囲の上限を拡大させることができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例３では、可変容量装置Ｃｖ２を有さず、ＳＷ４２のゲート電極に接地電位ＶＳＳが供給されている場合を例として説明した。しかし、例えば実施例１のメモリ装置１００や実施例２のメモリ装置２００において、単に可変容量装置Ｃｖ２を削除した構成としても良い。この場合においても、可変容量装置Ｃｖ１を用いてオフセットの調整を行うことが可能である。この構成によれば、可変容量装置Ｃｖ２の分だけ面積を削減することができ、メモリ装置の低コスト化を図ることができる。

また、上記実施例１及び実施例２では、可変容量装置Ｃｖ２のゲート電極をプリチャージ電位ＶＣＡＰとしていたが、プリチャージ電位ＶＣＡＰとは異なる電位（ＶＣＡＰよりも高い電位）としても良い。

また、上記実施例では、容量素子２１や可変容量装置Ｃｖ１及びＣｖ２が、ＭＯＳ容量（ＭＯＳトランジスタ）からなる容量素子により構成される例について説明したが、容量素子の種類はこれに限られるものではなく、ＭｉＭ（Metal-insulator-Metal、メタル間）容量やＰｉＰ（Poly-insulator-Poly、ポリ間）容量等を用いても良い。

また、実施例２では、ＳＷ４１及びＳＷ４２がＮＭＯＳトランジスタである場合を例として説明したが、これに限られず、ＣＭＯＳスイッチ等から構成しても良い。

また、実施例２のメモリ装置２００あるいは実施例３のメモリ装置３００を用いて、２Ｔ２Ｃ型のデータ読み出しを行っても良い。例えば、１Ｔ１Ｃモードと２Ｔ２Ｃモードとを切り替えることが可能なメモリ装置として本実施例のメモリ装置２００を構成した場合、２Ｔ２Ｃモードでは、オフセットの生成が不要であるため、容量素子活性化信号ｓｗｃａｐが常に“Ｌ”レベルとなるように制御を行う。これにより、電位保持線ＢＬ３及びＢＬ４の負荷容量が小さくなるため、センスマージンの悪化の回避の他、メモリセルの読み書きを高速化することができ、動作電力を相対的に低減することも可能となる。

また、上記実施例では、容量素子活性化信号ｓｗｃａｐが“Ｈ”レベルでプリチャージ電位ＶＣＡＰのレベルとなる例について説明したが、これに限られず、電位ＢＬＳＡやＲＥＦが通常動作で取りうる範囲の最高電位よりも少なくともＳＷ４１やＳＷ４２を構成するＮＭＯＳトランジスタの閾値Ｖｔｈ以上高く、且つＮＭＯＳトランジスタの耐圧を超えない範囲であれば良い。

１００，２００，３００ メモリ装置
１１，１２ プリチャージトランジスタ
１３〜１６ スイッチ
１７ センスアンプ
２１ 容量素子
２２ トランジスタ
２３ 信号供給部
２４ インバータ
２５ オフセット指令信号供給部
Ｃｖ１，Ｃｖ２ 可変容量装置
３１−１〜３１−ｎ トランジスタ
３２−１〜３２−ｎ スイッチ
３３−１〜３３−ｍ トランジスタ
３４−１〜３４−ｍ スイッチ
４１，４２ スイッチ
Ｍ０，Ｍ１ メモリセル
Ｔ１，Ｔ２ セルトランジスタ
ＢＬ１，ＢＬ２ ビット線
ＢＬ３，ＢＬ４ 電位保持線
Ｐ０，Ｐ１ プレート線
Ｗ０ ワード線
Ｃａ，Ｃｂ セル容量
Ｃｃ，Ｃｄ 寄生容量
ｎ１，ｎ２ ノード
ｓｉｇ１ 開閉信号
ｓｉｇ２ オフセット指令信号
ＥＱ０，ＥＱ１ プリチャージ信号

Claims (12)

1. メモリセルに記憶されている記憶電位を読み出した後に、前記メモリセルに参照電位の書き込み及び読み出しを行い、前記メモリセルから読み出した前記記憶電位と前記参照電位とを比較することによりデータの読み出しを行う不揮発性半導体記憶装置であって、
   前記メモリセルから読み出された前記記憶電位を保持する第１の電位保持線と、
   前記メモリセルから読み出された前記参照電位を保持する第２の電位保持線と、
   一端が前記第１の電位保持線に接続されるとともに、他端が前記第２の電位保持線に接続され、前記第１の電位保持線に保持された前記記憶電位と前記第２の電位保持線に保持された前記参照電位との電位差を増幅するセンスアンプと、
   前記第１の電位保持線に接続された容量素子と、
   容量値を調整可能であって、前記容量素子を介して前記第１の電位保持線に接続された第１の可変容量装置と、
   オフセット量を制御するためのオフセット指令信号を前記第１の可変容量装置に供給するオフセット指令信号供給部と、
   容量値を調整可能であって、前記第２の電位保持線に接続された第２の可変容量装置と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記第１の可変容量装置及び前記第２の可変容量装置の各々は、切替スイッチを介して接続又は非接続を切替可能に並列接続された複数の容量素子を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の可変容量装置がとりうる最大の容量値は、前記第１の可変容量装置がとりうる最大の容量値よりも小さいことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第１の電位保持線と前記容量素子との間に挿入され、前記第１の電位保持線と前記容量素子との接続又は非接続を切り替える第１のスイッチ素子と、
   前記第２の電位保持線と前記第２の可変容量装置との間に接続され、前記第２の電位保持線と前記第２の可変容量装置との接続又は非接続を切り替える第２のスイッチ素子と、
   を有することを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記第１のスイッチ素子及び前記第２のスイッチ素子は、第１の選択信号に応じて同時にオン又はオフとなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記容量素子、前記第１の可変容量装置及び前記第２の可変容量装置は、ＭＯＳ容量から構成されていることを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
7. メモリセルに記憶されている記憶電位を読み出した後に、前記メモリセルに参照電位の書き込み及び読み出しを行い、前記メモリセルから読み出した前記記憶電位と前記参照電位とを比較することによりデータの読み出しを行う不揮発性半導体記憶装置であって、
   前記メモリセルから読み出された前記記憶電位を保持する第１の電位保持線と、
   前記メモリセルから読み出された前記参照電位を保持する第２の電位保持線と、
   一端が前記第１の電位保持線に接続されるとともに、他端が前記第２の電位保持線に接続され、前記第１の電位保持線に保持された前記記憶電位と前記第２の電位保持線に保持された前記参照電位との電位差を増幅するセンスアンプと、
   前記第１の電位保持線に接続された容量素子と、
   容量値を調整可能であって、前記容量素子を介して前記第１の電位保持線に接続された可変容量装置と、
   オフセット量を制御するためのオフセット指令信号を前記可変容量装置に供給するオフセット指令信号供給部と、
   前記第１の電位保持線と前記容量素子との間に挿入され、前記第１の電位保持線と前記容量素子との接続又は非接続を切り替える第１のスイッチ素子と、
   前記第２の電位保持線に接続された第２のスイッチ素子と、
   を有することを特徴とする不揮発性半導体記憶装置。
8. 前記第２のスイッチ素子の一端は、浮遊電位又は接地電位に接続されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 前記メモリセルからの記憶電位の読み出し、前記メモリセルへの参照電位の書き込み及び読み出し、及び前記記憶電位と前記参照電位との比較を行う間、前記第２のスイッチ素子は、非接続状態に保持されていることを特徴とする請求項７又は８に記載の不揮発性半導体記憶装置。
10. 前記可変容量装置は、切替スイッチを介して接続又は非接続を切り替え可能に並列接続された複数の容量素子を含むことを特徴とする請求項７乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
11. 読み出し方式を１Ｔ１Ｃ方式と２Ｔ２Ｃ方式とに切り替え可能な切替部を有することを特徴とする請求項７乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
12. 前記容量素子及び前記可変容量装置は、ＭＯＳ容量から構成されていることを特徴とする請求項７乃至１１のいずれか１項に記載の不揮発性半導体記憶装置。

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