JP4040243B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリに係り、特に強誘電体キャパシタとセルトランジスタを並列接続してなるユニットセルを複数個直列接続してセルブロックを構成する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して構成される。しかしＤＲＡＭと異なり、強誘電体メモリでは残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要になる。このため、従来型の強誘電体メモリでは、プレート線駆動回路が大きな面積を必要とする。
【０００３】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が高島等によって提案されている。これは、セルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数個直列接続してセルブロックを構成するものである（D.Takashima et al.,"High-density chain feroelectric random memory (CFRAM)" in Proc. VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のユニットセルでプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００４】
図２４は、この様なＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイ１の構成を示している。ユニットＭＣは、強誘電体キャパシタＣとセルトランジスタＴの並列接続により構成されている。この様なユニットセルＭＣが図の例では８個直列接続されて、セルブロックＭＣＢが構成される。図では、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【０００５】
セルブロックＭＣＢ０，ＭＣＢ１の各一端は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、各他端はプレート線ＢＰＬ，ＰＬに接続される。各セルブロックのセルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプ回路ＳＡが接続される。
【０００６】
図２５は、この様な強誘電体メモリの基本動作のタイミング図である。ユニットセルは、強誘電体キャパシタの残留分極が正の状態をデータ“１”、残留分極が負の状態をデータ“０”として記憶するものとする。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号ＢＳ０，ＢＳ１は“Ｌ”、ビット線ＢＬ，ＢＢＬ及びプレート線ＰＬ，ＢＰＬはＶＳＳに保たれる。このとき、強誘電体キャパシタＣはオン状態のセルトランジスタにより端子間が短絡されており、データを安定に保持する。
【０００７】
アクティブ動作に入り、例えばワード線ＷＬ２によりビット線ＢＬ側のユニットセルを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号ＢＳ０を“Ｈ”とし、プレート線ＰＬをＶＳＳ（接地電位）からＶＡＡ（正電位）に上げる。これにより、選択されたユニットセルのキャパシタに電圧が印加され、データ“０”，“１”に応じて信号電圧がビット線ＢＬに読み出される。
【０００８】
ビット線ＢＬに読み出された信号電圧は、対をなすビット線ＢＢＬに与えた参照電位Ｖｒｅｆとの比較により検出される。即ち、センタアンプ活性化信号ＳＥを立ち上げることにより、センスアンプ回路ＳＡによって、ビット線ＢＬは、データ“１”の場合、ＶＡＡに、データ“０”の場合にはＶＳＳになる。その後、センスアンプ回路ＳＡを非活性にすることにより、読み出されたデータは、再書き込みされる。
【０００９】
この読み出しと再書き込み動作において、“１”データの場合には破壊読み出しとなり、“０”データの場合は非破壊読み出しとなる。即ち、“１”データの場合には、プレート線ＰＬからの正電圧の印加により、強誘電体キャパシタの残留分極が大きく減少して分極反転を生じる。そして読み出し後、プレート線の電圧を下げると、ビット線が読み出しデータにより高電位となっているために、読み出し時とは逆電圧が強誘電体キャパシタにかかって、再度残留分極が＋Ｐｒの状態まで再書き込みされる。“０”データの場合には、プレート線電圧による分極反転し生ぜず、また読み出し後に逆電圧が掛かることもなく、元の負の残留分極状態に再書き込みされる。
【００１０】
以上の動作において、読み出し信号量は、ビット線の容量と強誘電体キャパシタの特性曲線により決まる。図２６は、強誘電体キャパシタの特性曲線（ヒステリシス曲線）と読み出し信号量の関係を示している。ここで、プレート線側から強誘電体キャパシタに与えられる正電圧ＶＡＡは、電圧軸上では負軸に−ＶＡＡで示し、ビット線側から強誘電体キャパシタに与えられる正電圧ＶＡＡを正軸に示している。ビット線容量をＣｂとすると、図２６に示すように、“１”，“０”データの読み出し時のビット線電位上昇は、傾き−Ｃｂの負荷直線とヒステリシス曲線の交点位置として求められる。但しビット線の電位上昇を−ＶＡＡを基準として示している。
図２６から明らかなように、“１”，“０”データの読み出し電位は、ビット線容量Ｃｂの増加と共に減少するので、その電位差である読み出し信号量もビット線容量Ｃｂの値に依存する。その読み出し信号量のビット線容量依存性は、通常のＤＲＡＭと異なり、ある値のビット線容量で最大値をとる。
【００１１】
ところで、ＴＣ並列ユニット直列接続型強誘電体メモリでは、その特有の性質として、ビット線の負荷容量Ｃｂが、セルブロック内の選択ワード線の位置により異なる。即ち、ワード線ＷＬ０によりビット線に最も近いメモリセルを選択した場合に比べて、ワード線ＷＬ７によりビット線から最も遠いメモリセルを選択したときには、ビット線自体の容量Ｃｂに加えて、ワード線ＷＬ０−ＷＬ６に接続されたユニットセルの寄生容量が負荷として入るため、実質的にビット線容量が大きくなるからである。
【００１２】
図２７は、この様に、選択ワード線位置によりビット線容量Ｃｂが実質的に変化し、従って読み出し信号量が変化する様子を示している。選択ワード線がＷＬ０の場合に比べて、ＷＬ７の場合には、“１”，“０”データ共に読み出し信号電位は減少する。
【００１３】
【発明が解決しようとする課題】
ところで、データセンス時には、対をなすビット線ＢＬ，ＢＢＬの一方が選択されたとき、他方を参照ビット線としてこれに図２７に示すような参照電位Ｖｒｅｆが与えられる。参照電位Ｖｒｅｆは、“１”データの時の読み出しビット線電位と“０”データの時の読み出しビット線電位の中間の値に設定される。しかし、参照電位Ｖｒｅｆを一定とすると、ＴＣ並列ユニット直列接続型強誘電体メモリの場合、図２７から明らかなように、選択ワード線がＷＬ０からＷＬ７になると、“１”データでは読み出し電位と参照電位Ｖｒｅｆとの差が小さくなり、“０”データの場合には逆に、読み出し電位と参照電位Ｖｒｅｆとの差は大きくなる。図２８は、その読み出し電位とワード線位置の関係を示している。図２８の破線は“０”，“１”データの読み出し電位の中間値である。
【００１４】
この様にＴＣ並列ユニット直列接続型強誘電体メモリにおいては、選択ワード線の位置に応じて読み出しメモリセルの負荷容量が変化する結果、参照電位Ｖｒｅｆを一定とすると、アクセスするワード線位置により“０”，“１”データの信号マージンにアンバランスが生じるという問題がある。
【００１５】
この発明は、上記事情を考慮してなされたもので、ワード線位置に依らず略一定の読み出し信号マージンが得られるようにしたＴＣ並列ユニット直列接続型の強誘電体メモリを提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明に係る強誘電体メモリは、第１に、セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルが直列接続されてセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、前記プレート線を駆動するプレート線駆動回路と、データ読み出し時、前記センスアンプ回路の活性化前に、前記ビット線に対して前記セルブロック内の選択されたユニットセルの位置に応じて異なるオフセット電圧を印加するオフセット電圧印加回路とを備え、前記オフセット電圧印加回路は、選択されたユニットセルが接続されるビット線に対して、選択されたユニットセルのセルブロック内の位置がビット線から遠いほど高くなるオフセット電圧を与えることを特徴とする。
また、前記オフセット電圧発生回路は、一端がビット線に接続された少なくとも一つのキャパシタの他端に駆動電圧を与えて、容量カップリングによりビット線にオフセット電圧を印加するものとして構成することもできる。
【００１７】
この様に、ビット線に対して、選択されたユニットセル位置に応じて異なるオフセット電圧を与えることにより、ＴＣ並列ユニット直列接続型強誘電体メモリに特有の現象であるセルブロックの寄生容量に起因する読み出し信号のアンバランスを補正することができる。
【００２０】
この発明に係る強誘電体メモリは、第３に、セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、前記プレート線を駆動するプレート線駆動回路とを備え、当該プレート線駆動回路は、スタンバイ時に前記セルブロックの内部ノードを、前記ビット線に読み出される二値データの信号電位の間にある第１の電位に設定し、前記プレート線を介して各セルブロックの内部ノードを前記第１の電位にプリチャージするものであり、且つ前記プレート線駆動回路は、スタンバイ時に前記第１の電位を発生し、アクティブ時に選択されたユニットセルの強誘電体キャパシタに順次印加される、前記第１の電位より高い第２の電位及び前記第１の電位より低い第３の電位を発生する電圧発生回路として構成されていることを特徴とする。
【００２１】
この発明によると、スタンバイ時のプレート線側からのセルブロックのプリチャージにより、ビット線側からオフセット電圧を与える場合と同様に、ＴＣ並列ユニット直列接続型強誘電体メモリに特有の現象であるセルブロックの寄生容量に起因する読み出し信号のアンバランスを補正することができる。
【００２２】
この発明に係る強誘電体メモリは、第４に、セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、選択的に前記ビット線に接続して参照電位を与える参照電位発生回路と、データ読み出し時、選択されたセルブロックが接続されるビット線と対をなす参照ビット線に、選択されるユニットセルの位置に応じて異なる寄生容量を付加するように配置されたダミーセルブロックとを備え、前記ダミーセルブロックは直列に接続された複数のトランジスタからなり、当該複数のトランジスタのゲートは前記ワード線の印加電圧に基づきオンオフ動作し、前記直列接続された一端のトランジスタは前記ビット線に接続され、前記直列接続された他端のトランジスタは接地されていることを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態によるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す等価回路である。基本構成は、図２４に示す回路と同様であり、ユニットセルＭＣは、セルトランジスタＴのソース、ドレインに強誘電体キャパシタＣの両端をそれぞれ接続して構成されている。この様なユニットセルＭＣが図の例では端子Ｎ１，Ｎ２間に８個直列接続されて、セルブロックＭＣＢが構成される。図では、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【００２６】
セルブロックＭＣＢ０，ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、他端Ｎ２はプレート線ＢＰＬ，ＰＬに接続される。各セルブロックのセルトランジスタＴのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプ（ＳＡ）回路２が接続され、プレート線ＰＬ，ＢＰＬには、プレート線駆動回路３が接続されている。
【００２７】
この実施の形態においては、選択されるワード線の位置に応じて変動する読み出し信号マージンを補正するために、ビット線ＢＬ，ＢＢＬの一方に対して所定のオフセット電圧を印加するためにオフセット電圧印加回路４が設けられている。このオフセット電圧印加回路４は、具体的には、データ読み出し時、センスアンプ回路２が活性化される前に、選択されるワード線位置に応じて異なるオフセット電圧をビット線ＢＬ，ＢＢＬの一方に与えるように構成される。
【００２８】
オフセット電圧印加回路４の具体的構成の説明に先立って、その基本的な回路方式と機能を説明する。
［選択ビット線にオフセット電圧を与える方式］
オフセット電圧印加回路４は、データ読み出しがなされる選択ビット線に対して、オフセット電圧を印加する方式とすることができる。この場合、オフセット電圧は、セルブロック内の選択されたユニットセル位置がビット線から遠いほど、高くなるように選択される。これにより、寄生容量による信号減少を補償することが可能になる。具体的には、（ａ）セルブロック内のビット線から遠い側のユニットセルが選択された時に、正のオフセット電圧を与える方式と、逆に（ｂ）ビット線に近い側のユニットセルが選択された時に負のオフセット電圧を与える方式とが考えられる。
【００２９】
図２Ａは、（ａ）の方式を適用した場合のオフセット電圧ΔＶの印加の様子をヒステリシス曲線との関係で示している。最も単純には、ワード線ＷＬ０−ＷＬ７をＷＬ０−ＷＬ３のグループと、ＷＬ４−ＷＬ７のグループに分け、前者のグループ内のワード線が選択された時は、オフセット電圧ΔＶ＝０Ｖとし、後者のグループが選択された時は、正のオフセット電圧ΔＶを与える。
【００３０】
図２Ａでは、代表的に、ワード線ＷＬ０が選択された場合と、ワード線ＷＬ７が選択された場合を示している。ワード線ＷＬ７が選択された場合、即ちビット線から遠いユニットセルが選択された場合に、その選択ビット線に正のオフセット電圧ΔＶを与える。先に説明し、また図２Ａにも示したように、ワード線位置によりビット線に接続される寄生容量が異なり、ワード線ＷＬ０が選択された時の負荷直線−Ｃｂ（ＷＬ０）と、ワード線ＷＬ７が選択された時の負荷直線−Ｃｂ（ＷＬ７）とは傾斜が異なる。
【００３１】
ワード線ＷＬ７が選択された時に、選択ビット線に正のオフセット電圧ΔＶを与えると、図２Ａに示すように、破線で示した負荷直線−Ｃｂ（ＷＬ７）が、実質的には、実線で示すように、スタート点が正電圧側にシフトしたと等価になる。この結果、“０”，“１”データいずれの場合にも、ワード線ＷＬ０が選択された時とワード線ＷＬ７が選択された時の負荷直線とヒステリシス曲線の交点、即ち読み出し信号電位の差が殆どない状態に補正される。
【００３２】
図２Ｂは、（ｂ）の方式を適用した場合のオフセット電圧ΔＶの印加の様子をヒステリシス曲線との関係で示している。ここでも図２Ａと同様に、ワード線ＷＬ０が選択された場合と、ワード線ＷＬ７が選択された場合を示しているが、図２Ａとは逆に、ワード線ＷＬ４−ＷＬ７が選択された場合にはオフセット電圧を０Ｖとし、ワード線ＷＬ０−ＷＬ３が選択された場合には、その選択ビット線に負のオフセット電圧−ΔＶを与える。これにより、実質的に負荷直線−Ｃｂ（ＷＬ７）のスタート点が負電圧側にシフトしたと等価になる。従って、“０”，“１”データいずれの場合にも、ワード線ＷＬ０が選択された時とワード線ＷＬ７が選択された時の負荷直線とヒステリシス曲線の交点、即ち読み出し信号電位の差が殆どない状態に補正される。
【００３３】
［参照ビット線にオフセット電圧を与える方式］
オフセット電圧印加回路４は、データ読み出しがなされる選択ビット線ではなく、これと対をなして参照電位Ｖｒｅｆが与えられる参照ビット線に対して、オフセット電圧を印加する方式とすることもできる。この場合には、セルブロック内の選択されたユニットセルの位置がビット線から遠いほど、低くなるようにオフセット電圧を選択すればよい。具体的には、（ａ）セルブロック内のビット線から遠い側のユニットセルが選択された時に、負のオフセット電圧を与える方式と、逆に（ｂ）ビット線に近い側のユニットセルが選択された時に正のオフセット電圧を与える方式とが考えられる。
【００３４】
図３Ａは、（ａ）の方式を適用した場合の特性曲線である。この場合も単純には、ワード線ＷＬ０−ＷＬ７をＷＬ０−ＷＬ３のグループと、ＷＬ４−ＷＬ７のグループに分け、前者のグループ内のワード線が選択された時は、負のオフセット電圧−ΔＶを与え、後者のグループが選択された時は、オフセット電圧ΔＶ＝０Ｖとする。図３Ａにおいても、代表的にワード線ＷＬ０とＷＬ７が選択された場合を示している。即ちワード線ＷＬ０が選択された場合の破線で示す参照電位Ｖｒｅｆ（ＷＬ０）に対して、ワード線ＷＬ７が選択された場合の参照電位Ｖｒｅｆ（ＷＬ７）をオフセット電圧印加により負側にシフトさせる。これにより、ワード線ＷＬ０が選択された時の“０”，“１”データの読み出し信号マージンと、ワード線ＷＬ７が選択された時の“０”，“１”データの読み出し信号マージンとを同等の状態とすることができる。
【００３５】
図３Ｂは、（ｂ）の方式を適用した場合の特性曲線である。この場合は、ワード線ＷＬ７が選択された場合の破線で示す参照電位Ｖｒｅｆ（ＷＬ７）に対して、ワード線ＷＬ０が選択された場合の参照電位Ｖｒｅｆ（ＷＬ０）をオフセット電圧印加により正側にシフトさせる。これにより、図３Ａの場合と同様に、ワード線ＷＬ０が選択された時の“０”，“１”データの読み出し信号マージンと、ワード線ＷＬ７が選択された時の“０”，“１”データの読み出し信号マージンとを同等の状態とすることができる。
【００３６】
なお、図１に示したオフセット電圧印加回路４は、選択されるワード線位置に応じてビット線電位を調整するためのものであり、これとは別に、ビット線ＢＬ，ＢＢＬの一方が選択された時に他方に参照電位Ｖｒｅｆを与える参照電位発生回路が必要である。
【００３７】
図４は、図１の基本構成に、参照電位発生回路５を加えた構成を示している。参照電位発生回路５は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣｒを用いて構成される。キャパシタＣｒの他端は、スタンバイ時はリセット用ＮＭＯＳトランジスタＱＮ１３を介してＶＳＳに接続され、アクティブ時にはＮＭＯＳトランジスタＱＮ１１，ＱＮ１２により選択的にビット線ＢＢＬ，ＢＬに接続される。これにより、データ読み出し時、例えばビット線ＢＬにデータが読み出される時には、ビット線ＢＢＬに対してキャパシタＣｒのノードを接続する。そして、駆動線ＤＰＬに与えられる電圧をキャパシタＣｒにより容量カップリングさせることにより、参照電位Ｖｒｅｆが与えられる。
【００３８】
図５は、図４における参照電位発生回路５のキャパシタＣｒとして、常誘電体キャパシタではなく、メモリセルと同様の強誘電体キャパシタを用いた例である。それ以外は図４と変わらない。この場合、キャパシタＣｒには、メモリセルの“０”データ状態と同様の残留分極状態が書き込まれるものとする。但し、駆動線ＤＰＬをプレート線ＰＬと同様の電圧で駆動して参照電位Ｖｒｅｆとして“０”，“１”の読み出し電位の中間の値を得るためには、例えばキャパシタＣｒの面積をセルユニットＭＣの強誘電体キャパシタＣのそれより大きくする。
【００３９】
図６は、図１，図４或いは図５におけるオフセット電圧発生回路４の部分を具体化した構成例を示している。オフセット電圧発生回路４の要部は、ビット線ＢＬ，ＢＢＬに容量カップリングによりオフセット電圧を与えるためのキャパシタＣＡ，ＣＢである。これらのキャパシタＣＡ，ＣＢの駆動端子ＣＫＡ，ＣＫＢは、それぞれデコーダゲートであるＮＡＮＤゲートＧ１，Ｇ２とそれらの出力に設けられたインバータＩＮＶ１，ＩＮＶ２により選択的に駆動される。
【００４０】
ここでは、アドレスの３ビットＡ０−Ａ２により、８本のワード線ＷＬ０−ＷＬ７の一つが選択され、またアドレスビットＡ３により、ビット線対ＢＬ，ＢＢＬの一方（即ち、セルブロックＭＣＢ１，ＭＣＢ０の一方）が選択される場合を想定している。そして、図２Ａで説明したオフセット電圧印加方式の応用として、ワード線ＷＬ０−ＷＬ３が選択されたときにはオフセット電圧を印加せず、ワード線ＷＬ４−ＷＬ７が選択された時に選択ビット線にオフセット電圧を印加する方式を採用している。
【００４１】
そのために、ビット線ＢＬ側のＮＡＮＤゲートＧ１には、活性化信号ＴＣＫ０と共に、アドレスＡ２，／Ａ３が入力され、ビット線ＢＢＬ側のＮＡＮＤゲートＧ２には、活性化信号ＴＣＫ０と共に、アドレスＡ２，Ａ３が入力される。即ち、Ａ３＝０でビット線ＢＬ側が選択され、且つワード線ＷＬ４−ＷＬ７の範囲が選択されるＡ２＝“１”，／Ａ３＝“１”のとき、キャパシタＣＡ側のＮＡＮＤゲートＧ１の出力が“Ｌ”となり、駆動端子ＣＫＡにオフセット電圧発生のための電圧Ｖ０が与えられる。また、Ａ３＝１でビット線ＢＢＬ側が選択され、且つワード線ＷＬ４−ＷＬ７の範囲が選択されるＡ２＝“１”，Ａ３＝“１”のとき、キャパシタＣＢ側のＮＡＮＤゲートＧ２の出力が“Ｌ”となり、駆動端子ＣＫＢにオフセット電圧発生のための電圧Ｖ０が与えられるようになっている。
【００４２】
図７Ａは、Ａ２＝“１”，／Ａ３＝“１”により、セルブロックＭＣＢ１が選択され、且つワード線ＷＬ７が選択された場合の強誘電体メモリの動作タイミングを示している。ワード線ＷＬ７が選択され（時刻ｔ１）、その後セルブロックＭＣＢ１を選択するブロック選択信号ＢＳ１が“Ｈ”になり、プレート線ＰＬに“Ｈ”が与えられる（時刻ｔ２）。そして、活性化信号ＴＣＫ０が“Ｈ”になると、ＮＡＮＤゲートＧ１が活性になり、駆動信号ＣＫＡが出力される（時刻ｔ３）。
【００４３】
これにより、データが読み出されるビット線ＢＬに、キャパシタＣＡを介してオフセット電圧が与えられる。その後、センスアンプ回路が活性化され（時刻ｔ４）、“０”，“１”データが検知増幅される。その後、プレート線ＰＬを“Ｌ”として（時刻ｔ５）、読み出しデータの再書き込みがなされた後、センスアンプ回路が非活性にされる（時刻ｔ６）。
ワード線ＷＬ４，ＷＬ５，ＷＬ６が選択された場合も同様の動作になる。
【００４４】
図７Ｂは、／Ａ２＝“１”，／Ａ３＝“１”により、セルブロックＭＣＢ１が選択され且つ、ワード線ＷＬ１が選択された場合の動作タイミング図である。この場合、図７Ａと異なり、時刻ｔ４で駆動端子ＣＫＡ，ＣＫＢには駆動電圧が得られず、選択ビット線ＢＬにオフセット電圧は与えられない。ワード線ＷＬ０，ＷＬ２，ＷＬ３が選択されたときも同様の動作となる。
【００４５】
この様にして、ビット線ＢＬから遠いユニットセルのグループが選択されたときに、そのビット線ＢＬにオフセット電圧が与えられ、前述のようにワード線ＷＬ０−ＷＬ３が選択されたときとの信号マージンのバランスが補正される。
【００４６】
図６の場合、オフセット電圧発生回路４が発生するオフセット電圧は一種である。これに対して、図８は、二種のオフセット電圧を発生するオフセット電圧発生回路４の構成を示している。この場合、各ビット線ＢＬ，ＢＢＬに容量カップリングのために、二つずつのキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤが用意される。これらのキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤの駆動端子ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤを駆動するためにそれぞれ、ＮＡＮＡゲートＧ１１，Ｇ１２，Ｇ２１，Ｇ２２とインバータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２１，ＩＮＶ２２が設けられる。
【００４７】
ここでは、図６の場合と同様に、アドレスの３ビットＡ０−Ａ２により、８本のワード線ＷＬ０−ＷＬ７の一つが選択され、またアドレスビットＡ３により、ビット線対ＢＬ，ＢＢＬの一方（即ち、セルブロックＭＣＢ１，ＭＣＢ０の一方）が選択される場合を想定している。更に、ワード線ＷＬ４−ＷＬ７のうち、ＷＬ４又はＷＬ５が選択されたときと、ＷＬ６又はＷＫ７が選択されたときとで異なるオフセット電圧を選択ビット線に与えるために、各ビット線毎に２系統の電圧印加回路が構成されている。
【００４８】
即ち、Ａ２＝“１”，／Ａ３＝“１”のとき、セルブロックＭＣＢ１が選択され且つ、ワード線ＷＬ４−ＷＬ７が選択され、このときＮＡＮＤゲートＧ１１が活性になって、キャパシタＣＡが駆動される。更に、Ａ１＝“１”で且つ／Ａ３＝“１”により、ワード線ＷＬ４−ＷＬ７のうち、ＷＬ６又はＷＬ７が選択される。このとき、ＮＡＮＤゲートＧ１２が活性化され、キャパシタＣＢが駆動される。即ち、ワード線ＷＬ４又はＷＬ５が選択されたときはキャパシタＣＡのみが、またワード線ＷＬ６又はＷＬ７が選択されたときは、キャパシタＣＡとＣＢが同時に駆動される。
【００４９】
これにより、ワード線ＷＬ４又はＷＬ５が選択された時に選択ビット線ＢＬに与えられるオフセット電圧に比べて、ワード線ＷＬ６又はＷＬ７が選択された時にはより大きなオフセット電圧が選択ビット線ＢＬに与えられる。
セルブロックＭＣＢ０が選択されて、ビット線ＢＢＬにデータが読み出される場合も同様である。この場合には、ワード線ＷＬ４又はＷＬ５が選択されたときはＮＡＮＤゲートＧ２１が活性化してキャパシタＣＣのみが、またワード線ＷＬ６又はＷＬ７が選択されたときは、更にＮＡＮＤゲートＧ２２が活性化してキャパシタＣＣとＣＤが同時に駆動される。
【００５０】
図９は、Ａ１＝“１”，Ａ２＝“１”且つ／Ａ３＝“１”により、セルブロックＭＣＢ１が選択され、且つワード線ＷＬ７が選択された場合の強誘電体メモリの動作タイミングを示している。ワード線ＷＬ７が選択され（時刻ｔ１）、その後セルブロックＭＣＢ１を選択するブロック選択信号ＢＳ１が“Ｈ”になり、プレート線ＰＬに“Ｈ”が与えられる（時刻ｔ２）。そして、活性化信号ＴＣＫ０が“Ｈ”になると、二つのＮＡＮＤゲートＧ１１，Ｇ１２が活性になり、駆動信号ＣＫＡ，ＣＫＢが出力される（時刻ｔ３）。
【００５１】
これにより、データが読み出されるビット線ＢＬに、キャパシタＣＡ，ＣＢを介してオフセット電圧が与えられる。その後、センスアンプ回路が活性化され（時刻ｔ４）、“０”，“１”データが検知増幅される。その後、プレート線ＰＬを“Ｌ”として（時刻ｔ５）、読み出しデータの再書き込みがなされた後、センスアンプ回路が非活性にされる（時刻ｔ６）。
ワード線ＷＬ６が選択された場合も同様の動作になる。ワード線ＷＬ４又はＷＬ５が選択された場合は、駆動信号ＣＫＡのみが“Ｈ”となり、キャパシタＣＡのみが駆動される。
【００５２】
図６及び図８に示したオフセット電圧発生回路４では、回路電源電圧Ｖ０を用いて、これをキャパシタの駆動電圧としている。そのため、図８では、二種のオフセット電圧を発生するために、各ビット線ＢＬ，ＢＢＬに二個ずつのキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤが必要であった。これに対して、異なるキャパシタ駆動電圧を用意すれば、一つずつのキャパシタで複数段階のオフセット電圧を発生することが可能である。
【００５３】
図１０は、その様なオフセット電圧発生回路４の構成例を示している。ここでは、ビット線ＢＬ，ＢＢＬに接続されたカップリング用キャパシタＣＡ，ＣＢの駆動端子ＣＫＡ，ＣＫＢに対して、４種の駆動電圧ＶＳＳ，Ｖ０，２Ｖ０，３Ｖ０を選択的に与えて、４ステップのオフセット電圧が与えられるようにしている。即ち、８本のワード線ＷＬ０−ＷＬ７に対して、ＷＬ０又はＷＬ１が選択された時、ＷＬ２又はＷＬ３が選択された時、ＷＬ４又はＷＬ５が選択された時、ＷＬ６又はＷＬ７が選択された時に応じて、それぞれ異なるオフセット電圧をビット線に与えるようにする。
【００５４】
そのために、キャパシタＣＡの駆動端子ＣＫＡには、電圧３Ｖ０，２Ｖ０，Ｖ０及びＶＳＳを与えるための駆動用ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３，ＱＰ２４が設けられている。同様に、キャパシタＣＢの駆動端子ＣＫＢには、電圧３Ｖ０，２Ｖ０，Ｖ０及びＶＳＳを与えるための駆動用ＰＭＯＳトランジスタＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３４が設けられている。ＮＭＯＳトランジスタＱＮ２１，ＱＮ３１は、活性化信号ＴＣＫ０が“Ｌ”のときに、駆動端子ＣＫＡ，ＣＫＢをＶＳＳにリセットするためのリセットトランジスタである。
【００５５】
駆動用ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３，ＱＰ２４をアドレスに応じて選択的にオン駆動するためのデコードゲートとして、ＮＡＮＤゲートＧ１０１，Ｇ１０２，Ｇ１０３，Ｇ１０４が設けられている。同様に、駆動用ＰＭＯＳトランジスタＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３４をアドレスに応じて選択的にオン駆動するためのデコーダゲートとして、ＮＡＮＤゲートＧ２０１，Ｇ２０２，Ｇ２０３，Ｇ２０４が設けられている。
【００５６】
ＮＡＮＤゲートＧ１０１，Ｇ１０２，Ｇ１０３，Ｇ１０４は、セルブロックＭＣＢ１，ＭＣＢ０を選択するアドレスビットＡ３が、／Ａ３＝“１”のとき、即ちセルブロックＭＣＢ１が選択されるときに活性化される。ＮＡＮＤゲートＧ２０１，Ｇ２０２，Ｇ２０３，Ｇ２０４は、Ａ３＝“１”のとき、即ちセルブロックＭＣＢ０が選択されるときに活性化される。更にこれらのＮＡＮＤゲートには８本のワード線の二本ずつを選択するＡ１，／Ａ１，Ａ２，／Ａ２の組み合わせが入り、ワード線位置に応じてオンになる。
【００５７】
図１１は、／Ａ３＝“１”によりセルブロックＭＣＢ１即ちビット線ＢＬが選択され、Ａ１＝Ａ２＝“１”によりワード線ＷＬ６又はＷＬ７が選択された場合の強誘電体メモリの動作タイミングを示している。例えばワード線ＷＬ７が選択され（時刻ｔ１）、その後セルブロックＭＣＢ１を選択するブロック選択信号ＢＳ１が“Ｈ”になり、プレート線ＰＬに“Ｈ”が与えられる（時刻ｔ２）。そして、活性化信号ＴＣＫ０が“Ｈ”になると、Ａ１＝Ａ２＝／Ａ３＝“１”によりＮＡＮＤゲートＧ１０１が活性になり、駆動トランジスタＱＰ２１がオンして、駆動端子ＣＫＡに３Ｖ０が出力される（時刻ｔ３）。
【００５８】
これにより、データが読み出されるビット線ＢＬに、３Ｖ０で駆動されたキャパシタＣＡにより大きなオフセット電圧が与えられる。その後、センスアンプ回路が活性化され（時刻ｔ４）、“０”，“１”データが検知増幅される。その後、プレート線ＰＬを“Ｌ”として（時刻ｔ５）、読み出しデータの再書き込みがなされた後、センスアンプ回路が非活性にされる（時刻ｔ６）。
ワード線ＷＬ６が選択された場合も同様の動作になる。
【００５９】
ワード線ＷＬ４又はＷＬ５が選択された時は、ＮＡＮＤゲートＧ１０２がオンになり、駆動トランジスタＱＰ２２がオンとなって、駆動端子ＣＫＡには２Ｖ０が与えられる。これにより、ワード線ＷＬ６，ＷＬ７が選択された場合に比べて小さいオフセット電圧がビット線ＢＬに与えられる。ワード線ＷＬ２又はＷＬ３が選択された時は、ＮＡＮＤゲートＧ１０３がオンになり、駆動トランジスタＱＰ２３がオンとなって、駆動端子ＣＫＡにはＶ０が与えられる。これにより、ワード線ＷＬ４，ＷＬ５が選択された場合に比べて更に小さいオフセット電圧がビット線ＢＬに与えられる。以下同様に、選択されるワード線位置に応じて細かくステップ分けされたオフセット電圧がビット線に与えられ、信号マージンのバランス補正がなされる。
【００６０】
以上の実施の形態において、図７Ａ，図７Ｂ，図９，図１１において、オフセット電圧発生回路４を非活性にするタイミング、即ち活性化信号ＴＣＫ０を“Ｌ”にするタイミングは、センスアンプ回路２によるセンス動作を行い、プレート線ＰＬを“Ｌ”に戻した後、センスアンプ回路２を非活性にする前としている。しかしオフセット電圧発生回路４は、読み出しデータが確定すれば、オフにしても差し支えなく、例えばプレート線ＰＬを“Ｌ”にするより前に活性化信号ＴＣＫ０を“Ｌ”にすることもできる。
【００６１】
ここまでの実施の形態では、ＴＣ並列ユニット直列接続型強誘電体メモリのワード線位置による読み出し信号マージンのアンバランスを、データが読み出されるビット線に所定のオフセット電圧を与えることにより補正した。これに対して、セルブロックのプレート線側からセルブロックの内部ノードをプリチャージすることにより、同様にワード線位置による読み出し信号のマージンのアンバランスを補正することが可能である。
以下にその様な実施の形態を説明する。
【００６２】
［実施の形態２］
図１２は、その様な実施の形態によるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す等価回路である。基本構成は、図２４に示す回路と同様であり、ユニットセルＭＣは、セルトランジスタＴのソース、ドレインに強誘電体キャパシタＣの両端をそれぞれ接続して構成されている。この様なユニットセルＭＣが図の例では端子Ｎ１，Ｎ２間に８個直列接続されて、セルブロックＭＣＢが構成される。図では、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【００６３】
セルブロックＭＣＢ０，ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、他端Ｎ２はプレート線ＢＰＬ，ＰＬに接続される。各セルブロックのセルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプ（ＳＡ）回路２が接続され、プレート線ＰＬ，ＢＰＬには、プレート線駆動回路３が接続されている。
【００６４】
ここで、プレート線駆動回路３は、アクティブ時にプレート線ＰＬ，ＢＰＬを駆動する本来のプレート線駆動回路としての機能の他に、スタンバイ時にセルブロックＭＣＢ０，ＭＣＢ１の内部ノードを所定電位にプリチャージするためのプリチャージ回路の機能を併せ持つ３値電圧発生回路として構成されている。プリチャージ電位は、“０”，“１”データのときにビット線に読み出される電位の間にある電位（好ましくは参照電位と同じ中間電位）とする。プレート線駆動回路３は、アクティブ時には、上述したプリチャージ電位より高い電位と、プリチャージ電位より低い電位を順次プレート線に出力することになる。
【００６５】
図１４は、プレート線駆動回路３のうち一つのプレート線ＰＬを駆動する部分について具体的な構成を示している。ＰＭＯＳトランジスタＱＰ４１は、クロックφ１＝“Ｌ”によりオン駆動されて、プレート線ＰＬに高電位ＶＰＬＨを与える。ＮＭＯＳトランジスタＱＮ４１は、クロックφ２＝“Ｈ”によりオン駆動されて、プレート線ＰＬに低電位ＶＳＳを与える。ＮＭＯＳトランジスタＱＮ４２とＰＭＯＳトランジスタＱＰ４２は、それぞれクロックφ３＝“Ｈ”，／φ３＝“Ｌ”によりオン駆動されて、プレート線ＰＬにプリチャージ電位（図の場合参照電位Ｖｒｅｆ）を与える。
【００６６】
このプレート線駆動回路３の動作波形は、図１５のようになる。即ち、スタンバイ時、φ１＝“Ｈ”，φ２＝“Ｌ”，φ３＝“Ｈ”である。このとき、プレート線ＰＬにはＶｒｅｆが与えられる。このプレート線に与えられるプリチャージ電位Ｖｒｅｆは、後述するようにセルブロックの内部ノードに転送される。アクティブ時は、φ３＝“Ｌ”であり、φ１が“Ｈ”から“Ｌ”に、続いてφ２が“Ｌ”から“Ｈ”に変化することより、順次高電位ＶＰＬＨ、低電位ＶＳＳがプレート線ＰＬに与えられる。
【００６７】
図１２の強誘電体メモリの動作を、セルブロックＭＣＢ１に着目し、且つアクティブ時にワード線ＷＬ２が選択される場合について、図１３のタイミング図を参照して次に説明する。クロックφ３＝“Ｈ”のスタンバイ時、前述のようにプレート線駆動回路３からプレート線ＰＬにはプリチャージ電位Ｖｒｅｆが与えられる。この間、全ワード線ＷＬ０−ＷＬ７は“Ｈ”であり、プレート線ＰＬのプリチャージ電位Ｖｒｅｆはオンしているセルトランジスタを介して、セルブロックＭＣＢ１の内部ノードに転送される。
【００６８】
クロックφ３が“Ｌ”になり、同時に選択ワード線ＷＬ２が“Ｌ”になって、アクティブ動作に入る（時刻ｔ１）。そして、ブロック選択信号ＢＳ１が選択されて“Ｈ”になり（時刻ｔ２）、セルブロックＭＣＢ１の選択メモリセルの強誘電体キャパシタがビット線ＢＬに接続される。そして、クロックφ１が“Ｌ”になって、プレート線ＰＬに高電位ＶＰＬＨ（図１３の例では、電源電位ＶＡＡ）が与えられ、ビット線へのデータ読み出しが行われる。この後、センスアンプ活性化信号ＳＥが“Ｈ”になり、ビット線ＢＢＬに与えられた参照電位Ｖｒｅｆとの比較により、ビット線ＢＬは、データ“０”，“１”に応じて、ＶＳＳ，ＶＡＡに増幅される。
【００６９】
その後、クロックφ１が“Ｌ”になり、代わってクロックφ２が“Ｈ”になることで、プレート線ＰＬは低電位ＶＳＳに戻される（時刻ｔ５）。センスアンプ回路２は引き続き活性に保たれ、その間に、前述のように“１”データの場合には強誘電体キャパシタに逆電圧が掛かり、“０”データの場合は印加電圧ゼロととなって、再書き込みがなされる。そして、ブロック選択信号ＢＳ１を“Ｌ”にしてセルブロックをビット線ＢＬから切り離し、更にセンスアンプ回路２を非活性にする（時刻ｔ６）。この後、クロックφ２を“Ｌ”とし、更にワード線ＷＬ２を“Ｈ”、クロックφ３を“Ｌ”として、スタンバイ状態に戻る。
【００７０】
この実施の形態の場合の強誘電体キャパシタに印加される電圧の軌跡を、図２７と比較して示すと、図１６のようになる。この実施の形態では、セルブロックの内部ノードがＶｒｅｆにプリチャージされる。従って、データ読み出し時、選択メモリセル位置からビット線側にあるメモリセルのノードに蓄積されている電荷が信号電荷に加算されてビット線に読み出される。この信号電荷に加算される電荷量は、ワード線ＷＬ０により選択されるビット線に最も近いメモリセルの場合には最も小さく、ワード線ＷＬ７により選択されるビット線から最も遠いメモリセルの場合に最も大きいという関係がある。
【００７１】
セルブロック内部ノードのプリチャージの結果として、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合の信号電荷量はΔＱだけ大きくなるとすると、図１６に示したように、負荷直線−Ｃｂのスタート点が、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合の方が電荷量ΔＱの分だけシフトしたと等価になる。
【００７２】
以上の結果、図１６に示すように、“１”データの場合のビット線読み出し電位は、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合より減少するが、その減少分は図２７と比べてごく小さい。“０”データについては、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合の方が僅かに増加する。
図１７は、従来の図２８に対応させて、読み出しビット線電位のワード線位置依存性を示している。“０”データの場合、実質的に読み出し電位はワード線位置がＷＬ０からＷＬ７に変化するにつれて、僅かに大きくなるが、略一定である。“１”データの場合は逆に、ワード線位置がＷＬ０からＷＬ７に変化するにつれて読み出し電位が僅かに減少するが、略一定である。従って、参照電位（同時にプリチャージ電位でもある）Ｖｒｅｆを“０”，“１”データのビット線読み出し電位の略中間電位に固定して、自動的にワード線位置による信号マージンのアンバランスが補正される。そしてどのワード線が選択された場合でも、略一定の信号量が得られる。
【００７３】
ビット線にオフセット電圧を与える方式では、ワード線位置に応じてオフセット電圧を選択する必要があり、アドレス選択の機能を必要とした。これに対してこの実施の形態の場合には、セルブロックの内部ノードにプリチャージされた電荷は、ワード線の選択により自動的に、ワード線位置よりビット線側にある電荷のみが信号電荷に加算されて読み出しされる。従って、アドレス選択機能を持つ回路の格別に用意する必要がなく、回路は簡単になる。
【００７４】
図１２の回路に対して、参照電位発生回路を含めた回路構成を示すと、図１８のようになる。参照電位発生回路４は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣｒを用いて構成される。キャパシタＣｒの他端は、スタンバイ時はリセット用ＮＭＯＳトランジスタＱＮ１３を介してＶＳＳに接続され、アクティブ時にはＮＭＯＳトランジスタＱＮ１１，ＱＮ１２により選択的にビット線ＢＢＬ，ＢＬに接続される。
【００７５】
この回路構成の場合の動作タイミングを図１９に示す。その基本動作は、図１２の場合と同様であるので、参照電位発生の動作に着目して説明する。選択ワード線ＷＬ２が“Ｌ”になってアクティブ動作に入り（時刻ｔ１）、その後ブロック選択信号ＢＳ１が“Ｈ”になると同時に、参照電位発生回路４の選択信号ＤＢＳ０が“Ｈ”になる（時刻ｔ２）。続いて、プレート線ＰＬにＶＡＡを与える時に同時に、駆動線ＤＰＬに“Ｈ”を与える（時刻ｔ３）。これにより、トランジスタＱＮ１１を介してキャパシタＣｒがビット線ＢＢＬに接続され、駆動線ＤＰＬに与えられる電圧がビット線ＢＢＬに所定の結合比で参照側のビット線ＢＢＬに容量結合され、参照電位Ｖｒｅｆがビット線ＢＢＬに与えられる。そして、選択信号ＤＢＳ０を“Ｌ”にした後、プレート線ＰＬおよび駆動線ＤＰＬを“Ｌ”レベルにする（時刻ｔ５）。再書き込みが終了した後、リセット信号ＤＲＳを“Ｈ”にして、キャパシタＣｒのノードをＶＳＳにリセットし（時刻ｔ６）、センスアンプ回路２を非活性にする（時刻ｔ７）。
【００７６】
以上のように、一つのキャパシタＣｒを用いた簡単な参照電位発生回路４により、参照ビット線側に与える参照電位Ｖｒｅｆを固定した状態で、且つセルブロックのプリチャージ動作によってワード線位置による読み出し信号量の補正が可能である。
【００７７】
図２０は、図１８における参照電位発生回路４のキャパシタＣｒとして、常誘電体キャパシタではなく、メモリセルと同様の強誘電体キャパシタを用いた例である。それ以外は図１８と変わらない。この場合、キャパシタＣｒには、メモリセルの“０”データ状態と同様の残留分極状態が書き込まれるものとする。但し、駆動線ＤＰＬをプレート線ＰＬと同様の電圧で駆動して参照電位Ｖｒｅｆとして“０”，“１”の読み出し電位の中間の値を得るためには、例えばキャパシタＣｒの面積をセルユニットＭＣの強誘電体キャパシタＣのそれより大きくする。
【００７８】
図２１は、図２０の回路構成の場合の動作タイミングを、図１９に対応させて示している。図１９と異なるのは、参照電位発生回路５の駆動線ＤＰＬをデータ読み出し動作の間、“Ｈ”に保ち、センス動作が終了した後、時刻ｔ８で“Ｌ”にしている点である。これは、キャパシタＣｒとして強誘電体キャパシタを用いているため、誤って“１”データが書かれるのを防止するためである。
【００７９】
ここまでの実施の形態では、ワード線位置に応じて選択されるセルユニットの強誘電体キャパシタの負荷が実質的に変動することによる読み出し信号量変動を補正するために、ビット線側に或いはビット線と反対のプレート線側に所定の補正用電圧を与えるようにした。これに対し、積極的に電圧印加を行うことなく、ビット線対の寄生容量のバランスをとることにより信号量のアンバランスを補正することも可能である。その様な実施の形態を次に説明する。
【００８０】
［実施の形態３］
図２２は、その様な実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す等価回路である。基本構成は、図２４に示す回路と同様である。この実施の形態では、ビット線対ＢＬ，ＢＢＬに対して設けられるセルブロックＭＣＢ１，ＭＣＢ０と別に、ダミーセルブロックＤＭＣＢが設けられている。セルブロックＭＣＢ０，ＭＣＢ１が８個のセルトランジスタＴと強誘電体キャパシタＣにより構成される場合に、ダミーセルブロックＤＭＣＢは、８個のダミーセルトランジスタＤＴの直列接続により構成される。
【００８１】
ダミーセルトランジスタＤＴの一端は接地され、他端は選択ゲートトランジスタＤＢＳＴ０，ＤＢＳＴ１を介してそれぞれビット線ＢＢＬ，ＢＬに選択的に接続される。ダミーセルトランジスタＤＴのゲートはダミーワード線ＤＷＬ０−ＤＷＬ７により駆動される。選択ゲートトランジスタＤＢＳＴ０，ＤＢＳＴ１は、ブロック選択信号ＤＢＳ０，ＤＢＳ１により駆動される。
なお図では省略したが、ダミーセルブロックＤＭＣＢとは別に、ビット線ＢＬ，ＢＢＬに参照電位Ｖｒｅｆを与えるために、図１８或いは図２０と同様の参照電位発生回路５が設けられる。
【００８２】
ダミーセルブロックＤＭＣＢは、セルブロックＭＣＢ０，ＭＣＢ１の一方が選択された時に、その選択されたユニットセル位置に応じて異なる寄生容量と同等の寄生容量を参照側のビット線に付加するために用いられる。選択されたユニットセルよりビット線側ではユニットセルの強誘電体キャパシタは短絡されているから、選択されたセルブロックの寄生容量は、選択されたユニットセルよりビット線側にあるセルトランジスタのゲート容量と拡散層容量によりほぼ決まる。従って、ダミーセルトランジスタＤＴを、セルブロックに用いられるセルトランジスタＴと同じ寸法のものとすれば、ワード線と対応するダミーワード線が選択されるようにして、参照ビット線に選択ビット線と同じ寄生容量を付加することが可能になる。
【００８３】
図２３は、この実施の形態の場合の動作タイミング図である。スタンバイ時、ワード線ＷＬ０−ＷＬ７が“Ｈ”に保持される間、同様にダミーワード線ＤＷＬ０−ＤＷＬ７も“Ｈ”に保持される。そして、アクティブ時、ワード線ＷＬ０−ＷＬ７の一本が“Ｌ”とされるときに、同時にダミーワード線ＤＷＬ０−ＤＷＬ７の中の対応するもの一本が“Ｌ”とされる。図２３の例では、セルブロックＭＣＢ１が選択され、ワード線ＷＬ７が選択された場合を示している。ワード線ＷＬ７と同時に対応するダミーワード線ＤＷＬ７が選択される（時刻ｔ１）。そしてブロック選択信号ＢＳ１が“Ｈ”になって、セルブロックＭＣＢ１が選択されるときに同時に、ブロック選択信号ＤＢＳ０が“Ｈ”になって、ダミーセルブロックＤＭＣＢがビット線ＢＢＬに接続される（時刻ｔ２）。
【００８４】
これにより、セルブロックＭＣＢ１のワード線ＷＬ７により選択されたユニットセルがビット線ＢＬに接続され、同時にダミーセルブロックＤＭＣＢのダミーワード線ＤＷＬ７により選択されたダミーセルトランジスタＤＴが参照側のビット線ＢＢＬに接続される。参照側のビット線ＢＢＬには、図２２では省略した参照電位発生回路により所定の参照電位Ｖｒｅｆが与えられる。そして、センスアンプ回路を活性化することにより、“０”，“１”データの判別が行われる（時刻ｔ３）。その後、先の実施の形態と同様に、プレート線ＰＬを“Ｌ”にして読み出しデータの再書き込みを行い（時刻ｔ５）、センスアンプ回路２を非活性にする（時刻ｔ５）。
【００８５】
この実施の形態の場合、セルブロックＭＣＢの読み出しにおいて、ワード線位置に応じて異なるセルブロックの寄生容量がビット線ＢＬに接続される時に、同時に参照側のビット線ＢＢＬにもダミーセルブロックＤＭＣＢによりワード線位置に応じて異なる寄生容量が接続されることになる。このことは、言い換えれば、セルブロックの選択ワード線位置に応じて、参照側のビット線に与える参照電位Ｖｒｅｆを実質的に変えたと等価になる。この結果、ワード線位置による信号量のアンバランスが補正される。
【００８６】
この実施の形態において、ダミーセルブロックはセルトランジスタのみにより構成され、再書き込み等の動作は必要がない。従って、図２３に破線で示したように、センスアンプ回路２を活性化してデータが確定した後は、選択されたブロック選択信号ＤＢＳ０を“Ｌ”とし、また選択されたダミーワード線ＤＷＬ７を“Ｌ”とすることができる。
【００８７】
【発明の効果】
以上述べたようにこの発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリの選択されるワード線位置により負荷が変動することに起因する“０”，“１”データの信号マージンのアンバランスが補正され、ワード線位置に依らず略一定の信号マージンを得ることが可能になる。
【図面の簡単な説明】
【図１】この発明の実施の形態による強誘電体メモリの構成を示す等価回路図である。
【図２Ａ】選択ビット線にオフセット電圧を与える方式による信号アンバランス補正の原理を説明するための特性図である。
【図２Ｂ】選択ビット線にオフセット電圧を与える他の方式による信号アンバランス補正の原理を説明するための特性図である。
【図３Ａ】参照ビット線にオフセット電圧を与える方式による信号アンバランス補正の原理を説明するための特性図である。
【図３Ｂ】参照ビット線にオフセット電圧を与える他の方式による信号アンバランス補正の原理を説明するための特性図である。
【図４】図１の構成に参照電位発生回路を付加した回路構成を示す図である。
【図５】図１の構成に他の参照電位発生回路を付加した回路構成を示す図である。
【図６】オフセット電圧発生回路を具体化した回路構成例を示す図である。
【図７Ａ】図６のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図７Ｂ】図６のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図８】オフセット電圧発生回路を具体化した他の回路構成例を示す図である。
【図９】図８のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図１０】オフセット電圧発生回路を具体化した他の回路構成例を示す図である。
【図１１】図１０のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図１２】この発明の他の実施の形態による強誘電体メモリの構成を示す等価回路である。
【図１３】同強誘電体メモリの動作タイミング図である。
【図１４】同強誘電体メモリのプレート線駆動回路の構成を示す図である。
【図１５】同プレート線駆動回路の動作波形を示す図である。
【図１６】同強誘電体メモリの読み出し信号の電圧軌跡を示す図である。
【図１７】同強誘電体メモリのビット線読み出し電位のワード線位置依存性を示す図である。
【図１８】図１２の回路に参照電位発生回路を付加した回路構成を示す図である。
【図１９】図１８の回路の動作タイミング図である。
【図２０】図１８の参照電位発生回路を変形した回路構成を示す図である。
【図２１】図２０の回路の動作タイミング図である。
【図２２】この発明の他の実施の形態による強誘電体メモリの構成を示す等価回路である。
【図２３】同強誘電体メモリの動作タイミング図である。
【図２４】ＴＣ並列ユニット直列接続型強誘電体メモリの基本構成を示す等価回路である。
【図２５】同強誘電体メモリの動作タイミングである。
【図２６】同強誘電体メモリの動作原理を説明するためのヒステリシス特性である。
【図２７】同強誘電体メモリのワード線位置による読み出し信号電位の変化を示す図である。
【図２８】同強誘電体メモリの読み出し信号電位のワード線位置依存性を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ回路、３…プレート線駆動回路、４…オフセット電圧発生回路、５…参照電位発生回路、ＭＣ…メモリセル、ＭＣＢ０，ＭＣＢ１…セルブロック、ＢＬ，ＢＢＬ…ビット線、ＷＬ０〜ＷＬ７…ワード線。
【発明の属する技術分野】
この発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリに係り、特に強誘電体キャパシタとセルトランジスタを並列接続してなるユニットセルを複数個直列接続してセルブロックを構成する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して構成される。しかしＤＲＡＭと異なり、強誘電体メモリでは残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要になる。このため、従来型の強誘電体メモリでは、プレート線駆動回路が大きな面積を必要とする。
【０００３】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が高島等によって提案されている。これは、セルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数個直列接続してセルブロックを構成するものである（D.Takashima et al.,"High-density chain feroelectric random memory (CFRAM)" in Proc. VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のユニットセルでプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００４】
図２４は、この様なＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイ１の構成を示している。ユニットＭＣは、強誘電体キャパシタＣとセルトランジスタＴの並列接続により構成されている。この様なユニットセルＭＣが図の例では８個直列接続されて、セルブロックＭＣＢが構成される。図では、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【０００５】
セルブロックＭＣＢ０，ＭＣＢ１の各一端は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、各他端はプレート線ＢＰＬ，ＰＬに接続される。各セルブロックのセルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプ回路ＳＡが接続される。
【０００６】
図２５は、この様な強誘電体メモリの基本動作のタイミング図である。ユニットセルは、強誘電体キャパシタの残留分極が正の状態をデータ“１”、残留分極が負の状態をデータ“０”として記憶するものとする。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号ＢＳ０，ＢＳ１は“Ｌ”、ビット線ＢＬ，ＢＢＬ及びプレート線ＰＬ，ＢＰＬはＶＳＳに保たれる。このとき、強誘電体キャパシタＣはオン状態のセルトランジスタにより端子間が短絡されており、データを安定に保持する。
【０００７】
アクティブ動作に入り、例えばワード線ＷＬ２によりビット線ＢＬ側のユニットセルを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号ＢＳ０を“Ｈ”とし、プレート線ＰＬをＶＳＳ（接地電位）からＶＡＡ（正電位）に上げる。これにより、選択されたユニットセルのキャパシタに電圧が印加され、データ“０”，“１”に応じて信号電圧がビット線ＢＬに読み出される。
【０００８】
ビット線ＢＬに読み出された信号電圧は、対をなすビット線ＢＢＬに与えた参照電位Ｖｒｅｆとの比較により検出される。即ち、センタアンプ活性化信号ＳＥを立ち上げることにより、センスアンプ回路ＳＡによって、ビット線ＢＬは、データ“１”の場合、ＶＡＡに、データ“０”の場合にはＶＳＳになる。その後、センスアンプ回路ＳＡを非活性にすることにより、読み出されたデータは、再書き込みされる。
【０００９】
この読み出しと再書き込み動作において、“１”データの場合には破壊読み出しとなり、“０”データの場合は非破壊読み出しとなる。即ち、“１”データの場合には、プレート線ＰＬからの正電圧の印加により、強誘電体キャパシタの残留分極が大きく減少して分極反転を生じる。そして読み出し後、プレート線の電圧を下げると、ビット線が読み出しデータにより高電位となっているために、読み出し時とは逆電圧が強誘電体キャパシタにかかって、再度残留分極が＋Ｐｒの状態まで再書き込みされる。“０”データの場合には、プレート線電圧による分極反転し生ぜず、また読み出し後に逆電圧が掛かることもなく、元の負の残留分極状態に再書き込みされる。
【００１０】
以上の動作において、読み出し信号量は、ビット線の容量と強誘電体キャパシタの特性曲線により決まる。図２６は、強誘電体キャパシタの特性曲線（ヒステリシス曲線）と読み出し信号量の関係を示している。ここで、プレート線側から強誘電体キャパシタに与えられる正電圧ＶＡＡは、電圧軸上では負軸に−ＶＡＡで示し、ビット線側から強誘電体キャパシタに与えられる正電圧ＶＡＡを正軸に示している。ビット線容量をＣｂとすると、図２６に示すように、“１”，“０”データの読み出し時のビット線電位上昇は、傾き−Ｃｂの負荷直線とヒステリシス曲線の交点位置として求められる。但しビット線の電位上昇を−ＶＡＡを基準として示している。
図２６から明らかなように、“１”，“０”データの読み出し電位は、ビット線容量Ｃｂの増加と共に減少するので、その電位差である読み出し信号量もビット線容量Ｃｂの値に依存する。その読み出し信号量のビット線容量依存性は、通常のＤＲＡＭと異なり、ある値のビット線容量で最大値をとる。
【００１１】
ところで、ＴＣ並列ユニット直列接続型強誘電体メモリでは、その特有の性質として、ビット線の負荷容量Ｃｂが、セルブロック内の選択ワード線の位置により異なる。即ち、ワード線ＷＬ０によりビット線に最も近いメモリセルを選択した場合に比べて、ワード線ＷＬ７によりビット線から最も遠いメモリセルを選択したときには、ビット線自体の容量Ｃｂに加えて、ワード線ＷＬ０−ＷＬ６に接続されたユニットセルの寄生容量が負荷として入るため、実質的にビット線容量が大きくなるからである。
【００１２】
図２７は、この様に、選択ワード線位置によりビット線容量Ｃｂが実質的に変化し、従って読み出し信号量が変化する様子を示している。選択ワード線がＷＬ０の場合に比べて、ＷＬ７の場合には、“１”，“０”データ共に読み出し信号電位は減少する。
【００１３】
【発明が解決しようとする課題】
ところで、データセンス時には、対をなすビット線ＢＬ，ＢＢＬの一方が選択されたとき、他方を参照ビット線としてこれに図２７に示すような参照電位Ｖｒｅｆが与えられる。参照電位Ｖｒｅｆは、“１”データの時の読み出しビット線電位と“０”データの時の読み出しビット線電位の中間の値に設定される。しかし、参照電位Ｖｒｅｆを一定とすると、ＴＣ並列ユニット直列接続型強誘電体メモリの場合、図２７から明らかなように、選択ワード線がＷＬ０からＷＬ７になると、“１”データでは読み出し電位と参照電位Ｖｒｅｆとの差が小さくなり、“０”データの場合には逆に、読み出し電位と参照電位Ｖｒｅｆとの差は大きくなる。図２８は、その読み出し電位とワード線位置の関係を示している。図２８の破線は“０”，“１”データの読み出し電位の中間値である。
【００１４】
この様にＴＣ並列ユニット直列接続型強誘電体メモリにおいては、選択ワード線の位置に応じて読み出しメモリセルの負荷容量が変化する結果、参照電位Ｖｒｅｆを一定とすると、アクセスするワード線位置により“０”，“１”データの信号マージンにアンバランスが生じるという問題がある。
【００１５】
この発明は、上記事情を考慮してなされたもので、ワード線位置に依らず略一定の読み出し信号マージンが得られるようにしたＴＣ並列ユニット直列接続型の強誘電体メモリを提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明に係る強誘電体メモリは、第１に、セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルが直列接続されてセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、前記プレート線を駆動するプレート線駆動回路と、データ読み出し時、前記センスアンプ回路の活性化前に、前記ビット線に対して前記セルブロック内の選択されたユニットセルの位置に応じて異なるオフセット電圧を印加するオフセット電圧印加回路とを備え、前記オフセット電圧印加回路は、選択されたユニットセルが接続されるビット線に対して、選択されたユニットセルのセルブロック内の位置がビット線から遠いほど高くなるオフセット電圧を与えることを特徴とする。
また、前記オフセット電圧発生回路は、一端がビット線に接続された少なくとも一つのキャパシタの他端に駆動電圧を与えて、容量カップリングによりビット線にオフセット電圧を印加するものとして構成することもできる。
【００１７】
この様に、ビット線に対して、選択されたユニットセル位置に応じて異なるオフセット電圧を与えることにより、ＴＣ並列ユニット直列接続型強誘電体メモリに特有の現象であるセルブロックの寄生容量に起因する読み出し信号のアンバランスを補正することができる。
【００２０】
この発明に係る強誘電体メモリは、第３に、セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、前記プレート線を駆動するプレート線駆動回路とを備え、当該プレート線駆動回路は、スタンバイ時に前記セルブロックの内部ノードを、前記ビット線に読み出される二値データの信号電位の間にある第１の電位に設定し、前記プレート線を介して各セルブロックの内部ノードを前記第１の電位にプリチャージするものであり、且つ前記プレート線駆動回路は、スタンバイ時に前記第１の電位を発生し、アクティブ時に選択されたユニットセルの強誘電体キャパシタに順次印加される、前記第１の電位より高い第２の電位及び前記第１の電位より低い第３の電位を発生する電圧発生回路として構成されていることを特徴とする。
【００２１】
この発明によると、スタンバイ時のプレート線側からのセルブロックのプリチャージにより、ビット線側からオフセット電圧を与える場合と同様に、ＴＣ並列ユニット直列接続型強誘電体メモリに特有の現象であるセルブロックの寄生容量に起因する読み出し信号のアンバランスを補正することができる。
【００２２】
この発明に係る強誘電体メモリは、第４に、セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、選択的に前記ビット線に接続して参照電位を与える参照電位発生回路と、データ読み出し時、選択されたセルブロックが接続されるビット線と対をなす参照ビット線に、選択されるユニットセルの位置に応じて異なる寄生容量を付加するように配置されたダミーセルブロックとを備え、前記ダミーセルブロックは直列に接続された複数のトランジスタからなり、当該複数のトランジスタのゲートは前記ワード線の印加電圧に基づきオンオフ動作し、前記直列接続された一端のトランジスタは前記ビット線に接続され、前記直列接続された他端のトランジスタは接地されていることを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態によるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す等価回路である。基本構成は、図２４に示す回路と同様であり、ユニットセルＭＣは、セルトランジスタＴのソース、ドレインに強誘電体キャパシタＣの両端をそれぞれ接続して構成されている。この様なユニットセルＭＣが図の例では端子Ｎ１，Ｎ２間に８個直列接続されて、セルブロックＭＣＢが構成される。図では、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【００２６】
セルブロックＭＣＢ０，ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、他端Ｎ２はプレート線ＢＰＬ，ＰＬに接続される。各セルブロックのセルトランジスタＴのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプ（ＳＡ）回路２が接続され、プレート線ＰＬ，ＢＰＬには、プレート線駆動回路３が接続されている。
【００２７】
この実施の形態においては、選択されるワード線の位置に応じて変動する読み出し信号マージンを補正するために、ビット線ＢＬ，ＢＢＬの一方に対して所定のオフセット電圧を印加するためにオフセット電圧印加回路４が設けられている。このオフセット電圧印加回路４は、具体的には、データ読み出し時、センスアンプ回路２が活性化される前に、選択されるワード線位置に応じて異なるオフセット電圧をビット線ＢＬ，ＢＢＬの一方に与えるように構成される。
【００２８】
オフセット電圧印加回路４の具体的構成の説明に先立って、その基本的な回路方式と機能を説明する。
［選択ビット線にオフセット電圧を与える方式］
オフセット電圧印加回路４は、データ読み出しがなされる選択ビット線に対して、オフセット電圧を印加する方式とすることができる。この場合、オフセット電圧は、セルブロック内の選択されたユニットセル位置がビット線から遠いほど、高くなるように選択される。これにより、寄生容量による信号減少を補償することが可能になる。具体的には、（ａ）セルブロック内のビット線から遠い側のユニットセルが選択された時に、正のオフセット電圧を与える方式と、逆に（ｂ）ビット線に近い側のユニットセルが選択された時に負のオフセット電圧を与える方式とが考えられる。
【００２９】
図２Ａは、（ａ）の方式を適用した場合のオフセット電圧ΔＶの印加の様子をヒステリシス曲線との関係で示している。最も単純には、ワード線ＷＬ０−ＷＬ７をＷＬ０−ＷＬ３のグループと、ＷＬ４−ＷＬ７のグループに分け、前者のグループ内のワード線が選択された時は、オフセット電圧ΔＶ＝０Ｖとし、後者のグループが選択された時は、正のオフセット電圧ΔＶを与える。
【００３０】
図２Ａでは、代表的に、ワード線ＷＬ０が選択された場合と、ワード線ＷＬ７が選択された場合を示している。ワード線ＷＬ７が選択された場合、即ちビット線から遠いユニットセルが選択された場合に、その選択ビット線に正のオフセット電圧ΔＶを与える。先に説明し、また図２Ａにも示したように、ワード線位置によりビット線に接続される寄生容量が異なり、ワード線ＷＬ０が選択された時の負荷直線−Ｃｂ（ＷＬ０）と、ワード線ＷＬ７が選択された時の負荷直線−Ｃｂ（ＷＬ７）とは傾斜が異なる。
【００３１】
ワード線ＷＬ７が選択された時に、選択ビット線に正のオフセット電圧ΔＶを与えると、図２Ａに示すように、破線で示した負荷直線−Ｃｂ（ＷＬ７）が、実質的には、実線で示すように、スタート点が正電圧側にシフトしたと等価になる。この結果、“０”，“１”データいずれの場合にも、ワード線ＷＬ０が選択された時とワード線ＷＬ７が選択された時の負荷直線とヒステリシス曲線の交点、即ち読み出し信号電位の差が殆どない状態に補正される。
【００３２】
図２Ｂは、（ｂ）の方式を適用した場合のオフセット電圧ΔＶの印加の様子をヒステリシス曲線との関係で示している。ここでも図２Ａと同様に、ワード線ＷＬ０が選択された場合と、ワード線ＷＬ７が選択された場合を示しているが、図２Ａとは逆に、ワード線ＷＬ４−ＷＬ７が選択された場合にはオフセット電圧を０Ｖとし、ワード線ＷＬ０−ＷＬ３が選択された場合には、その選択ビット線に負のオフセット電圧−ΔＶを与える。これにより、実質的に負荷直線−Ｃｂ（ＷＬ７）のスタート点が負電圧側にシフトしたと等価になる。従って、“０”，“１”データいずれの場合にも、ワード線ＷＬ０が選択された時とワード線ＷＬ７が選択された時の負荷直線とヒステリシス曲線の交点、即ち読み出し信号電位の差が殆どない状態に補正される。
【００３３】
［参照ビット線にオフセット電圧を与える方式］
オフセット電圧印加回路４は、データ読み出しがなされる選択ビット線ではなく、これと対をなして参照電位Ｖｒｅｆが与えられる参照ビット線に対して、オフセット電圧を印加する方式とすることもできる。この場合には、セルブロック内の選択されたユニットセルの位置がビット線から遠いほど、低くなるようにオフセット電圧を選択すればよい。具体的には、（ａ）セルブロック内のビット線から遠い側のユニットセルが選択された時に、負のオフセット電圧を与える方式と、逆に（ｂ）ビット線に近い側のユニットセルが選択された時に正のオフセット電圧を与える方式とが考えられる。
【００３４】
図３Ａは、（ａ）の方式を適用した場合の特性曲線である。この場合も単純には、ワード線ＷＬ０−ＷＬ７をＷＬ０−ＷＬ３のグループと、ＷＬ４−ＷＬ７のグループに分け、前者のグループ内のワード線が選択された時は、負のオフセット電圧−ΔＶを与え、後者のグループが選択された時は、オフセット電圧ΔＶ＝０Ｖとする。図３Ａにおいても、代表的にワード線ＷＬ０とＷＬ７が選択された場合を示している。即ちワード線ＷＬ０が選択された場合の破線で示す参照電位Ｖｒｅｆ（ＷＬ０）に対して、ワード線ＷＬ７が選択された場合の参照電位Ｖｒｅｆ（ＷＬ７）をオフセット電圧印加により負側にシフトさせる。これにより、ワード線ＷＬ０が選択された時の“０”，“１”データの読み出し信号マージンと、ワード線ＷＬ７が選択された時の“０”，“１”データの読み出し信号マージンとを同等の状態とすることができる。
【００３５】
図３Ｂは、（ｂ）の方式を適用した場合の特性曲線である。この場合は、ワード線ＷＬ７が選択された場合の破線で示す参照電位Ｖｒｅｆ（ＷＬ７）に対して、ワード線ＷＬ０が選択された場合の参照電位Ｖｒｅｆ（ＷＬ０）をオフセット電圧印加により正側にシフトさせる。これにより、図３Ａの場合と同様に、ワード線ＷＬ０が選択された時の“０”，“１”データの読み出し信号マージンと、ワード線ＷＬ７が選択された時の“０”，“１”データの読み出し信号マージンとを同等の状態とすることができる。
【００３６】
なお、図１に示したオフセット電圧印加回路４は、選択されるワード線位置に応じてビット線電位を調整するためのものであり、これとは別に、ビット線ＢＬ，ＢＢＬの一方が選択された時に他方に参照電位Ｖｒｅｆを与える参照電位発生回路が必要である。
【００３７】
図４は、図１の基本構成に、参照電位発生回路５を加えた構成を示している。参照電位発生回路５は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣｒを用いて構成される。キャパシタＣｒの他端は、スタンバイ時はリセット用ＮＭＯＳトランジスタＱＮ１３を介してＶＳＳに接続され、アクティブ時にはＮＭＯＳトランジスタＱＮ１１，ＱＮ１２により選択的にビット線ＢＢＬ，ＢＬに接続される。これにより、データ読み出し時、例えばビット線ＢＬにデータが読み出される時には、ビット線ＢＢＬに対してキャパシタＣｒのノードを接続する。そして、駆動線ＤＰＬに与えられる電圧をキャパシタＣｒにより容量カップリングさせることにより、参照電位Ｖｒｅｆが与えられる。
【００３８】
図５は、図４における参照電位発生回路５のキャパシタＣｒとして、常誘電体キャパシタではなく、メモリセルと同様の強誘電体キャパシタを用いた例である。それ以外は図４と変わらない。この場合、キャパシタＣｒには、メモリセルの“０”データ状態と同様の残留分極状態が書き込まれるものとする。但し、駆動線ＤＰＬをプレート線ＰＬと同様の電圧で駆動して参照電位Ｖｒｅｆとして“０”，“１”の読み出し電位の中間の値を得るためには、例えばキャパシタＣｒの面積をセルユニットＭＣの強誘電体キャパシタＣのそれより大きくする。
【００３９】
図６は、図１，図４或いは図５におけるオフセット電圧発生回路４の部分を具体化した構成例を示している。オフセット電圧発生回路４の要部は、ビット線ＢＬ，ＢＢＬに容量カップリングによりオフセット電圧を与えるためのキャパシタＣＡ，ＣＢである。これらのキャパシタＣＡ，ＣＢの駆動端子ＣＫＡ，ＣＫＢは、それぞれデコーダゲートであるＮＡＮＤゲートＧ１，Ｇ２とそれらの出力に設けられたインバータＩＮＶ１，ＩＮＶ２により選択的に駆動される。
【００４０】
ここでは、アドレスの３ビットＡ０−Ａ２により、８本のワード線ＷＬ０−ＷＬ７の一つが選択され、またアドレスビットＡ３により、ビット線対ＢＬ，ＢＢＬの一方（即ち、セルブロックＭＣＢ１，ＭＣＢ０の一方）が選択される場合を想定している。そして、図２Ａで説明したオフセット電圧印加方式の応用として、ワード線ＷＬ０−ＷＬ３が選択されたときにはオフセット電圧を印加せず、ワード線ＷＬ４−ＷＬ７が選択された時に選択ビット線にオフセット電圧を印加する方式を採用している。
【００４１】
そのために、ビット線ＢＬ側のＮＡＮＤゲートＧ１には、活性化信号ＴＣＫ０と共に、アドレスＡ２，／Ａ３が入力され、ビット線ＢＢＬ側のＮＡＮＤゲートＧ２には、活性化信号ＴＣＫ０と共に、アドレスＡ２，Ａ３が入力される。即ち、Ａ３＝０でビット線ＢＬ側が選択され、且つワード線ＷＬ４−ＷＬ７の範囲が選択されるＡ２＝“１”，／Ａ３＝“１”のとき、キャパシタＣＡ側のＮＡＮＤゲートＧ１の出力が“Ｌ”となり、駆動端子ＣＫＡにオフセット電圧発生のための電圧Ｖ０が与えられる。また、Ａ３＝１でビット線ＢＢＬ側が選択され、且つワード線ＷＬ４−ＷＬ７の範囲が選択されるＡ２＝“１”，Ａ３＝“１”のとき、キャパシタＣＢ側のＮＡＮＤゲートＧ２の出力が“Ｌ”となり、駆動端子ＣＫＢにオフセット電圧発生のための電圧Ｖ０が与えられるようになっている。
【００４２】
図７Ａは、Ａ２＝“１”，／Ａ３＝“１”により、セルブロックＭＣＢ１が選択され、且つワード線ＷＬ７が選択された場合の強誘電体メモリの動作タイミングを示している。ワード線ＷＬ７が選択され（時刻ｔ１）、その後セルブロックＭＣＢ１を選択するブロック選択信号ＢＳ１が“Ｈ”になり、プレート線ＰＬに“Ｈ”が与えられる（時刻ｔ２）。そして、活性化信号ＴＣＫ０が“Ｈ”になると、ＮＡＮＤゲートＧ１が活性になり、駆動信号ＣＫＡが出力される（時刻ｔ３）。
【００４３】
これにより、データが読み出されるビット線ＢＬに、キャパシタＣＡを介してオフセット電圧が与えられる。その後、センスアンプ回路が活性化され（時刻ｔ４）、“０”，“１”データが検知増幅される。その後、プレート線ＰＬを“Ｌ”として（時刻ｔ５）、読み出しデータの再書き込みがなされた後、センスアンプ回路が非活性にされる（時刻ｔ６）。
ワード線ＷＬ４，ＷＬ５，ＷＬ６が選択された場合も同様の動作になる。
【００４４】
図７Ｂは、／Ａ２＝“１”，／Ａ３＝“１”により、セルブロックＭＣＢ１が選択され且つ、ワード線ＷＬ１が選択された場合の動作タイミング図である。この場合、図７Ａと異なり、時刻ｔ４で駆動端子ＣＫＡ，ＣＫＢには駆動電圧が得られず、選択ビット線ＢＬにオフセット電圧は与えられない。ワード線ＷＬ０，ＷＬ２，ＷＬ３が選択されたときも同様の動作となる。
【００４５】
この様にして、ビット線ＢＬから遠いユニットセルのグループが選択されたときに、そのビット線ＢＬにオフセット電圧が与えられ、前述のようにワード線ＷＬ０−ＷＬ３が選択されたときとの信号マージンのバランスが補正される。
【００４６】
図６の場合、オフセット電圧発生回路４が発生するオフセット電圧は一種である。これに対して、図８は、二種のオフセット電圧を発生するオフセット電圧発生回路４の構成を示している。この場合、各ビット線ＢＬ，ＢＢＬに容量カップリングのために、二つずつのキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤが用意される。これらのキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤの駆動端子ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤを駆動するためにそれぞれ、ＮＡＮＡゲートＧ１１，Ｇ１２，Ｇ２１，Ｇ２２とインバータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２１，ＩＮＶ２２が設けられる。
【００４７】
ここでは、図６の場合と同様に、アドレスの３ビットＡ０−Ａ２により、８本のワード線ＷＬ０−ＷＬ７の一つが選択され、またアドレスビットＡ３により、ビット線対ＢＬ，ＢＢＬの一方（即ち、セルブロックＭＣＢ１，ＭＣＢ０の一方）が選択される場合を想定している。更に、ワード線ＷＬ４−ＷＬ７のうち、ＷＬ４又はＷＬ５が選択されたときと、ＷＬ６又はＷＫ７が選択されたときとで異なるオフセット電圧を選択ビット線に与えるために、各ビット線毎に２系統の電圧印加回路が構成されている。
【００４８】
即ち、Ａ２＝“１”，／Ａ３＝“１”のとき、セルブロックＭＣＢ１が選択され且つ、ワード線ＷＬ４−ＷＬ７が選択され、このときＮＡＮＤゲートＧ１１が活性になって、キャパシタＣＡが駆動される。更に、Ａ１＝“１”で且つ／Ａ３＝“１”により、ワード線ＷＬ４−ＷＬ７のうち、ＷＬ６又はＷＬ７が選択される。このとき、ＮＡＮＤゲートＧ１２が活性化され、キャパシタＣＢが駆動される。即ち、ワード線ＷＬ４又はＷＬ５が選択されたときはキャパシタＣＡのみが、またワード線ＷＬ６又はＷＬ７が選択されたときは、キャパシタＣＡとＣＢが同時に駆動される。
【００４９】
これにより、ワード線ＷＬ４又はＷＬ５が選択された時に選択ビット線ＢＬに与えられるオフセット電圧に比べて、ワード線ＷＬ６又はＷＬ７が選択された時にはより大きなオフセット電圧が選択ビット線ＢＬに与えられる。
セルブロックＭＣＢ０が選択されて、ビット線ＢＢＬにデータが読み出される場合も同様である。この場合には、ワード線ＷＬ４又はＷＬ５が選択されたときはＮＡＮＤゲートＧ２１が活性化してキャパシタＣＣのみが、またワード線ＷＬ６又はＷＬ７が選択されたときは、更にＮＡＮＤゲートＧ２２が活性化してキャパシタＣＣとＣＤが同時に駆動される。
【００５０】
図９は、Ａ１＝“１”，Ａ２＝“１”且つ／Ａ３＝“１”により、セルブロックＭＣＢ１が選択され、且つワード線ＷＬ７が選択された場合の強誘電体メモリの動作タイミングを示している。ワード線ＷＬ７が選択され（時刻ｔ１）、その後セルブロックＭＣＢ１を選択するブロック選択信号ＢＳ１が“Ｈ”になり、プレート線ＰＬに“Ｈ”が与えられる（時刻ｔ２）。そして、活性化信号ＴＣＫ０が“Ｈ”になると、二つのＮＡＮＤゲートＧ１１，Ｇ１２が活性になり、駆動信号ＣＫＡ，ＣＫＢが出力される（時刻ｔ３）。
【００５１】
これにより、データが読み出されるビット線ＢＬに、キャパシタＣＡ，ＣＢを介してオフセット電圧が与えられる。その後、センスアンプ回路が活性化され（時刻ｔ４）、“０”，“１”データが検知増幅される。その後、プレート線ＰＬを“Ｌ”として（時刻ｔ５）、読み出しデータの再書き込みがなされた後、センスアンプ回路が非活性にされる（時刻ｔ６）。
ワード線ＷＬ６が選択された場合も同様の動作になる。ワード線ＷＬ４又はＷＬ５が選択された場合は、駆動信号ＣＫＡのみが“Ｈ”となり、キャパシタＣＡのみが駆動される。
【００５２】
図６及び図８に示したオフセット電圧発生回路４では、回路電源電圧Ｖ０を用いて、これをキャパシタの駆動電圧としている。そのため、図８では、二種のオフセット電圧を発生するために、各ビット線ＢＬ，ＢＢＬに二個ずつのキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤが必要であった。これに対して、異なるキャパシタ駆動電圧を用意すれば、一つずつのキャパシタで複数段階のオフセット電圧を発生することが可能である。
【００５３】
図１０は、その様なオフセット電圧発生回路４の構成例を示している。ここでは、ビット線ＢＬ，ＢＢＬに接続されたカップリング用キャパシタＣＡ，ＣＢの駆動端子ＣＫＡ，ＣＫＢに対して、４種の駆動電圧ＶＳＳ，Ｖ０，２Ｖ０，３Ｖ０を選択的に与えて、４ステップのオフセット電圧が与えられるようにしている。即ち、８本のワード線ＷＬ０−ＷＬ７に対して、ＷＬ０又はＷＬ１が選択された時、ＷＬ２又はＷＬ３が選択された時、ＷＬ４又はＷＬ５が選択された時、ＷＬ６又はＷＬ７が選択された時に応じて、それぞれ異なるオフセット電圧をビット線に与えるようにする。
【００５４】
そのために、キャパシタＣＡの駆動端子ＣＫＡには、電圧３Ｖ０，２Ｖ０，Ｖ０及びＶＳＳを与えるための駆動用ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３，ＱＰ２４が設けられている。同様に、キャパシタＣＢの駆動端子ＣＫＢには、電圧３Ｖ０，２Ｖ０，Ｖ０及びＶＳＳを与えるための駆動用ＰＭＯＳトランジスタＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３４が設けられている。ＮＭＯＳトランジスタＱＮ２１，ＱＮ３１は、活性化信号ＴＣＫ０が“Ｌ”のときに、駆動端子ＣＫＡ，ＣＫＢをＶＳＳにリセットするためのリセットトランジスタである。
【００５５】
駆動用ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３，ＱＰ２４をアドレスに応じて選択的にオン駆動するためのデコードゲートとして、ＮＡＮＤゲートＧ１０１，Ｇ１０２，Ｇ１０３，Ｇ１０４が設けられている。同様に、駆動用ＰＭＯＳトランジスタＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３４をアドレスに応じて選択的にオン駆動するためのデコーダゲートとして、ＮＡＮＤゲートＧ２０１，Ｇ２０２，Ｇ２０３，Ｇ２０４が設けられている。
【００５６】
ＮＡＮＤゲートＧ１０１，Ｇ１０２，Ｇ１０３，Ｇ１０４は、セルブロックＭＣＢ１，ＭＣＢ０を選択するアドレスビットＡ３が、／Ａ３＝“１”のとき、即ちセルブロックＭＣＢ１が選択されるときに活性化される。ＮＡＮＤゲートＧ２０１，Ｇ２０２，Ｇ２０３，Ｇ２０４は、Ａ３＝“１”のとき、即ちセルブロックＭＣＢ０が選択されるときに活性化される。更にこれらのＮＡＮＤゲートには８本のワード線の二本ずつを選択するＡ１，／Ａ１，Ａ２，／Ａ２の組み合わせが入り、ワード線位置に応じてオンになる。
【００５７】
図１１は、／Ａ３＝“１”によりセルブロックＭＣＢ１即ちビット線ＢＬが選択され、Ａ１＝Ａ２＝“１”によりワード線ＷＬ６又はＷＬ７が選択された場合の強誘電体メモリの動作タイミングを示している。例えばワード線ＷＬ７が選択され（時刻ｔ１）、その後セルブロックＭＣＢ１を選択するブロック選択信号ＢＳ１が“Ｈ”になり、プレート線ＰＬに“Ｈ”が与えられる（時刻ｔ２）。そして、活性化信号ＴＣＫ０が“Ｈ”になると、Ａ１＝Ａ２＝／Ａ３＝“１”によりＮＡＮＤゲートＧ１０１が活性になり、駆動トランジスタＱＰ２１がオンして、駆動端子ＣＫＡに３Ｖ０が出力される（時刻ｔ３）。
【００５８】
これにより、データが読み出されるビット線ＢＬに、３Ｖ０で駆動されたキャパシタＣＡにより大きなオフセット電圧が与えられる。その後、センスアンプ回路が活性化され（時刻ｔ４）、“０”，“１”データが検知増幅される。その後、プレート線ＰＬを“Ｌ”として（時刻ｔ５）、読み出しデータの再書き込みがなされた後、センスアンプ回路が非活性にされる（時刻ｔ６）。
ワード線ＷＬ６が選択された場合も同様の動作になる。
【００５９】
ワード線ＷＬ４又はＷＬ５が選択された時は、ＮＡＮＤゲートＧ１０２がオンになり、駆動トランジスタＱＰ２２がオンとなって、駆動端子ＣＫＡには２Ｖ０が与えられる。これにより、ワード線ＷＬ６，ＷＬ７が選択された場合に比べて小さいオフセット電圧がビット線ＢＬに与えられる。ワード線ＷＬ２又はＷＬ３が選択された時は、ＮＡＮＤゲートＧ１０３がオンになり、駆動トランジスタＱＰ２３がオンとなって、駆動端子ＣＫＡにはＶ０が与えられる。これにより、ワード線ＷＬ４，ＷＬ５が選択された場合に比べて更に小さいオフセット電圧がビット線ＢＬに与えられる。以下同様に、選択されるワード線位置に応じて細かくステップ分けされたオフセット電圧がビット線に与えられ、信号マージンのバランス補正がなされる。
【００６０】
以上の実施の形態において、図７Ａ，図７Ｂ，図９，図１１において、オフセット電圧発生回路４を非活性にするタイミング、即ち活性化信号ＴＣＫ０を“Ｌ”にするタイミングは、センスアンプ回路２によるセンス動作を行い、プレート線ＰＬを“Ｌ”に戻した後、センスアンプ回路２を非活性にする前としている。しかしオフセット電圧発生回路４は、読み出しデータが確定すれば、オフにしても差し支えなく、例えばプレート線ＰＬを“Ｌ”にするより前に活性化信号ＴＣＫ０を“Ｌ”にすることもできる。
【００６１】
ここまでの実施の形態では、ＴＣ並列ユニット直列接続型強誘電体メモリのワード線位置による読み出し信号マージンのアンバランスを、データが読み出されるビット線に所定のオフセット電圧を与えることにより補正した。これに対して、セルブロックのプレート線側からセルブロックの内部ノードをプリチャージすることにより、同様にワード線位置による読み出し信号のマージンのアンバランスを補正することが可能である。
以下にその様な実施の形態を説明する。
【００６２】
［実施の形態２］
図１２は、その様な実施の形態によるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す等価回路である。基本構成は、図２４に示す回路と同様であり、ユニットセルＭＣは、セルトランジスタＴのソース、ドレインに強誘電体キャパシタＣの両端をそれぞれ接続して構成されている。この様なユニットセルＭＣが図の例では端子Ｎ１，Ｎ２間に８個直列接続されて、セルブロックＭＣＢが構成される。図では、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１を示している。
【００６３】
セルブロックＭＣＢ０，ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、他端Ｎ２はプレート線ＢＰＬ，ＰＬに接続される。各セルブロックのセルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプ（ＳＡ）回路２が接続され、プレート線ＰＬ，ＢＰＬには、プレート線駆動回路３が接続されている。
【００６４】
ここで、プレート線駆動回路３は、アクティブ時にプレート線ＰＬ，ＢＰＬを駆動する本来のプレート線駆動回路としての機能の他に、スタンバイ時にセルブロックＭＣＢ０，ＭＣＢ１の内部ノードを所定電位にプリチャージするためのプリチャージ回路の機能を併せ持つ３値電圧発生回路として構成されている。プリチャージ電位は、“０”，“１”データのときにビット線に読み出される電位の間にある電位（好ましくは参照電位と同じ中間電位）とする。プレート線駆動回路３は、アクティブ時には、上述したプリチャージ電位より高い電位と、プリチャージ電位より低い電位を順次プレート線に出力することになる。
【００６５】
図１４は、プレート線駆動回路３のうち一つのプレート線ＰＬを駆動する部分について具体的な構成を示している。ＰＭＯＳトランジスタＱＰ４１は、クロックφ１＝“Ｌ”によりオン駆動されて、プレート線ＰＬに高電位ＶＰＬＨを与える。ＮＭＯＳトランジスタＱＮ４１は、クロックφ２＝“Ｈ”によりオン駆動されて、プレート線ＰＬに低電位ＶＳＳを与える。ＮＭＯＳトランジスタＱＮ４２とＰＭＯＳトランジスタＱＰ４２は、それぞれクロックφ３＝“Ｈ”，／φ３＝“Ｌ”によりオン駆動されて、プレート線ＰＬにプリチャージ電位（図の場合参照電位Ｖｒｅｆ）を与える。
【００６６】
このプレート線駆動回路３の動作波形は、図１５のようになる。即ち、スタンバイ時、φ１＝“Ｈ”，φ２＝“Ｌ”，φ３＝“Ｈ”である。このとき、プレート線ＰＬにはＶｒｅｆが与えられる。このプレート線に与えられるプリチャージ電位Ｖｒｅｆは、後述するようにセルブロックの内部ノードに転送される。アクティブ時は、φ３＝“Ｌ”であり、φ１が“Ｈ”から“Ｌ”に、続いてφ２が“Ｌ”から“Ｈ”に変化することより、順次高電位ＶＰＬＨ、低電位ＶＳＳがプレート線ＰＬに与えられる。
【００６７】
図１２の強誘電体メモリの動作を、セルブロックＭＣＢ１に着目し、且つアクティブ時にワード線ＷＬ２が選択される場合について、図１３のタイミング図を参照して次に説明する。クロックφ３＝“Ｈ”のスタンバイ時、前述のようにプレート線駆動回路３からプレート線ＰＬにはプリチャージ電位Ｖｒｅｆが与えられる。この間、全ワード線ＷＬ０−ＷＬ７は“Ｈ”であり、プレート線ＰＬのプリチャージ電位Ｖｒｅｆはオンしているセルトランジスタを介して、セルブロックＭＣＢ１の内部ノードに転送される。
【００６８】
クロックφ３が“Ｌ”になり、同時に選択ワード線ＷＬ２が“Ｌ”になって、アクティブ動作に入る（時刻ｔ１）。そして、ブロック選択信号ＢＳ１が選択されて“Ｈ”になり（時刻ｔ２）、セルブロックＭＣＢ１の選択メモリセルの強誘電体キャパシタがビット線ＢＬに接続される。そして、クロックφ１が“Ｌ”になって、プレート線ＰＬに高電位ＶＰＬＨ（図１３の例では、電源電位ＶＡＡ）が与えられ、ビット線へのデータ読み出しが行われる。この後、センスアンプ活性化信号ＳＥが“Ｈ”になり、ビット線ＢＢＬに与えられた参照電位Ｖｒｅｆとの比較により、ビット線ＢＬは、データ“０”，“１”に応じて、ＶＳＳ，ＶＡＡに増幅される。
【００６９】
その後、クロックφ１が“Ｌ”になり、代わってクロックφ２が“Ｈ”になることで、プレート線ＰＬは低電位ＶＳＳに戻される（時刻ｔ５）。センスアンプ回路２は引き続き活性に保たれ、その間に、前述のように“１”データの場合には強誘電体キャパシタに逆電圧が掛かり、“０”データの場合は印加電圧ゼロととなって、再書き込みがなされる。そして、ブロック選択信号ＢＳ１を“Ｌ”にしてセルブロックをビット線ＢＬから切り離し、更にセンスアンプ回路２を非活性にする（時刻ｔ６）。この後、クロックφ２を“Ｌ”とし、更にワード線ＷＬ２を“Ｈ”、クロックφ３を“Ｌ”として、スタンバイ状態に戻る。
【００７０】
この実施の形態の場合の強誘電体キャパシタに印加される電圧の軌跡を、図２７と比較して示すと、図１６のようになる。この実施の形態では、セルブロックの内部ノードがＶｒｅｆにプリチャージされる。従って、データ読み出し時、選択メモリセル位置からビット線側にあるメモリセルのノードに蓄積されている電荷が信号電荷に加算されてビット線に読み出される。この信号電荷に加算される電荷量は、ワード線ＷＬ０により選択されるビット線に最も近いメモリセルの場合には最も小さく、ワード線ＷＬ７により選択されるビット線から最も遠いメモリセルの場合に最も大きいという関係がある。
【００７１】
セルブロック内部ノードのプリチャージの結果として、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合の信号電荷量はΔＱだけ大きくなるとすると、図１６に示したように、負荷直線−Ｃｂのスタート点が、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合の方が電荷量ΔＱの分だけシフトしたと等価になる。
【００７２】
以上の結果、図１６に示すように、“１”データの場合のビット線読み出し電位は、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合より減少するが、その減少分は図２７と比べてごく小さい。“０”データについては、ワード線ＷＬ０を選択した場合に比べて、ワード線ＷＬ７を選択した場合の方が僅かに増加する。
図１７は、従来の図２８に対応させて、読み出しビット線電位のワード線位置依存性を示している。“０”データの場合、実質的に読み出し電位はワード線位置がＷＬ０からＷＬ７に変化するにつれて、僅かに大きくなるが、略一定である。“１”データの場合は逆に、ワード線位置がＷＬ０からＷＬ７に変化するにつれて読み出し電位が僅かに減少するが、略一定である。従って、参照電位（同時にプリチャージ電位でもある）Ｖｒｅｆを“０”，“１”データのビット線読み出し電位の略中間電位に固定して、自動的にワード線位置による信号マージンのアンバランスが補正される。そしてどのワード線が選択された場合でも、略一定の信号量が得られる。
【００７３】
ビット線にオフセット電圧を与える方式では、ワード線位置に応じてオフセット電圧を選択する必要があり、アドレス選択の機能を必要とした。これに対してこの実施の形態の場合には、セルブロックの内部ノードにプリチャージされた電荷は、ワード線の選択により自動的に、ワード線位置よりビット線側にある電荷のみが信号電荷に加算されて読み出しされる。従って、アドレス選択機能を持つ回路の格別に用意する必要がなく、回路は簡単になる。
【００７４】
図１２の回路に対して、参照電位発生回路を含めた回路構成を示すと、図１８のようになる。参照電位発生回路４は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣｒを用いて構成される。キャパシタＣｒの他端は、スタンバイ時はリセット用ＮＭＯＳトランジスタＱＮ１３を介してＶＳＳに接続され、アクティブ時にはＮＭＯＳトランジスタＱＮ１１，ＱＮ１２により選択的にビット線ＢＢＬ，ＢＬに接続される。
【００７５】
この回路構成の場合の動作タイミングを図１９に示す。その基本動作は、図１２の場合と同様であるので、参照電位発生の動作に着目して説明する。選択ワード線ＷＬ２が“Ｌ”になってアクティブ動作に入り（時刻ｔ１）、その後ブロック選択信号ＢＳ１が“Ｈ”になると同時に、参照電位発生回路４の選択信号ＤＢＳ０が“Ｈ”になる（時刻ｔ２）。続いて、プレート線ＰＬにＶＡＡを与える時に同時に、駆動線ＤＰＬに“Ｈ”を与える（時刻ｔ３）。これにより、トランジスタＱＮ１１を介してキャパシタＣｒがビット線ＢＢＬに接続され、駆動線ＤＰＬに与えられる電圧がビット線ＢＢＬに所定の結合比で参照側のビット線ＢＢＬに容量結合され、参照電位Ｖｒｅｆがビット線ＢＢＬに与えられる。そして、選択信号ＤＢＳ０を“Ｌ”にした後、プレート線ＰＬおよび駆動線ＤＰＬを“Ｌ”レベルにする（時刻ｔ５）。再書き込みが終了した後、リセット信号ＤＲＳを“Ｈ”にして、キャパシタＣｒのノードをＶＳＳにリセットし（時刻ｔ６）、センスアンプ回路２を非活性にする（時刻ｔ７）。
【００７６】
以上のように、一つのキャパシタＣｒを用いた簡単な参照電位発生回路４により、参照ビット線側に与える参照電位Ｖｒｅｆを固定した状態で、且つセルブロックのプリチャージ動作によってワード線位置による読み出し信号量の補正が可能である。
【００７７】
図２０は、図１８における参照電位発生回路４のキャパシタＣｒとして、常誘電体キャパシタではなく、メモリセルと同様の強誘電体キャパシタを用いた例である。それ以外は図１８と変わらない。この場合、キャパシタＣｒには、メモリセルの“０”データ状態と同様の残留分極状態が書き込まれるものとする。但し、駆動線ＤＰＬをプレート線ＰＬと同様の電圧で駆動して参照電位Ｖｒｅｆとして“０”，“１”の読み出し電位の中間の値を得るためには、例えばキャパシタＣｒの面積をセルユニットＭＣの強誘電体キャパシタＣのそれより大きくする。
【００７８】
図２１は、図２０の回路構成の場合の動作タイミングを、図１９に対応させて示している。図１９と異なるのは、参照電位発生回路５の駆動線ＤＰＬをデータ読み出し動作の間、“Ｈ”に保ち、センス動作が終了した後、時刻ｔ８で“Ｌ”にしている点である。これは、キャパシタＣｒとして強誘電体キャパシタを用いているため、誤って“１”データが書かれるのを防止するためである。
【００７９】
ここまでの実施の形態では、ワード線位置に応じて選択されるセルユニットの強誘電体キャパシタの負荷が実質的に変動することによる読み出し信号量変動を補正するために、ビット線側に或いはビット線と反対のプレート線側に所定の補正用電圧を与えるようにした。これに対し、積極的に電圧印加を行うことなく、ビット線対の寄生容量のバランスをとることにより信号量のアンバランスを補正することも可能である。その様な実施の形態を次に説明する。
【００８０】
［実施の形態３］
図２２は、その様な実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す等価回路である。基本構成は、図２４に示す回路と同様である。この実施の形態では、ビット線対ＢＬ，ＢＢＬに対して設けられるセルブロックＭＣＢ１，ＭＣＢ０と別に、ダミーセルブロックＤＭＣＢが設けられている。セルブロックＭＣＢ０，ＭＣＢ１が８個のセルトランジスタＴと強誘電体キャパシタＣにより構成される場合に、ダミーセルブロックＤＭＣＢは、８個のダミーセルトランジスタＤＴの直列接続により構成される。
【００８１】
ダミーセルトランジスタＤＴの一端は接地され、他端は選択ゲートトランジスタＤＢＳＴ０，ＤＢＳＴ１を介してそれぞれビット線ＢＢＬ，ＢＬに選択的に接続される。ダミーセルトランジスタＤＴのゲートはダミーワード線ＤＷＬ０−ＤＷＬ７により駆動される。選択ゲートトランジスタＤＢＳＴ０，ＤＢＳＴ１は、ブロック選択信号ＤＢＳ０，ＤＢＳ１により駆動される。
なお図では省略したが、ダミーセルブロックＤＭＣＢとは別に、ビット線ＢＬ，ＢＢＬに参照電位Ｖｒｅｆを与えるために、図１８或いは図２０と同様の参照電位発生回路５が設けられる。
【００８２】
ダミーセルブロックＤＭＣＢは、セルブロックＭＣＢ０，ＭＣＢ１の一方が選択された時に、その選択されたユニットセル位置に応じて異なる寄生容量と同等の寄生容量を参照側のビット線に付加するために用いられる。選択されたユニットセルよりビット線側ではユニットセルの強誘電体キャパシタは短絡されているから、選択されたセルブロックの寄生容量は、選択されたユニットセルよりビット線側にあるセルトランジスタのゲート容量と拡散層容量によりほぼ決まる。従って、ダミーセルトランジスタＤＴを、セルブロックに用いられるセルトランジスタＴと同じ寸法のものとすれば、ワード線と対応するダミーワード線が選択されるようにして、参照ビット線に選択ビット線と同じ寄生容量を付加することが可能になる。
【００８３】
図２３は、この実施の形態の場合の動作タイミング図である。スタンバイ時、ワード線ＷＬ０−ＷＬ７が“Ｈ”に保持される間、同様にダミーワード線ＤＷＬ０−ＤＷＬ７も“Ｈ”に保持される。そして、アクティブ時、ワード線ＷＬ０−ＷＬ７の一本が“Ｌ”とされるときに、同時にダミーワード線ＤＷＬ０−ＤＷＬ７の中の対応するもの一本が“Ｌ”とされる。図２３の例では、セルブロックＭＣＢ１が選択され、ワード線ＷＬ７が選択された場合を示している。ワード線ＷＬ７と同時に対応するダミーワード線ＤＷＬ７が選択される（時刻ｔ１）。そしてブロック選択信号ＢＳ１が“Ｈ”になって、セルブロックＭＣＢ１が選択されるときに同時に、ブロック選択信号ＤＢＳ０が“Ｈ”になって、ダミーセルブロックＤＭＣＢがビット線ＢＢＬに接続される（時刻ｔ２）。
【００８４】
これにより、セルブロックＭＣＢ１のワード線ＷＬ７により選択されたユニットセルがビット線ＢＬに接続され、同時にダミーセルブロックＤＭＣＢのダミーワード線ＤＷＬ７により選択されたダミーセルトランジスタＤＴが参照側のビット線ＢＢＬに接続される。参照側のビット線ＢＢＬには、図２２では省略した参照電位発生回路により所定の参照電位Ｖｒｅｆが与えられる。そして、センスアンプ回路を活性化することにより、“０”，“１”データの判別が行われる（時刻ｔ３）。その後、先の実施の形態と同様に、プレート線ＰＬを“Ｌ”にして読み出しデータの再書き込みを行い（時刻ｔ５）、センスアンプ回路２を非活性にする（時刻ｔ５）。
【００８５】
この実施の形態の場合、セルブロックＭＣＢの読み出しにおいて、ワード線位置に応じて異なるセルブロックの寄生容量がビット線ＢＬに接続される時に、同時に参照側のビット線ＢＢＬにもダミーセルブロックＤＭＣＢによりワード線位置に応じて異なる寄生容量が接続されることになる。このことは、言い換えれば、セルブロックの選択ワード線位置に応じて、参照側のビット線に与える参照電位Ｖｒｅｆを実質的に変えたと等価になる。この結果、ワード線位置による信号量のアンバランスが補正される。
【００８６】
この実施の形態において、ダミーセルブロックはセルトランジスタのみにより構成され、再書き込み等の動作は必要がない。従って、図２３に破線で示したように、センスアンプ回路２を活性化してデータが確定した後は、選択されたブロック選択信号ＤＢＳ０を“Ｌ”とし、また選択されたダミーワード線ＤＷＬ７を“Ｌ”とすることができる。
【００８７】
【発明の効果】
以上述べたようにこの発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリの選択されるワード線位置により負荷が変動することに起因する“０”，“１”データの信号マージンのアンバランスが補正され、ワード線位置に依らず略一定の信号マージンを得ることが可能になる。
【図面の簡単な説明】
【図１】この発明の実施の形態による強誘電体メモリの構成を示す等価回路図である。
【図２Ａ】選択ビット線にオフセット電圧を与える方式による信号アンバランス補正の原理を説明するための特性図である。
【図２Ｂ】選択ビット線にオフセット電圧を与える他の方式による信号アンバランス補正の原理を説明するための特性図である。
【図３Ａ】参照ビット線にオフセット電圧を与える方式による信号アンバランス補正の原理を説明するための特性図である。
【図３Ｂ】参照ビット線にオフセット電圧を与える他の方式による信号アンバランス補正の原理を説明するための特性図である。
【図４】図１の構成に参照電位発生回路を付加した回路構成を示す図である。
【図５】図１の構成に他の参照電位発生回路を付加した回路構成を示す図である。
【図６】オフセット電圧発生回路を具体化した回路構成例を示す図である。
【図７Ａ】図６のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図７Ｂ】図６のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図８】オフセット電圧発生回路を具体化した他の回路構成例を示す図である。
【図９】図８のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図１０】オフセット電圧発生回路を具体化した他の回路構成例を示す図である。
【図１１】図１０のオフセット電圧印加回路を用いた場合の動作タイミング図である。
【図１２】この発明の他の実施の形態による強誘電体メモリの構成を示す等価回路である。
【図１３】同強誘電体メモリの動作タイミング図である。
【図１４】同強誘電体メモリのプレート線駆動回路の構成を示す図である。
【図１５】同プレート線駆動回路の動作波形を示す図である。
【図１６】同強誘電体メモリの読み出し信号の電圧軌跡を示す図である。
【図１７】同強誘電体メモリのビット線読み出し電位のワード線位置依存性を示す図である。
【図１８】図１２の回路に参照電位発生回路を付加した回路構成を示す図である。
【図１９】図１８の回路の動作タイミング図である。
【図２０】図１８の参照電位発生回路を変形した回路構成を示す図である。
【図２１】図２０の回路の動作タイミング図である。
【図２２】この発明の他の実施の形態による強誘電体メモリの構成を示す等価回路である。
【図２３】同強誘電体メモリの動作タイミング図である。
【図２４】ＴＣ並列ユニット直列接続型強誘電体メモリの基本構成を示す等価回路である。
【図２５】同強誘電体メモリの動作タイミングである。
【図２６】同強誘電体メモリの動作原理を説明するためのヒステリシス特性である。
【図２７】同強誘電体メモリのワード線位置による読み出し信号電位の変化を示す図である。
【図２８】同強誘電体メモリの読み出し信号電位のワード線位置依存性を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ回路、３…プレート線駆動回路、４…オフセット電圧発生回路、５…参照電位発生回路、ＭＣ…メモリセル、ＭＣＢ０，ＭＣＢ１…セルブロック、ＢＬ，ＢＢＬ…ビット線、ＷＬ０〜ＷＬ７…ワード線。
Claims (4)
- セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルが直列接続されてセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
前記プレート線を駆動するプレート線駆動回路と、
データ読み出し時、前記センスアンプ回路の活性化前に、前記ビット線に対して前記セルブロック内の選択されたユニットセルの位置に応じて異なるオフセット電圧を印加するオフセット電圧印加回路とを備え、
前記オフセット電圧印加回路は、選択されたユニットセルが接続されるビット線に対して、選択されたユニットセルのセルブロック内の位置がビット線から遠いほど高くなるオフセット電圧を与える
ことを特徴とする強誘電体メモリ。 - 前記オフセット電圧発生回路は、一端がビット線に接続された少なくとも一つのキャパシタの他端に駆動電圧を与えて、容量カップリングによりビット線にオフセット電圧を印加する
ことを特徴とする請求項１記載の強誘電体メモリ。 - セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
前記プレート線を駆動するプレート線駆動回路とを備え、
当該プレート線駆動回路は、スタンバイ時に前記セルブロックの内部ノードを、前記ビット線に読み出される二値データの信号電位の間にある第１の電位に設定し、前記プレート線を介して各セルブロックの内部ノードを前記第１の電位にプリチャージするものであり、且つ前記プレート線駆動回路は、スタンバイ時に前記第１の電位を発生し、アクティブ時に選択されたユニットセルの強誘電体キャパシタに順次印加される、前記第１の電位より高い第２の電位及び前記第１の電位より低い第３の電位を発生する電圧発生回路として構成されている
ことを特徴とする強誘電体メモリ。 - セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
前記プレート線を駆動するプレート線駆動回路と、
選択的に前記ビット線に接続して参照電位を与える参照電位発生回路と、
データ読み出し時、選択されたセルブロックが接続されるビット線と対をなす参照ビット線に、選択されるユニットセルの位置に応じて異なる寄生容量を付加するように配置されたダミーセルブロックとを備え、
前記ダミーセルブロックは直列に接続された複数のトランジスタからなり、当該複数のトランジスタのゲートは前記ワード線の印加電圧に基づきオンオフ動作し、前記直列接続された一端のトランジスタは前記ビット線に接続され、前記直列接続された他端のトランジスタは接地されている
ことを特徴とする強誘電体メモリ。
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