JP3988696B2 - データ読出方法及び半導体記憶装置 - Google Patents

Description

本発明は例えば強誘電体メモリ等の半導体記憶装置におけるデータ読出方法及びそのデータ読出方法を実行する半導体記憶装置に関するものである。

米国特許４８７３６６４ 特開２００２−１９７８５７ 特開平９−１１６１０７

近年新規なメモリ材料を用いた、さまざまな半導体メモリが提案されている。これらのメモリの多くは不揮発性でありながらＤＲＡＭ並の高速動作が可能であり、「次世代メモリ」として今後の応用が有望視されている。
その代表的な例としては、強誘電体メモリが挙げられる。現在主流となっている強誘電体メモリのセル構造と動作については、上記特許文献１に開示されている。

その実現方法の一例を図１６に示す。
図１６に示す構造は、メモリセルを一つのアクセストランジスタＴａと一つの強誘電体キャパシタＣで構成するものであり、強誘電体キャパシタＣの分極方向に従って２値、即ち１ビットを記憶する。
ワード線ＷＬ（ＷＬ１、ＷＬ２・・・）には、ワード線デコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。各メモリセルにおけるアクセストランジスタＴａのゲート電極には、それぞれ所定のワード線ＷＬによって電圧印加が行われるため、ワード線ＷＬの駆動によってメモリセルが選択されることになる。
ワード線ＷＬと直交する方向にはビット線ＢＬ（ＢＬ１，ＢＬ２・・・）が配されている。
ビット線ＢＬ１，ＢＬ２はセンスアンプ３−１によって電位検出される一対のビット線となる。またビット線ＢＬ３，ＢＬ４はセンスアンプ３−２によって電位検出される一対のビット線となる。
各メモリセルにおいては、ワード線ＷＬによってアクセストランジスタＴａがオンとされることで、それぞれ対応するビット線ＢＬに接続されることになる。
プレート線ＰＬ（ＰＬ１、ＰＬ２・・・）には、プレート線デコーダ／ドライバ２によって所定の電圧印加が行われる。
各メモリセルのキャパシタＣの一端は、それぞれ所定のプレート線ＰＬが接続される。

このような構成において、例えば図中（＊）を付したキャパシタＣ（＊）、アクセストランジスタＴａ（＊）によるメモリセルからのデータ読出を例に挙げ、また図１７のヒステリシスカーブを参照しながら、データ読出動作を説明する。
キャパシタＣ（＊）からのデータ読出の際には、ワード線ＷＬ３を選択し、さらにプレート線ＰＬ２にパルスを印加する。すると、当該メモリセルのアクセストランジスタＴａ（＊）はオンとなっているため、強誘電体キャパシタＣ（＊）の対向電極に接続されたビット線ＢＬ１に、強誘電体キャパシタＣ（＊）からの読出信号が現れる。

この様子を図１７で説明する。横軸は強誘電体キャパシタに印加される電圧、縦軸は分極量を示す。
読み出しの初期状態ではプレート線ＰＬ２及びビット線ＢＬ１が０Ｖにイコライズされており、かつビット線ＢＬ１は浮遊状態となっている。
強誘電体キャパシタＣ（＊）は記憶されたデータに従って異なる方向に分極しており、例えばデータ”０”の場合は図１７の（Ｈ０）、データ”１”の場合は（Ｈ１）の状態にある。
ここでプレート線ＰＬ２に電圧Ｖｃｃのパルスを印加することで、キャパシタＣ（＊）には略Ｖｃｃが印加される。すると、上記いずれの場合でも、分極量は（Ｈ２）の状態に移行する。これに伴って初期状態からの分極変異量の差に対応する信号差が”０”と”１”の読み出し信号差としてビット線ＢＬ１に顕れる。

つまり、”１”データが保存され、状態が”Ｈ１”にあった場合のみ、強誘電キャパシタＣ（＊）が分極反転し、その反転に相応した信号差がビット線ＢＬ１に顕れる。具体的にはビット線ＢＬ１の電位は、分極反転した”１”データ読出時の方が、分極反転しない”０”データ読出時より高くなる。

ここで例えば”１”データ保存時の読出信号と”０”データ保存時の読出信号の中間的電位を参照信号として、対となるビット線ＢＬ２に供給し、読出信号と参照信号を差動型センスアンプ３−１で比較することで、上記読出信号が”１”であるか”０”であるかを判定することが出来る。
このような強誘電体キャパシタの分極反転は１ナノ秒程度で高速に実行できる。従って強誘電体メモリは不揮発性でありながらＤＲＡＭ並のアクセス速度を実現することが可能である。

なお、上述の例は所謂折り返しビット線構成について述べたが、他の構成として開放ビット線構成、または対となるビット線を使用せずセンスアンプに直接参照電圧を供給する構成が知られている。これらの場合も、上記動作及びデータ判定の原理は同様である。

上記特許文献２，３では、上記強誘電体メモリの集積度をより向上させる手段としてクロスポイント型強誘電体メモリが提案されている。
図１８にクロスポイント型メモリセルの回路例を示す。
図示するように、セルストリングＳＳ（ＳＳ１，ＳＳ２・・・）が、共通ノード電極ＮＥ（ＮＥ１、ＮＥ２・・・）に接続された複数（ｎ個）のキャパシタＣ１〜Ｃｎで構成される。
各セルストリングは、ワード線ＷＬ（ＷＬ１・・・）で制御されるＦＥＴによるアクセストランジスタＴａ（Ｔａ１，Ｔａ２・・・）を介してビット線ＢＬ（ＢＬ１，ＢＬ２・・・）に接続している 。
セルストリングＳＳを構成する各キャパシタはそれぞれ別個のデータを記憶するものとされ、それぞれ独立したプレート線ＰＬ１〜ＰＬｎで制御される。
この回路例の場合は、ビット線ＢＬ１の電位検出はセンスアンプ３−１によって行われ、ビット線ＢＬ２の電位検出はセンスアンプ３−２によって行われる。

セルストリングＳＳ１のキャパシタＣ１からのデータ読出を例に挙げる。
この場合、ワード線ＷＬ１を選択し、プレート線ＰＬ２〜ＰＬｎを０Ｖに固定した状態でプレート線ＰＬ１にパルスを印加すると、前述と同様の原理で、強誘電体キャパシタＣ１の分極方向に応じてビット線ＢＬ１に異なる信号が発生する。センスアンプ３−１は、このようにビット線ＢＬ１発生した信号と、別途供給される参照信号を比較することで、読出信号について”１”、”０”の判定を行う。

このクロスポイント型セル構成の場合は、一つのアクセストランジスタＴａを複数のキャパシタＣ１〜Ｃｎが共有するため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
なお、このクロスポイント型にも、折り返しビット線や開放ビット線等さまざまな構成のバリエーションが存在するのは言うまでも無い。

さらに上記特許文献２には、上記クロスポイント型を発展させ、読出信号を増幅させる機構を持たせたメモリ構成が提案されている。図１９にその一例を示す。
セルストリングＳＳは共通ノード電極ＮＥに接続された複数（ｎ個）の強誘電体キャパシタＣ１〜Ｃｎで構成されており、各キャパシタＣ１〜Ｃｎはそれぞれ別個のデータを記憶し、独立したプレート線ＰＬ１〜ＰＬｎで制御される。

また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、センストランジスタＴｓが設けられる。
センストランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極ＮＥに接続されている。さらにそのソース／ドレインは、一方が例えばグランド電位に接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方がセンストランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｒは、ソース／ドレインの一方が共通ノード電極ＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。

データ読出時、例えばキャパシタＣ１からのデータ読出時を例に挙げると、その場合は、読出ワード線ＷＬｒを選択し、またプレート線ＰＬ２〜ＰＬｎを０Ｖに固定した状態でプレート線ＰＬ１にパルスを印加する。
これによって強誘電体キャパシタＣ１の分極方向に応じて共通ノード電極ＮＥに信号が顕れるが、このとき書込ワード線ＷＬｗは閉じており（書込用アクセストランジスタＴｗはオフ）、共通ノード電極ＮＥはビット線ＢＬから切断されている。
即ちセルキャパシタＣ１からの電荷は直接ビット線ＢＬを駆動するのではなく、センストランジスタＴｓのゲート電極のみを駆動する。例えばディプリーション型のＮＭＯＳであるセンストランジスタＴｓは、そのゲートの印加電圧に応じてビット線ＢＬを駆動する。即ちこの場合、ビット線ＢＬには共通ノード電極ＮＥに顕れた信号を変換した増幅信号が顕れる。

一方、データ書込時においては、書込ワード線ＷＬｗが選択され、書込用アクセストランジスタＴｗがオンとされる。読出用アクセストランジスタＴｒはオフとなる。すると、共通ノード電極ＮＥはビット線ＢＬと接続されるため、ビット線ＢＬとプレート線をそれぞれ所要の状態に駆動することで、選択された或るキャパシタＣ（ｘ）に、ビット線ＢＬとプレート線ＰＬ（ｘ）の電位差としての適切な電圧が印加され、データが書き込まれる。

このような増幅型のメモリは、その信号増幅作用によって、微少な強誘電体キャパシタからも有効に信号をとり出すことが出来、高集積化には極めて有利である。また増幅用の追加回路としてのセンストランジスタＴｓ等は、セルストリングＳＳの下層の空きシリコン領域に形成できるので、セル面積の増加は無い。

上述の如く、強誘電体メモリは不揮発でありながら、高速な書き換え動作が実現でき、かつＤＲＡＭを凌ぐ大容量も実現できるポテンシャルを持つ。特に図１９のように信号増幅機能を持つクロスポイント型では、微細なキャパシタでも大きな信号に増幅されるので、微細化にも有利である。

しかしながら、強誘電体キャパシタを微細化していくと、信号ばらつきにより、エラー率が増えるという問題があった。
強誘電体膜は、その結晶の不完全性から、結晶配向や分極量に少なからぬばらつきを持っている。そのようなばらつきは、大きなキャパシタでは平均化されてさしたる問題にならないが、微細化に伴って顕著化する。例えばキャパシタ面積と負荷容量が共に（１／４）になると、信号の平均値はそのままスケーリングされて変わらないが、統計的なばらつきは２倍になる。
このような問題は単に信号を増幅しても、ばらつきも同様に増幅されるため、解決することが出来ない。
なお、このようなばらつきは強誘電成分のばらつきに負うところが大きく、通常ハイレベル側（ここでは”１”データに相当するとする）で特に顕著である。

このような信号ばらつきが、データ判定に及ぼす影響を図２０の概念図に示す。図においてセル信号ＣＳ１、ＣＳ２，ＣＳ３として各メモリセルの信号レベルを示しているが、●、○で示すように、”０”、”１”ともにばらついている。しかもそれらの信号はデータ保持劣化やディスターブ劣化等により、”０”データと”１”データが接近する方向に×、△として示すように変化していく。例えばセル信号ＣＳ１の場合では、状態（α）から状態（β）に経時的に変化していく。即ち”０”信号は上昇し、”１”信号は下降して、信号差は小さくなっていく。

ここで、メモリセルに記憶されたデータの判定は、”０”と”１”の中間レベルに相当する一つの参照信号を複数のキャパシタの判定に使用する。その一手法としては、例えばビット線上に参照電位発生用のダミーキャパシタを一つ設け、隣接するビット線上のすべてメモリセルの判定を、そのダミーキャパシタを用いて行う等が提案されている。
しかし図２０（ａ）における参照信号ｒｆを見ると、例えばセル信号ＣＳ１の判定には適切なレベルであったとしても、セル信号ＣＳ２ではエラーを発生させてしまう。さらに上述のような信号の経時劣化従って、動作マージンはますます悪化する。

このような問題を解決すべく、アクセスしたキャパシタ自体に参照信号を発生させる自己参照と言われる手法が提案されている。これは以下の手順で行われる。
１．まず一回目の読み出しで初期データからの第一の信号を取得した後、一度そのセルにローレベルの信号に相当するデータを書き込む。
２．二回目の読み出しを行って第二の信号を取得する。
３．上記第二の信号に一定のオフセット信号を追加したものを参照信号として、第一の信号と比較し、初期データを判定する。

このような判定方法では、図２０（ｂ）に示すように、各メモリセルごとに、そのローレベル（ここでは”０”データに相当する）の信号から一定のオフセットＯＦを追加した信号が参照信号ｒｆ１，ｒｆ２，ｒｆ３として与えられる。従って”０”側のばらつきは常に相殺される。
しかし最も問題となる”１”側のばらつきは相殺されない。しかも上記オフセットＯＦの値がどのメモリセルに対しても一定となので、各メモリセルごとに最適の信号を与えることはできない。
従って例えば図のようにセル信号ＣＳ１に対する参照信号ｒｆ１は適切であっても、セル信号ＣＳ２に対する参照信号ｒｆ２は”１”に近すぎ、一方でセル信号ＣＳ３に対する参照信号ｒｆ３は”０”側に偏ったレベルとなっている。

読出データ判定を行うセンスアンプは、各セル信号と参照信号との差分を感知して判定するため、上述のような不均衡があると特定のセルの特定の状態において十分な差分を獲得で出来ず、判定の感度を低下させてしまう。
さらにデータ保持等の経時劣化があった場合、参照として書き込んだ”０”信号は新鮮なものであるため、保持されていた”０”信号より小さくなる。従って小さすぎるオフセットは”０”読み出しでエラーを発生させ、大きすぎるオフセットは”１”読み出しでエラーを発生させる。そのため適切なオフセットＯＦの値の設定自体が非常に困難なものになってしまう。

また、強誘電体メモリには、書込動作に関して次のような課題もある。
現在、強誘電体キャパシタの分極反転には１．５〜３Ｖの電圧印加が必要である。この値の低減には強誘電体膜の薄膜化が必要であるが、キャパシタのリークや耐圧の問題から、容易に実施できない状況である。一方トランジスタの微細化にともなって、チップ内ロジック回路の動作電圧は低下を続けており、メモリ素子と他の回路との動作電圧の不整合が生じることになる。
上記不整合は、微細化してもメモリの書き込みにおける消費電力やアクセス速度を低減できないという問題に直結する。
強誘電体メモリへの”１”書き込みは、例えば上記図１６におけるワード線ＷＬをＯＮした状態でビット線ＢＬをハイ、プレート線ＰＬを接地状態にして行う。ビット線ＢＬには通常多くの非選択メモリセルが接続されており、非常に大きな負荷容量を持つので、この充放電がメモリアクセスにおける電力消費の殆どを占める。
ここで例えばチップ内部のロジックが１．０Ｖで動作可能でも、セルキャパシタを分極反転させるため、ビット線には１．５〜３Ｖを印加する必要が生ずる。従ってその充放電に要する消費電力は何倍にも増加してしまう。しかもその電位まで完全に充電しきらないと書き込み動作に移れないので、書込アクセス時間も長くなる。

本発明はこのような問題に鑑みて、例えば強誘電体メモリを用いた半導体記憶装置において、その読み出しにおける動作マージンを飛躍的に拡大させ、誤読み出しを防止すること、及びそのような読み出しを高速かつ低消費電力で実行できるメモリセル構成、およびデータ読出方法を提案することを目的とする。さらに書き込み動作を高速かつ低消費電力で実行するメモリセル構成及び書込方法を提案するものである。

本発明のデータ読出方法は、強誘電体キャパシタの分極状態によってデータを記憶するメモリセルを有する半導体記憶装置において、１回目の読出パルスを上記メモリセルの強誘電体キャパシタの一端側に印加して、記憶データに応じた第１の信号を上記強誘電体キャパシタの他端側に発生させる第１の読出ステップと、上記メモリセルに参照信号発生用データを書き込む書込ステップと、２回目の読出パルスを上記メモリセルの強誘電体キャパシタの一端側に印加して、上記参照信号発生用データに応じたハイレベル側の信号に相当する第２の信号を上記強誘電体キャパシタの他端側に発生させる第２の読出ステップと、上記強誘電体キャパシタの他端側と略同容量の負荷を有し、上記強誘電体キャパシタの他端側が初期状態であるときのローレベル側の信号を有するノードに上記第２の信号を分配することによって参照信号を発生させる参照信号発生ステップと、上記第１の信号と上記参照信号を比較して、上記メモリセルに記憶されていた上記記憶データを判定する判定ステップと、を備え、第１，第２の読出ステップでは、印加する上記読出パルスがハイレベルからローレベルに戻った後の残存信号を用いて上記第１、第２の信号を発生させるようにする。
また、上記半導体記憶装置においては、メモリセルと定電圧ノード間に配されたスイッチ手段をさらに有し、上記書込ステップでは、上記スイッチ手段を導通させることで、上記メモリセルに、ハイレベル側の信号に相当する参照信号発生用データを書き込む。
また、上記半導体記憶装置においては、複数の上記メモリセルの各一端が共通ノード電極に接続されたセルストリング構成とされ、上記第１、第２の信号は、上記共通ノード電極に生じた電位変動に応じて生成され、上記参照信号発生ステップでは、上記共通ノード電極を隣接するセルストリングの共通ノード電極と短絡することで、上記共通ノード電極に生じた上記第２の信号を略１／２に変換して上記参照信号を発生させる。

本発明の半導体記憶装置は、強誘電体キャパシタの分極状態によってデータを記憶するメモリセルと、読出パルスを上記メモリセルの強誘電体キャパシタの一端側に印加して、記憶されているデータに応じた信号を上記強誘電体キャパシタの他端側に発生させるとともに、上記メモリセルに対する１回の読出動作において、１回目及び２回目の読出パルスを印加する読出手段と、上記読出手段によって、選択されたメモリセルに１回目の読出パルスが印加されて、該選択されたメモリセルの記憶データに応じた第１の信号が発生された後、上記読出手段によって２回目の読出パルスが印加される前に、該選択されたメモリセルにハイレベル側の信号に相当する参照信号発生用データを書き込む書込手段と、上記２回目の読出パルスが印加されることによって、上記選択されたメモリセルに記憶された上記参照信号発生用データに応じて発生した第２の信号を上記強誘電体キャパシタの他端側と略同容量の負荷を有し、上記強誘電体キャパシタの他端側が初期状態であるときのローレベル側の信号を有するノードに分配することによって参照信号を発生させる参照信号発生手段と、上記第１の信号と上記参照信号を比較して、上記メモリセルに記憶されていた上記記憶データを判定する判定手段と、を備え、上記読出手段は、上記１回目の読出パルスを上記一端側に印加して、記憶データに応じた上記第１の信号を上記他端側に発生させ、上記２回目の読出パルスを上記一端側に印加して、上記参照信号発生用データに応じたハイレベル側の信号に相当する上記第２の信号を上記他端側に発生させるとともに、印加する上記読出パルスがハイレベルからローレベルに戻った後の残存信号を用いて上記第１、第２の信号を発生させるよう構成される。

即ち以上のような本発明では、データ読出の際には、メモリセルに対して一回目の初期データ読み出しを行った後、ローレベルではなくハイレベルの信号に相当するデータを元のセルに書き込み、そこで読み出した信号を基準に参照信号を発生させ、初期データの判定に使用するものである。

以上の説明から理解されるように、本発明により以下の効果が奏される。
即ち本発明の半導体記憶装置又はデータ読出方法により、強誘電体メモリにおいてより問題となるハイレベル側のばらつき相殺が可能になり、エラー率を有効に低減できる。
さらにパルス印加後の残存信号の使用と組みあわせることで、ロー側のばらつきも同時に相殺し、敢えてオフセット信号を発生させる必要もなく、各メモリセルごとに最適の参照信号を提供することができるようになる。従って各キャパシタの特性がばらついても正確な読み出しを行うことが出来る。
さらに参照信号の発生は、容量負荷への分配を用いることで、最小の回路規模で適切に行うことが可能になる。

またメモリセルと定電圧ノード間に配されたスイッチ手段を導通させることで、メモリセルに、ハイレベル側の信号に相当する参照信号発生用データを書き込むようにすることで、ビット線を充放電することなく所望のセルにハイレベル信号に相当するデータの書き込みが可能になり、従って参照信号生成のための動作を高速かつ低消費電力で実行することができる。
さらに増幅型のクロスポイントメモリ構成においては、隣接ユニット同士での共通ノード電極の短絡によって、ユニット内部で容易かつ高速に内部信号の参照信号への変換が可能になる。

さらにビット線と定電圧ノードの間に配された電流供給用トランジスタと、この電流供給用トランジスタのゲートとビット線の間に配されたスイッチ手段を有するようにし、電流供給用トランジスタのゲートとビット線を短絡した状態でメモリセルから１回目の読み出しを行い、さらに電流供給用トランジスタのゲートとビット線を切断した状態で２回目の読み出しを行い、２回目の読出によって生ずるビット線の電位状態に従って、メモリセルに記憶されていた記憶データを判定するようにすることで、少ない回路規模で確実に自己センシングを行うことが可能になる。

また、本発明の半導体記憶装置又はデータ書込方法によれば、負荷の大きいビット線を介することなくメモリセルに”１”を書き込むことが可能になる。また所望のセルの”０”反転にはビット線への高電圧印加は不要である。従ってデータ書き込みの全過程を通してビット線を高電圧で充放電する必要はなくなり、ビット線は例えばロジック回路と同じ電圧で駆動することができる。これによって消費電力を大幅に削減できるとともに、ビット線充放電に要する時間も低減できる。
全選択セルに”１”を書き込む操作はビット線を書き込みデータに応じて所望の電圧に設定する操作と同時並行して高速に行える。従って”１”書き込み工程の追加によるオーバーヘッドは生ぜず、トータルでも書き込み時間を短縮できる。

以下、本発明の実施の形態を説明する。
ここではまず、具体的な実施の形態の構成に先立って本発明のデータ読出の際の信号判定の概念を図１で説明する。
上述のように本発明では、一回目の初期データ読み出しを行った後、ローレベルではなくハイレベルの信号に相当するデータを元のセルに書き込み、そこで読み出した信号を基準に参照信号を発生させ、初期データの判定に使用するものである。
この本発明はハイレベル側の相殺に有効なものであるが、望ましくはローレベル側の信号電位を読み出し前の基準レベルに戻す読み出し手法と組み合わせると、特に有効である。
具体的には、読み出し時において、パルスがハイの状態で読み出すのではなく、パルスがハイからローに戻った状態で残存する信号の読み出しを行えばよい。このような読み出しを行うと、分極反転を伴わないローレベルの信号は、新鮮であればパルス印加前の状態に戻る。一方分極反転がなされたハイレベル側では、その反転分が信号として残る。
パルスがハイからローに戻った時点での各セルの残存信号の状態を図１（ａ）においてセル信号ＣＳ１１、ＣＳ１２，ＣＳ１３として示す。
上述した図１８と同様に、セル信号ＣＳ１１、ＣＳ１２，ＣＳ１３として示す各メモリセルの信号レベルは、●、○で示すように、”０”、”１”ともにばらついている。またそれらの信号はデータ保持劣化やディスターブ劣化等により、”０”データと”１”データが接近する方向に×、△として示すように変化していく。

ここで改めてハイレベルの書き込みを行い、それを略１／２に変換した参照信号のレベルが図１（ｂ）の各破線ｒｆ１１，ｒｆ１２，ｒｆ１３として示されている。
このように生成した参照信号レベルは、各キャパシタごとに”０””１”の中間付近の最適レベルに設定される。ここで重要なのは、特にデータ保持による経時劣化は”０””１”ともにその中間値に向けてほぼ対称に進行する性質を持つことである。
強誘電体キャパシタのこのような性質によって、参照用に書き込んだ新鮮なハイレベルを略１／２にすれば、データ保持劣化を起こしたメモリセルに対しても、ほぼ最適な参照信号を与えることが可能になる。
つまり、一回目の初期データ読み出しを行った後、ハイレベルの信号に相当するデータを元のセルに書き込み、そこで読み出した信号を基準に参照信号ｒｆ１１，ｒｆ１２，ｒｆ１３を発生させ、初期データの判定に使用することで、エラーの少ないデータ判定が可能となる。

なお、キャパシタからのデータ読出のためのパルスをハイからローに戻した際の強誘電体キャパシタの挙動を図２のヒステリシスカーブで説明しておく。
読み出しの初期状態では各々プレート線及びビット線に接続されたキャパシタの両極は０Ｖにイコライズされており、かつビット線側は浮遊状態となっている。強誘電体キャパシタは記憶されたデータに従って異なる方向に分極しており、例えば”０”では図２の（Ｈ０）、”１”では（Ｈ１）の状態にある。
ここでプレート線にＶｃｃパルスを印加し、プレート線がハイ状態になると、両キャパシタには略Ｖｃｃが印加され、両者はともに（Ｈ２）の状態に移行する。さらにプレート線をロー状態に落とすと、”０”側はもとの（Ｈ０）に戻るが、”１”側は分極反転した電荷分が残存信号となって（Ｈ４）に移動する。
なお、この挙動はデータ保持等の劣化の無い新鮮な信号についてのものである。経時劣化がある場合は、図１（ａ）の（γ）の如く”０”側にもいくらかの残存信号が発生し、一方”１”の残存信号は減少する。

＜第１の実施の形態＞
図３、図４で第１の実施の形態の構成及び動作を説明する。
図３に示す構造は、メモリセルを一つのアクセストランジスタＴａと一つの強誘電体キャパシタＣで構成するものであり、強誘電体キャパシタＣの分極方向に従って２値、即ち１ビットを記憶する。
ワード線ＷＬ（ＷＬ１、ＷＬ２・・・）には、ワード線デコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。各メモリセルにおけるアクセストランジスタＴａのゲート電極には、それぞれ所定のワード線ＷＬによって電圧印加が行われるため、ワード線ＷＬの駆動によってメモリセルが選択されることになる。
ワード線ＷＬと直交する方向にはビット線ＢＬ（ＢＬ１，ＢＬ２・・・）が配されている。
ビット線ＢＬ１，ＢＬ２はセンスアンプ３によって電位検出される一対のビット線となる。
各メモリセルにおいては、ワード線ＷＬによってアクセストランジスタＴａがオンとされることで、それぞれ対応するビット線ＢＬに接続されることになる。
プレート線ＰＬ（ＰＬ１、ＰＬ２・・・）には、プレート線デコーダ／ドライバ２によって所定の電圧印加が行われる。
各メモリセルのキャパシタＣの一端は、それぞれ所定のプレート線ＰＬが接続される。

また制御線ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６が設けられ、各制御線ＳＬは後述するようにそれぞれ所定のタイミングで駆動される。
例えばＰチャンネルＭＯＳＦＥＴによるパストランジスタＴｐ１のゲートには制御線ＳＬ１が接続される。パストランジスタＴｐ１のソース／ドレインの一端は固定電圧Ｖｃｃに、他端はビット線ＢＬ１に接続されており、パストランジスタＴｐ１が制御線ＳＬ１によってオンとされることで、ビット線ＢＬ１に電圧Ｖｃｃを印加する。
また、例えばＰチャンネルＭＯＳＦＥＴによるパストランジスタＴｐ２のゲートには制御線ＳＬ２が接続される。パストランジスタＴｐ２のソース／ドレインの一端は固定電圧Ｖｃｃに、他端はビット線ＢＬ２に接続されており、パストランジスタＴｐ２が制御線ＳＬ２によってオンとされることで、ビット線ＢＬ２に電圧Ｖｃｃを印加する。
例えばＮチャンネルＭＯＳＦＥＴによるパストランジスタＴｐ３ａ、Ｔｐ３ｂの各ゲートには制御線ＳＬ３が接続される。パストランジスタＴｐ３ａ、Ｔｐ３ｂのソース／ドレインの各一端は接地ノードに接続される。またパストランジスタＴｐ３ａの他端はビット線ＢＬ１に、パストランジスタＴｐ３ｂの他端はビット線ＢＬ２に、それぞれ接続されている。パストランジスタＴｐ３ａ、Ｔｐ３ｂが制御線ＳＬ３によってオンとされることで、ビット線ＢＬ１、ＢＬ２は接地される。

例えばＮチャンネルＭＯＳＦＥＴによるパストランジスタＴｐ４のゲートには制御線ＳＬ４が接続される。パストランジスタＴｐ４のソース／ドレインは、それぞれビット線ＢＬ１、ＢＬ２に接続されている。パストランジスタＴｐ４が制御線ＳＬ４によってオンとされることで、ビット線ＢＬ１、ＢＬ２がショートされる。
例えばＮチャンネルＭＯＳＦＥＴによるパストランジスタＴｐ５のゲートには制御線ＳＬ５が接続される。パストランジスタＴｐ５のソース／ドレインは、ビット線ＢＬ２と、センスアンプ３のビット線ＢＬ２についての入力ノードＮＩ２に接続されている。パストランジスタＴｐ５が制御線ＳＬ５によってオンとされることで、ビット線ＢＬ２の電位がセンスアンプ３に入力される。
例えばＮチャンネルＭＯＳＦＥＴによるパストランジスタＴｐ６のゲートには制御線ＳＬ６が接続される。パストランジスタＴｐ６のソース／ドレインは、ビット線ＢＬ１と、センスアンプ３のビット線ＢＬ１についての入力ノードＮＩ１に接続されている。パストランジスタＴｐ６が制御線ＳＬ６によってオンとされることで、ビット線ＢＬ１の電位がセンスアンプ３に入力される。

このような構成において、例えば図中（＊）を付したキャパシタＣ（＊）、アクセストランジスタＴａ（＊）によるメモリセルからのデータ読出を例に挙げ、図４のタイミングチャートに沿ってデータ読出動作を説明する。
図４において読出サイクルを構成する各タイミングをタイミングＳ１〜Ｓ９で示す。図４ではこの各タイミングにおけるワード線ＷＬ３，プレート線ＰＬ２，ビット線ＢＬ１．ＢＬ２、制御線ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５，ＳＬ６、入力ノードＮＩ１，ＮＩ２について、以下の説明に相当する各電圧状態を示している。

［タイミングＳ１］
タイミングＳ１直前の初期状態では、プレート線ＰＬ２、ビット線ＢＬ１，ＢＬ２及び差動型センスアンプ３の入力ノードＮＩ１，ＮＩ２は全て０Ｖにイコライズされている。つまりパストランジスタＴｐ３ａ、Ｔｐ３ｂ、Ｔｐ５，Ｔｐ６はオン状態である。
図４に示すように、タイミングＳ１では、選択セルＣ（＊）のワード線ＷＬ３をオンし、キャパシタＣ（＊）をビット線ＢＬ１に接続するとともに、制御線ＳＬ３，ＳＬ５，ＳＬ６をオフとすることでＮＭＯＳパストランジスタＴｐ３ａ、Ｔｐ３ｂ、Ｔｐ５，Ｔｐ６をオフして、ビット線ＢＬ１，ＢＬ２を浮遊状態にする。

［タイミングＳ２］
プレート線ＰＬ２にパルスを印加し、強誘電体キャパシタＣ（＊）からの信号を読み出す。図４に示すようにタイミングＳ３に至る前にプレート線ＰＬ２の印加パルスをハイからローに戻すと、キャパシタＣ（＊）の記憶データに応じて”０”または”１”の残存信号がビット線ＢＬ１に生じる。このようにプレート線ＰＬ２のパルスをハイからローとした後にワード線ＷＬ３をオフし、読み出し信号（ビット線ＢＬ１の電位）を確定させる。

［タイミングＳ３］
制御線ＳＬ６をオンとしてパストランジスタＴｐ６をオンとすることで、ビット線ＢＬ１の信号をセンスアンプ３の入力ノードＮＩ１に伝達する。またその後、制御線ＳＬ６をオフしてパストランジスタＴｐ６をオフすることで、入力ノードＮＩ１に伝達した信号を保存する。
［タイミングＳ４］
次にワード線ＷＬ３を再度オンするとともに、ＰＭＯＳパストランジスタＴｐ１の制御線ＳＬ１をオンにして、ビット線ＢＬ１をＶｃｃにチャージする。これによってキャパシタＣ（＊）にはハイレベル側の信号である”１”が書き込まれる。

［タイミングＳ５］
制御線ＳＬ３をオンとしてビット線ＢＬ１、ＢＬ２を再度０Ｖにイコライズしする。その後制御線ＳＬ３をオフにしてビット線ＢＬ１，ＢＬ２を浮遊状態にする。
［タイミングＳ６］
プレート線ＰＬ２に再度パルスを印加し、キャパシタＣ（＊）からの信号を読み出す。そしてプレート線ＰＬ２の印加パルスをハイからローに戻すと、キャパシタＣ（＊）に書き込んだ”１”の残存信号がビット線ＢＬ１に生じる。さらにプレート線ＰＬ２のパルスをローとした後にワード線ＷＬ３をオフし、２度目の読み出し信号（ビット線ＢＬ１の電位）を確定させる。
［タイミングＳ７］
制御線ＳＬ４をオンし、パストランジスタＴｐ４を導通させてビット線ＢＬ１を隣接したビット線ＢＬ２とショートする。これによって信号電荷は隣接ビット線に分配され、その電位は略１／２に変換され、最適な参照信号がつくられる。その後制御線ＳＬ４はオフしておく。

［タイミングＳ８］
制御線ＳＬ５をオンとしてパストランジスタＴｐ５をオンとすることで、ビット線ＢＬ２の信号をセンスアンプ３の入力ノードＮＩ２に伝達する。その後、制御線ＳＬ５をオフしてパストランジスタＴｐ５をオフすることで、入力ノードＮＩ２に伝達した信号を保存する。
［タイミングＳ９］
差動型センスアンプ３を活性化させて、入力ノードＮＩ１，ＮＩ２の各信号を比較し、増幅する。これによって、タイミングＳ７で生成した参照信号を元に、タイミングＳ２で読み出されたセルデータの判定が行われる。
一方制御線ＳＬ３はオンして、ビット線ＢＬ１，ＢＬ２は初期の０Ｖイコライズ状態に戻しておく。

このようなデータ判定方法を用いると、参照電位は読み出したメモリセル自身に書き込んだ”１”データをもとに、各メモリセルごとに、ちょうど”０”と”１”の中間付近に自動的にアジャストされるように生成される。即ち図１（ｂ）に示したように参照信号ｒｆ１１，ｒｆ１２，ｒｆ１３・・・を得ることができる。従って極めて高い動作マージンを得ることができ、強誘電体膜の特性がばらついてもエラーのないデータ判定が可能になる。

なお、この図３の例は折り返しビット線構成について示したが、開放ビット線の場合でも同様の方式が使用できるのは言うまでも無い。またクロスポイント型についても上記手法は同様に適用できる。
また、強誘電体メモリの信号の取り出し方にはバリエーションがあり、例えばＳｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔのダイジェスト論文 １２−３（ｐ１２７）にはビット線に生じた信号電荷をビット線に接続された第二の負荷容量に移し変え、該第二の負荷容量の電位変動をセンスする手法が提案されている。このような場合もビット線に生じた信号がセンシングに使用されていることに変わりは無く、そのハイレベル側信号を、隣接した該第二の負荷容量間で配分すれば、同様に適切な参照信号を得ることが出来る。

図５に、本例を用いた読み出し動作における、クロスポイント型強誘電体メモリでの信号分布の改善例を示す。
図５（ａ）は通常の（増幅型でない）クロスポイント型において、単にパルスをハイからローに落とした残存信号の分布例を示している。これを正規分布として最も適切な位置に単一の参照信号を与えた場合、エラーレートは３×１０^-6と見積もられる。但し、このような最適位置を設計段階で予測し、そこへ誤差無く参照信号を発生させるのは非常に困難であり、実際のエラーレートはさらに悪化する。
一方図５（ｂ）は本発明に係る上記手法を適用し、各ビットごとに新鮮なハイレベル信号を略１／２にしたものを参照として用いた場合の”１””０”信号の相対分布である。
この場合、特に”１”信号で著しい分布改善が認められ、エラーレートは３×１０^-8に減少している。しかもこの場合では参照信号は自動的に発生するので、上述のような参照信号発生の困難も無い。

＜第２の実施の形態＞
ところで上記のようにビット線ＢＬを電圧Ｖｃｃにチャージして参照用の”１”をキャパシタＣに書き込んだ場合、ビット線容量の充放電が従来より余分に必要となり、そのチャージに時間がかかる上、消費電力も増加する。ビット線は通常メモリセルキャパシタの十倍以上の容量を持つので、このような無駄は避けたい。
ところがこのことは、メモリセル内にビット線を介することなく”１”を書き込む機構を設けることで解決できる。このような第２の実施の形態の構成を図６に示す。

この場合、各メモリセルＭＣ１，ＭＣ２，ＭＣ３・・・は、それぞれ上記図３のようにキャパシタＣとアクセストランジスタＴａを有しているが、さらにキャパシタＣに電圧Ｖｃｃをチャージするためのチャージ用トランジスタＴｃｇが設けられている。
各メモリセルＭＣのアクセストランジスタＴａは、それぞれワード線ＷＬ（ＷＬ１，ＷＬ２・・・）にゲートが接続され、ワード線デコーダ／ドライバ１（１ａ、１ｂ・・・）によって制御される。
また各メモリセルＭＣのチャージ用トランジスタｃｇは、そのゲートがチャージ制御線ＳＬｃｇ（ＳＬｃｇ１，ＳＬｃｇ２・・・）に接続され、それぞれチャージ用ドライバ５（５ａ、５ｂ・・・）によって制御される。
チャージ用トランジスタＴｃｇのドレイン／ソースの一方は、定電圧ノード（例えばＶｃｃ）に接続され、他方はキャパシタＣとアクセストランジスタＴａの接続点（内部ノードＮＥ）に接続されている。

図７に、図６の構成を採る場合の断面図を示す。
ビット線ＢＬに直交方向（図面の奥行方向）に各プレート線ＰＬが配され、各プレート線ＰＬと拡散層からのコンタクト部に挟まれた強誘電体膜において強誘電体キャパシタＣが形成される。
アクセスのためのワード線ＷＬと、チャージ制御線ＳＬｃｇは、図示するように図面奥行き方向に配列される。このワード線ＷＬと、チャージ制御線ＳＬｃｇに対してゲートが接続されるアクセストランジスタＴａ及びチャージ用トランジスタＴｃｇは、図示するようにそれぞれ形成される。
チャージ用トランジスタＴｃｇについては、そのソース／ドレインの一方に、電圧Ｖｃｃの供給線としての拡散層Ｋを用い、それを隣接セル間で共有することによって、セル面積の増加を最小限に抑えている。

この図６，図７のような構成によれば、プレート線ＰＬを接地するとともに、チャージ制御線ＳＬｃｇをハイレベルにして、チャージ用トランジスタＴｃｇをＯＮすることによって、選択されたＲＯＷアドレス上のメモリセルＭＣに対し、ビット線ＢＬを介することなくキャパシタＣに電圧を印加し、高速に”１”を書き込むことが可能になる。
つまり、上記図４のタイミングＳ４において実行した処理、即ちビット線チャージを伴いながらキャパシタＣには”１”を書き込んだ動作を、ビット線チャージを実行することなく、チャージ用トランジスタＴｃｇをオンとするのみで実行できる。
従って、ビット線チャージによる時間が削減され、また消費電力も低減できるものとなる。
さらにこのような”１”書き込み機能があると、上記用途以外にもさまざまな利便が生ずる。例えば所望のワード線上のセルに一斉に”１”を書き込みたい場合、通常の書き込みより高速、低消費電力で実行できる。このような用途は図形の塗りつぶし等、実際の書き換えで生じえる他、例えば強誘電体膜のインプリント劣化を回復させるため”０””１”を交互に書き込む等の動作にも応用できる。

そしてまた、図６のようにチャージ用トランジスタＴｃｇを有する場合、書込動作として好適な動作が実現される。
図８に書き込みの際のタイミングチャートを示す。
図８において書込サイクルを構成する各タイミングをタイミングＷ１〜Ｗ５で示す。図８ではこの各タイミングにおけるワード線ＷＬ，チャージ制御線ＳＬｃｇ，ビット線ＢＬ，プレート線ＰＬ、及び内部ノードＮＥについて、各電圧状態を示している。なお、ワード線ＷＬ，チャージ制御線ＳＬｃｇ，ビット線ＢＬ，プレート線ＰＬは、それぞれ書込のために選択されたメモリセルに対応する線である。

本例ではメモリセルのアクセス動作は１Ｖと２Ｖの２系統の電源よりなっている。ビット線ＢＬ及び選択ワード線ＷＬは１Ｖで動作し、プレート線ＰＬ及びチャージ制御線ＳＬｃｇは２Ｖ及び２Ｖから昇圧した３Ｖで動作する。メモリセルにチャージ用トランジスタＴｃｇを介して供給されるチャージ用電源Ｖｃｃは２Ｖが使用されている。
動作手順は以下のとおりである。

［タイミングＷ１］
チャージ制御線ＳＬｃｇをハイレベル（３Ｖ）に駆動し、チャージ用トランジスタＴｃｇを導通させて、強誘電体キャパシタＣの電極の一端である内部ノードＮＥを２Ｖにチャージする。
このときプレート線ＰＬは接地されているので、キャパシタＣには２Ｖが印加され、”１”が書き込まれる。
一方、ビット線ＢＬには所望の書込データに応じた信号を印加しておく。即ち”０”を書き込みたい場合は０Ｖ、”１”を書き込みたい場合は１Ｖに設定する。
［タイミングＷ２］
プレート線ＰＬを２Ｖにして”１”書き込みを終了する。
［タイミングＷ３］
チャージ制御線ＳＬｃｇをローにしてチャージ用トランジスタＴｃｇをオフさせる。また選択ワード線ＷＬをハイ（１Ｖ）に駆動する。この時ビット線ＢＬが０Ｖ（つまり書込データが”０”）であれば、アクセストランジスタＴａがオンし、ノードＮＥは０Ｖに駆動される。プレート線ＰＬは２Ｖとされているため、キャパシタＣには−２Ｖが印加され、”０”が書き込まれることになる。
一方ビット線（５ｂ）が１Ｖ（つまり書込データが”１”）であった場合、アクセストランジスタＴａはオフのままであるため、ノードＮＥは浮遊状態のまま２Ｖに留まる。従ってキャパシタＣにはタイミングＷ１で書き込まれた”１”がそのまま保存される。
［タイミングＷ４］
プレート線ＰＬを０Ｖにして”０”書き込みを終了する。
［タイミングＷ５］
ワード線ＷＬをオフし、ビット線ＢＬを０Ｖに戻して書き込み工程を完了する。

このような手順で書き込みを行えば、ビット線ＢＬは１Ｖの振幅でよく、消費電力を大幅に低減できる。また”１”書き込みとビット線の駆動は、タイミングＷ１において並行して行うことが可能であり、アクセス時間の低減にも有効である。

＜第３の実施の形態＞
第３の実施の形態として、増幅型のクロスポイント型メモリとしての構成例を図９に示す。
この例では上述の第２の実施の形態のようなＶｃｃチャージ機構とともに、隣接ユニット間で信号を分配させる機構が内蔵されている。

図９では、或る１つのメモリユニット部分を示しているが、セルストリングＳＳは、共通ノード電極ＮＥ１に接続された複数（ｎ個）のキャパシタＣ１〜Ｃｎで構成される。
セルストリングＳＳを構成する各キャパシタＣはそれぞれ別個のデータを記憶するものとされ、それぞれ独立したプレート線ＰＬ１〜ＰＬｎで制御される。

また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、センストランジスタＴｓが設けられる。
センストランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極ＮＥ１に接続されている。さらにそのソース／ドレインは、一方が例えばグランド電位に接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方がセンストランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｗは、ソース／ドレインの一方が共通ノード電極ＮＥ１に接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。

さらに図９のメモリユニット内には、リセット用トランジスタＴｒｓｔと、電圧Ｖｃｃのチャージ用トランジスタＴｃｇと、信号分配用トランジスタＴｓｔが設置されている。
リセット用トランジスタＴｒｓｔは、ソース／ドレインの一方が共通ノード電極ＮＥ１に接続され、他方が接地される。またゲートはリセット制御線ＳＬｒｓｔに接続され、従ってリセット用トランジスタＴｒｓｔは、リセット制御線ＳＬｒｓｔによってオン／オフ制御される。
このリセット用トランジスタＴｒｓｔは、キャパシタＣから信号を受け取るノードである共通ノード電極ＮＥ１を、ビット線ＢＬを介さずに接地することを可能にする。

チャージ用トランジスタＴｃｇは、ソース／ドレインの一方が共通ノード電極ＮＥ１に接続され、他方が電圧Ｖｃｃの固定電圧ノードに接続される。またゲートはチャージ制御線ＳＬｃｇに接続され、従ってチャージ用トランジスタＴｃｇは、チャージ制御線ＳＬｃｇによってオン／オフ制御される。
このチャージ用トランジスタＴｃｇは、共通ノード電極ＮＥ１を、ビット線ＢＬを介さずに電圧Ｖｃｃにチャージすることを可能にする。

信号分配用トランジスタＴｓｔは、ソース／ドレインの一方が共通ノード電極ＮＥ１に接続され、他方が隣接するメモリユニットの共通ノード電極ＮＥ２に接続される。またゲートは信号分配制御線ＳＬｓｔに接続され、従って信号分配用トランジスタＴｓｔは、信号分配制御線ＳＬｓｔによってオン／オフ制御される。
この信号分配用トランジスタＴｓｔは、共通ノード電極ＮＥ１を、隣接するメモリユニットの共通ノード電極ＮＥ２とショートすることを可能とする。

図１０には、これら各トランジスタの配置例を断面図で示す。
ビット線ＢＬに直交方向（図面の奥行方向）に各プレート線ＰＬ１〜ＰＬｎが配され、各プレート線ＰＬと、拡散層からのコンタクト部に接続された共通ノード電極ＮＥ１に挟まれた強誘電体膜において強誘電体キャパシタＣ１〜Ｃｎが形成される。
読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、チャージ制御線ＳＬｃｇ、リセット制御線ＳＬｒｓｔ、信号分配制御線ＳＬｓｔは、それぞれ図示するように図面奥行き方向に配列される。
これら読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、チャージ制御線ＳＬｃｇ、リセット制御線ＳＬｒｓｔ、信号分配制御線ＳＬｓｔに対してゲートが接続される読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、チャージ用トランジスタＴｃｇ、リセット用トランジスタＴｒｓｔ、信号分配用トランジスタＴｓｔは、それぞれ図示するように形成される。
ここで、グランド配線（ＧＮＤ）と電源配線（ＶＣＣ）は拡散層で形成されており、各トランジスタの制御線（ＳＬｃｇ、ＳＬｒｓｔ、ＳＬｓｔ）と共に、ワード線ＷＬｗ、ＷＬｒと同方向に走査されている。
これらの各トランジスタ（Ｔｃｇ、Ｔｒｓｔ、Ｔｓｔ）や制御線配線（ＳＬｃｇ、ＳＬｒｓｔ、ＳＬｓｔ）はキャパシタＣの下層に配置することで、セル面積の増加なく追加されている。

図９のように構成されるメモリユニットからの読み出し動作の為の制御回路の例を図１１に示す。
図１１において、メモリユニットＭＵは図９の構成となる。なおこの図ではワード線方向の配線として読出ワード線ＷＬｒのみを示しており、他は省略している。

ビット線ＢＬにはクランプトランジスタＴCLが設けられる。
クランプトランジスタＴCLのソース／ドレインのそれぞれは、ビット線ＢＬ１と比較判定回路１０の入力ノードＮＤに接続されている。
このクランプトランジスタＴCLは、そのゲートに接続された制御線Ｇ３を例えば（Ｖｃｃ／２）とすることで、寄生容量の大きいビット線ＢＬの電位を（Ｖｃｃ／２−Ｖｔｈ）にクランプし、その振幅を非常に小さく抑える。

またビット線及び入力ノードＮＤに対するチャージ回路として、ＰチャンネルＭＯＳＦＥＴによるトランジスタＳＷ２、トランジスタＴＣＧ、及びＮチャンネルＭＯＳＦＥＴによるトランジスタＳＷ１が設けられる。
トランジスタＳＷ２のゲートは制御線Ｇ２に接続される。またソース／ドレインの一方は電圧Ｖｃｃの固定電圧ノードに接続され、他方はトランジスタＴＣＧに接続される。即ちチャージ用スイッチとなる。
トランジスタＳＷ１のゲートは制御線Ｇ１に接続される。またソース／ドレインの一方は接地され、他方は入力ノードＮＤ及びトランジスタＴＣＧに接続される。即ち接地用スイッチとなる。
トランジスタＴＣＧは、ゲート及びソース／ドレインの一方が、入力ノードＮＤに接続されている。

トランジスタＴＣＧは、平衡状態においてメモリユニットＭＵを流れる電流と同一の電流をビット線ＢＬに供給するが、それによって比較判定回路１０の入力ノードＮＤにはメモリユニット電流に応じた異なる電位が発生する。
比較判定回路１０は、一回目の読み出しで生じた入力電位と、二回目の読み出しで生じた参照入力電位を比較することで、データ判定を実行する。

上記図９のメモリユニットと図１１の制御回路を用いたメモリの具体的読み出し動作を、図１２のタイミングチャートを参照しながら説明する。図９のキャパシタＣ１からの読出を例に採る。
図１２において読出サイクルを構成する各タイミングをタイミングｓ１〜ｓ９で示す。図１２ではこの各タイミングにおける読出ワード線ＷＬｒ，プレート線ＰＬ１，プレート線ＰＬ２〜ＰＬｎ、共通ノード電極ＮＥ１、ＮＥ２、リセット制御線ＳＬｒｓｔ、チャージ制御線ＳＬｃｇ、信号分配制御線ＳＬｓｔ、入力ノードＮＤ、制御線Ｇ２，Ｇ１について、以下の説明に相当する各電圧状態を示している。

［タイミングｓ１］
初期状態ではメモリユニットＭＵの内部の共通ノード電極ＮＥ１とプレート線ＰＬ１〜ＰＬｎは全て０Ｖに接地されている。またビット線ＢＬ及び判定回路への入力ノードＮＤも接地されている。
ここでタイミングｓ１でリセット制御線ＳＬｒｓｔをオフして共通ノード電極ＮＥ１を浮遊状態にするとともに、制御線Ｇ１，Ｇ２によりトランジスタＳＷ１をオフ、トランジスタＳＷ２をオンとして、ビット線ＢＬと入力ノードＮＤへのチャージを開始する。
［タイミングｓ２］
プレート線ＰＬ１にパルスを印加し、強誘電体キャパシタＣ１からの信号を読み出す。タイミングｓ３に至る前にプレート線ＰＬ１の印加パルスをハイからローに戻すと、キャパシタＣ１の記憶データに応じて”０”または”１”の残存信号が共通ノード電極ＮＥ１に生じる。
［タイミングｓ３］
読出ワード線ＷＬｒをオンすることで、共通ノード電極ＮＥ１のレベルに依存した電流がメモリユニットＭＵに流れ、そのレベルに依存して入力ノードＮＤの電位が変動して、１回目の読出に応じた信号が生ずる。比較判定回路１０はその信号を保存する。

［タイミングｓ４］
次に選択ユニットの選択プレート線ＰＬ１は０Ｖに、他のプレート線ＰＬ２〜ＰＬｎは浮遊状態にした状態で、チャージ制御線ＳＬｃｇをオンして、ビット線ＢＬを介することなくメモリユニット内部の共通ノード電極ＮＥ１を電圧Ｖｃｃにチャージする。これによってキャパシタＣ１にはハイレベル側の信号である”１”が書き込まれる。
［タイミングｓ５］
選択ユニットのリセット制御線ＳＬｒｓｔをオンして共通ノード電極ＮＥ１を再度０Ｖにイコライズし、さらにはその後にリセット制御線ＳＬｒｓｔをオフにして、浮遊状態にする。プレート線ＰＬ１〜ＰＬｎは全て接地する。
［タイミングｓ６］
プレート線ＰＬ１に再度パルスを印加し、キャパシタＣ１からの信号を読み出す。パルスがハイからローに戻ると、タイミングｓ４で書き込んだ”１”の残存信号が共通ノード電極ＮＥ１に生じる。

［タイミングｓ７］
信号分配制御線ＳＬｓｔをオンし、選択ユニットの共通ノード電極ＮＥ１を隣接した非選択ユニットの共通ノード電極ＮＥ２とショートする。これによって信号電荷は隣接電極に分配され、その電位は略１／２に変換され、最適な参照電位がつくられる。その後信号分配制御線ＳＬｓｔはオフしておく。
［タイミングｓ８］
読出ワード線ＷＬｒをオンすることで、共通ノード電極ＮＥ１のレベルに依存した電流がメモリユニットＭＵに流れ、そのレベルに依存して入力ノードＮＤの電位が変動して、上記参照電位に応じた参照信号が生ずる。比較判定回路１０は、上記タイミングｓ３で保存していた信号と、上記参照信号の比較を行い、データを判定する。
［タイミングｓ９］
制御線Ｇ２をオフしてビット線ＢＬのチャージ回路を停止し、制御線Ｇ１をオンしてビット線ＢＬを接地状態に戻す。さらに選択ユニットのリセット制御線ＳＬｒｓｔと、図示されない隣接ユニットのリセット線をオンして、共通ノード電極ＮＥ１，ＮＥ２も接地状態に戻す。

以上のような読出動作では、メモリセルへの参照用”１”の書き込みがビット線ＢＬを充放電させることなく実施されており、高速かつ低消費電力での読み出しが可能となる。

尚、比較判定回路１０としては、図３で前述した方式を応用して、差動センスアンプ３の入力対に、上記１回目の読出に応じた信号と、上記参照信号をスイッチで選択してそれぞれ流入させても良いが、その他にもさまざまな判定回路が存在し得る。
例えばＩＳＳＣＣ２００３論文ダイジェストの１６．１（ｐ２７８）には、入出力間にショートスイッチを設けたインバータによるコンパレータを備えた比較判定回路が記載されており、これを用いることができる。

ところで図９のようなクロスポイント型メモリにおいても、チャージ用トランジスタＴｃｇを利用して有用な書込動作が実現できる。
図１３に書き込みの際のタイミングチャートを示す。
図１３においては書込サイクルを構成する各タイミングをタイミングＷ１１〜Ｗ１９で示している。そしてこの各タイミングにおける書込ワード線ＷＬｗ，チャージ制御線ＳＬｃｇ，選択プレート線ＰＬ１及び非選択プレート線ＰＬ２〜ＰＬｎ，ビット線ＢＬ、及び共通ノード電極ＮＥ１について、各電圧状態を示している。なお、ここではキャパシタＣ１への書込の例とするため、選択プレート線がＰＬ１となるものである。

本例ではメモリセルのアクセス動作は１Ｖと２．１Ｖの２系統の電源よりなっている。ビット線ＢＬ及び書込ワード線ＷＬｗは１Ｖで動作し、プレート線（ＰＬ１〜ＰＬｎ）及びチャージ制御線ＳＬｃｇは２．１Ｖ及び２．１Ｖから昇圧した３．０Ｖで動作する。メモリセルにチャージ用トランジスタＴｃｇを介して供給されるチャージ用電源Ｖｃｃは２．１Ｖが使用されている。
尚、読出ワード線ＷＬｒとリセット制御線ＳＬｒｓｔは、書き込み時は常時オフであり、このタイミングチャートには記載されていないが、１Ｖ動作で良い。
動作手順は以下のとおりである。

［タイミングＷ１１］
チャージ制御線ＳＬｃｇをハイレベル（３Ｖ）に駆動し、チャージ用トランジスタＴｃｇを導通させて、強誘電体キャパシタ群（セルストリングＳＳ）が接続された共通ノード電極ＮＥ１を２．１Ｖにチャージする。
この時選択プレート線ＰＬ１は接地されているため、選択キャパシタＣ１には２．１Ｖが印加され、”１”が書き込まれる。
また非選択プレート線（ＰＬ２〜ＰＬｎ）は浮遊状態となっており、共通ノード電極ＮＥ１とのカップリングによって略２．１Ｖに上昇し、非選択キャパシタ（Ｃ２〜Ｃｎ）に電圧は印加されない。
一方、ビット線ＢＬには所望の書き込みデータに応じた信号を印加しておく。即ち”０”を書き込みたい場合は０Ｖ、”１”を書き込みたい場合は１Ｖに設定する。
［タイミングＷ１２］
プレート線（ＰＬ１〜ＰＬｎ）を全て１．４Ｖ、即ち（２／３）Ｖｃｃにイコライズする。これに伴って非選択キャパシタ（Ｃ２〜Ｃｎ）には０．７Ｖが印加されるが、その量は小さいので状態は殆ど変化しない。
［タイミングＷ１３］
チャージ制御線ＳＬｃｇをローに戻し、チャージ用トランジスタＴｃｇをオフとして共通ノード電極ＮＥ１をＶｃｃから切り離し浮遊状態にする。
［タイミングＷ１４］
プレート線（ＰＬ１〜ＰＬｎ）を全て０．７Ｖ、即ち（１／３）Ｖｃｃに駆動する。これに伴って共通ノード電極ＮＥ１は上記プレート線とのカップリングで駆動され、２．１Ｖから略１．４Ｖにまでその電位が低下する。
［タイミングＷ１５］
今度は書込ワード線ＷＬｗをハイ（１Ｖ）に駆動する。この時ビット線ＢＬが０Ｖ（つまり書込データが”０”）であれば書込用アクセストランジスタＴｗがオンし、共通ノード電極ＮＥ１は０Ｖに駆動される。これによってキャパシタ群（Ｃ１〜Ｃｎ）には−０．７Ｖが印加されるが、その値は小さいので状態は殆ど変化しない。
一方ビット線ＢＬが１Ｖ（つまり書込データが”１”）であった場合、書込用アクセストランジスタＴｗはオフしたままであり、共通ノード電極ＮＥ１は浮遊状態のまま１．４Ｖに留まる。この時キャパシタ群（Ｃ１〜Ｃｎ）に印加されるのは０．７Ｖであり、その値は小さいので状態は殆ど変化しない。
［タイミングＷ１６］
ここで選択プレート線ＰＬ１のみを２．１Ｖに駆動する。これによってビット線ＢＬが０Ｖの場合、即ち”０”書き込みの設定がなされている場合には、選択キャパシタＣ１に−２．１Ｖが印加され、”０”が書き込まれる。
一方ビット線ＢＬが１Ｖの場合、選択キャパシタＣ１には−０．７Ｖが印加されるが、その値は小さいので状態は殆ど変化しない。従ってタイミングＷ１１で書き込まれた”１”がそのまま保存される。
［タイミングＷ１７］
選択プレート線ＰＬ１を０．７Ｖに戻して”０”書き込みを終了する。
［タイミングＷ１８］
プレート線（ＰＬ１〜ＰＬｎ）、及びビット線ＢＬを全て０Ｖにイコライズする。これによって全キャパシタへの印加電圧が０Ｖに戻る。
［タイミングＷ１９］
書込ワード線ＷＬｗをオフして書き込み工程を完了する。

このような手順で書き込みを行えば、選択キャパシタのみに所望のデータを書き込むことが出来る。非選択キャパシタへの印加電圧は略±０．７Ｖ、即ち（１／３）Ｖｃｃに留まるので、反転には至らず、その記憶状態は保存される。
またビット線ＢＬは１Ｖの振幅でよく、消費電力を大幅に低減できる。また”１”書き込みとビット線ＢＬの駆動は並行して行うことが可能であり、アクセス時間の低減にも有効である。

＜第４の実施の形態＞
第４の実施の形態は、上記第３の実施の形態のような第一及び第二の電流読み出しにおける電流信号の判定を、より簡便に、少ない回路規模で実現するものである。図１４にその判定回路例を示す。
この回路は、図１１の回路のチャージ用のトランジスタＴＣＧのゲートと入力ノードＮＤの間にスイッチトランジスタＳＷ４を挿入した構成となっている。またこの時、比較判定回路１１として示している回路は、実際には特別な比較判定機能を持つ必要はなく、単なるラッチでもよいし、或いはデータバスを直接つないでも良い。

この場合の動作の上記第３の実施の形態の例との相違は、一回目のビット線チャージと読み出しを行った後、上記スイッチトランジスタＳＷ４をオフし、トランジスタＴＣＧのゲート電位を保存した状態で二回目のビット線チャージと読み出しを行う点である。
その概念図を図１５に示す。

まず一回目のビット線チャージと読み出しは、図１５（ａ）のようにスイッチトランジスタＳＷ４を導通させて行う。メモリユニットＭＵの読み出し電流に応じて入力ノードＮＤの電位が確定したところでスイッチトランジスタＳＷ４をオフし、チャージ用のトランジスタＴＣＧのゲート電位を保存する。この時メモリユニットＭＵの電流とチャージ用のトランジスタＴＣＧの供給電流は均衡しており、ともにｉ１である。

二回目のビット線チャージと読み出しは、図１５（ｂ）のようにスイッチトランジスタＳＷ４をオフしたままで行う。この時チャージ用のトランジスタＴＣＧのゲートには一回目の信号電位が保存されているので、トランジスタＴＣＧには一回目と同じチャージ電流ｉ１が流れる。一方メモリユニットＭＵにはその記憶データに応じた２回目の読み出し電流ｉ２が流れる。
入力ノードＮＤには、上述のチャージ電流ｉ１と二回目の読み出しにおけるユニット電流ｉ２の差分、即ち一回目と二回目のユニット電流の差分（ｉ１−ｉ２）に相当する電荷が蓄積されていく。例えばｉ２が参照電流であった場合、ｉ１がハイレベルであれば入力ノードＮＤの電位はＶｃｃ近くにまで上昇し、ｉ１がローレベルであれば０Ｖ近くにまで下降する。
即ち自動的な増幅判定が行われる。

なお、この回路は本発明にかかる自己参照判定方式にも無論適しているが、磁性体膜の磁化方向によってデータを記憶するＭＲＡＭや、カルコゲナイド膜の結晶状態でデータを記憶するＯＵＭ等、他メモリの自己参照判定にも応用することが出来る。さらに用途は自己参照に限定されるものでもなく、同一のビット線上で一回目のアクセスと二回目アクセスについて電流を比較判定する、あらゆる半導体メモリの用途に使用できる。例えば同一のビット線上にダミーセルを設け、一回目は選択セルを、二回目はダミーセルをアクセスして両者を比較する場合にも有効である。

以上、本発明の実施の形態として第１から第４の実施の形態について説明したが、本発明はこれらの構成及び動作に限定されない。例えば第３の実施の形態としては増幅型クロスポイントメモリと呼ばれる構成をもとにした例であるが、増幅型ではないクロスポイントメモリにおいても本発明が適用できることは言うまでもない。

本発明のデータ判定方法の説明図である。 本発明のデータ判定方法における強誘電体キャパシタの挙動の説明図である。 本発明の第１の実施の形態の構成の説明図である。 第１の実施の形態のデータ読出動作のタイミングチャートである。 実施の形態による改善効果の説明図である。 本発明の第２の実施の形態の構成の説明図である。 第２の実施の形態の構造の説明図である。 第２の実施の形態のデータ書込動作のタイミングチャートである。 本発明の第３の実施の形態の構成の説明図である。 第３の実施の形態の構造の説明図である。 第３の実施の形態の制御回路構成の説明図である。 第３の実施の形態のデータ読出動作のタイミングチャートである。 第３の実施の形態のデータ書込動作のタイミングチャートである。 本発明の第４の実施の形態の制御回路構成の説明図である。 第４の実施の形態の制御回路の動作の説明図である。 強誘電体キャパシタによる半導体メモリの構成の説明図である。 強誘電体キャパシタの挙動の説明図である。 クロスポイント型強誘電体メモリの説明図である。 増幅型クロスポイント型強誘電体メモリの説明図である。 強誘電体キャパシタの信号バラツキの説明図である。

符号の説明

１ ワード線デコーダ／ドライバ、２ プレート線デコーダ／ドライバ、３ センスアンプ、ＷＬ ワード線、ＢＬ ビット線、ＰＬ プレート線、Ｃ キャパシタ、Ｔａ アクセストランジスタ、Ｔｐ パストランジスタ、Ｔｃｇ チャージ用トランジスタ、Ｔｒｓｔ リセット用トランジスタ、Ｔｓｔ 信号分配用トランジスタ

Claims (6)

1. 強誘電体キャパシタの分極状態によってデータを記憶するメモリセルを有する半導体記憶装置において、
   １回目の読出パルスを上記メモリセルの強誘電体キャパシタの一端側に印加して、記憶データに応じた第１の信号を上記強誘電体キャパシタの他端側に発生させる第１の読出ステップと、
   上記メモリセルに参照信号発生用データを書き込む書込ステップと、
   ２回目の読出パルスを上記メモリセルの強誘電体キャパシタの一端側に印加して、上記参照信号発生用データに応じたハイレベル側の信号に相当する第２の信号を上記強誘電体キャパシタの他端側に発生させる第２の読出ステップと、
   上記強誘電体キャパシタの他端側と略同容量の負荷を有し、上記強誘電体キャパシタの他端側が初期状態であるときのローレベル側の信号を有するノードに上記第２の信号を分配することによって参照信号を発生させる参照信号発生ステップと、
   上記第１の信号と上記参照信号を比較して、上記メモリセルに記憶されていた上記記憶データを判定する判定ステップと、
   を備え、
   第１，第２の読出ステップでは、印加する上記読出パルスがハイレベルからローレベルに戻った後の残存信号を用いて上記第１、第２の信号を発生させる
   ことを特徴とするデータ読出方法。
2. 上記半導体記憶装置は、上記メモリセルと定電圧ノード間に配されたスイッチ手段をさらに有し、
   上記書込ステップでは、上記スイッチ手段を導通させることで、上記メモリセルに、ハイレベル側の信号に相当する参照信号発生用データを書き込むことを特徴とする請求項１に記載のデータ読出方法。
3. 上記半導体記憶装置は、複数の上記メモリセルの各一端が共通ノード電極に接続されたセルストリング構成とされ、
   上記第１、第２の信号は、上記共通ノード電極に生じた電位変動に応じて生成され、
   上記参照信号発生ステップでは、上記共通ノード電極を隣接するセルストリングの共通ノード電極と短絡することで、上記共通ノード電極に生じた上記第２の信号を略１／２に変換して上記参照信号を発生させることを特徴とする請求項１に記載のデータ読出方法。
4. 強誘電体キャパシタの分極状態によってデータを記憶するメモリセルと、
   読出パルスを上記メモリセルの強誘電体キャパシタの一端側に印加して、記憶されているデータに応じた信号を上記強誘電体キャパシタの他端側に発生させるとともに、上記メモリセルに対する１回の読出動作において、１回目及び２回目の読出パルスを印加する読出手段と、
   上記読出手段によって、選択されたメモリセルに１回目の読出パルスが印加されて、該選択されたメモリセルの記憶データに応じた第１の信号が発生された後、上記読出手段によって２回目の読出パルスが印加される前に、該選択されたメモリセルにハイレベル側の信号に相当する参照信号発生用データを書き込む書込手段と、
   上記２回目の読出パルスが印加されることによって、上記選択されたメモリセルに記憶された上記参照信号発生用データに応じて発生した第２の信号を上記強誘電体キャパシタの他端側と略同容量の負荷を有し、上記強誘電体キャパシタの他端側が初期状態であるときのローレベル側の信号を有するノードに分配することによって参照信号を発生させる参照信号発生手段と、
   上記第１の信号と上記参照信号を比較して、上記メモリセルに記憶されていた上記記憶データを判定する判定手段と、
   を備え、
   上記読出手段は、上記１回目の読出パルスを上記一端側に印加して、記憶データに応じた上記第１の信号を上記他端側に発生させ、上記２回目の読出パルスを上記一端側に印加して、上記参照信号発生用データに応じたハイレベル側の信号に相当する上記第２の信号を上記他端側に発生させるとともに、
   印加する上記読出パルスがハイレベルからローレベルに戻った後の残存信号を用いて上記第１、第２の信号を発生させる
   ことを特徴とする半導体記憶装置。
5. 上記メモリセルと定電圧ノード間に配されたスイッチ手段をさらに有し、
   上記書込手段は、上記スイッチ手段を導通させることで、上記メモリセルに、ハイレベル側の信号に相当する参照信号発生用データを書き込むことを特徴とする請求項４に記載の半導体記憶装置。
6. 複数の上記メモリセルは、各一端が共通ノード電極に接続されたセルストリング構成とされ、
   上記第１、第２の信号は、上記共通ノード電極に生じた電位変動に応じて生成され、
   上記参照信号発生手段は、上記共通ノード電極を隣接するセルストリングの共通ノード電極と短絡することで、上記共通ノード電極に生じた上記第２の信号を略１／２に変換して上記参照信号を発生させることを特徴とする請求項４に記載の半導体記憶装置。

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