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JP3327071B2 - 強誘電体記憶装置 - Google Patents

強誘電体記憶装置

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JP3327071B2
JP3327071B2 JP26727495A JP26727495A JP3327071B2 JP 3327071 B2 JP3327071 B2 JP 3327071B2 JP 26727495 A JP26727495 A JP 26727495A JP 26727495 A JP26727495 A JP 26727495A JP 3327071 B2 JP3327071 B2 JP 3327071B2
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謙士朗 荒瀬
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Original Assignee
Sony Corp
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルを基本
的に１個の強誘電体キャパシタより構成することにより
高集積かつ大容量化が可能な強誘電体記憶装置に係り、
特にそのデバイス構造、デバイス動作オペレーション、
および製造方法に関するものである。
【０００２】
【従来の技術】ペロブスカイト構造をなす酸化物強誘電
体材料（例えばＰｂＺｒＴｉＯ3 等）、またはＢｉ系層
状ペロブスカイト構造をなす酸化物強誘電体材料（例え
ばＢｉＳｒ2 Ｔａ2 Ｏ9 等）を、キャパシタ絶縁膜とし
て強誘電体キャパシタを構成し、当該強誘電体キャパシ
タの分極方向によって、データを記憶する強誘電体記憶
装置が知られている。
【０００３】以下、強誘電体キャパシタのヒステリシス
特性について図１２に関連付けて説明する。図１２にお
いて、（ａ）がヒステリシス特性、（ｂ）および（ｃ）
は互いに逆相の第１のデータ（以下データ１）、および
第２のデータ（以下データ０）が書き込まれたキャパシ
タの状態をそれぞれ示している。
【０００４】強誘電体記憶装置は、図１２（ａ）に示す
ヒステリシス特性において、強誘電体キャパシタにプラ
ス側の電圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷
が残った状態（図中Ａ）をデータ１（第１のデータ）、
マイナス側の電圧を印加（図中Ｄ）して−Ｑｒの残留分
極電荷が残った状態（図中Ｂ）をデータ０（第２デー
タ）として、不揮発性のメモリとして利用する。
【０００５】ところで、上述した強誘電体キャパシタ
を、不揮発性の強誘電体記憶装置として利用するものと
して、１個の選択トランジスタと１個の強誘電体キャパ
シタから１メモリセルを構成する方法（以下１ＴＲ−１
ＣＡＰ型セル）が知られている。
【０００６】図１３は、１ＴＲ−１ＣＡＰ型セルを有す
る強誘電体記憶装置のメモリアレイ図である。
【０００７】図１３のメモリアレイは、いわゆる折り返
しビット線構造をなしており、図中、ＭＡ、ＭＡ’はメ
モリセル、ＭＲＡ、ＭＲＡ’は比較セル、ＷＬＡ、ＷＬ
Ａ’はワード線、ＢＬＡ、ＢＬＡ’はビット線、ＰＬＡ
はプレート電極線、ＲＷＬＡ、ＲＷＬＡ’は比較セルを
駆動するためのワード線、ＲＰＬＡは比較セルを駆動す
るためのプレート電極線、ＣＬは各ビット線ＢＬＡ、Ｂ
ＬＡ’の負荷容量をそれぞれ示している。メモリセルＭ
Ａは選択トランジスタＴＡおよび強誘電体キャパシタＣ
Ａにより構成され、メモリセルＭＡ’は選択トランジス
タＴＡ’および強誘電体キャパシタＣＡ’により構成さ
れる。比較セルＭＲＡ、ＭＲＡ’は、メモリセルＭＡ、
ＭＡ’のデータを比較読み出しするために設けられ、比
較セルＭＲＡの場合には選択トランジスタＴＲＡおよび
強誘電体キャパシタＣＲＡにより構成され、比較セルＭ
ＲＡ’の場合には選択トランジスタＴＲＡ’および強誘
電体キャパシタＣＲＡ’により構成される。
【０００８】図１３の１ＴＲ−１ＣＡＰ型セルを有する
強誘電体記憶装置においては、例えば、メモリセルＭＡ
のデータ読み出しは、読み出しビット線ＢＬＡの折り返
し方向に隣接した比較ビット線ＢＬＡ’に接続された比
較セルＭＲＡ’との比較により行われ、メモリセルＭ
Ａ’のデータ読み出しは、読み出しビット線ＢＬＡ’の
折り返し方向に隣接した比較ビット線ＢＬＡに接続され
た比較セルＭＲＡとの比較により行われる。また比較セ
ルＭＲＡ、ＭＲＡ’においては、それぞれ図１２（ａ）
のヒステリシス特性において、＋Ｑｒまたは−Ｑｒの残
留分極電荷が読み出される場合の中間状態になるよう
に、例えばキャパシタ面積またはバイアス電圧等を調節
して、最適設計される。したがって、１ＴＲ−１ＣＡＰ
型セルにおいては、読み出しセルによる読み出しビット
線と比較セルによる比較ビット線の間の電位差が、セン
スアンプＳＡによりに増幅されて、データの判定がなさ
れる。
【０００９】
【発明が解決しようとする課題】ところで、上述した１
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置におい
ては、メモリセルが１個の選択トランジスタと１個の強
誘電体キャパシタから構成されているために、データ書
き込み時のディスターブ防止、およびデータ読み出し時
の動作マージンの確保が容易であるが、メモリセルが１
個の素子から構成される他の不揮発性記憶装置、たとえ
ばフラッシュメモリ、ＥＰＲＯＭ等と比較すると、メモ
リセル面積が大きくなり、大容量化できないという問題
がある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、強誘電体キャパシタの分極方向
によってデータの記憶を行う強誘電体記憶装置におい
て、メモリセルを基本的に１個の強誘電体キャパシタだ
けで構成することにより、高集積かつ大容量化が可能な
強誘電体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、列状に配線されたそ
れぞれの主ビット線が接続手段を介して複数の副ビット
線に接続され、上記副ビット線と行状に配線された複数
のワード線が交差する格子位置にそれぞれ１個の強誘電
体キャパシタよりなるメモリセルが配置され、それぞれ
の強誘電体キャパシタの一方の電極が上記副ビット線
に、他の一方の電極が上記ワード線に接続され、上記強
誘電体キャパシタの分極方向によって、互いに逆相の第
１のデータまたは第２のデータのどちらかのデータを記
憶する強誘電体記憶装置であって、それぞれの主ビット
線に対応して読み出しデータまたは書き込みデータをラ
ッチする手段を具備し、メモリセルに対するデータ書き
込みまたは読み出しを、選択するワード線に接続された
すべてのメモリセルに対し一括して行うとともに、選択
された副ビット線と交差するすべてのワード線を単位と
して、各ワード線毎に順番に行う。
【００１２】また、上記強誘電体記憶装置において、上
記接続手段は、ＭＯＳ型半導体素子であって、当該ＭＯ
Ｓ型半導体素子のソース電極またはドレイン電極の一方
が上記主ビット線に、他の一方が上記副ビット線に、ゲ
ート電極が選択ゲート線に接続され、当該選択ゲート線
の印加電圧に応じて上記主ビット線と副ビット線とを作
動的に接続する。
【００１３】また、本発明の強誘電体記憶装置は、列状
に配線されたそれぞれの主ビット線が接続手段を介して
複数の副ビット線に接続され、上記副ビット線と行状に
配線された複数のワード線が交差する格子位置にそれぞ
れ１個の強誘電体キャパシタよりなるメモリセルが配置
され、それぞれの強誘電体キャパシタの一方の電極が上
記副ビット線に、他の一方の電極が上記ワード線に接続
され、上記強誘電体キャパシタの分極方向によって、互
いに逆相の第１のデータまたは第２のデータのどちらか
のデータを記憶する強誘電体記憶装置であって、それぞ
れの主ビット線に対応して書き込みデータをラッチする
手段を具備し、メモリセルに対するデータ書き込みは、
選択するワード線に接続されたすべてのメモリセルに対
し一括して第１のデータあるいは第２のデータを書き込
んだ後、当該書き込みデータと逆相のデータが書き込ま
れるべきメモリセルに対して上記逆相データの書き込み
を行い、この場合において、上記逆相のデータが書き込
まれるべきでないメモリセルに対しては書き込み電圧の
半分以下の電圧が印加されるようにした。
【００１４】また、上記強誘電体記憶装置では、上記半
分以下の電圧は、上記書き込み電圧の略３分の１の電圧
である。
【００１５】また、上記強誘電体記憶装置では、上記接
続手段は、ＭＯＳ型半導体素子であって、当該ＭＯＳ型
半導体素子のソース電極またはドレイン電極の一方が上
記主ビット線に、他の一方が上記副ビット線に、ゲート
電極が選択ゲート線にそれぞれ接続され、当該選択ゲー
ト線の印加電圧に応じて上記主ビット線と副ビット線と
を作動的に接続する。
【００１６】また、上記強誘電体記憶装置では、メモリ
セルに対する第１のデータの書き込みは、選択するワー
ド線電位よりも選択する副ビット線電位が高くなる電圧
方向に電圧を印加して、強誘電体キャパシタを上記印加
電界方向に分極させることにより行い、メモリセルに対
する第２のデータの書き込みは、選択するワード線電位
よりも選択する副ビット線電位が低くなる電圧方向に電
圧を印加して、強誘電体キャパシタを上記印加電界方向
に分極させることにより行う。
【００１７】また、本発明の強誘電体記憶装置は、列状
に配線されたそれぞれの主ビット線が接続手段を介して
複数の副ビット線に接続され、上記副ビット線と行状に
配線された複数のワード線が交差する格子位置にそれぞ
れ１個の強誘電体キャパシタよりなるメモリセルが配置
され、それぞれの強誘電体キャパシタの一方の電極が上
記副ビット線に、他の一方の電極が上記ワード線に接続
され、上記強誘電体キャパシタの分極方向によって、互
いに逆相の第１のデータまたは第２のデータのどちらか
のデータを記憶する強誘電体記憶装置であって、それぞ
れの主ビット線に対応して読み出しデータをラッチする
手段を具備し、メモリセルに対するデータ読み出しは、
選択するワード線に接続されたすべてのメモリセルに対
し一括して行われ、選択する副ビット線および該副ビッ
ト線と交差する非選択ワード線および選択ワード線を第
１の電位にプリチャージするとともに、選択するワード
線に第２の電位を印加して強誘電体キャパシタの分極状
態を変化させ、当該強誘電体キャパシタの分極状態の変
化に応じた主ビット線電位の変化を検知することにより
データの判定を行う。
【００１８】また、上記強誘電体記憶装置において、上
記メモリセルに対するデータの読み出し後に、当該メモ
リセルに対するデータの再書き込みが行われる。
【００１９】また、上記強誘電体記憶装置において、上
記接続手段は、ＭＯＳ型半導体素子であって、当該ＭＯ
Ｓ型半導体素子のソース電極またはドレイン電極の一方
が上記主ビット線に、他の一方が上記副ビット線に、ゲ
ート電極が選択ゲート線にそれぞれ接続され、当該選択
ゲート線の印加電圧に応じて上記主ビット線と副ビット
線とを作動的に接続する。
【００２０】また、本発明の強誘電体記憶装置の製造方
法は、各メモリセルの下層キャパシタ電極を上記副ビッ
ト線により形成する工程と、各メモリセルの強誘電体キ
ャパシタ絶縁膜を形成する工程と、各メモリセル毎の上
層キャパシタ電極を形成する工程と、上記ワード線が各
メモリセル毎に上記上層キャパシタ電極に接続されるよ
うに上記ワード線を形成する工程と、上記主ビット線を
形成する工程とを有する。
【００２１】また、上記製造方法において、上記下層キ
ャパシタ電極（上記副ビット線）は第１層目のプラチナ
または酸化物系セラミックス材料により形成され、上記
強誘電体キャパシタ絶縁膜はペロブスカイト構造をなす
酸化物強誘電体材料またはＢｉ系層状ペロブスカイト構
造をなす酸化物強誘電体材料により形成され、上記上層
キャパシタ電極は第２層目のプラチナまたは酸化物系セ
ラミックス材料により形成され、上記ワード線は第１層
目のアルミニウムまたはその合金あるいは複合膜により
形成され、上記主ビット線は第２層目のアルミニウムま
たはその合金あるいは複合膜により形成される。
【００２２】本発明の強誘電体記憶装置によれば、メモ
リセルが基本的に１個の強誘電体キャパシタだけで構成
されるため、メモリセル面積が小さくなり、高集積化が
可能となり、大容量化に好適である。
【００２３】さらに、ビット線（主ビット線）が複数の
副ビット線に分割され、上記副ビット線と行状に配線さ
れた複数のワード線が交差する格子位置にメモリセルが
配置されるため、データ書き込み時およびデータ読み出
し時にビット線（主ビット線）に連なるメモリセル個数
が分割され、データ書き込み時のディスターブが軽減さ
れ、またデータ読み出し時のマージンの確保が容易とな
る。
【００２４】また、上記主ビット線と副ビット線との接
続制御は、選択ゲート線の印加電圧に応じて上記主ビッ
ト線と副ビット線とを作動的に接続させることにより可
能である。
【００２５】また、メモリセルに対する第１のデータの
書き込みは、選択するワード線電位よりも選択する副ビ
ット線電位が高くなる方向に電圧を印加して、強誘電体
キャパシタを上記印加電界方向に分極させることにより
行い、またメモリセルに対する第２のデータの書き込み
は、選択するワード線電位よりも選択する副ビット線電
位が低くなる方向に電圧を印加して、強誘電体キャパシ
タを上記印加電界方向に分極させることにより可能であ
る。
【００２６】また、メモリセルに対するデータの読み出
しは、主ビット線を選択する副ビット線に接続し、選択
するワード線電圧を変化させて強誘電体キャパシタの分
極状態を変化させ、当該強誘電体キャパシタの分極状態
の変化に応じた主ビット線電位の変化を検知することに
より、データの判定を行うことが可能である。
【００２７】また、上記メモリセルに対するデータの読
み出し後に、当該メモリセルに対するデータの再書き込
みを行うことにより、データの読み出し時にメモリセル
内のデータ内容が破壊されても、データの回復が可能と
なる。
【００２８】また、それぞれの主ビット線に対応してラ
ッチ型のセンスアンプを有し、当該センスアンプに読み
出しデータまたは書き込みデータをラッチすることによ
り、メモリセルに対するデータの書き込みまたは読み出
しおよび再書き込みが、選択するワード線に接続された
すべてのメモリセル一括に行われるため、データの高速
書き込みおよび高速読み出しが可能となり好適である。
【００２９】また、上記データの書き込みは、選択され
たワード線に連なるすべてのメモリセルに対して一括に
第１のデータあるいは第２のデータを書き込む消去ステ
ップと、上記消去ステップの後に、上記消去データと逆
相のデータが書き込まれるべきメモリセルに対して上記
逆相データの書き込みを行う書き込みステップより構成
することにより、データ書き込み時に、非選択メモリセ
ルに印加されるディスターブ電圧を軽減することが可能
である。
【００３０】また、上記データの書き込みは、選択ゲー
ト線により選択された副ビット線と交差するすべてのワ
ード線を単位として、各ワード線毎に順番に行うことに
より、データ書き込み時に、非選択メモリセルに加わる
ディスターブ回数を制限することが可能である。
【００３１】また、上記データの読み出しおよび再書き
込みは、選択ゲート線により選択された副ビット線と交
差するすべてのワード線を単位として、各ワード線毎に
順番に行うことにより、データ再書き込み時に、非選択
メモリセルに加わるディスターブ回数を制限することが
可能である。
【００３２】また、本発明の強誘電体記憶装置の製造方
法によれば、各メモリセルの下層キャパシタ電極が副ビ
ット線により形成され、次いで、各メモリセルの強誘電
体キャパシタ絶縁膜が形成される。そして、各メモリセ
ル毎の上層キャパシタ電極が形成され、ワード線が各メ
モリセル毎に上層キャパシタ電極に接続されるように上
記ワード線が形成され、次いで主ビット線が形成され
る。
【００３３】より具体的には、たとえば、上記下層キャ
パシタ電極（上記副ビット線）は第１層目のプラチナま
たは酸化物系セラミックス材料により形成され、上記強
誘電体キャパシタ絶縁膜はペロブスカイト構造をなす酸
化物強誘電体材料またはＢｉ系層状ペロブスカイト構造
をなす酸化物強誘電体材料により形成され、上記上層キ
ャパシタ電極は第２層目のプラチナまたは酸化物系セラ
ミックス材料により形成され、上記ワード線は第１層目
のアルミニウムまたはその合金あるいは複合膜により形
成され、上記主ビット線は第２層目のアルミニウムまた
はその合金あるいは複合膜により形成される。
【００３４】
【発明の実施の形態】図１は、本発明に係る強誘電体記
憶装置におけるメモリアレイを示す図である。
【００３５】図１のメモリアレイ図においては、図中の
２本の主ビット線ＭＢＬＮ、ＭＢＬＮ＋1 対して、それ
ぞれ１本の副ビット線ＳＢＬＮ、ＳＢＬＮ＋1 しか図示
されていないが、これは便宜的なためであり、実際に
は、それぞれの主ビット線対して複数の副ビット線が接
続されている。また、副ビット線に交差するワード線本
数は、図中Ｍ本となっているが、具体的には４本、ある
いは８本、あるいは１６本程度が適当である。
【００３６】図１のメモリアレイ図において、ＷＬ１、
ＷＬｍ、ＷＬＭはワード線、ＭＢＬＮ、ＭＢＬＮ＋1 は
主ビット線、ＳＢＬＮ、ＳＢＬＮ＋1 は副ビット線、Ｓ
ＴＮ、ＳＴＮ＋1 は主ビット線と副ビット線を動作に応
じて作動的に接続する選択トランジスタをそれぞれ示
し、選択トランジスタＳＴＮ、ＳＴＮ＋1 は、選択ゲー
ト線ＳＬにより制御される。各ワード線ＷＬ１、ＷＬ
ｍ、ＷＬＭと各副ビット線ＳＢＬＮ、ＳＢＬＮ＋1 との
交差点には、それぞれメモリセルをなす１個の強誘電体
キャパシタＣ1,N 、Ｃm,N 、ＣM,N 、Ｃ1,N+1 、Ｃm,N+
1 、ＣM,N+1 が、それぞれ一方の電極が対応する副ビッ
ト線に、他方の電極が対応するワード線に接続されてい
る。
【００３７】また、トランジスタＰＣＴＮ、ＰＣＴＮ＋
1 は、プリチャージ信号φＰＣにより、主ビット線ＭＢ
ＬＮ、ＭＢＬＮ＋1 をプリチャージ電圧ＶＰＣにプリチ
ャージするためのトランジスタであり、トランジスタＣ
ＴＮ、ＣＴＮ＋1 は、カラム選択信号φＣにより、主ビ
ット線ＭＢＬＮ、ＭＢＬＮ＋1 をそれぞれのセンスアン
プに接続するためのトランジスタである。センスアンプ
ＳＡＮ、ＳＡＮ＋1 は、それぞれ主ビット線ＭＢＬＮ、
ＭＢＬＮ＋1 に接続されたセンスアンプであり、センス
イネーブル信号φＳＥで活性化されセンスアンプＳＡＮ
は、ノード電位ＶＮおよび比較電位ＶＲＮ間の電位差を
センスし、センスアンプＳＡＮ＋1 は、ノード電位ＶＮ
＋1 および比較電位ＶＲＮ＋1 間の電位差をセンスす
る。
【００３８】図２は、図１のメモリアレイ図におけるパ
ターンレイアウト図である。また、図３は、図２のパタ
ーンレイアウト図において、Ａ−Ａ’方向から眺めたデ
バイス構造断面図である。
【００３９】図２のパターンレイアウト図、および図３
デバイス構造断面図において、１はシリコン基板、２は
ＬＯＣＯＳ素子分離、３はゲート酸化膜、４は選択トラ
ンジスタＳＴＮ、ＳＴＮ＋1 のソース／ドレインｎ＋拡
散層領域である。５は選択ゲート線ＳＬであり、通常の
ポリシリコンあるいはポリサイドゲート電極である。６
は副ビット線ＳＢＬＮ、ＳＢＬＮ＋1 であり、また強誘
電体キャパシタ下部電極でもあり、具体的には第１層目
のプラチナ層で形成される。７は強誘電体キャパシタ絶
縁膜であり、具体的にはヒステリシス特性を有する強誘
電体材料、たとえばＰｂＺｒＴｉＯ3 ，ＢｉＳｒ2 Ｔａ
2 Ｏ9 等により形成される。８は各強誘電体キャパシタ
Ｃ1,N,Ｃm,N 、ＣM,N 、Ｃ1,N+1 、Ｃm,N+1 、ＣM,N+1
の上部電極であり、具体的には第２層目のプラチナ層で
形成される。９は第１層目アルミニウム配線下の層間絶
縁膜であり、通常のＣＶＤシリコン酸化膜である。
【００４０】１０ａ，１０ｂ，１０ｃ，１０ｄは第１層
目アルミニウム配線下のコンタクトホールであり、それ
ぞれ、コンタクトホール１０ａおよび１０ｄは第１層目
アルミニウム配線とＮ＋拡散層領域とを、コンタクトホ
ール１０ｂは第１層目アルミニウム配線と第１層目のプ
ラチナ層とを、コンタクトホール１０ｃは第１層目アル
ミニウム配線と第２層目のプラチナ層とを接続するため
のものである。１１ａ、１１ｂ、１１ｃは第１層目アル
ミニウム配線であり、第１層目アルミニウム配線１１ａ
は副ビット線のブリッジ配線を、第１層目アルミニウム
配線１１ｂはワード線ＷＬ1 、ＷＬｍ、ＷＬＭを、第１
層目アルミニウム配線１１ｃは第２層目アルミニウム配
線とｎ＋拡散層領域を接続するためのパッドアルミニウ
ム層を構成する。１２は第２層目アルミニウム配線下の
層間絶縁膜であり、通常のＣＶＤシリコン酸化膜であ
る。１３は第２層目アルミニウム配線下のコンタクトホ
ールであり、第２層目アルミニウム配線と第１層目アル
ミニウム配線とを接続する。１４は第２層目アルミニウ
ム配線であり、主ビット線ＭＢＬＮ、ＭＢＬＮ＋1を構
成する。
【００４１】次に、図１のメモリアレイ図において、メ
モリセルに対するデータ書き込みを行う場合の第１の実
施形態を、図４のタイミングチャート図、および図６の
ヒステリシス特性を参照しながら、順に説明する。
【００４２】図４のタイミングチャート図は、ワード線
ＷＬｍおよび副ビット線ＳＢＬＮ、ＳＢＬＮ＋1 を選択
して、強誘電体キャパシタ（メモリセル）Ｃm,N に第１
のデータ（以下１データ）を、Ｃm,N+1 に第２のデータ
（以下０データ）を書き込む場合のタイミング図であ
る。この場合、メモリセルに対する１データの書き込み
は、選択するワード線電位よりも選択する副ビット線電
位が高くなる方向に電圧を印加して、強誘電体キャパシ
タを上記印加電界方向に分極させることにより行う。ま
た、メモリセルに対する０データの書き込みは、選択す
るワード線電位よりも選択する副ビット線電位が低くな
る方向に電圧を印加して、強誘電体キャパシタを上記印
加電界方向に分極させることにより行う。
【００４３】まず、時刻ｔ１で、メモリセルＣm,N が接
続された主ビット線ＭＢＬＮを電源電圧ＶＣＣ（３．３
Ｖ）に、メモリセルＣm,N+1 が接続された主ビット線Ｍ
ＢＬＮ＋1 を接地電圧（０Ｖ）に設定する。
【００４４】次に、時刻ｔ２で、選択ゲート線ＳＬを０
Ｖから５Ｖに、メモリセルＣm,N 、Ｃm,N+1 が接続され
た選択ワード線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）
に、ＷＬｍ以外の非選択のワード線ＷＬ1 〜ＷＬＭを
（1/2)ＶＣＣ（１．６５Ｖ）に設定する。その結果、０
データを書き込むべきメモリセルの強誘電体キャパシタ
Ｃm,N+1が、図６に示すヒステリシス特性において、Ｄ
点の状態に時刻ｔ３までに移動し、０データの書き込み
が完了する。
【００４５】次に、時刻ｔ３で、選択ワード線ＷＬｍを
接地電圧（０Ｖ）に立ち下げる。その結果、１データを
書き込むべきメモリセルの強誘電体キャパシタＣm,N
が、図６に示すヒステリシス特性においてＣ点の状態に
時刻ｔ４までに移動し、１データの書き込みが完了す
る。最後に時刻ｔ４で、すべての主ビット線ＭＢＬＮ、
ＭＢＬＮ＋1 を０Ｖに立ち下げた後に、選択ゲート線Ｓ
Ｌ、すべてのワード線ＷＬ1 〜ＷＬＭを接地電圧（０
Ｖ）に立ち下げることにより、書き込み動作が終了す
る。
【００４６】なお、データ書き込み期間中、ＷＬｍ以外
の非選択のワード線ＷＬ1 〜ＷＬＭは（1/2)ＶＣＣ
（１．６５Ｖ）に設定されるが、その結果、選択された
副ビット線に接続された強誘電体キャパシタＣm,N 、Ｃ
m,N+1 以外の非選択のメモリセルには、（1/2)ＶＣＣ
（１．６５Ｖ）のディスターブ電圧が印加されることに
なる。このディスターブ電圧が問題となるのは、非選択
メモリセルに記録されているデータ内容と逆データが書
き込まれる方向に、上記ディスターブ電圧が加わる場合
である。
【００４７】たとえば、非選択メモリセルに１データが
記録されている場合、ディスターブ電圧が印加される結
果、図６に示すヒステリシス特性において、Ａ点からＡ
１点まで強誘電体キャパシタの分極状態が変化する。ま
た、非選択メモリセルに０データが記録されている場
合、ディスターブ電圧が印加される結果、図６のヒステ
リシス特性において、Ｂ点からＢ１点まで強誘電体キャ
パシタの分極状態が変化する。ただし、非選択メモリセ
ルに対するディスターブは、非選択メモリセルに１デー
タが記録されている場合、Ａ点からＡ３点まで分極状態
が変化しない限り、また、非選択メモリセルに０データ
が記録されている場合、Ｂ点からＢ３点まで分極状態が
変化しない限り、データが反転することはなく、問題と
ならない。
【００４８】次に、図１のメモリアレイ図において、メ
モリセルに対するデータ書き込みを行う場合の第２の実
施形態を、図５のタイミングチャート図、および図６の
ヒステリシス特性を参照しながら、順に説明する。この
第２の実施形態の、図４の第１の実施形態に対する利点
は、データ書き込み時に非選択メモリセルに加わるディ
スターブ電圧が、(1/2) ＶＣＣ（１．６５Ｖ）から(1/
3) ＶＣＣ（１．１Ｖ）と軽減できる点にある。
【００４９】図５の場合も、図４と同様、ワード線ＷＬ
ｍおよび副ビット線ＳＢＬＮ、ＳＢＬＮ＋1 を選択し
て、強誘電体キャパシタ（メモリセル）Ｃm,N に１デー
タを、Ｃm,N+1 に０データを書き込む場合のタイミング
図である。図５の第２の実施形態の場合には、図４の第
１の実施形態の場合と異なり、選択されたワード線に接
続されたすべてのメモリセルに対して０データ（あるい
は１データでもよい）を書き込む消去ステップと、消去
ステップの後に、上記消去データと逆相のデータが書き
込まれるべきメモリセルに対して上記逆相データの書き
込みを行う書き込みステップの、２段階のステップによ
り、データ書き込み方法が構成される。
【００５０】この場合、メモリセルに対するデータ消去
（０データの書き込み）は、選択するワード線電位より
も選択する副ビット線電位が低くなる方向に電圧を印加
して、強誘電体キャパシタを上記印加電界方向に分極さ
せることにより行う。また、メモリセルに対する逆相デ
ータ（１データ）の書き込みは、選択するワード線電位
よりも選択する副ビット線電位が高くなる方向に電圧を
印加して、強誘電体キャパシタを上記印加電界方向に分
極させることにより行う。
【００５１】まず、時刻ｔ１で、すべての主ビット線Ｍ
ＢＬＮ、ＭＢＬＮ＋１を接地電圧（０Ｖ）に設定し、続
いて、選択ゲート線ＳＬを０Ｖから５Ｖに、選択ワード
線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）にＷＬｍ以外の
すべての非選択のワード線ＷＬ１〜ＷＬＭを接地電圧
（０Ｖ）に設定する。その結果、選択ワード線ＷＬｍに
連なるすべてのメモリセルの強誘電体キャパシタＣm,N
、Ｃm,N+1 が、図６に示すヒステリシス特性において
Ｄ点の状態に時刻ｔ２までに移動し、消去（０データの
書き込み）が完了する。
【００５２】次に、時刻ｔ２で、選択ゲート線ＳＬ、お
よび選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下
げ、続いて、逆相データ（１データ）の書き込みを行う
べきメモリセルＣm,N の接続された主ビット線ＭＢＬＮ
を電源電圧ＶＣＣ（３．３Ｖ）に、消去データ（０デー
タ）のままでよいメモリセルＣm,N+1 の接続された主ビ
ット線ＭＢＬＮ＋１を(1/3) ＶＣＣ（１．１Ｖ）に設定
する。次に、時刻ｔ３で選択ゲート線ＳＬを５Ｖに、選
択ワード線ＷＬｍを接地電圧（０Ｖ）にＷＬｍ以外のす
べての非選択のワード線ＷＬ１〜ＷＬＭを(2/3) ＶＣＣ
（２．２Ｖ）に設定する。その結果、逆相データ（１デ
ータ）を書き込むべきメモリセルの強誘電体キャパシタ
Ｃm,N が図６に示すヒステリシス特性においてＤ点から
Ｃ点の状態に時刻ｔ４までに移動し、逆相データの書き
込みが完了する。最後に時刻ｔ４で、すべての主ビット
線ＭＢＬＮ、ＭＢＬＮ＋１を(1/3) ＶＣＣ（１．１Ｖ）
に設定した後に、選択ゲート線ＳＬ、すべてのワード線
ＷＬ１〜ＷＬＭを接地電圧（０Ｖ）に立ち下げることに
より、書き込み動作が終了する。
【００５３】なお、逆相データの書き込み期間中、ＷＬ
ｍ以外の非選択のワード線ＷＬ１〜ＷＬＭは(2/3) ＶＣ
Ｃ（２．２Ｖ）に設定されるが、その結果、選択された
副ビット線に連なるＣm,N 、Ｃm,N+1 以外の非選択メモ
リセルには、(1/3) ＶＣＣ（１．１Ｖ）のディスターブ
電圧が印加されることになる。このディスターブ電圧が
問題となるのは、非選択メモリセルに記録されているデ
ータ内容と逆データが書き込まれる方向に、上記ディス
ターブ電圧が加わる場合である。
【００５４】たとえば、非選択メモリセルに１データが
記録されている場合、ディスターブ電圧が印加される結
果、図６に示すヒステリシス特性において、Ａ点からＡ
２点まで強誘電体キャパシタの分極状態が変化する。ま
た、非選択メモリセルに０データが記録されている場
合、ディスターブ電圧が印加される結果、図６に示すヒ
ステリシス特性において、Ｂ点からＢ２点まで強誘電体
キャパシタの分極状態が変化する。ただし、図５の第２
の実施形態の場合、図４の第１の実施形態の場合と比較
すると、非選択メモリセルに対するディスターブは、大
幅に軽減できることが、図６のヒステリシス特性から判
る。したがって、非選択メモリセルに１データが記録さ
れている場合、Ａ点からＡ３点まで、また、非選択メモ
リセルに０データが記録されている場合、Ｂ点からＢ３
点まで分極状態が変化して、データが反転することはあ
りえない。
【００５５】なお、図４の第１の実施形態の場合、およ
び図５の第２の実施形態の場合とも、選択するワード線
１本に連なるメモリセルに対して一括データ書き込みを
行っているが、データ書き込みの単位を、選択ゲート線
により選択された副ビット線と交差するすべてのワード
線を単位として、各ワード線毎に順番にデータ書き込み
を行ってもよい。たとえば、図４の第１の実施形態、お
よび図５の第２の実施形態の場合、データ書き込みを、
ワード線ＷＬ１〜ＷＬＭを１単位として、ＷＬ１、ＷＬ
２，…ＷＬＭと順番にデータ書き込みを行えばよい。こ
のようなブロック単位のデータ書き込みにより、データ
書き込み時に非選択メモリセルが受けるディスターブ回
数を、最大限（Ｍ−１）回に制限することが可能とな
り、ディスターブ防止の観点から好適である。
【００５６】続いて、図１の、メモリアレイ図におけ
る、メモリセルに対するデータの読み出しを行う場合の
第１の実施形態を、図７のタイミングチャート図、およ
び図９のヒスリシス特性を参照しながら順に説明する。
【００５７】図７のタイミングチャート図は、ワード線
ＷＬｍおよび副ビット線ＳＢＬＮ、ＳＢＬＮ＋1 を選択
して、強誘電体キャパシタ（メモリセル）Ｃm,N に記録
されている１データ、およびＣm,N+1 に記録されている
０データを読み出し、その後、Ｃm,N に１データ、およ
びＣm,N+1 に０データの再書き込みを行う場合のタイミ
ング図である。この場合、メモリセルに対するデータの
読み出しは、主ビット線を選択する副ビット線に接続
し、選択するワード線電圧を変化させて強誘電体キャパ
シタの分極状態を変化させ、当該強誘電体キャパシタの
分極状態の変化に応じた主ビット線電位の変化を検知す
ることにより、データの判定を行う。また、メモリセル
に対するデータの再書き込みは、図４のデータ書き込み
方法の第１の実施形態における場合と同様である。
【００５８】まず、時刻ｔ１で、プリチャージ信号φＰ
Ｃを電源電圧ＶＣＣ（３．３Ｖ）に、およびカラム選択
信号φＣを５Ｖに立ち上げることにより、時刻ｔ２まで
に、主ビット線ＭＢＬＮ、ＭＢＬＮ＋1 をプリチャージ
電圧ＶＰＣ（０Ｖ）にプリチャ−ジし、また主ビット線
ＭＢＬＮ、ＭＢＬＮ＋1 をそれぞれのセンスアンプのノ
ードＶＮ、Ｖ N＋1 に接続する。
【００５９】次に, 時刻ｔ２で、プリチャージ信号φＰ
Ｃを０Ｖに立ち下げて主ビット線ＭＢＬＮ、ＭＢＬＮ＋
1 をフローティング状態した後に、選択ゲート線ＳＬを
０Ｖから５Ｖに、読み出しメモリセルＣm,N 、Ｃm,N+1
が接続された選択ワード線ＷＬｍを０Ｖから電源電圧Ｖ
ＣＣ（３．３Ｖ）に立ち上げる。その結果、選択ワード
線ＷＬｍに連なるすべてのメモリセルの強誘電体キャパ
シタＣm,N 、Ｃm,N+1 が、０データが書き込まれた分極
状態に変化する。
【００６０】このため、１データが記録されていたメモ
リセルＣm,N は、分極状態が反転し、主ビット線ＭＢＬ
Ｎの電位変化△Ｖ（＋）は大きく、次式（１）で表され
る。また、０データ記録されていたメモリセルのＣm,N+
1 は、分極状態が変化せず、主ビット線ＭＢＬＮ+ 1 の
電位変化△Ｖ（−）は小さく、次式（２）で表される。 △Ｖ(+) ＝ＶＣＣ・〔Ｃ(+) ／｛（Ｍ−１）・Ｃ(-) ＋Ｃ(+) ＋ＣＢＬ｝〕 …（１） △Ｖ(-) ＝ＶＣＣ・〔Ｃ(-) ／｛Ｍ・Ｃ(-) ＋ＣＢＬ｝〕 …（２） なお、（１）式、（２）式において、Ｃ（＋）はメモリ
セルの分極状態が反転する場合の容量であり、Ｃ（−）
はメモリセルの分極状態が反転しない場合の容量であ
り、ＣＢＬはビット線容量である。また、Ｍは副ビット
線に連なるワード線本数であり、この場合８本とし、電
源電圧ＶＣＣは３．３Ｖとする。一般的なメモリセルの
場合、Ｃ（＋）≒ ５００ｆＦ、Ｃ（−）≒１００ｆ
Ｆ、ＣＢＬ≒１０００ｆＦ程度であるので、（１）式、
（２）式より、△Ｖ（＋）、△Ｖ（−）は、以下の程度
である。 △Ｖ（＋）＝０．７５Ｖ △Ｖ（−）＝０．１８Ｖ
【００６１】以上のことは、図９のヒステリシス特性に
おいても、図示して説明できる。つまり、１データが記
録されていたメモリセルの強誘電体キャパシタＣm,N の
場合、Ａ点の状態からＥ点の状態に移動し、０データの
分極状態に反転する。そして、副ビット線ＳＢＬＮに接
続されているＣm,N 以外の非選択メモリセルＣ1,N 〜Ｃ
M,N は、１データが記録されていたメモリセルの場合、
Ａ点の状態からＧ点の状態に移動し、０データが記録さ
れていたメモリセルの場合、Ｂ点の状態からＩ点の状態
に移動するが、もとの状態はそのまま保持される。
【００６２】また、０データが記録されていたメモリセ
ルの強誘電体キャパシタＣm,N+1 の場合、Ｂ点の状態か
らＦ点の状態に移動するが、０データの分極状態は変化
しない。そして、副ビット線ＳＢＬＮ＋１に接続されて
いるＣm,N+1 以外の非選択メモリセルＣ1,N+1 〜ＣM,N+
1 は、１データが記録されていたメモリセルの場合、Ａ
点の状態からＨ点の状態に移動し、０データが記録され
ていたメモリセルの場合、Ｂ点の状態からＪ点の状態に
移動するが、もとのデータ状態はそのまま保持される。
なお、図９に示すヒステリシス特性において、一点鎖線
Ａ−Ｅの直線傾きは、上述した分極状態が反転する場合
の容量Ｃ（−）を表しており、また、一点鎖線Ｂ−Ｆの
直線傾きは、上述した分極状態が反転しない場合の容量
Ｃ（−）を表している。
【００６３】次に時刻ｔ３で、選択ゲート線ＳＬを、次
に選択ワード線ＷＬｍを０Ｖに立ち下げ、時刻ｔ４でセ
ンスイネーブル信号φＳＥを電源電圧ＶＣＣ（３．３
Ｖ）に立ち上げることにより、それぞれの主ビット線に
接続されたセンスアップＳＡＮ、ＳＡＮ＋１を活性化さ
せる。その結果、センスアップＳＡＮは、上述した主ビ
ット線ＭＢＬＮの電位変化△Ｖ（＋）（ノード電位Ｖ
Ｎ）と比較電位ＶＲＮとの電位差をセンスし、またセン
スアンプＳＡＮ＋１は、主ビット線ＭＢＬＮ＋１の電位
変化△Ｖ（−）（ノード電位ＶＮ＋１）と比較電位ＶＲ
Ｎ＋１の電位差をセンスする。
【００６４】ここで、それぞれの比較電位ＶＲＮ、ＶＲ
Ｎ＋１のすべてを、予想される主ビット線電位の変化
量、△Ｖ（＋）＝０．７５Ｖ、および△Ｖ（−）＝０．
１８Ｖのおよそ中間値ＶＲＮ〜ＶＲＮ＋１＝０．４６Ｖ
程度に設定する。その結果、センスアンプＳＡＮには、
読み出しメモリセルＣm,N に記録されていた１データ
が、時刻ｔ５までに、センスラッチされ、主ビット線Ｍ
ＢＬＮの電位は電源電圧ＶＣＣ（３．３Ｖ）に設定さ
れ、また、センスアンプＳＡＮ＋１には、読み出しメモ
リセルＣm,N+1 に記録されていた０データが、センスラ
ッチされ、主ビット線ＭＢＬＮ＋１の電位は接地電圧
（０Ｖ）に設定される。
【００６５】さて、時刻ｔ５からは、読み出しメモリセ
ルＣm,N 、Ｃm,N+1 に対するデータの再書き込みにはい
る。
【００６６】まず、時刻ｔ５で、選択ゲート線ＳＬを０
Ｖから５Ｖに、メモリセルＣm,N 、Ｃm,N+1 が接続され
た選択ワード線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）
に、ＷＬｍ以外のすべての非選択のワード線ＷＬ１〜Ｗ
ＬＭを(1/2) ＶＣＣ（１．６５Ｖ）に設定する。その結
果、０データを書き込むべきメモリセルの強誘電体キャ
パシタＣm,N+1が、図９のヒステリシス特性においてＤ
点の状態に時刻ｔ６までに移動し、０データの再書き込
みが完了する。
【００６７】次に時刻ｔ６で、選択ワード線ＷＬｍを接
地電圧（０Ｖ）に立ち下げる。その結果、１データを書
き込むべきメモリセルの強誘電体キャパシタＣm,N が、
図９に示すヒステリシス特性においてＣ点の状態に時刻
ｔ７までに移動し、１データの再書き込みが完了する。
最後に時刻ｔ７で、カラム選択信号φＣを０Ｖに立ち下
げることにより、主ビット線ＭＢＬＮ、ＭＢＬＮ＋１を
それぞれのセンスアンプのノードＶＮ、ＶＮ＋１と切り
離した後に、プリチャージ信号φＰＣを電源電圧ＶＣＣ
（３．３Ｖ）に立ち上げることにより、すべての主ビッ
ト線ＭＢＬＮ、ＭＢＬＮ＋１をプリチャージ電圧ＶＰＣ
（０Ｖ）にプリチャージする。その後、選択ゲート線Ｓ
Ｌ、すべてのワード線ＷＬ１〜ＷＬＭを接地電源電圧
（０Ｖ）に立ち下げることにより、書き込み動作が終了
する。
【００６８】なお、データ再書き込み期間中、ＷＬｍ以
外の非選択のワード線ＷＬ１〜ＷＬＭは(1/2) ＶＣＣ
（１．６５Ｖ）に設定されるが、その結果、選択された
副ビット線に連なるＣm,N 、Ｃm,N+1 以外の非選択メモ
リセルには、(1/2) ＶＣＣ（１．６５Ｖ）のディスター
ブ電圧が印加されることになる。これは、図４で説明し
たデータ書き込みの第１の実施形態の場合と、同様であ
る。
【００６９】次に、図１のメモリアレイ図において、メ
モリセルに対するデータの読み出しを行う場合の第２の
実施形態を、図８のタイミングチャート図、および図９
のヒステリシス特性を参照しながら、順に説明する。こ
の第２の実施形態の、図７の第１の実施形態に対する利
点は、データ書き込み時に非選択メモリセルに加わるデ
ィスターブ電圧が、(1/2) ＶＣＣ（１．６５Ｖ）から(1
/3) ＶＣＣ（１．１Ｖ）に軽減できる点にある。
【００７０】図８の場合も、図７の場合と同様、メモリ
セルＣm,N に記録されている１データ、およびＣm,N+1
に記録されている０データを読み出し、その後、Ｃm,N
に１データ、およびＣm,N+1 に０データの再書き込みを
行う場合のタイミング図である。この場合、メモリセル
に対するデータの読み出しは、図７のデータ読み出し方
法の第１の実施形態における場合と同様である。また、
メモリセルに対するデータの再書き込みは、図５のデー
タ書き込み方法の第２の実施形態における場合と同様で
ある。
【００７１】まず、時刻ｔ１で、プリチャージ信号φＰ
Ｃを電源電圧ＶＣＣ（３．３Ｖ）に、およびカラム選択
信号φを５Ｖに立ち上げることにより、時刻ｔ２まで
に、主ビット線ＭＢＬＮ，ＭＢＬＮ＋１をプリチャージ
電圧ＶＰＣ（０Ｖ）にプリチャージし、また主ビット線
ＭＢＬＮ，ＭＢＬＮ＋１をそれぞれのセンスアンプのノ
ードＶＮ、ＶＮ＋１に接続する。
【００７２】次に時刻ｔ２で、プリチャージ信号φＰＣ
を０Ｖに立ち下げて主ビット線ＭＢＬＮ，ＭＢＬＮ＋１
をフローティング状態にした後に、選択ゲート線ＳＬを
０Ｖから５Ｖに読み出しメモリセルＣm,N 、Ｃm,N+1 が
接続された選択ワード線ＷＬｍを０Ｖから電源電圧ＶＣ
Ｃ（３．３Ｖ）に立ち上げる。その結果、選択ワード線
ＷＬｍに連なるすべてのメモリセルの強誘電体キャパシ
タＣm,N 、Ｃm,N+1 が、０データが書き込まれた分極状
態に変化する。
【００７３】このため、１データが記録されていたメモ
リセルＣm,N は、分極状態が反転し、主ビット線ＭＢＬ
Ｎの電位変化△Ｖ（＋）は大きく、図７の第１の実施形
態で説明したように△Ｖ（＋）＝０．７５Ｖが見込まれ
る。また、０データ記録されていたメモリセルＣm,N+1
は、分極状態が反転せず、主ビット線ＭＢＬＮ＋１の電
位変化△Ｖ（−）は小さく、図７の第１で実施形態で説
明したように、△Ｖ（−）＝０．１８Ｖが見込まれる。
【００７４】以上のことは、図９に示すヒステリシス特
性においても、図示して説明できることは、図７の第１
の実施形態の場合と同様である。
【００７５】次に時刻ｔ３で、選択ゲート線ＳＬを、次
に選択ゲート線ＷＬｍを０Ｖに立ち下げ、時刻ｔ４で、
センスイネーブル信号φＳＥを電源電圧ＶＣＣ（３．３
Ｖ）に立ち上げることにより、それぞれの主ビット線に
接続されたセンスアンプＳＡＮ、ＳＡＮ＋１を活性化さ
せる。その結果、センスアンプＳＡＮには、時刻ｔ５ま
でに、１データがセンスラッチされ、主ビット線ＭＢＬ
Ｎの電位は電源電圧ＶＣＣ（３．３Ｖ）に設定される。
また、センスアンプＳＡＮ＋１には、０データがセンス
ラッチされ、主ビット線ＭＢＬＮ＋１の電位は接地電圧
（０Ｖ）に設定される。
【００７６】さて、時刻ｔ５からは、読み出しメモリセ
ルＣm,N 、Ｃm,N+1 に対するデータの再書き込みにはい
る。
【００７７】まず、時刻ｔ５で、カラム選択信号φＣを
０Ｖに立ち下げることにより、主ビット線ＭＢＬＮ、Ｍ
ＢＬＮ＋１をそれぞれのセンスアンプのノードＶＮ、Ｖ
Ｎ＋１と切り離した後に、プリチャージ信号φＰＣを電
源電圧ＶＣＣ（３．３Ｖ）に立ち上げることにより、す
べての主ビット線ＭＢＬＮ、ＭＢＬＮ＋１をプリチャー
ジ電圧ＶＰＣ（０Ｖ）にプリチャージする。続いて、選
択ゲート線ＳＬを０Ｖから５Ｖに、選択ワード線ＷＬｍ
を電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外のすべて
の非選択のワード線ＷＬ１〜ＷＬＭを接地電圧（０Ｖ）
に設定する。その結果、選択ワード線ＷＬｍに連なるす
べてのメモリセルの強誘電体キャパシタＣm,N 、Ｃm,N+
1 が図９のヒステリシス特性においてＤ点の状態に時刻
ｔ６までに移動し、消去（０データの書き込み）が完了
する。
【００７８】次に、時刻ｔ６で選択ゲート線ＳＬ、およ
び選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げ
る。次に、センスアンプ系の電源を、ハイ側を電源電圧
ＶＣＣ（３．３Ｖ）のまま、ロー側を接地電圧（０Ｖ）
から(1/3) ＶＣＣ（１．１Ｖ）に切り換える。次に、カ
ラム選択信号φＣを５Ｖに立ち上げて、再度、主ビット
線ＭＢＬＮの電位をセンスアンプＳＡＮにより電源電圧
ＶＣＣ（３．３Ｖ）に、主ビット線ＭＢＬＮ＋１の電位
をセンスアンプＳＡＮ＋１により(1/3) ＶＣＣ（１．１
Ｖ）に設定する。次に、時刻ｔ７で選択ゲート線ＳＬを
５Ｖに、選択ワード線ＷＬｍを接地電圧（０Ｖ）に、Ｗ
Ｌｍ以外のすべての非選択のワード線ＷＬ１〜ＷＬＭを
(2/3) ＶＣＣ（２．２Ｖ）に設定する。
【００７９】その結果、逆相データ（１データ）を書き
込むべきメモリセルＣm,N が、図９のヒステリシス特性
においてＤ点からＣ点の状態に時刻ｔ８まで移動し、逆
相データの再書き込みが完了する。最後に時刻ｔ８で、
カラム選択信号φＣを０Ｖに立ち下げることにより、主
ビット線ＭＢＬＮ、ＭＢＬＮ＋１をそれぞれのセンスア
ンプのノードＶＮ、ＶＮ＋１と切り離した後に、プリチ
ャージ信号φＰＣを電源電圧ＶＣＣ（３．３Ｖ）に立ち
上げることにより、すべての主ビット線ＭＢＬＮ、ＭＢ
ＬＮ＋１をプリチャージ電圧ＶＰＣ（(1/3) ＶＣＣ
（１．１Ｖ））にプリチャージする。その後、選択ゲー
ト線ＳＬ、すべてのワード選択ＷＬ１〜ＷＬＭを接地電
圧（０Ｖ）に立ち下げることにより、再書き込み動作が
終了する。
【００８０】なお、逆相データの再書き込み期間中、Ｗ
Ｌｍ以外の非選択のワード線ＷＬ１〜ＷＬＭは(2/3) Ｖ
ＣＣ（２．２Ｖ）に設定されるが、その結果、選択され
た副ビット線に連なるＣm,N 、Ｃm,N+1 以外の非選択メ
モリセルには、(1/3) ＶＣＣ（１．１Ｖ）のディスター
ブ電圧が印加されることになる。これは、図５で説明し
たデータ書き込みの第２の実施形態と同様であり、図７
の第１の実施形態のデータ読み出しの例と比較すると、
非選択メモリセルに対するディスターブは、大幅に軽減
できる。
【００８１】また、図７の第１の実施形態の場合、およ
び図８の第２の実施形態の場合とも、選択するワード線
１本に連なるメモリセルに対して一括にデータの読み出
しおよび再書き込みを行っているが、データの読み出し
および再書き込みの単位を、選択ゲート線により選択さ
れた副ビット線と交差するすべてのワード線を単位とし
て、各ワード線毎に順番にデータの読み出しおよび再書
き込みを行ってもよい。たとえば、図７の第１の実施形
態、および図８の第２の実施形態の場合、データの読み
出しおよび再書き込みをワード線ＷＬ１〜ＷＬＭを１単
位として、ＷＬ１、ＷＬ２…、ＷＬＭと順番にデータの
読み出しおよび再書き込みを行えばよい。このようなブ
ロック単位のデータの読み出しおよび再書き込みによ
り、データ再書き込み時に非選択メモリセルが受けるデ
ィスターブ回数を、最大限（Ｍ−１）回に制限すること
が可能となり、ディスターブ防止の観点から好適であ
る。
【００８２】図１０は、図１のメモリアレイ図におい
て、センスアンプＳＡＮ、ＳＡＮ＋１の具体的な回路図
の例を示す図である。
【００８３】図１０のセンスアンプにおいては、ｐチャ
ネルＭＯＳ（以下、ＰＭＯＳというい）トランジスタＴ
Ｐ１、ｎチャネルＭＯＳ（以下、ＮＭＯＳというい）ト
ランジスタＴＮ１およびＰＭＯＳトランジスタＴＰ２、
ＮＭＯＳトランジスタＴＮ２により構成される相補のイ
ンバータ回路により、ラッチ回路を構成する。また、こ
のラッチ回路は、ＰＭＯＳトランジスタＴＰ３、ＮＭＯ
ＳトランジスタＴＮ３が、センスイネーブル信号φＳＥ
をうけて活性化されることにより、ノードＮ１とＮ２と
のノード間電位差を増幅しラッチする。
【００８４】それぞれの主ビット線毎に対応して、図１
０に示すようなラッチ型センスアンプを有することによ
り、当該センスアンプに読み出しデータまたは書き込み
データをラッチすることが可能となる。その結果、図
４、図５、図７、図８の例で示したように、メモリセル
に対応するデータの書き込みまたは読み出しおよび再書
き込みが、選択するワード線に連なるすべてのメモリセ
ル一括に行うことができる。
【００８５】次に、本発明の強誘電体記憶装置を製造す
るための、プロセスフローの例について説明する。
【００８６】図１１（ａ）〜図１１（ｅ）は、図３のデ
バイス構造断面図にいたるまでの、プロセスフローを示
した図である。
【００８７】まず、図１１（ａ）に示すように、シリコ
ン基板上１に、ＬＯＣＯＳ素子分離領域２、およびゲー
ト酸化膜３を形成し、ポリシリコンまたはポリサイドゲ
ート電極５を形成した後、イオン注入によりソース／ド
レインｎ＋拡散層領域４を形成するまでは、通常のＣＭ
ＯＳプロセスと同様である。
【００８８】次に、図１１（ｂ）に示すように、第１層
目のプラチナ層を、たとえばスパッタ方等にて、〜２０
０ｎｍ程度形成し、さらに、強誘電体薄膜（たとえばＰ
ｂＺｒＴｉＯ3 ，ＢｉＳｒ2 Ｔａ2 Ｏ9 等）を、スパッ
タ方等にて、〜２００ｎｍ程度形成する。次に、上記第
１層目のプラチナ層、および強誘電薄体をＲＩＥ法等に
より、同時にエッチング加工して、強誘電体キャパシタ
下部電極６、および強誘電体キャパシタ絶縁膜７を形成
する。
【００８９】次に、図１１（ｃ）に示すように、第２層
のプラチナ層を、たとえばスパッタ法等にて、〜２００
ｎｍ程度形成し、その後、ＲＩＥ法等により、エッチン
グ加工し、強誘電体キャパシタ上部電極８を形成する。
【００９０】次に、図１１（ｄ）に示すように、ＣＶＤ
法により層間絶縁膜（ＳｉＯ2 膜）９を形成した後に、
コンタクトホール１０ａ、１０ｂ、１０ｃ、１０ｄを形
成し、その後、第１層目のアルミニウム層をスパッタ法
にて形成し、さらにエッチング加工して、副ビット線の
ブリッジ配線１１ａ、ワード線１１ｂ、パッドアルミニ
ウム層１１ｃを形成する。
【００９１】最後に、図１１（ｅ）に示すように、ＣＶ
Ｄ法により層間絶縁膜（ＳｉＯ2 膜）９を形成した後
に、コンタクトホール１３を形成し、その後、第２層目
のアルミニウム層をスパッタ法にて形成し、さらにエッ
チング加工して、主ビット線１４を形成する。以上のプ
ロセスフローの結果、図３のデバイス構造断面図に至
る。
【００９２】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、列状に配線されたそれぞれの主ビッ
ト線が接続手段を介して複数の副ビット線に接続され、
上記副ビット線と行状に配線された複数のワード線が交
差する格子位置にそれぞれ１個の強誘電体キャパシタよ
り成るメモリセルが配置される。その結果、基本的に１
個の強誘電体キャパシタよりなるメモリセルに対して、
データの書き込み、および読み出しが可能となり、高集
積かつ大容量化が可能な強誘電体記憶装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明に係わる強誘電体記憶装置のメモリアレ
イを示す図である。
【図２】図１のメモリアレイ図におけるパターンレイア
ウトを示す図である。
【図３】図２のパターンレイアウト図において、Ａ-
Ａ' 方向から眺めたデバイス構造断面を示す図である。
【図４】図１のメモリアレイ図において、データの書き
込みを行う第１の実施形態の場合のタイミングチャート
を示す図である。
【図５】図１のメモリアレイ図において、データの書き
込みを行う第２の実施形態の場合のタイミングチャート
を示す図である。
【図６】図４の第１のデータ書き込み実施形態、及図５
の第２のデータ書き込み実施形態を説明するための強誘
電体キャパシタのヒステリシス特性を示す図である。
【図７】図１のメモリアレイ図において、データの読み
出しを行う第１の実施形態の場合のタイミングチャート
を示す図である。
【図８】図１のメモリアレイ図において、データの読み
出しを行う第２の実施形態の場合のタイミングチャート
を示す図である。
【図９】図７の第１のデータ読み出し実施形態、および
図８の第２のデータの読み出し実施形態を説明するため
の強誘電体キャパシタのヒステリシス特性を示す図であ
る。
【図１０】センスアンプの具体的な回路を示す図であ
る。
【図１１】本発明に係わる強誘電体記憶装置のプロセス
フローを示す図である。
【図１２】強誘電体キャパシタのヒステリシス特性、お
よび互いに逆相の第１のデータ、第２のデータが書き込
まれたキャパシタ状態を示す図である。
【図１３】１ＴＲ- １ＣＡＰ型セルを有する強誘電体記
憶装置のメモリアレイを示す図である。
【符号の説明】
ＷＬ１〜ＷＬＭ … ワード線 ＳＬ … 選択ゲート線 φＣ … カラム選択信号 φＰＣ … プリチャージ信号 φＳＥ … センスイネーブル信号 Ｃ１，Ｎ〜ＣＭ，Ｎ、Ｃ１，Ｎ＋１〜ＣＭ，Ｎ＋１…
メモリセル（強誘電体キャパシタ） ＳＴＮ、ＳＴＮ＋１ … 選択トランジスタ ＣＴＮ、ＣＴＮ＋１ … プリチャージ選択トラン
ジスタ ＰＣＴＮ、ＰＣＴＮ＋１ … カラム選択トランジスタ ＳＡＮ、ＳＡＮ＋１ … センスアンプ ＭＢＬＮ、ＭＢＬＮ＋１ … 主ビット線 ＳＢＬＮ、ＳＢＬＮ＋１ … 副ビット線 ＶＰＣ … プリチャージ電圧 ＶＲＮ、ＶＲＮ＋１ … 比較電位 ＶＮ、ＶＮ＋１ … ノード電位 １ … シリコン基板 ２ … ＬＯＣＯＳ素子分離 ３ … ゲート酸化膜 ４ … ソース／ドレインｎ＋拡散層領域 ５ … ポリシリコンあるいはポリサイドゲー
ト電極 ６ … 強誘電体キャパシタ下部電極 ７ … 強誘電体キャパシタ絶縁膜 ８ … 強誘電体キャパシタ上部電極 ９ … 第１層目アルミニウム配線下の層間絶
縁膜 １０ａ、１０ｂ、１０ｃ、１０ｄ… 第１層目アル
ミニウム配線下のコンタクトホール １１ａ、１１ｂ、１１ｃ… 第１層目アルミニウム
配線 １２ … 第２層目アルミニウム配線下の層間絶
縁膜 １３ … 第２層目アルミニウム配線下のコンタ
クトホール １４ … 第２層目アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 29/788 29/792 (56)参考文献 特開 平６−77434（ＪＰ，Ａ) 特開 平７−235648（ＪＰ，Ａ) 特開 平７−115141（ＪＰ，Ａ) 特開 平４−78098（ＪＰ，Ａ) 特開 平５−266676（ＪＰ，Ａ) 特開 平７−226443（ＪＰ，Ａ) 国際公開94／10702（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 451 G11C 11/22 G11C 14/00 H01L 21/8242 H01L 21/8247 H01L 27/108 H01L 29/788 H01L 29/792

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 列状に配線されたそれぞれの主ビット線
    が接続手段を介して複数の副ビット線に接続され、 上記副ビット線と行状に配線された複数のワード線が交
    差する格子位置にそれぞれ１個の強誘電体キャパシタよ
    りなるメモリセルが配置され、 それぞれの強誘電体キャパシタの一方の電極が上記副ビ
    ット線に、他の一方の電極が上記ワード線に接続され、 上記強誘電体キャパシタの分極方向によって、互いに逆
    相の第１のデータまたは第２のデータのどちらかのデー
    タを記憶する強誘電体記憶装置であって、 それぞれの主ビット線に対応して読み出しデータまたは
    書き込みデータをラッチする手段を具備し、 メモリセルに対するデータ書き込みまたは読み出しを、
    選択するワード線に接続されたすべてのメモリセルに対
    し一括して行うとともに、選択された副ビット線と交差
    するすべてのワード線を単位として、各ワード線毎に順
    番に行う強誘電体記憶装置。
  2. 【請求項２】 上記接続手段は、ＭＯＳ型半導体素子で
    あって、当該ＭＯＳ型半導体素子のソース電極またはド
    レイン電極の一方が上記主ビット線に、他の一方が上記
    副ビット線に、ゲート電極が選択ゲート線にそれぞれ接
    続され、当該選択ゲート線の印加電圧に応じて上記主ビ
    ット線と副ビット線とを作動的に接続する請求項１記載
    の強誘電体記憶装置。
  3. 【請求項３】 列状に配線されたそれぞれの主ビット線
    が接続手段を介して複数の副ビット線に接続され、 上記副ビット線と行状に配線された複数のワード線が交
    差する格子位置にそれぞれ１個の強誘電体キャパシタよ
    りなるメモリセルが配置され、 それぞれの強誘電体キャパシタの一方の電極が上記副ビ
    ット線に、他の一方の電極が上記ワード線に接続され、 上記強誘電体キャパシタの分極方向によって、互いに逆
    相の第１のデータまたは第２のデータのどちらかのデー
    タを記憶する強誘電体記憶装置であって、 それぞれの主ビット線に対応して書き込みデータをラッ
    チする手段を具備し、 メモリセルに対するデータ書き込みは、選択するワード
    線に接続されたすべてのメモリセルに対し一括して第１
    のデータあるいは第２のデータを書き込んだ後、当該書
    き込みデータと逆相のデータが書き込まれるべきメモリ
    セルに対して上記逆相データの書き込みを行い、 この場合において、上記逆相のデータが書き込まれるべ
    きでないメモリセルに対しては書き込み電圧の半分以下
    の電圧が印加されるようにした強誘電体記憶装置。
  4. 【請求項４】 上記半分以下の電圧は、上記書き込み電
    圧の略３分の１の電圧である請求項３記載の強誘電体記
    憶装置。
  5. 【請求項５】 上記接続手段は、ＭＯＳ型半導体素子で
    あって、当該ＭＯＳ型半導体素子のソース電極またはド
    レイン電極の一方が上記主ビット線に、他の一方が上記
    副ビット線に、ゲート電極が選択ゲート線にそれぞれ接
    続され、当該選択ゲート線の印加電圧に応じて上記主ビ
    ット線と副ビット線とを作動的に接続する請求項３記載
    の強誘電体記憶装置。
  6. 【請求項６】 メモリセルに対する第１のデータの書き
    込みは、選択するワード線電位よりも選択する副ビット
    線電位が高くなる電圧方向に電圧を印加して、強誘電体
    キャパシタを上記印加電界方向に分極させることにより
    行い、 メモリセルに対する第２のデータの書き込みは、選択す
    るワード線電位よりも選択する副ビット線電位が低くな
    る電圧方向に電圧を印加して、強誘電体キャパシタを上
    記印加電界方向に分極させることにより行う請求項３記
    載の強誘電体記憶装置。
  7. 【請求項７】 列状に配線されたそれぞれの主ビット線
    が接続手段を介して複数の副ビット線に接続され、 上記副ビット線と行状に配線された複数のワード線が交
    差する格子位置にそれぞれ１個の強誘電体キャパシタよ
    りなるメモリセルが配置され、 それぞれの強誘電体キャパシタの一方の電極が上記副ビ
    ット線に、他の一方の電極が上記ワード線に接続され、 上記強誘電体キャパシタの分極方向によって、互いに逆
    相の第１のデータまたは第２のデータのどちらかのデー
    タを記憶する強誘電体記憶装置であって、 それぞれの主ビット線に対応して読み出しデータをラッ
    チする手段を具備し、 メモリセルに対するデータ読み出しは、選択するワード
    線に接続されたすべてのメモリセルに対し一括して行わ
    れ、 選択する副ビット線および該副ビット線と交差する非選
    択ワード線および選択ワード線を第１の電位にプリチャ
    ージするとともに、選択するワード線に第２の電位を印
    加して強誘電体キャパシタの分極状態を変化させ、当該
    強誘電体キャパシタの分極状態の変化に応じた主ビット
    線電位の変化を検知することによりデータの判定を行う
    強誘電体記憶装置。
  8. 【請求項８】 上記メモリセルに対するデータの読み出
    し後に、当該メモリセルに対するデータの再書き込みが
    行われる請求項７記載の強誘電体記憶装置。
  9. 【請求項９】 上記接続手段は、ＭＯＳ型半導体素子で
    あって、当該ＭＯＳ型半導体素子のソース電極またはド
    レイン電極の一方が上記主ビット線に、他の一方が上記
    副ビット線に、ゲート電極が選択ゲート線にそれぞれ接
    続され、当該選択ゲート線の印加電圧に応じて上記主ビ
    ット線と副ビット線とを作動的に接続する請求項７記載
    の強誘電体記憶装置。
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