JP2002216469A

JP2002216469A - 強誘電体型不揮発性半導体メモリ及びその駆動方法

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Publication number: JP2002216469A
Application number: JP2001015053A
Authority: JP
Inventors: Toshiyuki Nishihara; 利幸西原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-01-23
Filing date: 2001-01-23
Publication date: 2002-08-02
Also published as: TWI253745B; US20050174832A1; US6882558B2; KR100849960B1; DE10290377T1; US20030137866A1; US7002836B2; KR20020080004A; WO2002059900A1

Abstract

(57)【要約】【課題】ディスターブの影響を抑制しつつ、所望のメモ
リセルに直ちにアクセス可能な強誘電体型不揮発性半導
体メモリの駆動方法を提供する。【解決手段】ビット線と、選択用トランジスタと、Ｍ個
のメモリセルから構成されたサブメモリユニットと、Ｍ
本のプレート線と、ビット線に接続されたセンスアンプ
から成るメモリユニットから構成され、各メモリセル
は、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットを構成するメモリセルの第１の電極
は、サブメモリユニットにおいて共通であり、該共通の
第１の電極は、選択用トランジスタを介してビット線に
接続され、第２の電極はプレート線に接続されている強
誘電体型不揮発性半導体メモリの駆動方法にあっては、
外部から指定された指定アドレスのメモリセルに記憶さ
れたデータを読み出し、センスアンプにラッチした後、
センスアンプにラッチされた該データを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ及びその駆動方法に関する。

【０００２】

【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。

【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、キャパシタ部と選択用トランジスタ（スイッチング
用トランジスタ）とから構成されている。キャパシタ部
は、例えば、下部電極、上部電極、及び、これらの電極
間に挟まれた高比誘電率εを有する強誘電体層から構成
されている。この不揮発性メモリにおけるデータの書き
込みや読み出しは、図２７に示す強誘電体のＰ−Ｅヒス
テリシスループを応用して行われる。即ち、強誘電体層
に外部電界を加えた後、外部電界を除いたとき、強誘電
体層は自発分極を示す。そして、強誘電体層の残留分極
は、プラス方向の外部電界が印加されたとき＋Ｐ_r、マ
イナス方向の外部電界が印加されたとき−Ｐ_rとなる。
ここで、残留分極が＋Ｐ_rの状態（図２７の「Ｄ」参
照）の場合を「０」とし、残留分極が−Ｐ_rの状態（図
２７の「Ａ」参照）の場合を「１」とする。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図２７の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、キャ
パシタ部の蓄積電荷量に差が生じる。選択された不揮発
性メモリの選択用トランジスタをオンにすることで、こ
の蓄積電荷を信号電流として検出する。データの読み出
し後、外部電界を０にすると、データが「０」のときで
も「１」のときでも、強誘電体層の分極状態は図２７の
「Ｄ」の状態となってしまう。即ち、読み出し時、デー
タ「１」は、一旦、破壊されてしまう。それ故、データ
が「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ
「１」を再度書き込む。

【０００５】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図２８に等価回路図を示すよう
に、２つの不揮発性メモリセルから構成されている。
尚、図２８において、１つの不揮発性メモリを点線で囲
った。各不揮発性メモリセルは、例えば、選択用トラン
ジスタＴＲ₁₁，ＴＲ₁₂、キャパシタ部ＦＣ₁₁，ＦＣ₁₂か
ら構成されている。

【０００６】尚、２桁あるいは３桁の添字、例えば添字
「１１」は、本来、添字「１，１」と表示すべき添字で
あり、例えば「１１１」は、本来、添字「１，１，１」
と表示すべき添字であるが、表示の簡素化のため、場合
によっては、２桁あるいは３桁の添字で表示する。ま
た、添字「Ｍ」を、例えば複数のメモリセルやプレート
線を総括的に表示する場合に使用し、添字「ｍ」を、例
えば複数のメモリセルやプレート線を個々に表示する場
合に使用し、添字「Ｎ」を、例えば選択用トランジスタ
やサブメモリユニットを総括的に表示する場合に使用
し、添字「ｎ」を、例えば選択用トランジスタやサブメ
モリユニットを個々に表示する場合に使用する。

【０００７】そして、それぞれの不揮発性メモリセルに
相補的なデータを書き込むことにより、１ビットを記憶
する。図２８において、符号「ＷＬ」はワード線を示
し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプ
レート線を意味する。１つの不揮発性メモリに着目する
と、ワード線Ｗ₁は、ワード線デコーダ／ドライバＷＤ
に接続されている。また、ビット線ＢＬ₁，ＢＬ₂は、セ
ンスアンプＳＡに接続されている。更には、プレート線
ＰＬ₁は、プレート線デコーダ／ドライバＰＤに接続さ
れている。

【０００８】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ₁を選択し、更には、プレート線ＰＬ₁を駆動すると、
相補的なデータが、対となったキャパシタ部ＦＣ₁₁，Ｆ
Ｃ₁₂から選択用トランジスタＴＲ₁₁，ＴＲ₁₂を介して対
となったビット線ＢＬ₁，ＢＬ₂に電圧（ビット線電位）
として現れる。かかる対となったビット線ＢＬ₁，ＢＬ₂
の電圧（ビット線電位）を、センスアンプＳＡで検出す
る。

【０００９】１つの不揮発性メモリは、ワード線Ｗ
Ｌ₁、及び、対となったビット線ＢＬ₁，ＢＬ₂によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ²である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ²である。

【００１０】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、１つの不揮発性メモリを構成す
るために２つの選択用トランジスタ及び２つのキャパシ
タ部が必要とされる。更には、ワード線と同じピッチで
プレート線を配設する必要がある。それ故、不揮発性メ
モリを最小ピッチで配置することは殆ど不可能であり、
現実には、１つの不揮発性メモリの占める面積は、８Ｆ
²よりも大幅に増加してしまう。

【００１１】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。

【００１２】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図２９に等価回路を示すように、この特許公開公報に開
示された不揮発性メモリは、１つの選択用トランジスタ
ＴＲ₁の一端に並列に複数のキャパシタ部のそれぞれの
一端が接続されたメモリセルＭＣ_1M（例えば、Ｍ＝４）
から構成され、かかる不揮発性メモリと対となった不揮
発性メモリも、１つの選択用トランジスタＴＲ₂の一端
に並列に複数のキャパシタ部のそれぞれの一端が接続さ
れたメモリセルＭＣ_2Mから構成されている。選択用トラ
ンジスタＴＲ₁，ＴＲ₂の他端は、それぞれ、ビット線Ｂ
Ｌ₁，ＢＬ₂に接続されている。対となったビット線ＢＬ
₁，ＢＬ₂は、センスアンプＳＡに接続されている。ま
た、メモリセルＭＣ_1m，ＭＣ_2m（ｍ＝１，２・・・Ｍ）
の他端はプレート線ＰＬ_mに接続されており、プレート
線ＰＬ_mはプレート線デコーダ／ドライバＰＤに接続さ
れている。更には、ワード線ＷＬは、ワード線デコーダ
／ドライバＷＤに接続されている。

【００１３】そして、対となったメモリセルＭＣ_1m，Ｍ
Ｃ_2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ_1m，ＭＣ_2m（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬ_k
（ｋ≠ｍ）には（１／２）Ｖ_ccの電圧を印加した状態
で、プレート線ＰＬ_mを駆動する。ここで、Ｖ_ccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ_1m，ＭＣ_2mから選択用ト
ランジスタＴＲ₁，ＴＲ₂を介して対となったビット線Ｂ
Ｌ₁，ＢＬ₂に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ₁，ＢＬ₂の電圧（ビ
ット線電位）をセンスアンプＳＡで検出する。

【００１４】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ₁及びＴＲ₂は、ワード線ＷＬ、
及び、対となったビット線ＢＬ₁，ＢＬ₂によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ ₁
及びＴＲ₂の最小面積は、８Ｆ²である。しかしながら、
一対の選択用トランジスタＴＲ₁，ＴＲ₂を、Ｍ組の対と
なったメモリセルＭＣ_1m，ＭＣ_2m（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ₁，ＴＲ₂の数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ²に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。

【００１５】特開平９−１２１０３２号公報に開示され
た不揮発性メモリにデータを書き込む方法を、以下、説
明する。尚、一例として、対となったメモリセルＭ
Ｃ₁₁，ＭＣ₂₁にデータを書き込むものとし、メモリセル
ＭＣ₁₁にデータ「１」を、メモリセルＭＣ₂₁にデータ
「０」を書き込むものとする。図１１に動作波形を示
す。尚、図１１中、括弧内の数字は、以下に説明する工
程の番号と対応している。

【００１６】（１）待機状態では、ワード線、全プレー
ト線は０ボルトとなっている。また、ビット線ＢＬ₁，
ＢＬ₂は０ボルトにイコライズされている。尚、センス
アンプＳＡには、書き込むべきデータが保持されている
ものとする。

【００１７】（２）データ書き込みの開始時、ビット線
ＢＬ₁に高電位Ｖ_BL-H（＝Ｖ_cc）を印加し、ビット線Ｂ
Ｌ₂に低電位Ｖ_BL-L（＝０ボルト）を印加する。ここ
で、Ｖ_ccは電源電圧である。

【００１８】（３）次いで、ワード線ＷＬをハイレベル
とすることによって、選択用トランジスタＴＲ₁，ＴＲ₂
をオン状態とする。併せて、選択プレート線ＰＬ₁に高
電位Ｖ_P _L-H（＝Ｖ_cc）を印加し、非選択プレート線ＰＬ
_k（ｋ＝２，３，４）には中間電位Ｖ_PL-M［＝（１／
２）Ｖ_cc］を印加する。これによって、メモリセルＭＣ
₂₁においては、選択プレート線ＰＬ₁の電位が高電位Ｖ
_PL-Hであり、ビット線ＢＬ₂の電位が低電位Ｖ_BL-Lであ
るが故に、データ「０」が書き込まれる。

【００１９】（４）その後、選択プレート線ＰＬ₁を低
電位Ｖ_PL-L（＝０ボルト）とする。これによって、メモ
リセルＭＣ₁₁においては、選択プレート線ＰＬ₁の電位
が低電位Ｖ_PL-Lであり、ビット線ＢＬ₁の電位が高電位
Ｖ_BL-Hであるが故に、データ「１」が書き込まれる。

【００２０】（５）データの読み出しを終了する場合に
は、次いで、ワード線ＷＬをローレベルとすることによ
って、選択用トランジスタＴＲ₁，ＴＲ₂をオフ状態とし
た後、ビット線ＢＬ₁を０ボルトまで放電し、非選択プ
レート線ＰＬ_k（ｋ＝２，３，４）を０ボルトまで放電
する。

【００２１】以上の書き込み動作において、非選択プレ
ート線ＰＬ_k（ｋ＝２，３，４）には（１／２）Ｖ_ccが
印加される。従って、非選択メモリセルＭＣ_1k，ＭＣ_2k
（ｋ＝２，３，４）においては、±（１／２）Ｖ_ccの電
圧が加わる。それ故、非選択メモリセルＭＣ_1k，ＭＣ_2k
（ｋ＝２，３，４）に記憶されているデータによって
は、非選択メモリセルＭＣ_1k，ＭＣ_2kのキャパシタ部を
構成する強誘電体層に対して、分極が反転する方向に電
界が加わり、ディスターブによるデータ保持状態の劣化
が発生する虞がある。ここで、ディスターブとは、非選
択メモリセルのキャパシタ部を構成する強誘電体層に対
して、分極が反転する方向に、即ち、保存されていたデ
ータが劣化若しくは破壊される方向に、電界が加わる現
象を指す。

【００２２】このようなディスターブに対する対策とし
て、特開平９−１２１０３２号公報に開示された不揮発
性メモリにおいては、メモリセルＭＣ_1M及びメモリセル
ＭＣ _2Mから構成されたメモリユニットにおいて、ｍ＝１
からｍ＝Ｍまで、順次、且つ、一括してメモリセルＭＣ
_1m，ＭＣ_2mにアクセスする。これによって、各メモリセ
ルＭＣ_1m，ＭＣ_2mの受けるディスターブの回数を（Ｍ−
１）回に制限している。ここで、特に外部からアドレス
の指定を行うこと無く、１番目のメモリセルＭＣ₁₁，Ｍ
Ｃ₂₁からＭ番目のメモリセルＭＣ_M1，ＭＣ_2Mまで、順
次、データの書き込みを行う。即ち、ｍ＝１の各メモリ
セルＭＣ₁₁，ＭＣ₂₁においてデータの書き込みを行った
後、ｍ＝２の各メモリセルＭＣ₁₂，ＭＣ₂₂においてデー
タの書き込みを行い、この動作を、ｍ＝Ｍとなるまで繰
り返す。これによって、各メモリセルＭＣ_1m，ＭＣ_2mの
受けるディスターブの回数を（Ｍ−１）回としている。
各メモリセルＭＣ_1m，ＭＣ_2mのデータ読み出し及びデー
タの再書き込みにおいても、同様に、ｍ＝１からｍ＝Ｍ
まで、順次、且つ、一括してメモリセルＭＣ_1m，ＭＣ _2m
にアクセスする。

【００２３】

【発明が解決しようとする課題】特開平９−１２１０３
２号公報に開示された不揮発性メモリの面積を縮小する
手法は、非常に効果的な手法である。しかしながら、デ
ータの書き込みや、データの読み出し及び再書き込み
は、１番目のメモリセルから順次開始される。各メモリ
セルＭＣ_1m，ＭＣ_2mへのデータの読み出し及び再書き込
みには、例えば、１００ナノ秒程度の時間が必要とされ
る。従って、例えば、８番目のメモリセルＭＣ₁₈，ＭＣ
₂₈へのデータの読み出し及び再書き込みは、データの読
み出し及び再書き込みを開始してから約０．８マイクロ
秒後となってしまい、所望のメモリセルからのデータの
読み出し及び再書き込みに時間を要するといった問題が
ある。また、データの書き込みにおいては、メモリユニ
ットを構成するメモリセルの全てにおいてデータの書き
込みを行う。それ故、やはり、所望のメモリセルへのデ
ータの書き込みに時間を要するといった問題がある。メ
モリユニットを構成するメモリセルの数が多くなればな
る程、面積効率は高くなるが、一方で、メモリセルへの
アクセスが遅くなってしまう。

【００２４】従って、本発明の目的は、ディスターブの
影響を抑制しつつ、所望のメモリセルに直ちにアクセス
可能な強誘電体型不揮発性半導体メモリ及びその駆動方
法を提供することにある。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る強誘電体型不揮発性半導
体メモリの駆動方法は、データの読み出しに関し、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たサブメモリユニットと、（Ｄ）Ｍ本のプレート線と、
（Ｅ）ビット線に接続されたセンスアンプ、から成るメ
モリユニットから構成され、各メモリセルは、第１の電
極と強誘電体層と第２の電極とから成り、サブメモリユ
ニットを構成するメモリセルの第１の電極は、サブメモ
リユニットにおいて共通であり、該共通の第１の電極
は、選択用トランジスタを介してビット線に接続され、
第２の電極はプレート線に接続されている強誘電体型不
揮発性半導体メモリの駆動方法であって、外部から指定
された指定アドレスのメモリセルに記憶されたデータを
読み出し、センスアンプにラッチした後、センスアンプ
にラッチされた該データを出力することを特徴とする。

【００２６】以下の説明においては、指定アドレスのメ
モリセルをＭＣ_J（１≦Ｊ≦Ｍ）で表し、サブメモリユ
ニットを構成する他のメモリセル（指定アドレスのメモ
リセル以外のメモリセル）をＭＣ_k（ｋ≠Ｊ）で表す。

【００２７】本発明の第１の態様に係る強誘電体型不揮
発性半導体メモリの駆動方法（以下、本発明の第１の態
様に係る不揮発性メモリの駆動方法と呼ぶ）において
は、前記センスアンプにラッチされたデータを出力した
後、センスアンプにラッチされた該データを前記指定ア
ドレスのメモリセルＭＣ_Jに再書き込みし、次いで、外
部からアドレスを指定すること無く、サブメモリユニッ
トを構成する他のメモリセルＭＣ_kに記憶されたデータ
を読み出し、センスアンプにラッチする構成とすること
ができる。

【００２８】そして、この場合、更には、サブメモリユ
ニットを構成する他のメモリセルＭＣ_kに記憶されたデ
ータを読み出し、センスアンプにラッチした後、センス
アンプにラッチされた該データを該他のメモリセルＭＣ
_kに再書き込みする構成とすることができる。このよう
な構成を、便宜上、第１Ａの構成と呼ぶ。この第１Ａの
構成においては、メモリセルは、いわば、ランダムアク
セスされ、データの読み出し及び再書き込みが行われ
る。尚、この場合、サブメモリユニットを構成する全て
の他のメモリセルにおいて、外部からアドレスを指定す
ること無く、順次［即ち、（Ｊ＋１）番目のメモリセル
ＭＣ_J+1、（Ｊ＋２）番目のメモリセルＭＣ_J+2、・・
・、Ｍ番目のメモリセルＭＣ_M、１番目のメモリセルＭ
Ｃ₁、２番目のメモリセルＭＣ₂、・・・、（Ｊ−２）番
目のメモリセルＭＣ_J-2、（Ｊ−１）番目のメモリセル
ＭＣ_J-1まで順次］、データの読み出し及びデータの再
書き込みを行うことが望ましい。これによって、他のメ
モリセルＭＣ_kにおけるディスターブの発生を確実に抑
制することができる。

【００２９】あるいは又、この場合、サブメモリユニッ
トを構成する他のメモリセルＭＣ_kに記憶されたデータ
を読み出し、センスアンプにラッチした後、センスアン
プにラッチされた該データを出力する構成とすることが
できる。そして、更には、サブメモリユニットを構成す
る他のメモリセルＭＣ_kに記憶されたデータを読み出
し、センスアンプにラッチし、次いで、センスアンプに
ラッチされた該データを出力した後、センスアンプにラ
ッチされた該データを該他のメモリセルＭＣ_kに再書き
込みする構成とすることができる。このような構成を、
便宜上、第１Ｂの構成と呼ぶ。この第１Ｂの構成におい
ては、メモリセルは、いわばシーケンシャルアクセスさ
れ、データの読み出し、出力及び再書き込みが行われ
る。尚、この場合、サブメモリユニットを構成する全て
の他のメモリセルにおいて、外部からアドレスを指定す
ること無く、順次［即ち、（Ｊ＋１）番目のメモリセル
ＭＣ_J+ ₁、（Ｊ＋２）番目のメモリセルＭＣ_J+2、・・
・、Ｍ番目のメモリセルＭＣ_M、１番目のメモリセルＭ
Ｃ₁、２番目のメモリセルＭＣ₂、・・・、（Ｊ−２）番
目のメモリセルＭＣ_J-2、（Ｊ−１）番目のメモリセル
ＭＣ_J-1まで順次］、データの読み出し、出力及びデー
タの再書き込みを行うことが望ましい。これによって、
他のメモリセルＭＣ_kにおけるディスターブの発生を確
実に抑制することができる。

【００３０】尚、本発明の第１の態様に係る不揮発性メ
モリの駆動方法においては、第１Ａの構成と第１Ｂの構
成を組み合わせることもできる。即ち、（Ｊ＋１）番目
のメモリセルＭＣ_J+1から所定の数のメモリセルまで第
１Ｂの構成の駆動方法を順次実行した後、残りの他のメ
モリセルについては第１Ａの構成の駆動方法を順次実行
してもよいし、（Ｊ＋１）番目のメモリセルＭＣ_J+1か
ら所定の数のメモリセルまで第１Ａの構成の駆動方法を
順次実行した後、残りの他のメモリセルについては第１
Ｂの構成の駆動方法を順次実行してもよい。

【００３１】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリの駆動方
法は、データの書き込みに関し、（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧
２）のメモリセルから構成されたサブメモリユニット
と、（Ｄ）Ｍ本のプレート線と、（Ｅ）ビット線に接続
されたセンスアンプ、から成るメモリユニットから構成
され、各メモリセルは、第１の電極と強誘電体層と第２
の電極とから成り、サブメモリユニットを構成するメモ
リセルの第１の電極は、サブメモリユニットにおいて共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続され、第２の電極はプレート線
に接続されている強誘電体型不揮発性半導体メモリの駆
動方法であって、書き込むべきデータをセンスアンプに
ラッチした後、外部から指定された指定アドレスのメモ
リセルに該データを書き込むことを特徴とする。

【００３２】本発明の第２の態様に係る強誘電体型不揮
発性半導体メモリの駆動方法（以下、本発明の第２の態
様に係る不揮発性メモリの駆動方法と呼ぶ）において
は、センスアンプにラッチされたデータを前記指定アド
レスのメモリセルＭＣ_Jに書き込んだ後、書き込むべき
データをセンスアンプにラッチし、次いで、外部からア
ドレスを指定すること無く、サブメモリユニットを構成
する他のメモリセルＭＣ _kに該データを書き込む構成と
することができる。このような構成を、便宜上、第２Ａ
の構成と呼ぶ。この第２Ａの構成においては、サブメモ
リユニットを構成する全てのメモリセルにデータの書き
込みが行われる。尚、この場合、サブメモリユニットを
構成する全ての他のメモリセルにおいて、外部からアド
レスを指定すること無く、順次［即ち、（Ｊ＋１）番目
のメモリセルＭＣ_J+1、（Ｊ＋２）番目のメモリセルＭ
Ｃ_J+2、・・・、Ｍ番目のメモリセルＭＣ_M、１番目のメ
モリセルＭＣ₁、２番目のメモリセルＭＣ₂、・・・、
（Ｊ−２）番目のメモリセルＭＣ_J-2、（Ｊ−１）番目
のメモリセルＭＣ_J-1まで順次］、データの書き込みを
行うことが好ましい。

【００３３】あるいは又、本発明の第２の態様に係る不
揮発性メモリの駆動方法においては、センスアンプにラ
ッチされたデータを前記指定アドレスのメモリセルＭＣ
_Jに書き込んだ後、外部からアドレスを指定すること無
く、サブメモリユニットを構成する他のメモリセルＭＣ
_kに記憶されたデータを読み出し、センスアンプにラッ
チした後、センスアンプにラッチされた該データを該他
のメモリセルＭＣ_kに再書き込みする構成とすることが
できる。このような構成を、便宜上、第２Ｂの構成と呼
ぶ。この第２Ｂの構成においては、指定アドレスのメモ
リセルＭＣ_Jにのみデータが書き込まれ、他のメモリセ
ルＭＣ_kにおいては、データの読み出し及び再書き込み
が行われる。尚、この場合、サブメモリユニットを構成
する全ての他のメモリセルにおいて、外部からアドレス
を指定すること無く、順次［即ち、（Ｊ＋１）番目のメ
モリセルＭＣ_J+1、（Ｊ＋２）番目のメモリセルＭ
Ｃ_J+2、・・・、Ｍ番目のメモリセルＭＣ_M、１番目のメ
モリセルＭＣ₁、２番目のメモリセルＭＣ₂、・・・、
（Ｊ−２）番目のメモリセルＭＣ_J-2、（Ｊ−１）番目
のメモリセルＭＣ_J-1まで順次］、データの読み出し及
び再書き込みを行うことが好ましい。これによって、他
のメモリセルＭＣ_kにおけるディスターブの発生を確実
に抑制することができる。

【００３４】尚、本発明の第２の態様に係る不揮発性メ
モリの駆動方法においては、第２Ａの構成と第２Ｂの構
成を組み合わせることもできる。即ち、（Ｊ＋１）番目
のメモリセルＭＣ_J+1から所定の数のメモリセルまで第
２Ｂの構成の駆動方法を順次実行した後、残りの他のメ
モリセルについては第２Ａの構成の駆動方法を順次実行
してもよいし、（Ｊ＋１）番目のメモリセルＭＣ_J+1か
ら所定の数のメモリセルまで第２Ａの構成の駆動方法を
順次実行した後、残りの他のメモリセルについては第２
Ｂの構成の駆動方法を順次実行してもよい。

【００３５】上記の目的を達成するための本発明の強誘
電体型不揮発性半導体メモリは、（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧
２）のメモリセルから構成されたサブメモリユニット
と、（Ｄ）Ｍ本のプレート線と、（Ｅ）ビット線に接続
されたセンスアンプ、から成るメモリユニットから構成
され、各メモリセルは、第１の電極と強誘電体層と第２
の電極とから成り、サブメモリユニットを構成するメモ
リセルの第１の電極は、サブメモリユニットにおいて共
通であり、該共通の第１の電極は、選択用トランジスタ
を介してビット線に接続され、第２の電極はプレート線
に接続されている強誘電体型不揮発性半導体メモリであ
って、（Ｆ）外部から指定されたプレート線のアドレス
を記憶する指定プレート線アドレスレジスタと、（Ｇ）
プレート線を指定するプレート線アドレスを順次インク
リメントするプレート線アドレスカウンタ、を更に備え
ていることを特徴とする。

【００３６】本発明の強誘電体型不揮発性半導体メモリ
（以下、本発明の不揮発性メモリと呼ぶ場合がある）に
あっては、指定プレート線アドレスレジスタ及びプレー
ト線アドレスカウンタに接続され、指定プレート線アド
レスレジスタに記憶された指定プレート線アドレスの値
と、プレート線アドレスカウンタにおけるプレート線ア
ドレスの値を比較するコンパレータを更に備えているこ
とが好ましい。

【００３７】本発明の第１の態様あるいは第２の態様に
係る不揮発性メモリの駆動方法における不揮発性メモリ
を、（Ａ−１）第１のビット線と、（Ｂ−１）Ｎ個（但
し、Ｎ≧１）の第１の選択用トランジスタと、（Ｃ−
１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセ
ルから構成された、Ｎ個の第１のサブメモリユニット
と、（Ｄ−１）Ｎ個のサブメモリユニットのそれぞれを
構成する第１のメモリセルで共通とされたＭ本のプレー
ト線、から成る第１のメモリユニット、並びに、（Ａ−
２）第２のビット線と、（Ｂ−２）Ｎ個の第２の選択用
トランジスタと、（Ｃ−２）それぞれがＭ個の第２のメ
モリセルから構成された、Ｎ個の第２のサブメモリユニ
ットと、（Ｄ−２）Ｎ個のサブメモリユニットのそれぞ
れを構成する第２のメモリセルで共通とされ、且つ、前
記第１のメモリユニットを構成するＭ本のプレート線と
共通のＭ本のプレート線、から成る第２のメモリユニッ
トから構成され、更に、（Ｅ）第１及び第２のビット線
に接続されたセンスアンプ、から構成され、各メモリセ
ルは、第１の電極と強誘電体層と第２の電極とから成
り、第１のメモリユニットにおいて、第ｎ番目（但し、
ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構
成する第１のメモリセルの第１の電極は、第ｎ番目の第
１のサブメモリユニットにおいて共通であり、該共通の
第１の電極は、第ｎ番目の第１の選択用トランジスタを
介して第１のビット線に接続され、第２の電極は共通の
プレート線に接続されており、第２のメモリユニットに
おいて、第ｎ番目の第２のサブメモリユニットを構成す
る第２のメモリセルの第１の電極は、第ｎ番目の第２の
サブメモリユニットにおいて共通であり、該共通の第１
の電極は、第ｎ番目の第２の選択用トランジスタを介し
て第２のビット線に接続され、第２の電極は共通のプレ
ート線に接続されている構成とすることもできる。

【００３８】尚、本発明の不揮発性メモリにあっても、
メモリユニットを、上述の２つのメモリユニット（第１
のメモリユニット及び第２のメモリユニット）から構成
することができる。

【００３９】そして、このような構成において、本発明
の第１の態様に係る駆動方法にあっては、第１のメモリ
セルに記憶されたデータの読み出しを行うとき、第１の
選択用トランジスタをオン状態とし、第２の選択用トラ
ンジスタをオフ状態とし、且つ、第２のビット線に参照
電位を印加し、第２のメモリセルに記憶されたデータの
読み出しを行うとき、第２の選択用トランジスタをオン
状態とし、第１の選択用トランジスタをオフ状態とし、
且つ、第１のビット線に参照電位を印加する構成とする
ことができる。

【００４０】あるいは又、本発明の第１の態様に係る駆
動方法においては、第ｎ番目の第１のサブメモリユニッ
トを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の
第１のメモリセルと、第ｎ番目の第２のサブメモリユニ
ットを構成する第ｍ番目の第２のメモリセルとを対とし
て、相補的なデータを読み出す構成とすることもでき
る。

【００４１】また、このような構成において、本発明の
第２の態様に係る駆動方法にあっては、第１のメモリセ
ルにデータの書き込みを行うとき、第１の選択用トラン
ジスタをオン状態とし、第２の選択用トランジスタをオ
フ状態とし、第２のメモリセルにデータの書き込みを行
うとき、第２の選択用トランジスタをオン状態とし、第
１の選択用トランジスタをオフ状態とすることができ
る。

【００４２】あるいは又、本発明の第２の態様に係る駆
動方法においては、第ｎ番目の第１のサブメモリユニッ
トを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の
第１のメモリセルと、第ｎ番目の第２のサブメモリユニ
ットを構成する第ｍ番目の第２のメモリセルとを対とし
て、相補的なデータを書き込む構成とすることもでき
る。

【００４３】本発明の不揮発性メモリあるいはその駆動
方法（以下、これらを総称して、単に、本発明と呼ぶ場
合がある）における不揮発性メモリにおいては、一層の
高集積化を達成するために、不揮発性メモリを積層し、
あるいは又、不揮発性メモリを構成する第１のメモリユ
ニットと、この不揮発性メモリと第１のビット線の延在
する方向に隣接した不揮発性メモリを構成する第１のメ
モリユニットとを層間絶縁層を介して積層し、不揮発性
メモリを構成する第２のメモリユニットと、この不揮発
性メモリと第２のビット線の延在する方向に隣接した不
揮発性メモリを構成する第２のメモリユニットとを層間
絶縁層を介して積層した構成とすることができる。ある
いは又、第１のメモリユニットを構成する第１のサブメ
モリユニットのそれぞれは層間絶縁層を介して積層され
ており、第２のメモリユニットを構成する第２のサブメ
モリユニットのそれぞれは層間絶縁層を介して積層され
ている構成とすることもできる。あるいは又、第１のメ
モリユニットを構成する第１のサブメモリユニット及び
第２のメモリユニットを構成する第２のサブメモリユニ
ットのそれぞれが、層間絶縁層を介して積層されている
構成とすることもできる。

【００４４】本発明においては、Ｍ≧２を満足すればよ
く、実際的なＭの値として、例えば、２のべき数（２，
４，８，１６，３２・・・）を挙げることができる。ま
た、Ｎ≧１を満足すればよく、実際的なＮの値として、
例えば２のべき数（１，２，４，８・・・）を挙げるこ
とができる。

【００４５】本発明における強誘電体層を構成する材料
として、ビスマス層状化合物、より具体的には、Ｂｉ系
層状構造ペロブスカイト型の強誘電体材料を挙げること
ができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体
材料は、所謂不定比化合物に属し、金属元素、アニオン
（Ｏ等）元素の両サイトにおける組成ずれに対する寛容
性がある。また、化学量論的組成からやや外れたところ
で最適な電気的特性を示すことも珍しくない。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、例えば、一
般式（Ｂｉ₂Ｏ₂）²⁺（Ａ_m-1Ｂ_mＯ_3m+1）^2-で表すことが
できる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、
Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選
択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、
Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択
された１種類、若しくは複数種の任意の比率による組み
合わせを表す。また、ｍは１以上の整数である。

【００４６】あるいは又、強誘電体層を構成する材料
は、（Ｂｉ_X，Ｓｒ_1-X）₂（Ｓｒ_Y，Ｂｉ_1-Y）（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（１）（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、Ｂｉ_XＳｒ_YＴａ₂Ｏ_d 式（２）（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（Ｂｉ_X，Ｓｒ_1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（Ｓｒ_Y，Ｂｉ_1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。

【００４７】あるいは又、強誘電体層を構成する材料
は、Ｂｉ_X（Ｓｒ，Ｃａ，Ｂａ）_Y（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（３）（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉、Ｂｉ₂ＳｒＮｂ₂Ｏ₉、
Ｂｉ₂ＢａＴａ₂Ｏ₉、Ｂｉ₂ＳｒＴａＮｂＯ₉等を挙げる
ことができる。あるいは又、強誘電体層を構成する材料
として、Ｂｉ₄ＳｒＴｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｂｉ₂
ＰｂＴａ₂Ｏ₉等を例示することができるが、これらの場
合においても、各金属元素の比率は、結晶構造が変化し
ない程度に変化させ得る。即ち、金属元素及び酸素元素
の両サイトにおける組成ずれがあってもよい。

【００４８】あるいは又、強誘電体層を構成する材料と
して、ＰｂＴｉＯ₃、ペロブスカイト型構造を有するＰ
ｂＺｒＯ₃とＰｂＴｉＯ₃の固溶体であるチタン酸ジルコ
ン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（但し、
０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物で
あるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸
化物であるＰＮＺＴといったＰＺＴ系化合物を挙げるこ
とができる。

【００４９】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、パルスレーザアブレーション法、ス
パッタ法、ゾル−ゲル法といった強誘電体薄膜を構成す
る材料に適宜適した方法にて行うことができる。また、
強誘電体薄膜のパターニングは、例えば異方性イオンエ
ッチング（ＲＩＥ）法にて行うことができる。

【００５０】本発明における第１の電極及び第２の電極
を構成する材料として、例えば、Ｉｒ、ＩｒＯ_2-X、Ｓ
ｒＩｒＯ₃、Ｒｕ、ＲｕＯ_2-X、ＳｒＲｕＯ₃、Ｐｔ、Ｐ
ｔ／ＩｒＯ_2-X、Ｐｔ／ＲｕＯ_2-X、Ｐｄ、Ｐｔ／Ｔｉの
積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの
積層構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ
／ＬＳＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇を挙げること
ができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、
積層構造においては、「／」の前に記載された材料が上
層を構成し、「／」の後ろに記載された材料が下層を構
成する。第１の電極と第２の電極は、同じ材料から構成
されていてもよいし、同種の材料から構成されていても
よいし、異種の材料から構成されていてもよい。第１の
電極あるいは第２の電極を形成するためには、第１の電
極材料層あるいは第２の電極材料層を形成した後の工程
において、第１の電極材料層あるいは第２の電極材料層
をパターニングすればよい。第１の電極材料層あるいは
第２の電極材料層の形成は、例えばスパッタ法、反応性
スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるい
はパルスレーザアブレーション法といった第１の電極材
料層や第２の電極材料層を構成する材料に適宜適した方
法にて行うことができる。また、第１の電極材料層や第
２の電極材料層のパターニングは、例えばイオンミーリ
ング法やＲＩＥ法にて行うことができる。

【００５１】本発明の不揮発性メモリにおける層間絶縁
層を構成する材料として、酸化シリコン（ＳｉＯ₂）、
窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを例示することが
できる。

【００５２】本発明の不揮発性メモリにおいては、強誘
電体層の下に第１の電極を形成し、強誘電体層の上に第
２の電極を形成する構成（即ち、第１の電極は下部電極
に相当し、第２の電極は上部電極に相当する）とするこ
ともできるし、強誘電体層の上に第１の電極を形成し、
強誘電体層の下に第２の電極を形成する構成（即ち、第
１の電極は上部電極に相当し、第２の電極は下部電極に
相当する）とすることもできる。プレート線は、第２の
電極から延在している構成とすることもできるし、第２
の電極とは別途に形成され、第２の電極と接続された構
成とすることもできる。後者の場合、プレート線を構成
する配線材料として、例えばアルミニウムやアルミニウ
ム系合金を例示することができる。第１の電極が共通で
ある構造として、具体的には、ストライプ状の第１の電
極を形成し、かかるストライプ状の第１の電極の全面を
覆うように強誘電体層を形成する構成を挙げることがで
きる。尚、このような構造においては、第１の電極と強
誘電体層と第２の電極の重複領域がキャパシタ部に相当
する。第１の電極が共通である構造として、その他、第
１の電極の所定の領域に、それぞれの強誘電体層が形成
され、強誘電体層上に第２の電極が形成された構造、あ
るいは又、配線層の所定の表面領域に、それぞれの第１
の電極が形成され、かかるそれぞれの第１の電極上に強
誘電体層が形成され、強誘電体層上に第２の電極が形成
された構造を挙げることができるが、これらの構成に限
定するものではない。

【００５３】選択用トランジスタ（スイッチング用トラ
ンジスタ）は、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ
型ＦＥＴから構成することができる。ビット線を構成す
る材料として、不純物がドーピングされたポリシリコン
や高融点金属材料を挙げることができる。共通の第１の
電極と選択用トランジスタとの電気的な接続は、共通の
第１の電極と選択用トランジスタとの間に形成された絶
縁層に設けられた接続孔（コンタクトホール）を介し
て、あるいは又、かかる絶縁層に設けられた接続孔（コ
ンタクトホール）及び絶縁層上に形成された配線層を介
して行うことができる。尚、絶縁層を構成する材料とし
て、酸化シリコン（ＳｉＯ₂）、窒化シリコン（Ｓｉ
Ｎ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、
ＢＳＧ及びＬＴＯを例示することができる。

【００５４】センスアンプは周知のラッチ回路とするこ
とができるし、指定プレート線アドレスレジスタやプレ
ート線アドレスカウンタ、コンパレータも周知のレジス
タ、カウンタ、コンパレータとすることができる。

【００５５】本発明の第１の態様に係る不揮発性メモリ
の駆動方法においては、外部から指定された指定アドレ
スのメモリセルに記憶されたデータを読み出し、センス
アンプにラッチした後、センスアンプにラッチされた該
データを出力し、また、本発明の第２の態様に係る不揮
発性メモリの駆動方法においては、書き込むべきデータ
をセンスアンプにラッチした後、外部から指定された指
定アドレスのメモリセルに該データを書き込むので、所
望のメモリセルに直ちにアクセスが可能となる。しか
も、本発明の第１Ａの構成、第１Ｂの構成、第２Ａの構
成、第２Ｂの構成にあっては、他のメモリセルにデータ
の書き込みあるいは再書き込みを行うので、他のメモリ
セルにおけるディスターブの発生を確実に抑制すること
ができる。

【００５６】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００５７】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る不揮発性メモリの駆動方法及び本発
明の不揮発性メモリに関し、更に詳しくは、第１Ａの構
成に係る不揮発性メモリの駆動方法に関する。図１に実
施の形態１の不揮発性メモリの駆動方法の流れ図を示
し、図５に実施の形態１の不揮発性メモリの等価回路図
を示し、メモリユニットの模式的な一部断面図を図６に
示す。

【００５８】図５及び図６に示す不揮発性メモリは、
（Ａ）ビット線ＢＬ_Lと、（Ｂ）選択用トランジスタＴ
Ｒ_Lと、（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態
１においては、Ｍ＝８）のメモリセルＭＣ_LMから構成さ
れたサブメモリユニットＳＭＵ _Lと、（Ｄ）Ｍ本（実施
の形態１においては、８本）のプレート線ＰＬ_Mと、
（Ｅ）ビット線ＢＬ_Lに接続されたセンスアンプＳＡ_Lか
ら成るメモリユニットから構成されている。尚、図５に
おいては、サブメモリユニットＳＭＵ_Lに隣接し、ワー
ド線ＷＬ及びプレート線ＰＬ_Mを共通としたサブメモリ
ユニットＳＭＵ_L+1も併せて図示した。

【００５９】そして、各メモリセルＭＣ_Lmは、第１の電
極３１（下部電極）と強誘電体層３２と第２の電極３３
（上部電極）とから成り、サブメモリユニットＳＭＵ_L
を構成するメモリセルＭＣ_Lmの第１の電極３１は、サブ
メモリユニットＳＭＵ_Lにおいて共通であり、この共通
の第１の電極３１（共通ノードＣＮ_Lと呼ぶ）は、選択
用トランジスタＴＲ_Lを介してビット線ＢＬ_Lに接続さ
れ、第２の電極３３はプレート線ＰＬ_mに接続されてい
る。

【００６０】また、この不揮発性メモリは、外部から指
定されたプレート線のアドレスを記憶する指定プレート
線アドレスレジスタ１１と、プレート線を指定するプレ
ート線アドレスを順次インクリメントするプレート線ア
ドレスカウンタ１２と、コンパレータ１４とを備えてい
る。コンパレータ１４は、指定プレート線アドレスレジ
スタ１１及びプレート線アドレスカウンタ１２に接続さ
れ、指定プレート線アドレスレジスタ１１に記憶された
指定プレート線アドレスの値と、プレート線アドレスカ
ウンタ１２におけるプレート線アドレスの値を比較す
る。指定プレート線アドレスレジスタ１１は周知のレジ
スタから構成され、プレート線アドレスカウンタ１２は
周知の２ビットの循環型カウンタから構成され、コンパ
レータ１４は周知のコンパレータから構成されている。

【００６１】更には、この不揮発性メモリは、外部から
のコマンドを受け取り、コマンドをデコードとするコマ
ンドデコーダ１０、ユニットアドレスレジスタ１３、ユ
ニットコントローラ１５、ユニットデコーダ１６、ワー
ド線デコーダ／ドライバＷＤ、プレート線デコーダ／ド
ライバＰＤから構成されている。コマンドデコーダ１０
は、ユニットコントローラ１５、指定プレート線アドレ
スレジスタ１１、プレート線アドレスカウンタ１２及び
ユニットアドレスレジスタ１３に接続されている。ま
た、ユニットアドレスレジスタ１３はユニットデコーダ
１６に接続されている。更には、プレート線アドレスカ
ウンタ１２はプレート線デコーダ／ドライバＰＤに接続
され、コンパレータ１４はユニットコントローラ１５に
接続され、ユニットコントローラ１５はユニットデコー
ダ１６に接続され、ユニットデコーダ１６はワード線デ
コーダ／ドライバＷＤ及びプレート線デコーダ／ドライ
バＰＤに接続されている。そして、ワード線ＷＬは、ワ
ード線デコーダ／ドライバＷＤに接続されており、Ｍ本
のプレート線ＰＬ_mは、プレート線デコーダ／ドライバ
ＰＤに接続されている。尚、これらの各構成要素も周知
の回路から構成することができる。

【００６２】尚、図６においては、選択用トランジスタ
ＴＲ_L及びメモリセルＭＣ_Lm、並びに、ビット線ＢＬ_Lの
延びる方向に隣接する選択用トランジスタＴＲ’_L及び
メモリセルＭＣ’_Lmの一部分を併せて図示した。ビット
線ＢＬ_Lの延びる方向に隣接するメモリセルＭＣ_Lm，Ｍ
Ｃ’_Lm・・・におけるビット線ＢＬ_Lは共通化されてい
る。

【００６３】実施の形態１の不揮発性メモリの駆動方法
にあっては、外部から指定された指定アドレス（Ｊ、但
し１≦Ｊ≦Ｍである）のメモリセルをメモリセルＭＣ_LJ
とする。また、アドレス指定されたサブメモリユニット
をサブメモリユニットＳＭＵ _Lとする。そして、実施の
形態１にあっては、外部からアドレスを指定されたメモ
リセルＭＣ_LJに記憶されたデータを読み出し、センスア
ンプＳＡ_Lにラッチした後、センスアンプＳＡ_Lにラッチ
されたデータを外部に出力する。

【００６４】実施の形態１においては、更には、センス
アンプＳＡ_Lにラッチされたデータを出力した後、セン
スアンプＳＡ_Lにラッチされたデータを外部からアドレ
スを指定されたメモリセルＭＣ_LJに再書き込みする。そ
の後、外部からアドレスを指定すること無く、サブメモ
リユニットＳＭＵ_Lを構成する他のメモリセルＭＣ
_Lk（ｋ≠Ｊ）に記憶されたデータを読み出し、センスア
ンプＳＡ_Lにラッチする。そして、その後、センスアン
プＳＡ_Lにラッチされたデータを他のメモリセルＭＣ_Lk
に再書き込みする。実施の形態１においては、メモリセ
ルは、いわば、ランダムアクセスされ、データの読み出
し及び再書き込みが行われる。

【００６５】以下、図１、図５、及び、動作波形を示す
図７を参照して、実施の形態１の駆動方法を説明する。
尚、以下の説明におけるコマンドと、その実行内容は、
以下のとおりである。ここで、各コマンドはクロックに
同期して入力され、コマンドデコーダ１０を構成する集
積回路の複数の所定入力ピンに入力される「０」、
「１」の組合せで決定される。尚、アドレスには、ロー
方向に対応してサブメモリユニット及びプレート線（更
には、サブメモリユニットを構成するメモリセル）を選
択するＲＡＳアドレスと、コラム方向に対応してセンス
アンプを選択するＣＡＳアドレスがあり、各コマンドに
対応して使い分ける。

【００６６】ACTコマンド・・・ＲＡＳアドレスの上位
成分であるアドレスＡＤ_j（１≦ｊ≦Ｍ）で指定された
メモリセルＭＣ_jからデータを読み出し、センスアンプ
にラッチさせるコマンド。 RAS_INCコマンド・・・センスアンプにラッチされてい
るデータをＲＡＳアドレスの上位成分であるアドレスＡ
Ｄ_jで指定されたメモリセルＭＣ_jへ再書き込みし、次い
で、アドレスをインクリメントして、かかるアドレスの
メモリセルに記憶されたデータを読み出し、センスアン
プにラッチさせるコマンド。データ出力は次にREADコマ
ンドを実行することによって行われ、データ（再）書き
込みは次にWRITEコマンドを実行することによって行わ
れる。 READコマンド・・・センスアンプにラッチされているデ
ータ群から、コマンドと同時に入力されたＣＡＳアドレ
スに相当するデータを外部に出力するコマンド。このコ
マンドは、ACTコマンドあるいはRAS_INCコマンドの後に
入力される。 RESTOREコマンド・・・センスアンプにラッチされてい
るデータをアドレスＡＤ_jで指定されたメモリセルＭＣ_j
へ（再）書き込みし、次いで、アドレスをインクリメン
トして、かかるアドレスのメモリセルに記憶されたデー
タを読み出し、センスアンプにラッチさせるコマンド。 WRITEコマンド・・・外部からのデータを、ＣＡＳアド
レスに従って所望のセンスアンプにラッチさせるコマン
ド。このコマンドは、ACTコマンド又はRAS_INCコマンド
の後に入力され、選択されたセンスアンプのデータは書
き換えられる。一方、非選択のセンスアンプには、読み
出されたままのデータが残る。 NOPコマンド・・・前に入力したコマンドの実行が１ク
ロックで終了しない場合、クロックを進めるためのＮ
ＯＯＰＥＲＡＴＩＯＮコマンド。また、以下のよう
なバースト転送にも使用される。即ち、READコマンドの
後では、ＣＡＳアドレスをインクリメントしつつ、各セ
ンスアンプのデータを順次バースト出力する。また、WR
ITEコマンドの後では、ＣＡＳアドレスをインクリメン
トしつつ、各センスアンプにデータをバースト書き込み
する。

【００６７】［ステップ−１００］先ず、ACTコマンド
がコマンドデコーダ１０に入力され、併せて、サブメモ
リユニット及びメモリセルを指定するアドレス（ＲＡＳ
アドレス）が入力される。このＲＡＳアドレスは、図示
しないシフトレジスタによって上位成分と下位成分に分
離され、メモリセルＭＣ_LJのアドレスＡＤ_Jを指定する
上位成分は、指定プレート線アドレスレジスタ１１及び
プレート線アドレスカウンタ１２にラッチされる。一
方、サブメモリユニットＳＭＵ_Lのアドレスを指定する
下位成分は、ユニットアドレスレジスタ１３にラッチさ
れる。ここで、指定プレート線アドレスレジスタ１１に
ラッチされたメモリセルＭＣ_Jのアドレスを指定する上
位成分をアドレス「Ｊ」、プレート線アドレスカウンタ
１２にラッチされたメモリセルＭＣ_Jのアドレスを指定
する上位成分をアドレス「ｊ」（＝Ｊ）、ユニットアド
レスレジスタ１３にラッチされたサブメモリユニットＳ
ＭＵ_Lのアドレスを指定する下位成分をアドレス「Ｌ」
とする。

【００６８】更には、コマンドデコーダ１０からの信号
を受け取ったユニットコントローラ１５は、ユニットデ
コーダ１６に信号を送り、ユニットデコーダ１６を活性
化させる。加えて、ユニットアドレスレジスタ１３から
の信号を受け取ったユニットデコーダ１６はサブメモリ
ユニットＳＭＵ_Lを選択する。一方、プレート線アドレ
スカウンタ１２からの信号は、プレート線デコーダ／ド
ライバＰＤに送られる。以上によって、ワード線デコー
ダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰ
Ｄが活性化され、しかも、プレート線デコーダ／ドライ
バＰＤによってプレート線ＰＬ_Jが選択される。

【００６９】［ステップ−１１０］そして、アドレスＡ
Ｄ_jで指定されたメモリセルＭＣ_Lj（具体的にはメモリ
セルＭＣ_LJである）に記憶されたデータを読み出し、セ
ンスアンプＳＡにラッチする。具体的な動作は後述す
る。

【００７０】尚、以上のステップにおいては、同一ワー
ド線及び同一プレート線に接続されたサブメモリユニッ
ト及びメモリセルが複数選択されてもよい。即ち、サブ
メモリユニットＳＭＵ_L，ＳＭＵ_L+1，ＳＭＵ_L+2，・・
・のそれぞれにおけるメモリセルＭＣ_L,J，ＭＣ_L+1,J，
ＭＣ_L+2,J，・・・が選択されてもよい。これによっ
て、センスアンプＳＡ_L，ＳＡ_L+1，ＳＡ_L+2，・・・に
は、メモリセルＭＣ_LJ，ＭＣ_L+1,J，ＭＣ_L+2,J，・・・
のデータがラッチされる。

【００７１】［ステップ−１２０］その後、READコマン
ドがコマンドデコーダ１０に入力され、併せて、センス
アンプＳＡ_Lを指定するＣＡＳアドレスが入力される。
このコマンド及びＣＡＳアドレスに従って、図示しない
ラインを経てセンスアンプＳＡ_Lに指令が発せられ、セ
ンスアンプＳＡ_Lにラッチされたデータは外部に出力さ
れる。

【００７２】［ステップ−１３０］］センスアンプＳＡ
_L+1，ＳＡ_L+2，・・・にメモリセルＭＣ_L+1,J，ＭＣ
_L+2,J，・・・のデータがラッチされていた場合には、
次いで、NOPコマンドが入力されることによって、図示
しないカウンタを用いて、これらのセンスアンプにラッ
チされたデータを順次バースト転送する。これらのセン
スアンプと外部とのアクセスは、図示していないが、従
来のシンクロナスＤＲＡＭ等と全く同様のアクセス方法
とすればよい。

【００７３】［ステップ−１４０］外部へのデータの出
力完了後、RESTOREコマンドが入力される。これによっ
て、先ず、センスアンプＳＡ_Lにラッチされたデータが
指定アドレスのメモリセルＭＣ_Lj（具体的にはメモリセ
ルＭＣ_LJである）に再書き込みされる。具体的な動作は
後述する。尚、実際には、RESTOREコマンドは１クロッ
クで終了しないので、クロックを進めるためのNOPコマ
ンドを実行する。

【００７４】次いで、外部からアドレスを指定すること
無く、サブメモリユニットＳＭＵ_Lを構成する他のメモ
リセルＭＣ_Lk（ｋ≠Ｊ）に記憶されたデータを読み出
し、センスアンプＳＡ_Lにラッチする。そして、センス
アンプＳＡ_Lにラッチされたデータを他のメモリセルＭ
Ｃ_Lkに再書き込みする。具体的には、プレート線アドレ
スカウンタ１２をインクリメントし、プレート線アドレ
スカウンタ１２の値と指定プレート線アドレスレジスタ
１１の値をコンパレータ１４で比較し、もしも値が一致
している場合には、動作を終了する。もしも値が不一致
の場合には、プレート線アドレスカウンタ１２の値が値
「Ｍ」を越えていないかを判断し、越えている場合に
は、プレート線アドレスカウンタ１２の値を「１」にリ
セットして、アドレスＡＤ_jで指定されたメモリセルＭ
Ｃ_Lj（メモリセルＭＣ_Lkに相当する）を読み出し、セン
スアンプＳＡ_Lにラッチする。尚、プレート線アドレス
カウンタ１２をインクリメントするので、外部からメモ
リセルのアドレスを指定する必要は無い。

【００７５】この［ステップ−１４０］の動作を、サブ
メモリユニットＳＭＵ_Lを構成する全ての他のメモリセ
ルＭＣ_kにおいて、外部からアドレスを指定すること無
く、行う。即ち、（Ｊ＋１）番目のメモリセルＭＣ
_L,J+1、（Ｊ＋２）番目のメモリセルＭＣ_L,J+2、・・
・、Ｍ番目のメモリセルＭＣ_L,M、１番目のメモリセル
ＭＣ _L,1、２番目のメモリセルＭＣ_L,2、・・・、（Ｊ−
２）番目のメモリセルＭＣ_L, _J-2、（Ｊ−１）番目のメ
モリセルＭＣ_L,J-1まで順次、データの読み出し及びデ
ータの再書き込みを行う。実施の形態１においては、セ
ンスアンプＳＡ_Lにラッチされたデータを外部に出力し
ない。

【００７６】動作の終了においては、コンパレータ１４
はユニットコントローラ１５にその旨を通知し、ユニッ
トコントローラ１５は、ユニットデコーダ１６を不活性
とし、ワード線ＷＬ及びプレート線ＰＬ_Mの全てを非選
択状態に戻す。

【００７７】以上のステップによって、任意のメモリセ
ルに素早くアクセスでき、しかも、同一サブメモリユニ
ットの他のメモリセルに記憶されたデータ全てに１回ず
つ再書き込みを行うことができる。

【００７８】ここで、ディスターブ回数の最悪値は以下
のとおりとなる。即ち、アドレスとして「Ｐ」が指定さ
れ、ACTコマンドによるアクセスでメモリセルＭＣ_P（１
≦Ｐ≦Ｍ）が選択され、その後のRESTOREコマンドによ
って、他のメモリセルが再書き込みされた場合、メモリ
セルＭＣ_Pの受けるディスターブ回数は（Ｍ−１）回と
なる。その後、今度は、アドレスとして「Ｐ＋１」が指
定され、ACTコマンドによるアクセスでメモリセルＭＣ
_P+1が選択され、その後のRESTOREコマンドによって、他
のメモリセルが再書き込みされた場合、メモリセルＭＣ
_Pは（Ｍ−１）回のディスターブを受けた後に再書き込
みされる。従って、このような場合には、メモリセルＭ
Ｃ_Pは、データの再書き込み後、再びデータの再書き込
みを受ける前に、２×（Ｍ−１）回のディスターブを受
けることになる。ディスターブにおけるデータの劣化
は、この程度のディスターブ回数では殆ど生じない。そ
れ故、メモリセルへのランダムアクセスを可能にしつ
つ、ディスターブを抑制することができる。

【００７９】以下、実施の形態１の不揮発性メモリにお
けるデータ読み出し及び再書き込み動作を、動作波形を
示す図７を参照して説明する。ここで、一例として、プ
レート線ＰＬ₁に接続されたメモリセルＭＣ_L1からデー
タを読み出し、データを再書き込みするものとする。
尚、動作波形を示す図面において、括弧内の数字は、以
下に説明する工程の番号と対応している。

【００８０】（１Ａ）［ステップ−１００］において、
ACTコマンドの入力前には、即ち、待機状態では、ビッ
ト線、ワード線、全プレート線が０ボルトとなってい
る。更には、共通ノードＣＮ_Lも０ボルトで浮遊状態と
なっている。

【００８１】（２Ａ）［ステップ−１００］において、
ACTコマンドが入力されると、ワード線デコーダ／ドラ
イバＷＤ及びプレート線デコーダ／ドライバＰＤが活性
化され、しかも、プレート線ＰＬ₁が選択される。そし
て、［ステップ−１１０］においてデータの読み出しが
開始される。即ち、選択プレート線ＰＬ₁に高電位Ｖ_PL-
_H（＝Ｖ_cc）が印加される。このとき、選択メモリセル
ＭＣ_L1にデータ「１」が記憶されていれば、強誘電体層
に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣ
Ｎ_Lの電位が上昇する。一方、選択メモリセルＭＣ_L1に
データ「０」が記憶されていれば、強誘電体層に分極反
転が生ぜず、共通ノードＣＮ_Lの電位は殆ど上昇しな
い。即ち、共通ノードＣＮ_Lは、非選択メモリセルＭＣ
_Lkの強誘電体層を介して複数の非選択プレート線ＰＬ_k
（ｋ＝２，３，・・・Ｍ）にカップリングされているの
で、共通ノードＣＮ_Lの電位は０ボルトに比較的近いレ
ベルに保たれる。このようにして、選択メモリセルＭＣ
_L1に記憶されたデータに依存して共通ノードＣＮ_Lの電
位に変化が生じる。

【００８２】（３Ａ）次に、ビット線ＢＬ_Lを浮遊状態
とし、ワード線ＷＬをハイレベルとすることによって、
選択用トランジスタＴＲ_Lをオン状態とする。これによ
って、選択メモリセルＭＣ_L1に記憶されたデータに基づ
き共通の第１の電極（共通ノードＣＮ_L）に生じた電位
がビット線ＢＬ_Lに現れ、センスアンプＳＡ_Lにラッチさ
れる。

【００８３】（４Ａ）その後、ワード線ＷＬをローレベ
ルとすることによって、選択用トランジスタＴＲ_Lをオ
フ状態とし、サブメモリユニットＳＭＵ_Lの共通ノード
ＣＮ_Lとビット線ＢＬ_Lとの接続を解く。

【００８４】（５Ａ）その後、ビット線ＢＬ_Lに接続さ
れたセンスアンプＳＡ_Lを活性化してデータを増幅し、
データの読み出し動作を完了する。そして、［ステップ
−１２０］におけるREADコマンドによって、センスアン
プＳＡ_Lにラッチされたデータを外部に出力する。

【００８５】以上の動作によって、選択メモリセルＭＣ
_L1に記憶されていたデータが一旦破壊されてしまうの
で、データの再書き込み動作を行う。

【００８６】（６Ａ）そのために、［ステップ−１４
０］においては、先ず、非選択プレート線ＰＬ_k（ｋ＝
２，３・・・Ｍ）の電位をＶ_PL-M［＝（１／２）Ｖ_cc］
とする。

【００８７】（７Ａ）その後、ワード線ＷＬをハイレベ
ルとすることによって、選択用トランジスタＴＲ_Lをオ
ン状態とする。これによって、共通ノードＣＮ_Lの電位
はビット線ＢＬ_Lの電位と等しくなる。即ち、選択メモ
リセルＭＣ_L1に記憶されていたデータが「１」の場合に
は、共通ノードＣＮ_Lの電位はＶ_BL-H（＝Ｖ_cc）とな
り、選択メモリセルＭＣ_L1に記憶されていたデータが
「０」の場合には、共通ノードＣＮ_Lの電位はＶ
_BL-L（＝０ボルト）となる。選択プレート線ＰＬ₁の電
位はＶ_PL _-H（＝Ｖ_cc）のままであるが故に、共通ノード
ＣＮ_Lの電位が０ボルトの場合、選択メモリセルＭＣ_L1
にはデータ「０」が再書き込みされる。

【００８８】（８Ａ）次に、選択プレート線ＰＬ₁の電
位をＶ_PL-L（＝０ボルトとする。これによって、選択メ
モリセルＭＣ_L1に記憶されていたデータが「１」の場合
には、共通ノードＣＮ_Lの電位がＶ_BL-H（＝Ｖ_cc）であ
るが故に、データ「１」が再書き込みされる。選択メモ
リセルＭＣ₁にデータ「０」が既に再書き込みされてい
た場合には、選択メモリセルＭＣ_Lkに変化は生じない。

【００８９】（９Ａ）その後、ビット線ＢＬ_Lを０ボル
トとする。

【００９０】（１０Ａ）最後に、非選択プレート線ＰＬ
_kを０ボルトとし、選択用トランジスタＴＲ_Lをオフ状態
とする。

【００９１】他のメモリセルＭＣ_k（ｋ＝２，３・・・
Ｍ）からデータを読み出し、データを再書き込みする場
合には、RESTOREコマンドに基づき概ね同様の操作を繰
り返し実行すればよい。

【００９２】以下、実施の形態１の不揮発性メモリの製
造方法を説明するが、他の実施の形態あるいはその変形
における不揮発性メモリも、実質的に同様の方法で製造
することができる。

【００９３】先ず、不揮発性メモリにおける選択用トラ
ンジスタとして機能するＭＯＳ型トランジスタを半導体
基板２０に形成する。そのために、例えばＬＯＣＯＳ構
造を有する素子分離領域２１を公知の方法に基づき形成
する。尚、素子分離領域２１は、トレンチ構造を有して
いてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せ
としてもよい。その後、半導体基板２０の表面を例えば
パイロジェニック法により酸化し、ゲート絶縁膜２２を
形成する。次いで、不純物がドーピングされたポリシリ
コン層をＣＶＤ法にて全面に形成した後、ポリシリコン
層をパターニングし、ゲート電極２３を形成する。この
ゲート電極２３はワード線ＷＬを兼ねている。尚、ゲー
ト電極２３をポリシリコン層から構成する代わりに、ポ
リサイドや金属シリサイドから構成することもできる。
次に、半導体基板２０にイオン注入を行い、ＬＤＤ構造
を形成する。その後、全面にＣＶＤ法にてＳｉＯ₂層を
形成した後、このＳｉＯ₂層をエッチバックすることに
よって、ゲート電極２３の側面にゲートサイドウオール
（図示せず）を形成する。次いで、半導体基板２０にイ
オン注入を施した後、イオン注入された不純物の活性化
アニール処理を行うことによって、ソース／ドレイン領
域２４を形成する。

【００９４】次いで、ＳｉＯ₂から成る下層絶縁層をＣ
ＶＤ法にて形成した後、一方のソース／ドレイン領域２
４の上方の下層絶縁層に開口部をＲＩＥ法にて形成す
る。そして、かかる開口部内を含む下層絶縁層上に不純
物がドーピングされたポリシリコン層をＣＶＤ法にて形
成する。これによって、接続孔（コンタクトホール）２
５を得ることができる。次に、下層絶縁層上のポリシリ
コン層をパターニングすることによって、ビット線ＢＬ
_Lを形成する。その後、ＢＰＳＧから成る上層絶縁層を
ＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上
層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜
Ｃ×２０分間、上層絶縁層をリフローさせることが好ま
しい。更には、必要に応じて、例えば化学的機械的研磨
法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械
的に研磨し、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層２６と呼
ぶ。

【００９５】次に、他方のソース／ドレイン領域２４の
上方の絶縁層２６に開口部２７をＲＩＥ法にて形成した
後、かかる開口部２７内を、不純物をドーピングしたポ
リシリコンで埋め込み、接続孔（コンタクトホール）２
８を完成させる。ビット線ＢＬは、下層絶縁層上を、図
の左右方向に接続孔２８と接触しないように延びてい
る。

【００９６】尚、接続孔２８は、絶縁層２６に形成され
た開口部２７内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳ
ｉ₂等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔２８の頂面は絶縁層２６の表面と略同じ平面に存在
していてもよいし、接続孔２８の頂部が絶縁層２６の表
面に延在していてもよい。タングステンにて開口部２７
を埋め込み、接続孔２８を形成する条件を、以下の表１
に例示する。尚、タングステンにて開口部２７を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタ法にて開口部２７内を含む絶縁層２６の上に形
成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板２０の損傷発生の防止、タングステンの密着性向
上のためである。

【００９７】［表１］Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無しタングステンのＣＶＤ形成条件使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０sccm 圧力：１０．７ｋＰａ形成温度：４５０゜Ｃタングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件第１段階のエッチング：タングステン層のエッチング使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力：４６ＰａＲＦパワー：２７５Ｗ第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング使用ガス：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力：６．５ＰａＲＦパワー：２５０Ｗ

【００９８】次に、絶縁層２６上に、ＴｉＮから成る密
着層（図示せず）を形成することが望ましい。そして、
密着層上にＩｒから成る第１の電極（下部電極）３１を
構成する第１の電極材料層を、例えばスパッタ法にて形
成し、第１の電極材料層及び密着層をフォトリソグラフ
ィ技術及びドライエッチング技術に基づきパターニング
することによって、第１の電極３１（共通ノードＣ
Ｎ_L）を得ることができる。

【００９９】その後、例えば、ＭＯＣＶＤ法によって、
Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体
的には、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉）から成る強誘電
体薄膜を全面に形成する。その後、２５０゜Ｃの空気中
で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で
１時間の熱処理を施し、結晶化を促進させる。

【０１００】次に、ＩｒＯ_2-X層、Ｐｔ層を、スパッタ
法にて、順次、全面に形成した後、フォトリソグラフィ
技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ
_2-X層、強誘電体薄膜を順次、パターニングして、プレ
ート線ＰＬ_mを兼ねた第２の電極３３及び強誘電体層３
２を形成する。尚、エッチングによって、強誘電体層３
２にダメージが加わる場合には、ダメージ回復に必要と
される温度にて、熱処理を行えばよい。その後、絶縁層
２６及びキャパシタ部の上に上部絶縁層４０Ａを形成す
る。

【０１０１】尚、各第２の電極３３はプレート線ＰＬ_m
を兼ねていなくともよい。この場合には、絶縁層２６及
びキャパシタ部の上に上層絶縁層を形成した後、上層絶
縁層上にプレート線ＰＬ_mを形成し、併せて、第２の電
極３３とプレート線ＰＬ_mとを、上層絶縁層に設けられ
た接続孔（ビアホール）によって接続すればよい。ま
た、強誘電体薄膜はパターニングしなくともよい。

【０１０２】例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る強誘
電体薄膜の形成条件を、以下の表２に例示する。尚、表
２中、「ｔｈｄ」は、テトラメチルヘプタンジオンの略
である。また、表２に示したソース原料はテトラヒドロ
フラン（ＴＨＦ）を主成分とする溶媒中に溶解されてい
る。

【０１０３】［表２］ＭＯＣＶＤ法による形成ソース材料：Ｓｒ（ｔｈｄ）₂−tetraglyme Ｂｉ（Ｃ₆Ｈ₅）₃ Ｔａ（Ｏ−ｉＣ₃Ｈ₇）₄（ｔｈｄ）形成温度：４００〜７００゜Ｃプロセスガス：Ａｒ／Ｏ₂＝１０００／１０００ｃｍ³ 形成速度：５〜２０ｎｍ／分

【０１０４】あるいは又、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。これらの場合の形成条件を、以下の表３、
表４、表５に例示する。尚、ゾル−ゲル法によって厚い
強誘電体薄膜を形成する場合、所望の回数、スピンコー
ト及び乾燥、あるいはスピンコート及び焼成（又は、ア
ニール処理）を繰り返せばよい。

【０１０５】［表３］パルスレーザアブレーション法による形成ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ）形成温度：４００〜８００゜Ｃ酸素濃度：３Ｐａ

【０１０６】［表４］ゾル−ゲル法による形成原料：Ｂｉ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₃ ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）₃］Ｓｒ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₂ ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯ
ｃ）₂］Ｔａ（ＯＥｔ）₅ ［タンタル・エトキシド］スピンコート条件：３０００ｒｐｍ×２０秒乾燥：２５０゜Ｃ×７分焼成：４００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）

【０１０７】［表５］ＲＦスパッタ法による形成ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉セラミックターゲットＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ² 雰囲気圧力：０．２〜１．３Ｐａ形成温度：室温〜６００゜Ｃプロセスガス：Ａｒ／Ｏ₂の流量比＝２／１〜９／１

【０１０８】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタ法によるＰＺ
ＴあるいはＰＬＺＴの形成条件を以下の表６に例示す
る。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ
法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ
法にて形成することもできる。

【０１０９】［表６］ターゲット：ＰＺＴあるいはＰＬＺＴプロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％圧力：４Ｐａパワー：５０Ｗ形成温度：５００゜Ｃ

【０１１０】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表７に例示する。

【０１１１】［表７］ターゲット：ＰＺＴ又はＰＬＺＴ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）形成温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０Ｐａ

【０１１２】（実施の形態２）実施の形態２の不揮発性
メモリの駆動方法は、実施の形態１にて説明した不揮発
性メモリの駆動方法の変形である。また、実施の形態２
における不揮発性メモリは、実施の形態１における不揮
発性メモリの変形である。実施の形態２の不揮発性メモ
リは、図８に等価回路図を示すように、（Ａ−１）第１
のビット線ＢＬ_L1と、（Ｂ−１）Ｎ個（但し、Ｎ≧１で
あり、実施の形態２においてはＮ＝１）の第１の選択用
トランジスタＴＲ_L1と、（Ｃ−１）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態２においてはＭ＝８）の
第１のメモリセルＭＣ_L1Mから構成された、Ｎ個の第１
のサブメモリユニットＳＭＵ_L1と、（Ｄ−１）Ｎ個のサ
ブメモリユニットＳＭＵ_L1のそれぞれを構成する第１の
メモリセルＭＣ_L1Mで共通とされたＭ本のプレート線Ｐ
Ｌ_M、から成る第１のメモリユニット、並びに、（Ａ−
２）第２のビット線ＢＬ_L2と、（Ｂ−２）Ｎ個の第２の
選択用トランジスタＴＲ_L2と、（Ｃ−２）それぞれがＭ
個の第２のメモリセルＭＣ_L2Mから構成された、Ｎ個の
第２のサブメモリユニットＳＭＵ_L2と、（Ｄ−２）Ｎ個
のサブメモリユニットＳＭＵ_L2のそれぞれを構成する第
２のメモリセルＭＣ_L2Mで共通とされ、且つ、前記第１
のメモリユニットを構成するＭ本のプレート線ＰＬ_Mと
共通のＭ本のプレート線ＰＬ_M、から成る第２のメモリ
ユニットから構成され、更に、（Ｅ）第１及び第２のビ
ット線に接続されたセンスアンプＳＡ_L、から構成され
ている。

【０１１３】そして、各メモリセルＭＣ_L1Mは、第１の
電極（下部電極）３１と強誘電体層３２と第２の電極
（上部電極）３３とから成る。第１のメモリユニットに
おいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１
のサブメモリユニットＳＭＵ_L1を構成する第１のメモリ
セルＭＣ_L1Mの第１の電極３１は、第ｎ番目の第１のサ
ブメモリユニットＳＭＵ_L1において共通であり（共通ノ
ードＣＮ_L1で表す）、該共通の第１の電極（共通ノード
ＣＮ_L1）は、第ｎ番目の第１の選択用トランジスタＴＲ
_L1を介して第１のビット線ＢＬ_L1に接続され、第２の電
極３３は共通のプレート線ＰＬ_mに接続されている。ま
た、第２のメモリユニットにおいて、第ｎ番目の第２の
サブメモリユニットＳＭＵ_L2を構成する第２のメモリセ
ルＭＣ_L2Mの第１の電極３１は、第ｎ番目の第２のサブ
メモリユニットＳＭＵ_L2において共通であり（共通ノー
ドＣＮ_L2で表す）、該共通の第１の電極（共通ノードＣ
Ｎ_L2）は、第ｎ番目の第２の選択用トランジスタＴＲ_L2
を介して第２のビット線ＢＬ _L2に接続され、第２の電極
３３は共通のプレート線ＰＬ_mに接続されている。第ｎ
番目の第１の選択用トランジスタＴＲ_L1と第ｎ番目の第
２の選択用トランジスタＴＲ_L2は同じワード線ＷＬに接
続されている。

【０１１４】実施の形態２の不揮発性メモリにおけるそ
の他の構成は、実施の形態１の不揮発性メモリと同様と
することができるので、詳細な説明は省略する。

【０１１５】そして、実施の形態２の不揮発性メモリに
あっては、第ｎ番目の第１のサブメモリユニットＳＭＵ
_L1を構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の
第１のメモリセルＭＣ_L1mと、第ｎ番目の第２のサブメ
モリユニットＳＭＵ_L2を構成する第ｍ番目の第２のメモ
リセルＭＣ_L2mとの対から、相補的なデータ構成の１ビ
ットを読み出し、相補的なデータ構成の１ビットを再書
き込みする。

【０１１６】実施の形態２の不揮発性メモリからデータ
を読み出し、データを再書き込みする不揮発性メモリの
駆動方法を、以下、説明するが、データの読み出し及び
再書き込みの各ステップは実施の形態１の［ステップ−
１００］〜［ステップ−１４０］と同様とすることがで
きるので、詳細な説明は省略する。尚、一例として、プ
レート線ＰＬ₁を共有した（即ち、対となった）メモリ
セル（ＭＣ_L11，ＭＣ_L2 ₁）からデータを読み出し、再書
き込みするものとする。ここで、第１のメモリセルＭＣ
_L11にはデータ「１」が記憶され、第２のメモリセルＭ
Ｃ_L21にはデータ「０」が記憶されているものとする。
動作波形を図９に示す。図９中、括弧内の数字は、以下
に説明する工程の番号と対応している。

【０１１７】先ず、選択されたメモリセル（ＭＣ_L11，
ＭＣ_L21）のデータの読み出しを行う。

【０１１８】（１Ｂ）初期状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ_L1，ＣＮ_L2も０ボルトで浮遊状態と
なっている。

【０１１９】（２Ｂ）データ読み出しの開始時、ワード
線ＷＬをハイレベルとすることによって、第１の選択用
トランジスタＴＲ_L1及び第２の選択用トランジスタＴＲ
_L2をオン状態とする。これによって、第１のサブメモリ
ユニットＳＭＵ_L1の共通ノードＣＮ_L1が第１のビット線
ＢＬ_L1に接続され、第２のサブメモリユニットＳＭＵ_L2
の共通ノードＣＮ_L2が第２のビット線ＢＬ_L2に接続され
る。尚、第１のビット線ＢＬ_L1及び第２のビット線ＢＬ
_L2は、浮遊状態としておく。

【０１２０】（３Ｂ）次に、選択されたプレート線ＰＬ
₁にＶ_PL-H（＝Ｖ_cc）を印加する。非選択プレート線Ｐ
Ｌ_kをＶ_PL-L（＝０ボルト）のままとする。このとき、
第１の選択メモリセルＭＣ_L11にはデータ「１」が書き
込まれていたので、強誘電体層における分極反転が生
じ、共通ノードＣＮ_L1の電位、更には、第１のビット線
ＢＬ_L1の電位は上昇する。一方、第２の選択メモリセル
ＭＣ_L21にはデータ「０」が書き込まれていたので、強
誘電体層における分極反転が生ぜず、共通ノードＣＮ_L2
の電位、更には、第２のビット線ＢＬ_L2の電位は０ボル
トよりも若干高い程度となる。これによって、第１のビ
ット線ＢＬ_L1と第２のビット線ＢＬ_L2との間に電位差が
生じる。

【０１２１】（４Ｂ）その後、ワード線ＷＬをローレベ
ルとすることによって、第１の選択用トランジスタＴＲ
_L1及び第２の選択用トランジスタＴＲ_L2をオフ状態と
し、サブメモリユニットＳＭＵ_L1の共通ノードＣＮ_L1と
第１のビット線ＢＬ_L1との接続を解き、サブメモリユニ
ットＳＭＵ_L2の共通ノードＣＮ_L2と第２のビット線ＢＬ
_L2との接続を解く。

【０１２２】（５Ｂ）次に、センスアンプＳＡ_Lを活性
化して、データを確定し、かかるデータを読み出し、外
部に出力すると共に、第１のビット線ＢＬ_L1及び第２の
ビット線ＢＬ_L2を充放電する。

【０１２３】次に、選択されたメモリセル（ＭＣ_L11，
ＭＣ_L21）におけるデータの再書き込みを行う。

【０１２４】（６Ｂ）データの再書き込み開始において
は、第１の選択用トランジスタＴＲ_L1及び第２の選択用
トランジスタＴＲ_L2はオフ状態である。また、第１及び
第２の選択メモリセルＭＣ_L11，ＭＣ_L21に接続されたプ
レート線ＰＬ₁には高電位Ｖ_PL- _H（＝Ｖ_cc）が印加され
ている。この状態で、非選択メモリセルＭＣ_1k，ＭＣ_2k
に接続されたプレート線ＰＬ_kに中間電位Ｖ_PL-M［＝
（１／２）Ｖ_cc］を印加する。尚、第１の選択メモリセ
ルＭＣ_L11に再書き込みすべきデータが「１」であるの
で、第１のビット線ＢＬ_L1は高電位Ｖ_BL-H（＝Ｖ_cc）と
なっており、第２の選択メモリセルＭＣ_L21に再書き込
みすべきデータが「０」であるので、第２のビット線Ｂ
Ｌ_L2は低電位Ｖ_BL-L（＝０ボルト）となっている。

【０１２５】（７Ｂ）次に、ワード線ＷＬをハイレベル
とすることによって、第１の選択用トランジスタＴＲ_L1
及び第２の選択用トランジスタＴＲ_L2をオン状態とし、
サブメモリユニットＳＭＵ_L1の共通ノードＣＮ_L1と第１
のビット線ＢＬ_L1とを第１の選択用トランジスタＴＲ_L1
を介して接続し、サブメモリユニットＳＭＵ_L2の共通ノ
ードＣＮ_L2と第２のビット線ＢＬ_L2とを第２の選択用ト
ランジスタＴＲ_L2を介して接続する。

【０１２６】（８Ｂ）その後、選択プレート線ＰＬ₁に
低電位Ｖ_PL-L（＝０ボルト）を印加する。

【０１２７】尚、工程（６Ｂ）において、第１のビット
線ＢＬ_L1に高電位Ｖ_BL-H（＝Ｖ_cc）が印加されているの
で、工程（７Ｂ）において、第１の選択用トランジスタ
ＴＲ _L1をオン状態とし、共通ノードＣＮ_L1と第１のビッ
ト線ＢＬ_L1とを第１の選択用トランジスタＴＲ_L1を介し
て接続したとき、選択プレート線ＰＬ₁に高電位Ｖ_PL- _H
（＝Ｖ_cc）が印加されているが故に、第１の選択メモリ
セルＭＣ_L11にはデータが書き込まれない。その後、工
程（８Ｂ）において、選択プレート線ＰＬ₁に低電位Ｖ
_PL-L（＝０ボルト）を印加するので、第１の選択メモリ
セルＭＣ_L11にデータ「１」が再書き込みされる。

【０１２８】一方、工程（６Ｂ）において、第２のビッ
ト線ＢＬ_L2に低電位Ｖ_BL-Lが印加されているので、工程
（７Ｂ）において、第２の選択用トランジスタＴＲ_L2を
オン状態とし、共通ノードＣＮ_L2と第２のビット線ＢＬ
_L2とを第２の選択用トランジスタＴＲ_L2を介して接続し
たとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-Hが印加さ
れているが故に、第２の選択メモリセルＭＣ_L21にデー
タ「０」が再書き込みされる。その後、工程（８Ｂ）に
おいて、選択プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボ
ルト）を印加するが、第２の選択メモリセルＭＣ_L21に
書き込まれたデータ「０」は変化することがない。

【０１２９】（９Ｂ）その後、第１のビット線ＢＬ_L1及
び第２のビット線ＢＬ_L2を０ボルトとする。

【０１３０】（１０Ｂ）最後に、非選択プレート線ＰＬ
_kを０ボルトとし、第１及び第２の選択用トランジスタ
ＴＲ_L1，ＴＲ_L2をオフ状態とする。

【０１３１】以降、メモリセル（ＭＣ_L1m，ＭＣ_L2m）
（ｍ＝２，３・・・８）に対して、順次、工程（１Ｂ）
〜（１０Ｂ）の操作を行う。但し、データを外部に出力
しない。

【０１３２】尚、実施の形態２における動作波形を、実
施の形態１にて説明した動作波形とすることもできる。

【０１３３】（実施の形態３）実施の形態３の不揮発性
メモリの駆動方法も、実施の形態１にて説明した不揮発
性メモリの駆動方法の変形である。また、実施の形態３
における不揮発性メモリは、実施の形態２における不揮
発性メモリの変形である。実施の形態３の不揮発性メモ
リは、図１０に等価回路図を示すように、第１の選択用
トランジスタＴＲ_L1は第１のワード線ＷＬ₁に接続さ
れ、第２の選択用トランジスタＴＲ_L2は第２のワード線
ＷＬ₂に接続され、これらは独立してワード線デコーダ
／ドライバＷＤによって制御される。この点を除き、実
施の形態３の不揮発性メモリの構成は、実施の形態２に
て説明した不揮発性メモリの構成と同じである。

【０１３４】実施の形態３における不揮発性メモリの駆
動方法においては、第１のメモリセルＭＣ_L1mに記憶さ
れたデータの読み出しを行うとき、第１の選択用トラン
ジスタＴＲ_L1をオン状態とし、第２の選択用トランジス
タＴＲ_L2をオフ状態とし、且つ、第２のビット線ＢＬ_L2
に参照電位を印加し、第２のメモリセルＭＣ_L2mに記憶
されたデータの読み出しを行うとき、第２の選択用トラ
ンジスタＴＲ_L2をオン状態とし、第１の選択用トランジ
スタＴＲ_L1をオフ状態とし、且つ、第１のビット線ＢＬ
_L1に参照電位を印加する。

【０１３５】実施の形態３の不揮発性メモリからデータ
を読み出し、データを再書き込みする不揮発性メモリの
駆動方法を、以下、説明するが、データの読み出し及び
再書き込みの各ステップは実施の形態１の［ステップ−
１００］〜［ステップ−１４０］と同様とすることがで
きるので、詳細な説明は省略する。尚、一例として、プ
レート線ＰＬ₁を共有した（即ち、対となった）メモリ
セルＭＣ_L11，ＭＣ_L21の内のメモリセルＭＣ_L11からデ
ータを読み出し、再書き込みするものとする。動作波形
は図９に示したと同様である。尚、図９中、括弧内の数
字は、以下に説明する工程の番号と対応している。但
し、図９中の括弧内の数字の次のアルファベット「Ｂ」
は、以下の説明における工程番号の数字の次のアルファ
ベット「Ｃ」と対応している。

【０１３６】先ず、選択された第１のメモリセルＭＣ
_L11のデータの読み出しを行う。

【０１３７】（１Ｃ）初期状態では、全ビット線、全ワ
ード線、全プレート線が０ボルトとなっている。更に
は、共通ノードＣＮ_L1，ＣＮ_L2も０ボルトで浮遊状態と
なっている。

【０１３８】（２Ｃ）データ読み出しの開始時、ワード
線ＷＬ₁をハイレベルとすることによって、第１の選択
用トランジスタＴＲ_L1をオン状態とする。これによっ
て、第１のサブメモリユニットＳＭＵ_L1の共通ノードＣ
Ｎ_L1が第１のビット線ＢＬ_L1に接続される。尚、第１の
ビット線ＢＬ_L1及び第２のビット線ＢＬ_L2は、浮遊状態
としておく。

【０１３９】（３Ｃ）次に、選択されたプレート線ＰＬ
₁にＶ_PL-H（＝Ｖ_cc）を印加する。非選択プレート線Ｐ
Ｌ_kをＶ_PL-L（＝０ボルト）のままとする。このとき、
選択メモリセルＭＣ_L11にデータ「１」が書き込まれて
いた場合には、強誘電体層における分極反転が生じ、サ
ブメモリユニットＳＭＵ_L1の共通ノードＣＮ_L1の電位、
更には、第１のビット線ＢＬ_L1の電位は上昇する。一
方、選択メモリセルＭＣ_L1 ₁にデータ「０」が書き込ま
れていた場合には、強誘電体層における分極反転が生ぜ
ず、共通ノードＣＮ_L1の電位、更には、第１のビット線
ＢＬ_L1の電位は０ボルトより若干高くなる程度である。
一方、ダミーセル等を用いて、第２のビット線ＢＬ
_L2に、データ「１」のときのビット線電位と、データ
「０」のときのビット線電位の中間の参照電位を与え
る。

【０１４０】（４Ｃ）その後、ワード線ＷＬ₁をローレ
ベルとすることによって、第１の選択用トランジスタＴ
Ｒ_L1をオフ状態とし、共通ノードＣＮ_L1と第１のビット
線ＢＬ _L1との接続を解く。

【０１４１】（５Ｃ）次に、センスアンプＳＡ_Lを活性
化して、データを確定し、かかるデータを読み出し、外
部に出力すると共に、第１のビット線ＢＬ_L1を充放電す
る。

【０１４２】次に、選択されたメモリセルＭＣ_L11にお
けるデータの再書き込みを行う。

【０１４３】（６Ｃ）データの再書き込み開始において
は、第１の選択用トランジスタＴＲ_L1はオフ状態であ
る。また、選択メモリセルＭＣ_L11に接続されたプレー
ト線ＰＬ₁には高電位Ｖ_PL-H（＝Ｖ_cc）が印加されてい
る。この状態で、非選択メモリセルＭＣ_Lkに接続された
プレート線ＰＬ_kに中間電位Ｖ_PL-M［＝（１／２）
Ｖ_cc］を印加する。尚、選択メモリセルＭＣ_L11に再書
き込みすべきデータが「１」である場合には、第１のビ
ット線ＢＬ_L1は高電位Ｖ_BL-H（＝Ｖ_cc）となっており、
再書き込みすべきデータが「０」である場合には、第１
のビット線ＢＬ_L1は低電位Ｖ_BL-L（＝０ボルト）となっ
ている。

【０１４４】（７Ｃ）次に、第１の選択用トランジスタ
ＴＲ_L1をオン状態とし、共通ノードＣＮ_L1と第１のビッ
ト線ＢＬ_L1とを第１の選択用トランジスタＴＲ_L1を介し
て接続する。

【０１４５】（８Ｃ）その後、選択プレート線ＰＬ₁に
低電位Ｖ_PL-L（＝０ボルト）を印加する。

【０１４６】尚、工程（６Ｃ）において、第１のビット
線ＢＬ_L1に低電位Ｖ_BL-L（＝０ボルト）が印加されてい
る場合、工程（７Ｃ）において、第１の選択用トランジ
スタＴＲ_L1をオン状態とし、共通ノードＣＮ_L1と第１の
ビット線ＢＬ_L1とを第１の選択用トランジスタＴＲ_L1を
介して接続したとき、選択プレート線ＰＬ₁に高電位Ｖ
_PL-H（＝Ｖ_cc）が印加されているが故に、選択メモリセ
ルＭＣ_L11にデータ「０」が再書き込みされる。その
後、工程（８Ｃ）において、選択プレート線ＰＬ ₁に低
電位Ｖ_PL-L（＝０ボルト）を印加しても、選択メモリセ
ルＭＣ_L11に書き込まれたデータ「０」は変化すること
がない。

【０１４７】一方、工程（６Ｃ）において、第１のビッ
ト線ＢＬ_L1に高電位Ｖ_BL-Hが印加されている場合、工程
（７Ｃ）において、第１の選択用トランジスタＴＲ_L1を
オン状態とし、共通ノードＣＮ_L1と第１のビット線ＢＬ
_L1とを第１の選択用トランジスタＴＲ_L1を介して接続し
たとき、選択プレート線ＰＬ₁に高電位Ｖ_PL-Hが印加さ
れているが故に、選択メモリセルＭＣ_L11にはデータが
書き込まれない。その後、工程（８Ｃ）において、選択
プレート線ＰＬ₁に低電位Ｖ_PL-L（＝０ボルト）を印加
することによって、選択メモリセルＭＣ_L11にデータ
「１」が再書き込みされる。

【０１４８】（９Ｃ）その後、第１のビット線ＢＬ_L1を
０ボルトとする。

【０１４９】（１０Ｃ）最後に、非選択プレート線ＰＬ
_kを０ボルトとし、第１の選択用トランジスタＴＲ_L1を
オフ状態とする。

【０１５０】以降、メモリセルＭＣ_L21，ＭＣ_L1m，ＭＣ
_L2m（ｍ＝２，３・・・８）に対して、順次、工程（１
Ｃ）〜（１０Ｃ）の操作を行う。但し、データを外部に
出力しない。

【０１５１】尚、実施の形態３における動作波形を、実
施の形態１にて説明した動作波形とすることもできる。

【０１５２】（実施の形態４）実施の形態４も、本発明
の第１の態様に係る不揮発性メモリの駆動方法及び本発
明の不揮発性メモリに関し、更に詳しくは、第１Ｂの構
成に係る不揮発性メモリの駆動方法に関する。図２に実
施の形態４の不揮発性メモリの駆動方法の流れ図を示
す。実施の形態４においては、図８に示した等価回路を
有する不揮発性メモリを用いたが、図５あるいは図１０
に示した等価回路を有する不揮発性メモリを用いること
もできる。

【０１５３】実施の形態４の不揮発性メモリの駆動方法
にあっては、外部から指定された指定アドレス（Ｊ、但
し１≦Ｊ≦Ｍである）のメモリセルをメモリセルＭＣ_LJ
とする。また、アドレス指定されたサブメモリユニット
をサブメモリユニットＳＭＵ _Lとする。そして、実施の
形態４にあっては、外部からアドレスを指定されたメモ
リセルＭＣ_LJに記憶されたデータを読み出し、センスア
ンプＳＡ_Lにラッチした後、センスアンプＳＡ_Lにラッチ
されたデータを外部に出力する。

【０１５４】実施の形態４においては、更には、センス
アンプＳＡ_Lにラッチされたデータを出力した後、セン
スアンプＳＡ_Lにラッチされたデータを外部からアドレ
スを指定されたメモリセルＭＣ_LJに再書き込みする。そ
の後、外部からアドレスを指定すること無く、サブメモ
リユニットＳＭＵ_Lを構成する他のメモリセルＭＣ
_Lk（ｋ≠Ｊ）に記憶されたデータを読み出し、センスア
ンプＳＡ_Lにラッチした後、センスアンプＳＡ_Lにラッチ
されたデータを外部に出力する。そして、その後、セン
スアンプＳＡ_Lにラッチされたデータを他のメモリセル
ＭＣ_Lkに再書き込みする。実施の形態４においては、メ
モリセルは、いわばシーケンシャルアクセスされ、デー
タの読み出し、出力及び再書き込みが行われる。

【０１５５】以下、図２及び図８を参照して、実施の形
態４の駆動方法を説明する。尚、動作波形は、実質的に
図９に示したと同様とすることができるので詳細な説明
は省略する。

【０１５６】［ステップ−４００］先ず、ACTコマンド
がコマンドデコーダ１０に入力され、併せて、サブメモ
リユニット及びメモリセルを指定するアドレス（ＲＡＳ
アドレス）が入力される。このＲＡＳアドレスは、図示
しないシフトレジスタによって上位成分と下位成分に分
離され、メモリセルＭＣ_L1J，ＭＣ_L2JのアドレスＡＤ_J
を指定する上位成分は、指定プレート線アドレスレジス
タ１１及びプレート線アドレスカウンタ１２にラッチさ
れる。一方、サブメモリユニットＳＭＵ_L1，ＳＭＵ_L2の
アドレスを指定する下位成分は、ユニットアドレスレジ
スタ１３にラッチされる。ここで、指定プレート線アド
レスレジスタ１１にラッチされたメモリセルＭＣ_L1J，
ＭＣ_L2Jのアドレスを指定する上位成分をアドレス
「Ｊ」、プレート線アドレスカウンタ１２にラッチされ
たメモリセルＭＣ_L1J，ＭＣ_L2Jのアドレスを指定する上
位成分をアドレス「ｊ」（＝Ｊ）、ユニットアドレスレ
ジスタ１３にラッチされたサブメモリユニットＳＭ
Ｕ_L1，ＳＭＵ_L2のアドレスを指定する下位成分をアドレ
ス「Ｌ」とする。

【０１５７】更には、コマンドデコーダ１０からの信号
を受け取ったユニットコントローラ１５は、ユニットデ
コーダ１６に信号を送り、ユニットデコーダ１６を活性
化させる。加えて、ユニットアドレスレジスタ１３から
の信号を受け取ったユニットデコーダ１６はサブメモリ
ユニットＳＭＵ_L1，ＳＭＵ_L2を選択する。一方、プレー
ト線アドレスカウンタ１２からの信号は、プレート線デ
コーダ／ドライバＰＤに送られる。以上によって、ワー
ド線デコーダ／ドライバＷＤ及びプレート線デコーダ／
ドライバＰＤが活性化され、しかも、プレート線デコー
ダ／ドライバＰＤによってプレート線ＰＬ_Jが選択され
る。

【０１５８】［ステップ−４１０］そして、アドレスＡ
Ｄ_jで指定されたメモリセルＭＣ_L1j，ＭＣ_L2j（具体的
にはメモリセルＭＣ_L1J，ＭＣ_L2jである）に記憶された
データを読み出し、センスアンプＳＡ_Lにラッチする。

【０１５９】尚、以上のステップにおいては、同一ワー
ド線及び同一プレート線に接続されたサブメモリユニッ
ト及びメモリセルが複数選択されてもよい。即ち、サブ
メモリユニットＳＭＵ_L,1，ＳＭＵ_L,1，ＳＭＵ_L+1,1，
ＳＭＵ_L+1,2，ＳＭＵ_L+2,1，ＳＭＵ_L+2,2，・・・のそ
れぞれにおけるメモリセルＭＣ_L,1,J，ＭＣ_L,2,J，ＭＣ
_L+1,1,J，ＭＣ_L+1,2,J，ＭＣ_L+2,1,J，ＭＣ_L+2,2,J，・
・・が選択されてもよい。これによって、センスアンプ
ＳＡ_L，ＳＡ_L+1，ＳＡ_L+2，・・・には、メモリセルＭ
Ｃ_L,1,J，ＭＣ_L,2,J，ＭＣ_L+1,1,J，ＭＣ_L+1,2,J，ＭＣ
_L+2,1,J，ＭＣ_L _+2,2,J，・・・のデータがラッチされ
る。

【０１６０】［ステップ−４２０］その後、READコマン
ドがコマンドデコーダ１０に入力され、併せて、センス
アンプＳＡ_Lを指定するＣＡＳアドレスが入力される。
このコマンド及びＣＡＳアドレスに従って、図示しない
ラインを経てセンスアンプＳＡ_Lに指令が発せられ、セ
ンスアンプＳＡ_Lにラッチされたデータは外部に出力さ
れる。

【０１６１】［ステップ−４３０］］センスアンプＳＡ
_L+1，ＳＡ_L+2，・・・にメモリセルＭＣ_L,1,J，ＭＣ
_L,2,J，ＭＣ_L+1,1,J，ＭＣ_L+1,2,J，ＭＣ_L+2,1,J，ＭＣ
_L+2,2,J，・・・のデータがラッチされていた場合に
は、次いで、NOPコマンドが入力されることによって、
図示しないカウンタを用いて、これらのセンスアンプに
ラッチされたデータを順次バースト転送する。これらの
センスアンプと外部とのアクセスは、図示していない
が、従来のシンクロナスＤＲＡＭ等と全く同様のアクセ
ス方法とすればよい。

【０１６２】［ステップ−４４０］外部へのデータの出
力完了後、RAS_INCコマンドが入力される。これによっ
て、先ず、センスアンプＳＡ_Lにラッチされたデータが
指定アドレスのメモリセルＭＣ_L1j，ＭＣ_L2j（具体的に
はメモリセルＭＣ_L1J，ＭＣ_L2Jである）に再書き込みさ
れる。

【０１６３】次いで、外部からアドレスを指定すること
無く、サブメモリユニットＳＭＵ_Lを構成する他のメモ
リセルＭＣ_L1k，ＭＣ_L2k（ｋ≠Ｊ）に記憶されたデータ
を読み出し、センスアンプＳＡ_Lにラッチする。具体的
には、プレート線アドレスカウンタ１２をインクリメン
トし、プレート線アドレスカウンタ１２の値と指定プレ
ート線アドレスレジスタ１１の値をコンパレータ１４で
比較し、もしも値が一致している場合には、動作を終了
する。もしも値が不一致の場合には、プレート線アドレ
スカウンタ１２の値が値「Ｍ」を越えていないかを判断
し、越えている場合には、プレート線アドレスカウンタ
１２の値を「１」にリセットして、アドレスＡＤ_jで指
定されたメモリセルＭＣ_L1j，ＭＣ_L2j（メモリセルＭＣ
_L1k，ＭＣ _L2kに相当する）を読み出し、センスアンプＳ
Ａ_Lにラッチする。尚、プレート線アドレスカウンタ１
２をインクリメントするので、外部からメモリセルのア
ドレスを指定する必要は無い。

【０１６４】［ステップ−４５０］その後、［ステップ
−４２０］以降の動作が繰り返される。即ち、［ステッ
プ−４２０］〜［ステップ−４５０］の動作を、サブメ
モリユニットＳＭＵ_L1，ＳＭＵ_L2を構成する全ての他の
メモリセルＭＣ_L1k，ＭＣ_L2kにおいて、外部からアドレ
スを指定すること無く、行う。即ち、（Ｊ＋１）番目の
メモリセルＭＣ_L,1, _J+1，ＭＣ_L,2,J+1、（Ｊ＋２）番目
のメモリセルＭＣ_L,1,J+2，ＭＣ_L,2,J+2、・・・、Ｍ番
目のメモリセルＭＣ_L,1,M，ＭＣ_L,2,M、１番目のメモリ
セルＭＣ_L,1, ₁，ＭＣ_L,2,1、２番目のメモリセルＭＣ
_L,1,2，ＭＣ_L,2,2、・・・、（Ｊ−２）番目のメモリセ
ルＭＣ_L,1,J-2，ＭＣ_L,2,J-2、（Ｊ−１）番目のメモリ
セルＭＣ _L,1,J-1，ＭＣ_L,2,J-1まで順次、データの読み
出し及びデータの再書き込みを行う。実施の形態４にお
いては、実施の形態２と異なり、センスアンプＳＡ_Lに
ラッチされたデータが外部に出力される。

【０１６５】動作の終了においては、コンパレータ１４
はユニットコントローラ１５にその旨を通知し、ユニッ
トコントローラ１５は、ユニットデコーダ１６を不活性
とし、ワード線ＷＬ及びプレート線ＰＬ_Mの全てを非選
択状態に戻す。

【０１６６】以上のステップによって、任意のメモリセ
ルに素早くアクセスでき、しかも、同一サブメモリユニ
ットの他のメモリセルに記憶されたデータ全てを外部に
出力でき、しかも、１回ずつ再書き込みを行うことがで
きる。

【０１６７】（実施の形態５）実施の形態５は、本発明
の第２の態様に係る不揮発性メモリの駆動方法及び本発
明の不揮発性メモリに関し、更に詳しくは、第２Ａの構
成に係る不揮発性メモリの駆動方法に関する。図３に実
施の形態５の不揮発性メモリの駆動方法の流れ図を示
す。実施の形態５においては、図８に示した等価回路を
有する不揮発性メモリを用いたが、図５あるいは図１０
に示した等価回路を有する不揮発性メモリを用いること
もできる。また、図１１に動作波形を示す。尚、図１１
中、括弧内の数字は、以下に説明する工程の番号と対応
している。

【０１６８】実施の形態５の不揮発性メモリの駆動方法
にあっては、書き込むべきデータをセンスアンプＳＡ_L
にラッチした後、外部から指定された指定アドレス
（Ｊ。但し、１≦Ｊ≦Ｍである）のメモリセルＭ
Ｃ_L1J，ＭＣ_L2Jにデータを書き込む。そして、その後、
書き込むべきデータをセンスアンプにラッチし、次い
で、外部からアドレスを指定すること無く、サブメモリ
ユニットＳＭＵ_L1，ＳＭＵ_L2を構成する他のメモリセル
ＭＣ_L1k，ＭＣ_L2kにデータを書き込む。実施の形態５に
おいては、サブメモリユニットＳＭＵ_L1，ＳＭＵ_L2を構
成する全てのメモリセルＭＣ _L1k，ＭＣ_L2kにデータの書
き込みが行われる。更には、サブメモリユニットＳＭＵ
_L1，ＳＭＵ_L2を構成する全ての他のメモリセルにおい
て、外部からアドレスを指定すること無く、順次、即
ち、（Ｊ＋１）番目のメモリセルＭＣ_L,1,J+1，ＭＣ
_L,2,J+1、（Ｊ＋２）番目のメモリセルＭＣ_L,1,J+2，Ｍ
Ｃ_L,2,J+2、・・・、Ｍ番目のメモリセルＭＣ_L,1,M，Ｍ
Ｃ_L,2,M、１番目のメモリセルＭＣ_L,1,1，ＭＣ_L,2,1、
２番目のメモリセルＭＣ_L,1,2，ＭＣ_L,2,2、・・・、
（Ｊ−２）番目のメモリセルＭＣ_L,1,J-2，Ｍ
Ｃ_L,2,J-2、（Ｊ−１）番目のメモリセルＭＣ_L,1, _J-1，
ＭＣ_L,2,J-1まで順次、データの書き込みを行う。

【０１６９】以下、図３、図８、及び、動作波形を示す
図１１を参照して、実施の形態５の駆動方法を説明す
る。

【０１７０】［ステップ−５００］先ず、ACTコマンド
がコマンドデコーダ１０に入力され、併せて、サブメモ
リユニット及びメモリセルを指定するアドレス（ＲＡＳ
アドレス）が入力される。このＲＡＳアドレスは、図示
しないシフトレジスタによって上位成分と下位成分に分
離され、メモリセルＭＣ_L1J，ＭＣ_L2JのアドレスＡＤ_J
を指定する上位成分は、指定プレート線アドレスレジス
タ１１及びプレート線アドレスカウンタ１２にラッチさ
れる。一方、サブメモリユニットＳＭＵ_L1，ＳＭＵ_L2の
アドレスを指定する下位成分は、ユニットアドレスレジ
スタ１３にラッチされる。ここで、指定プレート線アド
レスレジスタ１１にラッチされたメモリセルＭＣ_L1J，
ＭＣ_L2Jのアドレスを指定する上位成分をアドレス
「Ｊ」、プレート線アドレスカウンタ１２にラッチされ
たメモリセルＭＣ_L1J，ＭＣ_L2Jのアドレスを指定する上
位成分をアドレス「ｊ」（＝Ｊ）、ユニットアドレスレ
ジスタ１３にラッチされたサブメモリユニットＳＭ
Ｕ_L1，ＳＭＵ_L2のアドレスを指定する下位成分をアドレ
ス「Ｌ」とする。そして、アドレスＡＤ_jで指定された
メモリセルＭＣ_L1j，ＭＣ_L2jに記憶されたデータを読み
出し、センスアンプＳＡ_Lにラッチする。

【０１７１】［ステップ−５１０］更には、WRITEコマ
ンドが入力されたコマンドデコーダ１０は、図示しない
センスアンプ制御回路に信号を送り、外部からのデータ
をセンスアンプＳＡ_Lにラッチする処理を実行する。即
ち、センスアンプＳＡ_Lにおけるデータの書き換えを行
う。

【０１７２】尚、以上のステップにおいては、同一ワー
ド線及び同一プレート線に接続されたサブメモリユニッ
ト及びメモリセルが複数選択されてもよい。即ち、先
ず、ACTコマンドで複数のセンスアンプのデータがラッ
チされ、WRITEコマンドの後のNOPコマンドで各センスア
ンプにバースト書き込みを行ってもよい。

【０１７３】［ステップ−５２０］その後、RAS_INCコ
マンドがコマンドデコーダ１０に入力され、このコマン
ドに従って、コマンドデコーダ１０からの信号を受け取
ったユニットコントローラ１５は、ユニットデコーダ１
６に信号を送り、ユニットデコーダ１６を活性化させ
る。加えて、ユニットアドレスレジスタ１３からの信号
を受け取ったユニットデコーダ１６はサブメモリユニッ
トＳＭＵ_L1，ＳＭＵ_L2を選択する。一方、プレート線ア
ドレスカウンタ１２からの信号は、プレート線デコーダ
／ドライバＰＤに送られる。以上によって、ワード線デ
コーダ／ドライバＷＤ及びプレート線デコーダ／ドライ
バＰＤが活性化され、しかも、プレート線デコーダ／ド
ライバＰＤによってプレート線ＰＬ_Jが選択される。そ
して、センスアンプＳＡ_Lにラッチされていたデータ
が、メモリセルＭＣ_L1J，ＭＣ_L2Jに書き込まれる。

【０１７４】［ステップ−５３０］次いで、外部からア
ドレスを指定すること無く、サブメモリユニットＳＭＵ
_L1，ＳＭＵ_L2を構成する他のメモリセルＭＣ_L1j，ＭＣ
_L2j（具体的には、ＭＣ_L1k，ＭＣ_L2kである）にデータ
を書き込む。具体的には、プレート線アドレスカウンタ
１２をインクリメントし、プレート線アドレスカウンタ
１２の値と指定プレート線アドレスレジスタ１１の値を
コンパレータ１４で比較し、もしも値が一致している場
合には、動作を終了する。もしも値が不一致の場合に
は、プレート線アドレスカウンタ１２の値が値「Ｍ」を
越えていないかを判断し、越えている場合には、プレー
ト線アドレスカウンタ１２の値を「１」にリセットす
る。そして、メモリセルからのデータをセンスアンプＳ
Ａ_Lにラッチする。即ち、一旦、センスアンプにデータ
を読み出してから、メモリセルへのデータの書き込みを
行う。

【０１７５】この［ステップ−５１０］〜［ステップ−
５３０］の動作を、サブメモリユニットＳＭＵ_L1，ＳＭ
Ｕ_L2を構成する全ての他のメモリセルＭＣ_L1k，ＭＣ_L2k
において、外部からアドレスを指定すること無く、行
う。即ち、（Ｊ＋１）番目のメモリセルＭＣ_L,1,J+1，
ＭＣ_L,2,J+1、（Ｊ＋２）番目のメモリセルＭ
Ｃ_L,1,J+2，ＭＣ_L,2,J+2、・・・、Ｍ番目のメモリセル
ＭＣ_L,1,M，ＭＣ_L,2,M、１番目のメモリセルＭ
Ｃ_L,1,1，ＭＣ_L,2,1、２番目のメモリセルＭＣ_L,1,2，
ＭＣ_L,2,2、・・・、（Ｊ−２）番目のメモリセルＭＣ
_L,1,J-2，ＭＣ_L,2,J-2、（Ｊ−１）番目のメモリセルＭ
Ｃ_L,1,J-1，ＭＣ_L,2,J-1まで順次、データの書き込みを
行う。

【０１７６】動作の終了においては、コンパレータ１４
はユニットコントローラ１５にその旨を通知し、ユニッ
トコントローラ１５は、ユニットデコーダ１６を不活性
とし、ワード線ＷＬ及びプレート線ＰＬ_Mの全てを非選
択状態に戻す。

【０１７７】以上のステップによって、任意のメモリセ
ルに素早くアクセスでき、しかも、同一サブメモリユニ
ットの他のメモリセルにもデータの書き込みを行うこと
ができる。

【０１７８】以下、実施の形態５の不揮発性メモリにお
けるデータ書き込み動作を、動作波形を示す図１１を参
照して説明する。ここで、一例として、プレート線ＰＬ
₁に接続されたメモリセルＭＣ_L11，ＭＣ_L21のそれぞれ
に、データ「１」、データ「０」を書き込みするものと
する。尚、動作波形を示す図面において、括弧内の数字
は、以下に説明する工程の番号と対応している。

【０１７９】（１）待機状態では、ワード線、全プレー
ト線は０ボルトとなっている。また、ビット線ＢＬ_L1，
ＢＬ_L2は０ボルトにイコライズされている。尚、センス
アンプＳＡ_Lには、書き込むべきデータが保持されてい
る。

【０１８０】（２）［ステップ−５２０］におけるデー
タ書き込みの開始時、ビット線ＢＬ_L1に高電位Ｖ
_BL-H（＝Ｖ_cc）が印加され、ビット線ＢＬ_L2に低電位Ｖ
_BL-L（＝０ボルト）が印加される。ここで、Ｖ_ccは、電
源電圧である。

【０１８１】（３）次いで、ワード線ＷＬをハイレベル
とすることによって、選択用トランジスタＴＲ_L1，ＴＲ
_L2をオン状態とする。併せて、選択プレート線ＰＬ₁に
高電位Ｖ_PL-H（＝Ｖ_cc）を印加し、非選択プレート線Ｐ
Ｌ_k（ｋ＝２，３，・・・８）には中間電位Ｖ_PL-M［＝
（１／２）Ｖ_cc］を印加する。これによって、メモリセ
ルＭＣ_L21においては、選択プレート線ＰＬ₁の電位が高
電位Ｖ_PL-Hであり、ビット線ＢＬ_L2の電位が低電位Ｖ
_BL-Lであるが故に、データ「０」が書き込まれる。

【０１８２】（４）その後、選択プレート線ＰＬ₁を低
電位Ｖ_PL-L（＝０ボルト）とする。これによって、メモ
リセルＭＣ_L11においては、選択プレート線ＰＬ₁の電位
が低電位Ｖ_PL-Lであり、ビット線ＢＬ_L1の電位が高電位
Ｖ_BL-Hであるが故に、データ「１」が書き込まれる。

【０１８３】（５）次いで、ワード線ＷＬをローレベル
とすることによって、選択用トランジスタＴＲ_L1，ＴＲ
_L2をオフ状態とした後、ビット線ＢＬ_L1を０ボルトまで
放電し、非選択プレート線ＰＬ_k（ｋ＝２，３・・・
８）を０ボルトまで放電する。（６）以降、メモリセル（ＭＣ_L1m，ＭＣ_L2m）（ｍ＝
２，３・・・８）に対して、順次、工程（１）〜（５）
の操作を行う。

【０１８４】（実施の形態６）実施の形態６も、本発明
の第２の態様に係る不揮発性メモリの駆動方法及び本発
明の不揮発性メモリに関し、更に詳しくは、第２Ｂの構
成に係る不揮発性メモリの駆動方法に関する。図４に実
施の形態６の不揮発性メモリの駆動方法の流れ図を示
す。実施の形態６においても、図８に示した等価回路を
有する不揮発性メモリを用いたが、図５あるいは図１０
に示した等価回路を有する不揮発性メモリを用いること
もできる。

【０１８５】実施の形態６の不揮発性メモリの駆動方法
においては、センスアンプＳＡ_Lにラッチされたデータ
を指定アドレスのメモリセルＭＣ_L1J，ＭＣ_L2Jに書き込
んだ後、外部からアドレスを指定すること無く、サブメ
モリユニットを構成する他のメモリセルＭＣ_L1k，ＭＣ
_L2kに記憶されたデータを読み出し、センスアンプＳＡ _L
にラッチした後、センスアンプＳＡ_Lにラッチされたデ
ータを他のメモリセルＭＣ_L1k，ＭＣ_L2kに再書き込みす
る。実施の形態６においては、指定アドレスのメモリセ
ルＭＣ_L1J，ＭＣ_L2Jにのみデータが書き込まれ、他のメ
モリセルＭＣ_L1k，ＭＣ_L2kにおいては、データの読み出
し及び再書き込みが行われる。尚、サブメモリユニット
ＳＭＵ_L1，ＳＭＵ_L2を構成する全ての他のメモリセルに
おいて、外部からアドレスを指定すること無く、順次、
即ち、（Ｊ＋１）番目のメモリセルＭＣ_L,1,J+1，ＭＣ
_L,2,J+1、（Ｊ＋２）番目のメモリセルＭＣ_L,1,J+2，Ｍ
Ｃ_L _,2,J+2、・・・、Ｍ番目のメモリセルＭＣ_L,1,M，Ｍ
Ｃ_L,2,M、１番目のメモリセルＭＣ_L,1,1，ＭＣ_L,2,1、
２番目のメモリセルＭＣ_L,1,2，ＭＣ_L,2,2、・・・、
（Ｊ−２）番目のメモリセルＭＣ_L,1,J-2，Ｍ
Ｃ_L,2,J-2、（Ｊ−１）番目のメモリセルＭＣ_L,1,J-1，
ＭＣ_L,2,J-1まで順次、データの読み出し及び再書き込
みを行う。

【０１８６】実施の形態６の不揮発性メモリの駆動方法
は、図４に流れ図を示すように、実質的に、実施の形態
５の［ステップ−５００］、［ステップ−５１０］、実
施の形態１の［ステップ−１４０］を順次、実行すれば
よいので、詳細な説明は省略する。

【０１８７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。

【０１８８】実施の形態１〜実施の形態４にて説明した
不揮発性メモリの駆動方法においては、第１Ａの構成と
第１Ｂの構成を組み合わせることもできる。これによっ
て、柔軟で自由度の高い不揮発性メモリの駆動を行うこ
とが可能となる。即ち、（Ｊ＋１）番目のメモリセルＭ
Ｃ_J+1から所定の数のメモリセルまで第１Ｂの構成の駆
動方法を実行した後、残りの他のメモリセルについては
第１Ａの構成の駆動方法を実行してもよい。具体的に
は、RAS_INCコマンドを所定あるいは所望の回数、実行
した後に、残りの他のメモリセルについてはRESTOREコ
マンドを実行してもよい。あるいは又、（Ｊ＋１）番目
のメモリセルＭＣ_J+1から所定の数のメモリセルまで第
１Ａの構成の駆動方法を実行した後、残りの他のメモリ
セルについては第１Ｂの構成の駆動方法を実行してもよ
い。具体的には、RESTOREコマンドを中途で中止し、残
りの他のメモリセルについてはRAS_INCコマンドを実行
してもよい。

【０１８９】また、実施の形態５及び実施の形態６にて
説明した不揮発性メモリの駆動方法においては、第２Ａ
の構成と第２Ｂの構成を組み合わせることもできる。こ
れによって、柔軟で自由度の高い不揮発性メモリの駆動
を行うことが可能となる。即ち、（Ｊ＋１）番目のメモ
リセルＭＣ_J+1から所定の数のメモリセルまで第２Ｂの
構成の駆動方法を実行した後、残りの他のメモリセルに
ついては第２Ａの構成の駆動方法を実行してもよい。具
体的には、RAS_INCコマンドを所定あるいは所望の回
数、実行した後に、残りの他のメモリセルについてはRE
STOREコマンドを実行してもよい。あるいは又、（Ｊ＋
１）番目のメモリセルＭＣ_J+1から所定の数のメモリセ
ルまで第２Ａの構成の駆動方法を実行した後、残りの他
のメモリセルについては第２Ｂの構成の駆動方法を実行
してもよい。具体的には、RESTOREコマンドを途中で中
止し、残りの他のメモリセルについてはRAS_INCコマン
ドを実行してもよい。

【０１９０】以下に、不揮発性メモリの構造の各種の変
形例を説明するが、これらの不揮発性メモリの各種の駆
動方法は、各実施の形態にて説明したと同様の駆動方法
とすることができるので、詳細な説明は省略する。ま
た、図１２〜図２５においては、サブメモリユニットの
アドレスを指定する添字「Ｌ」の表示を省略した。更に
は、図１３、図１４、図１６、図１７、図２２、図２５
においては、コマンドデコーダ１０等の図示を省略し
た。

【０１９１】例えば、図８に示した等価回路を有する不
揮発性メモリにおいて、第１のメモリユニットと、この
不揮発性メモリと第１のビット線ＢＬ_L1の延在する方向
に隣接した不揮発性メモリを構成する第１のメモリユニ
ットとを層間絶縁層４０を介して積層し、不揮発性メモ
リを構成する第２のメモリユニットと、この不揮発性メ
モリと第２のビット線ＢＬ_L2の延在する方向に隣接した
不揮発性メモリを構成する第２のメモリユニットとを層
間絶縁層４０を介して積層した構成を有する。かかる不
揮発性メモリの模式的な一部断面図を図１２に示す。但
し、図１２においては、第１のメモリユニットのみを図
示した。第２のメモリユニットは、図１２の紙面垂直方
向に隣接している。尚、第１のビット線ＢＬ_L1の延在す
る方向に隣接した不揮発性メモリを構成する第１のメモ
リユニットの構成要素に関する参照番号には「’」を付
した。

【０１９２】より具体的には、図１２に示す不揮発性メ
モリにおいては、ｐ型のシリコン半導体基板２０に形成
されたＬＯＣＯＳ構造、シャロートレンチ構造、あるい
はＬＯＣＯＳ構造とシャロートレンチ構造の組合せから
成る素子分離領域２１に囲まれた活性領域に、ＭＯＳ型
ＦＥＴから成る選択用トランジスタＴＲ₁，ＴＲ’₁が形
成されている。選択用トランジスタＴＲ₁，ＴＲ’₁は、
シリコン半導体基板２０の表面に形成された、例えばシ
リコン酸化膜から成るゲート絶縁膜２２、ゲート絶縁膜
２２上に形成されたゲート電極２３（ワード線ＷＬ₁，
ＷＬ’₁を兼ねている）、及び、シリコン半導体基板２
０の活性領域に形成され、ｎ⁺型不純物を含有するソー
ス／ドレイン領域２４から構成されている。

【０１９３】そして、全面に形成された下層絶縁層上に
ビット線ＢＬ₁が形成され、ビット線ＢＬ₁は、下層絶縁
層に形成された接続孔（コンタクトホール）２５を介し
て、選択用トランジスタＴＲ₁，ＴＲ’₁の一方のソース
／ドレイン領域２４に接続されている。また、ビット線
ＢＬ₁を含む下層絶縁層上には上層絶縁層が形成されて
いる。尚、図面においては、下層絶縁層及び上層絶縁層
を纏めて絶縁層２６で表した。また、ビット線ＢＬ
₁は、後述する接続孔（コンタクトホール）２８と接触
しないように、図１２の左右方向に延びている。

【０１９４】絶縁層２６上には第１の電極（下部電極）
３１が形成され、第１の電極３１上に強誘電体層３２が
形成され、強誘電体層３２上に第２の電極（上部電極）
３３が形成され、これらによってメモリセルＭＣ_1Mが構
成されている。第１の電極３１は、メモリセルＭＣ_1Mに
共通であり、ストライプ状の平面形状を有する。そし
て、第１の電極３１は、絶縁層２６に形成された開口部
２７内に設けられた接続孔２８を介して選択用トランジ
スタＴＲ₁の他方のソース／ドレイン領域２４に接続さ
れている。尚、共通の第１の電極３１を、共通ノードＣ
Ｎ₁で示す。強誘電体層３２は、第２の電極３３と略同
じパターンにて形成されている。

【０１９５】更に、メモリセルＭＣ_1M及び絶縁層２６上
には、層間絶縁層４０が形成されている。そして、層間
絶縁層４０上には第１の電極（下部電極）３１’が形成
され、第１の電極３１’上に強誘電体層３２’が形成さ
れ、強誘電体層３２’上に第２の電極（上部電極）３
３’が形成され、これらによってメモリセルＭＣ’_1Mが
構成されている。第１の電極３１’は、メモリセルＭ
Ｃ’_1Mに共通であり、ストライプ状の平面形状を有す
る。そして、第１の電極３１’は、層間絶縁層４０に形
成された開口部３５内に設けられた接続孔３６、絶縁層
２６上に形成されたパッド部３４、及び、絶縁層２６に
形成された開口部２７内に設けられた接続孔２８を介し
て、選択用トランジスタＴＲ’₁の他方のソース／ドレ
イン領域２４に接続されている。尚、共通の第１の電極
３１’を、共通ノードＣＮ’₁で示す。強誘電体層３
２’は、第２の電極３３’と略同じパターンにて形成さ
れている。更には、メモリセルＭＣ’_1M及び層間絶縁層
４０上には、上部絶縁層５０Ａが形成されている。

【０１９６】ワード線ＷＬ₁，ＷＬ’₁は、図１２の紙面
垂直方向に延びている。また、第２の電極３３，３３’
は、図１２の紙面垂直方向に隣接するメモリセルＭ
Ｃ_2m，ＭＣ’_2mと共通であり、プレート線ＰＬ_mを兼ね
ている。また、メモリセルＭＣ_1MとメモリセルＭＣ’_1M
とは、垂直方向に揃っている。このような構造にするこ
とによって、メモリセルの占有面積を小さくすることが
でき、集積度の向上を図ることができる。

【０１９７】図８及び図１０に示した等価回路を有する
不揮発性メモリの変形例の等価回路図を図１３及び図１
４に示し、かかる不揮発性メモリの模式的な一部断面図
を図１５に示す。

【０１９８】図１３に等価回路図を示す不揮発性メモリ
においては、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₂₁に
接続された選択用トランジスタＴＲ₁₁，ＴＲ₂₁のゲート
電極のそれぞれは、ワード線ＷＬ₁に接続され、サブメ
モリユニットＳＭＵ₁₂，ＳＭＵ₂₂に接続された選択用ト
ランジスタＴＲ₁₂，ＴＲ₂₂のゲート電極のそれぞれは、
ワード線ＷＬ₂に接続されている。一方、図１４に等価
回路図を示す不揮発性メモリにおいては、サブメモリユ
ニットＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭＵ₂₁，ＳＭＵ ₂₂に接続
された選択用トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₂₁，Ｔ
Ｒ₂₂のゲート電極のそれぞれは、ワード線ＷＬ₁，Ｗ
Ｌ₂，ＷＬ₃，ＷＬ₄に接続されている。

【０１９９】この不揮発性メモリは、（Ａ−１）第１の
ビット線ＢＬ₁と、（Ｂ−１）Ｎ個（但し、Ｎ≧１であ
り、図示した例では、具体的には、Ｎ＝２）の第１の選
択用トランジスタＴＲ_1Nと、（Ｃ−１）それぞれがＭ個
（但し、Ｍ≧２であり、図示した例では、Ｍ＝８）の第
１のメモリセルＭＣ_1nM（ｎ＝１，２・・・Ｎ）から構
成された、Ｎ個（但し、Ｎ≧２であり、図示した例で
は、Ｎ＝２）の第１のサブメモリユニットＳＭＵ_1Nと、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ_1Nのそれぞ
れを構成する第１のメモリセルＭＣ_1nm（ｍ＝１，２・
・・Ｍ）で共通とされたＭ本のプレート線ＰＬ_m、から
成る第１のメモリユニットＭＵ₁、並びに、（Ａ−２）
第２のビット線ＢＬ₂と、（Ｂ−２）Ｎ個の第２の選択
用トランジスタＴＲ_2Nと、（Ｃ−２）それぞれがＭ個の
第２のメモリセルＭＣ_2nMから構成された、Ｎ個の第２
のサブメモリユニットＳＭＵ_2Nと、（Ｄ−２）Ｎ個のサ
ブメモリユニットＳＭＵ_2Nのそれぞれを構成する第２の
メモリセルＭＣ_2nmで共通とされ、且つ、前記第１のメ
モリユニットＭＵ₁を構成するＭ本のプレート線ＰＬ_mと
共通のＭ本のプレート線ＰＬ_m、から成る第２のメモリ
ユニットＭＵ₂から構成されている。

【０２００】尚、図１５の模式的な一部断面図におい
て、これらの第２のビット線ＢＬ₂、第２の選択用トラ
ンジスタＴＲ₂₁，ＴＲ₂₂及び第２のメモリユニットＭＵ
₂は、第１のビット線ＢＬ₁、第１の選択用トランジスタ
ＴＲ₁₁，ＴＲ₁₂及び第１のメモリユニットＭＵ₁と、紙
面垂直方向に隣接している。

【０２０１】そして、各メモリセルＭＣ_1nm(ｍ＝１，２
・・・Ｍであり、ｎ＝１，２・・・Ｎであり、図示した
例では、ｍ＝１，２，・・・８、ｎ＝１，２）は、第１
の電極（下部電極）３１，４１と、強誘電体層３２，４
２と、第２の電極（上部電極）３３，４３とから成る。
そして、第１のメモリユニットＭＵ₁において、第ｎ番
目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユ
ニットＳＭＵ_1nを構成する第１のメモリセルＭＣ_1nmの
第１の電極３１，４１は、第ｎ番目の第１のサブメモリ
ユニットＳＭＵ_1nにおいて共通であり、該共通の第１の
電極３１，４１（共通ノードＣＮ_1nと呼ぶ場合がある）
は、第ｎ番目の第１の選択用トランジスタＴＲ_1nを介し
て第１のビット線ＢＬ₁に接続され、第２の電極３３，
４３は共通のプレート線ＰＬ_mに接続されている。一
方、第２のメモリユニットＭＵ₂において、第ｎ番目の
第２のサブメモリユニットＳＭＵ_2nを構成する第２のメ
モリセルＭＣ_2nmの第１の電極３１，４１は、第ｎ番目
の第２のサブメモリユニットＳＭＵ_2nにおいて共通であ
り、該共通の第１の電極３１，４１（共通ノードＣＮ_2n
と呼ぶ場合がある）は、第ｎ番目の第２の選択用トラン
ジスタＴＲ_2nを介して第２のビット線ＢＬ₂に接続さ
れ、第２の電極３３，４３は共通のプレート線ＰＬ_mに
接続されている。

【０２０２】尚、不揮発性メモリのメモリユニットを構
成するメモリセルの数は８個に限定されず、一般には、
２×Ｍ個（但し、Ｍ＝１，２，３・・・）とすることが
できるが、例えば、２のべき数（２，４，８，１６，３
２・・・）であることが好ましい。

【０２０３】メモリセルＭＣ_11m，ＭＣ_12m，ＭＣ_21m，
ＭＣ_22mにおけるプレート線ＰＬ_mは共通化されており、
プレート線デコーダ／ドライバＰＤに接続されている。
更には、第１の選択用トランジスタＴＲ₁₁のゲート電極
と第２の選択用トランジスタＴＲ₂₁のゲート電極はワー
ド線ＷＬ₁に接続され、第１の選択用トランジスタＴＲ
₁₂のゲート電極と第２の選択用トランジスタＴＲ₂₂のゲ
ート電極はワード線ＷＬ₂に接続され、ワード線ＷＬ₁，
ＷＬ₂は、ワード線デコーダ／ドライバＷＤに接続され
ている。また、第１のビット線ＢＬ₁及び第２のビット
線ＢＬ₂は、センスアンプＳＡに接続されている。

【０２０４】図１５に示した不揮発性メモリにおいて
は、第１のメモリユニットＭＵ₁を構成する第１のサブ
メモリユニットＳＭＵ₁₁，ＳＭＵ₁₂のそれぞれは層間絶
縁層４０を介して積層されており、第２のメモリユニッ
トＭＵ₂を構成する第２のサブメモリユニットＳＭ
Ｕ₂₁，ＳＭＵ₂₂のそれぞれは層間絶縁層４０を介して積
層されている。即ち、第１のメモリユニットＭＵ₁を構
成する第１番目のサブメモリユニットＳＭＵ₁₁と第２番
目のサブメモリユニットＳＭＵ₁₂とは層間絶縁層４０を
介して積層されている。更には、第２のメモリユニット
ＭＵ₂を構成する第１番目のサブメモリユニットＳＭＵ
₂₁と第２番目のサブメモリユニットＳＭＵ₂₂も層間絶縁
層４０を介して積層されている。これによって、不揮発
性メモリの高集積化を図ることができる。

【０２０５】以下、図１５に図示した不揮発性メモリの
詳細を説明する。尚、以下の説明においては、第１のメ
モリユニットＭＵ₁について説明するが、第２のメモリ
ユニットＭＵ₂も同様の構造である。

【０２０６】より具体的には、図１５に示す不揮発性メ
モリにおいては、ｐ型のシリコン半導体基板２０に形成
されたＬＯＣＯＳ構造、シャロートレンチ構造、あるい
はＬＯＣＯＳ構造とシャロートレンチ構造の組合せから
成る素子分離領域２１に囲まれた活性領域に、ＭＯＳ型
ＦＥＴから成る第１の選択用トランジスタＴＲ₁₁，ＴＲ
₁₂が形成されている。第１の選択用トランジスタＴ
Ｒ₁₁，ＴＲ₁₂は、シリコン半導体基板２０の表面に形成
された、例えばシリコン酸化膜から成るゲート絶縁膜２
２、ゲート絶縁膜２２上に形成されたゲート電極２３
（ワード線ＷＬ₁，ＷＬ₂を兼ねている）、及び、シリコ
ン半導体基板２０の活性領域に形成され、ｎ⁺型不純物
を含有するソース／ドレイン領域２４から構成されてい
る。

【０２０７】そして、全面に形成された下層絶縁層上に
ビット線ＢＬ₁が形成され、ビット線ＢＬ₁は、下層絶縁
層に形成された接続孔（コンタクトホール）２５を介し
て、選択用トランジスタＴＲ₁₁，ＴＲ₁₂の一方のソース
／ドレイン領域２４に接続されている。また、ビット線
ＢＬ₁を含む下層絶縁層上には上層絶縁層が形成されて
いる。尚、図面においては、下層絶縁層及び上層絶縁層
を纏めて絶縁層２６で表した。また、ビット線ＢＬ
₁は、後述する接続孔（コンタクトホール）２８と接触
しないように、図１５の左右方向に延びている。

【０２０８】絶縁層２６上には第１の電極（下部電極）
３１が形成され、第１の電極３１上に強誘電体層３２が
形成され、強誘電体層３２上に第２の電極（上部電極）
３３が形成され、これらによってメモリセルＭＣ_11Mが
構成され、更には、第１番目のサブメモリユニットＳＭ
Ｕ₁₁が構成されている。第１の電極３１は、メモリセル
ＭＣ_11Mに共通であり、ストライプ状の平面形状を有す
る。そして、第１の電極３１は、絶縁層２６に形成され
た開口部２７内に設けられた接続孔２８を介して選択用
トランジスタＴＲ₁₁の他方のソース／ドレイン領域２４
に接続されている。尚、共通の第１の電極３１を、共通
ノードＣＮ₁₁で示す。強誘電体層３２は、第２の電極３
３と略同じパターンにて形成されている。

【０２０９】更に、メモリセルＭＣ_11M（サブメモリユ
ニットＳＭＵ₁₁）及び絶縁層２６上には、層間絶縁層４
０が形成されている。そして、層間絶縁層４０上には第
１の電極（下部電極）４１が形成され、第１の電極４１
上に強誘電体層４２が形成され、強誘電体層４２上に第
２の電極（上部電極）４３が形成され、これらによって
メモリセルＭＣ_12Mが構成され、更には、第２番目のサ
ブメモリユニットＳＭＵ₁₂が構成されている。第１の電
極４１は、メモリセルＭＣ_12Mに共通であり、ストライ
プ状の平面形状を有する。そして、第１の電極４１は、
層間絶縁層４０に形成された開口部３５内に設けられた
接続孔３６、絶縁層２６上に形成されたパッド部３４、
及び、絶縁層２６に形成された開口部２７内に設けられ
た接続孔２８を介して、選択用トランジスタＴＲ₁₂の他
方のソース／ドレイン領域２４に接続されている。尚、
共通の第１の電極４１を、共通ノードＣＮ₁₂で示す。強
誘電体層４２は、第２の電極４３と略同じパターンにて
形成されている。更には、メモリセルＭＣ_12M及び層間
絶縁層４０上には、上部絶縁層５０Ａが形成されてい
る。

【０２１０】ワード線ＷＬ₁，ＷＬ₂は、図１５の紙面垂
直方向に延びている。また、第２の電極３３は、図１５
の紙面垂直方向に隣接する第２のメモリユニットＭＵ₂
を構成する第１番目のサブメモリユニットＳＭＵ₂₁のメ
モリセルＭＣ_21mと共通であり、プレート線ＰＬ_mを兼ね
ている。更には、第２の電極４３も、図１５の紙面垂直
方向に隣接する第２のメモリユニットＭＵ₂を構成する
第２番目のサブメモリユニットＳＭＵ₂₂のメモリセルＭ
Ｃ_22mと共通であり、プレート線ＰＬ_mを兼ねている。各
メモリセルＭＣ_11m，ＭＣ_12m，ＭＣ_21m，ＭＣ_22mで共有
されたこれらの各プレート線ＰＬ_mは、図１５の紙面垂
直方向に延びており、図示しない領域において接続孔を
介して接続されている。また、メモリセルＭＣ_11Mとメ
モリセルＭＣ_12Mとは、垂直方向に揃っている。このよ
うな構造にすることによって、メモリセルの占有面積を
小さくすることができ、集積度の向上を図ることができ
る。

【０２１１】図８及び図１０に示した等価回路を有する
不揮発性メモリの別の変形例の等価回路図を図１６及び
図１７に示し、かかる不揮発性メモリの模式的な一部断
面図を図１８に示す。

【０２１２】図１６に等価回路図を示す不揮発性メモリ
においては、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₂₁に
接続された選択用トランジスタＴＲ₁₁，ＴＲ₂₁のゲート
電極のそれぞれは、ワード線ＷＬ₁に接続され、サブメ
モリユニットＳＭＵ₁₂，ＳＭＵ₂₂に接続された選択用ト
ランジスタＴＲ₁₂，ＴＲ₂₂のゲート電極のそれぞれは、
ワード線ＷＬ₂に接続され、サブメモリユニットＳＭＵ
₁₃，ＳＭＵ₂₃に接続された選択用トランジスタＴＲ₁₃，
ＴＲ₂₃のゲート電極のそれぞれは、ワード線ＷＬ₃に接
続され、サブメモリユニットＳＭＵ₁₄，ＳＭＵ₂₄に接続
された選択用トランジスタＴＲ₁₄，ＴＲ₂₄のゲート電極
のそれぞれは、ワード線ＷＬ₄に接続されている。一
方、図１７に等価回路図を示す不揮発性メモリにおいて
は、サブメモリユニットＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭ
Ｕ₁₃，ＳＭＵ₁₄，ＳＭＵ₂₁，ＳＭＵ₂₂，ＳＭＵ₂₃，ＳＭ
Ｕ₂₄に接続された選択用トランジスタＴＲ₁₁，ＴＲ₁₂，
ＴＲ₁₃，ＴＲ₁₄，ＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄のゲ
ート電極のそれぞれは、ワード線ＷＬ₁，ＷＬ₂，Ｗ
Ｌ₃，ＷＬ₄，ＷＬ₅，ＷＬ₆，ＷＬ₇，ＷＬ₈に接続されて
いる。尚、図１６及び図１７においては、第１のビット
線ＢＬ₁及び第２のビット線ＢＬ₂が接続されたセンスア
ンプＳＡの図示を省略した。

【０２１３】この不揮発性メモリにおいては、第１のメ
モリユニットＭＵ₁を構成するサブメモリユニットＳＭ
Ｕ₁₁，ＳＭＵ₁₂，ＳＭＵ₁₃，ＳＭＵ₁₄が４段に積層され
ている。また、図示しないが、第２のメモリユニットＭ
Ｕ₂を構成するサブメモリユニットＳＭＵ₂₁，ＳＭ
Ｕ₂₂，ＳＭＵ₂₃，ＳＭＵ₂₄も４段に積層されている。

【０２１４】この不揮発性メモリは、（Ａ−１）第１の
ビット線ＢＬ₁と、（Ｂ−１）Ｎ個（但し、Ｎ≧１であ
り、具体的には、Ｎ＝４）の第１の選択用トランジスタ
ＴＲ_1N（ＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₁₄）と、（Ｃ−
１）それぞれがＭ個（但し、Ｍ≧２であり、Ｍ＝８）の
第１のメモリセルＭＣ_1nM（ＭＣ_11M，ＭＣ_12M，Ｍ
Ｃ_13M，ＭＣ_14M）から構成された、Ｎ個の第１のサブメ
モリユニットＳＭＵ_1N（ＳＭＵ₁₁，ＳＭＵ₁₂，ＳＭ
Ｕ₁₃，ＳＭＵ₁₄）と、（Ｄ−１）Ｎ個のサブメモリユニ
ットＳＭＵ_1nのそれぞれを構成する第１のメモリセルＭ
Ｃ_1nm（ＭＣ_11m，ＭＣ_12m，ＭＣ_12m，ＭＣ_14m）で共通
とされたＭ本のプレート線ＰＬ_m、から成る第１のメモ
リユニットＭＵ₁、並びに、（Ａ−２）第２のビット線
ＢＬ₂と、（Ｂ−２）Ｎ個の第２の選択用トランジスタ
ＴＲ_2N（ＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄）と、（Ｃ−
２）それぞれがＭ個の第２のメモリセルＭＣ_2nM（ＭＣ
_21M，ＭＣ_22M，ＭＣ_23M，ＭＣ_24M）から構成された、Ｎ
個の第２のサブメモリユニットＳＭＵ_2N（ＳＭＵ₂₁，Ｓ
ＭＵ₂₂，ＳＭＵ₂₃，ＳＭＵ₂₄）と、（Ｄ−２）Ｎ個のサ
ブメモリユニットＳＭＵ_2nのそれぞれを構成する第２の
メモリセルＭＣ_2nm（ＭＣ_21m，ＭＣ_22m，ＭＣ_22m，ＭＣ
_24m）で共通とされ、且つ、前記第１のメモリユニット
を構成するＭ本のプレート線と共通のＭ本のプレート線
ＰＬ_m、から成る第２のメモリユニットＭＵ₂から構成さ
れている。

【０２１５】即ち、この不揮発性メモリは、メモリユニ
ットを構成するサブメモリユニットが４層構成である。
尚、サブメモリユニットを構成するメモリセルの数は８
個に限定されず、また、メモリユニットを構成するメモ
リセルの数は３２個に限定されない。

【０２１６】そして、各メモリセルは、第１の電極と強
誘電体層と第２の電極とから成る。具体的には、メモリ
セルＭＣ_11M及びメモリセルＭＣ_21Mのそれぞれは、第１
の電極３１と、強誘電体層３２と、第２の電極３３とか
ら成る。また、メモリセルＭＣ_12M及びメモリセルＭＣ
_22Mのそれぞれは、第１の電極４１と、強誘電体層４２
と、第２の電極４３とから成る。更には、メモリセルＭ
Ｃ_13M及びメモリセルＭＣ_23Mのそれぞれは、第１の電極
５１と、強誘電体層５２と、第２の電極５３とから成
る。また、メモリセルＭＣ_14M及びメモリセルＭＣ_24Mの
それぞれは、第１の電極６１と、強誘電体層６２と、第
２の電極６３とから成る。

【０２１７】第１のメモリユニットＭＵ₁において、第
ｎ番目（ｎ＝１，２・・・Ｎ）の第１のサブメモリユニ
ットＳＭＵ_1nを構成する第１のメモリセルＭＣ_1nmの第
１の電極３１，４１，５１，６１は、第ｎ番目の第１の
サブメモリユニットＳＭＵ_1nにおいて共通であり、該共
通の第１の電極３１，４１，５１，６１は、第ｎ番目の
第１の選択用トランジスタＴＲ_1nを介して第１のビット
線ＢＬ₁に接続され、第２の電極３３，４３，５３，６
３は共通のプレート線ＰＬ_mに接続されている。

【０２１８】第２のメモリユニットＭＵ₂において、第
ｎ番目の第２のサブメモリユニットＳＭＵ_2nを構成する
第２のメモリセルＭＣ_2nmの第１の電極３１，４１，５
１，６１は、第ｎ番目の第２のサブメモリユニットＳＭ
Ｕ_2nにおいて共通であり、該共通の第１の電極３１，４
１，５１，６１は、第ｎ番目の第２の選択用トランジス
タＴＲ_2nを介して第２のビット線ＢＬ₂に接続され、第
２の電極３３，４３，５３，６３は共通のプレート線Ｐ
Ｌ_mに接続されている。

【０２１９】より具体的には、図１８に示す不揮発性メ
モリにおいては、ｐ型のシリコン半導体基板２０に形成
されたＬＯＣＯＳ構造、シャロートレンチ構造、あるい
はＬＯＣＯＳ構造とシャロートレンチ構造の組合せから
成る素子分離領域２１に囲まれた活性領域に、ＭＯＳ型
ＦＥＴから成る第１の選択用トランジスタＴＲ₁₁，ＴＲ
₁₂，ＴＲ₁₃，ＴＲ₁₄が形成されている。第１の選択用ト
ランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₁₄は、シリコ
ン半導体基板２０の表面に形成された、例えばシリコン
酸化膜から成るゲート絶縁膜２２、ゲート絶縁膜２２上
に形成されたゲート電極２３（ワード線ＷＬ₁，ＷＬ₂，
ＷＬ₃，ＷＬ₄を兼ねている）、及び、シリコン半導体基
板２０の活性領域に形成され、ｎ⁺型不純物を含有する
ソース／ドレイン領域２４から構成されている。

【０２２０】そして、全面に形成された下層絶縁層上に
ビット線ＢＬ₁が形成され、ビット線ＢＬ₁は、下層絶縁
層に形成された接続孔２５を介して、第１番目及び第２
番目の第１の選択用トランジスタＴＲ₁₁，ＴＲ₁₂の一方
のソース／ドレイン領域２４、並びに、第３番目及び第
４番目の第１の選択用トランジスタＴＲ₁₃，ＴＲ₁₄の一
方のソース／ドレイン領域２４に接続されている。ま
た、ビット線ＢＬ₁を含む下層絶縁層上には上層絶縁層
が形成されている。ビット線ＢＬ₁は、後述する接続孔
２８と接触しないように、図１８の左右方向に延びてい
る。

【０２２１】絶縁層２６上には第１の電極（下部電極）
３１が形成され、第１の電極３１上に強誘電体層３２が
形成され、強誘電体層３２上に第２の電極（上部電極）
３３が形成され、これらによってメモリセルＭＣ_11Mが
構成され、サブメモリユニットＳＭＣ₁₁が構成されてい
る。第１の電極３１は、サブメモリユニットＳＭＣ₁₁に
共通であり、ストライプ状の平面形状を有する。そし
て、第１の電極３１は、絶縁層２６に形成された開口部
２７内に設けられた接続孔２８を介して第１番目の選択
用トランジスタＴＲ₁₁の他方のソース／ドレイン領域２
４に接続されている。尚、共通の第１の電極３１を、共
通ノードＣＮ₁₁で示す。強誘電体層３２は、第２の電極
３３と略同じパターンにて形成されている。

【０２２２】更に、サブメモリユニットＳＭＣ₁₁及び絶
縁層２６上には、第１の層間絶縁層４０が形成されてい
る。そして、第１の層間絶縁層４０上には第１の電極
（下部電極）４１が形成され、第１の電極４１上に強誘
電体層４２が形成され、強誘電体層４２上に第２の電極
（上部電極）４３が形成され、これらによってメモリセ
ルＭＣ_12M、サブメモリユニットＳＭＵ₁₂が構成されて
いる。第１の電極４１は、メモリセルＭＣ_12Mに共通で
あり、ストライプ状の平面形状を有する。そして、第１
の電極４１は、第１の層間絶縁層４０に形成された開口
部３５内に設けられた接続孔３６、絶縁層２６上に形成
されたパッド部３４、及び、絶縁層２６に形成された開
口部２７内に設けられた接続孔２８を介して、第２番目
の選択用トランジスタＴＲ₁₂の他方のソース／ドレイン
領域２４に接続されている。尚、共通の第１の電極４１
を、共通ノードＣＮ₁₂で示す。強誘電体層４２は、第２
の電極４３と略同じパターンにて形成されている。

【０２２３】更に、サブメモリユニットＳＭＣ₁₂及び第
１の層間絶縁層４０上には、第２の層間絶縁層５０が形
成されている。そして、第２の層間絶縁層５０上には第
１の電極（下部電極）５１が形成され、第１の電極５１
上に強誘電体層５２が形成され、強誘電体層５２上に第
２の電極（上部電極）５３が形成され、これらによって
メモリセルＭＣ_13M、サブメモリユニットＳＭＵ₁₃が構
成されている。第１の電極５１は、メモリセルＭＣ_13M
に共通であり、ストライプ状の平面形状を有する。そし
て、第１の電極５１は、第２の層間絶縁層５０に形成さ
れた開口部４５内に設けられた接続孔４６、第１の層間
絶縁層４０上に形成されたパッド部４４、第１の層間絶
縁層４０に形成された開口部３５内に設けられた接続孔
３６、絶縁層２６上に形成されたパッド部３４、及び、
絶縁層２６に形成された開口部２７内に設けられた接続
孔２８を介して、第３番目の選択用トランジスタＴＲ₁₃
の他方のソース／ドレイン領域２４に接続されている。
尚、共通の第１の電極５１を、共通ノードＣＮ₁₃で示
す。強誘電体層５２は、第２の電極５３と略同じパター
ンにて形成されている。

【０２２４】更に、サブメモリユニットＳＭＣ₁₃及び第
２の層間絶縁層５０上には、第３の層間絶縁層６０が形
成されている。そして、第３の層間絶縁層６０上には第
１の電極（下部電極）６１が形成され、第１の電極６１
上に強誘電体層６２が形成され、強誘電体層６２上に第
２の電極（上部電極）６３が形成され、これらによって
メモリセルＭＣ_14Mが構成され、サブメモリユニットＳ
ＭＵ₁₄が構成されている。第１の電極６１は、メモリセ
ルＭＣ_14Mに共通であり、ストライプ状の平面形状を有
する。そして、第１の電極６１は、第３の層間絶縁層６
０に形成された開口部５５内に設けられた接続孔５６、
第２の層間絶縁層５０上に形成されたパッド部５４、第
２の層間絶縁層５０に形成された開口部４５内に設けら
れた接続孔４６、第１の層間絶縁層４０上に形成された
パッド部４４、第１の層間絶縁層４０に形成された開口
部３５内に設けられた接続孔３６、絶縁層２６上に形成
されたパッド部３４、及び、絶縁層２６に形成された開
口部２７内に設けられた接続孔２８を介して、第４番目
の選択用トランジスタＴＲ₁₄の他方のソース／ドレイン
領域２４に接続されている。尚、共通の第１の電極６１
を、共通ノードＣＮ ₁₄と呼ぶ場合がある。強誘電体層６
２は、第２の電極６３と略同じパターンにて形成されて
いる。更には、メモリセルＭＣ_14M及び第３の層間絶縁
層６０上には、上部絶縁層７０Ａが形成されている。

【０２２５】ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄は、
図１８の紙面垂直方向に延びている。また、第２の電極
３３は、図１８の紙面垂直方向に隣接するメモリセルＭ
Ｃ₂₁ _mと共通であり、プレート線ＰＬ_mを兼ねている。更
には、第２の電極４３，５３，６３も、図１８の紙面垂
直方向に隣接するメモリセルＭＣ_22m，ＭＣ_23m，ＭＣ
_24mと共通であり、プレート線ＰＬ_mを兼ねている。各メ
モリセルＭＣ_11m，ＭＣ₁ _2m，ＭＣ_13m，ＭＣ_14m，ＭＣ
_21m，ＭＣ_22m，ＭＣ_23m，ＭＣ_24mで共有されたこれらの
各プレート線ＰＬ_mは、図１８の紙面垂直方向に延びて
おり、図示しない領域において接続孔を介して接続され
ている。また、メモリセルＭＣ_11MとメモリセルＭＣ_12M
とメモリセルＭＣ_13MとメモリセルＭＣ_14Mは、垂直方向
に揃っている。このような構造にすることによって、メ
モリセルの占有面積をより一層小さくすることができ、
集積度のより一層の向上を図ることができる。

【０２２６】この不揮発性メモリにおいては、第１番目
の選択用トランジスタＴＲ₁₁，ＴＲ ₂₁はワード線ＷＬ₁
に接続されており、第２番目の選択用トランジスタＴＲ
₁₂，ＴＲ₂₂はワード線ＷＬ₂に接続されており、第３番
目の選択用トランジスタＴＲ₁ ₃，ＴＲ₂₃はワード線ＷＬ
₃に接続されており、第４番目の選択用トランジスタＴ
Ｒ₁₄，ＴＲ₂₄はワード線ＷＬ₄に接続されている。

【０２２７】そして、プレート線ＰＬ₁を共有したメモ
リセルＭＣ_11m，ＭＣ_21m、プレート線ＰＬ₂を共有した
メモリセルＭＣ_12m，ＭＣ_22m、プレート線ＰＬ₃を共有
したＭＣ_13m，ＭＣ_23m、プレート線ＰＬ₄を共有したメ
モリセルＭＣ_14m，ＭＣ_24mに相補的なデータを書き込む
ことで、それぞれに、１ビットを記憶し、１つのメモリ
ユニット（アクセス単位ユニット）においては３２ビッ
トを記憶する（図１６の等価回路図参照）。尚、第２の
選択用トランジスタＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄の
構造、メモリセルＭＣ_21m，ＭＣ_22m，ＭＣ_23m，ＭＣ_24m
の構造は、図１８に示した構造と同じであり、図１８の
紙面垂直方向に隣接している。あるいは又、８つの選択
用トランジスタＴＲ₁₁〜ＴＲ₁₄，ＴＲ₂₁〜ＴＲ₂₄と、６
４個のメモリセルＭＣ_11m〜ＭＣ_14m，ＭＣ_21m〜ＭＣ_24m
によって、１つのメモリユニット（アクセス単位ユニッ
ト）が構成され、各メモリセルに１ビットを記憶し、メ
モリユニットにおいては６４ビットを記憶する（図１７
の等価回路図参照）。

【０２２８】ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄はワ
ード線デコーダ／ドライバＷＤに接続されている。ま
た、ビット線ＢＬ₁，ＢＬ₂は、センスアンプ（図示せ
ず）に接続されている。更には、プレート線ＰＬ_mは、
プレート線デコーダ／ドライバＰＤに接続されている。

【０２２９】実際の不揮発性メモリにおいては、この３
２ビットあるいは６４ビットを記憶する不揮発性メモリ
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。

【０２３０】図１８に示した不揮発性メモリの変形例の
模式的な一部断面図を図１９に示す。

【０２３１】図１９に示す不揮発性メモリが、図１８に
示した不揮発性メモリと異なる点は、第１番目のサブメ
モリユニットＳＭＵ₁₁のメモリセルＭＣ_11mと第２番目
のサブメモリユニットＳＭＵ₁₂のメモリセルＭＣ_12mで
第２の電極（プレート線）が共通とされ、第３番目のサ
ブメモリユニットＳＭＵ₁₃のメモリセルＭＣ_13mと第４
番目のサブメモリユニットＳＭＵ₁₄のメモリセルＭＣ
_14mで第２の電極（プレート線）が共通とされている点
にある。また、第１番目のサブメモリユニットＳＭＵ₂₁
のメモリセルＭＣ_21mと第２番目のサブメモリユニット
ＳＭＵ₂₂のメモリセルＭＣ_22mで第２の電極（プレート
線）が共通とされ、第３番目のサブメモリユニットＳＭ
Ｕ₂₃のメモリセルＭＣ_23mと第４番目のサブメモリユニ
ットＳＭＵ₂ ₄のメモリセルＭＣ_24mで第２の電極（プレ
ート線）が共通とされている。

【０２３２】図１９に模式的な一部断面図を示す不揮発
性メモリは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極
３３とから成るメモリセルＭＣ_11m（ｍ＝１，２，３・
・・７，８であり、具体的には、ＭＣ₁₁₁，ＭＣ₁₁ ₂，Ｍ
Ｃ₁₁₃・・・ＭＣ₁₁₇，ＭＣ₁₁₈であり、サブメモリユニ
ットＳＭＵ₁₁である）、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極
３３とから成るメモリセルＭＣ_12m（ｍ＝１，２，３・
・・７，８であり、具体的には、ＭＣ₁₂₁，ＭＣ₁₂ ₂，Ｍ
Ｃ₁₂₃・・・ＭＣ₁₂₇，ＭＣ₁₂₈であり、サブメモリユニ
ットＳＭＵ₁₂である）、第１の電極４１Ａと強誘電体層４２Ａと第２の電極
４３とから成るメモリセルＭＣ_13m（ｍ＝１，２，３・
・・７，８であり、具体的には、ＭＣ₁₃₁，ＭＣ₁₃ ₂，Ｍ
Ｃ₁₃₃・・・ＭＣ₁₃₇，ＭＣ₁₃₈であり、サブメモリユニ
ットＳＭＵ₁₃である）、並びに、第１の電極４１Ｂと強誘電体層４２Ｂと第２の電極
４３とから成るメモリセルＭＣ_14m（ｍ＝１，２，３・
・・７，８であり、具体的には、ＭＣ₁₄₁，ＭＣ₁₄ ₂，Ｍ
Ｃ₁₄₃・・・ＭＣ₁₄₇，ＭＣ₁₄₈であり、サブメモリユニ
ットＳＭＵ₁₄である）、から構成されている。

【０２３３】即ち、図１９に示す不揮発性メモリは、各
メモリユニットを構成するサブメモリユニットが４層構
成である。尚、メモリユニットを構成するメモリセルの
数は８個に限定されず、また、不揮発性メモリを構成す
るメモリセルの数は３２個に限定されない。

【０２３４】選択用トランジスタＴＲ₁₁，ＴＲ₁₂、ＴＲ
₁₃，ＴＲ₁₄，ＴＲ₂₁，ＴＲ₂₂，ＴＲ ₂₃，ＴＲ₂₄の構造
は、図１８に示した不揮発性メモリの構造と同じである
が故に、詳細な説明は省略する。

【０２３５】そして、絶縁層２６上には第１の電極３１
Ａが形成され、第１の電極３１Ａ上に強誘電体層３２Ａ
が形成され、強誘電体層３２Ａ上に第２の電極３３が形
成され、これらによってメモリセルＭＣ_11Mが構成され
ている。第１の電極３１Ａは、メモリセルＭＣ_11Mに共
通であり、ストライプ状の平面形状を有する。そして、
第１の電極３１Ａは、絶縁層２６に形成された開口部２
７内に設けられた接続孔２８を介して選択用トランジス
タＴＲ₁₁の他方のソース／ドレイン領域２４に接続され
ている。強誘電体層３２Ａは、第２の電極３３と略同じ
パターンにて形成されている。

【０２３６】更に、メモリセルＭＣ_11M及び絶縁層２６
上には、強誘電体層３２Ｂが形成され、その上には第１
の電極３１Ｂが形成されている。そして、第１の電極３
１Ｂ、強誘電体層３２Ｂ及び第２の電極３３によってメ
モリセルＭＣ_12Mが構成されている。第１の電極３１Ｂ
は、メモリセルＭＣ_12Mに共通であり、ストライプ状の
平面形状を有する。そして、第１の電極３１Ｂは、絶縁
層２６に形成された開口部２７内に設けられた接続孔２
８を介して、選択用トランジスタＴＲ₁₂の他方のソース
／ドレイン領域２４に接続されている。強誘電体層３２
Ｂは、第１の電極３１Ｂと略同じパターンにて形成され
ている。

【０２３７】更に、メモリセルＭＣ_12M及び絶縁層２６
上には、層間絶縁層４０が形成されている。そして、層
間絶縁層４０上には第１の電極４１Ａが形成され、第１
の電極４１Ａ上に強誘電体層４２Ａが形成され、強誘電
体層４２Ａ上に第２の電極４３が形成され、これらによ
ってメモリセルＭＣ_13Mが構成されている。第１の電極
４１Ａは、メモリセルＭＣ_13Mに共通であり、ストライ
プ状の平面形状を有する。そして、第１の電極４１Ａ
は、層間絶縁層４０に形成された開口部４５内に設けら
れた接続孔４６、絶縁層２６上に形成されたパッド部３
４、及び、絶縁層２６に形成された開口部２７内に設け
られた接続孔２８を介して、選択用トランジスタＴＲ₁₃
の他方のソース／ドレイン領域２４に接続されている。
強誘電体層４２Ａは、第２の電極４３と略同じパターン
にて形成されている。

【０２３８】更に、メモリセルＭＣ_13M及び層間絶縁層
４０上には、強誘電体層４２Ｂが形成され、その上には
第１の電極４１Ｂが形成されている。そして、第１の電
極４１Ｂ、強誘電体層４２Ｂ及び第２の電極４３によっ
てメモリセルＭＣ_14Mが構成されている。第１の電極４
１Ｂは、メモリセルＭＣ_14Mに共通であり、ストライプ
状の平面形状を有する。そして、第１の電極４１Ｂは、
層間絶縁層４０に形成された開口部４５内に設けられた
接続孔４６、絶縁層２６上に形成されたパッド部３４、
及び、絶縁層２６に形成された開口部２７内に設けられ
た接続孔２８を介して、選択用トランジスタＴＲ₁₄の他
方のソース／ドレイン領域２４に接続されている。強誘
電体層４２Ｂは、第１の電極４１Ｂと略同じパターンに
て形成されている。更には、メモリセルＭＣ_14M及び層
間絶縁層４０上には、上部絶縁層５０Ａが形成されてい
る。

【０２３９】メモリセルＭＣ_11MとメモリセルＭＣ_12Mと
メモリセルＭＣ_13MとメモリセルＭＣ_14Mは、垂直方向に
揃っている。このような構造にすることによって、メモ
リセルの占有面積をより一層小さくすることができ、集
積度のより一層の向上を図ることができる。

【０２４０】尚、メモリユニットＭＵ₂の構成も同様と
することができる。図１９に示した不揮発性メモリの等
価回路図は図１６あるいは図１７に示したと同様であ
る。更には、ワード線ＷＬ₁〜ＷＬ₄、あるいは、ワード
線ＷＬ₁〜ＷＬ₈、プレート線ＰＬ_mの構造は、図１８に
示した不揮発性メモリと実質的に同様とすることができ
るので、詳細な説明は省略する。

【０２４１】また、例えば、図２０に示すように、図１
２に示した不揮発性メモリの変形例として、第１の電極
３１を上部電極とし、第２の電極３３を下部電極とする
こともできる。このような構造は、他の不揮発性メモリ
にも適用することができる。尚、図２０中、参照番号８
０Ａ，８０Ｂは、それぞれ、第１の層間絶縁層の下層及
び上層を示し、参照番号９０Ａ，９０Ｂは、それぞれ、
上部絶縁層の下層及び上層を示す。

【０２４２】図１３あるいは図１４に等価回路図を示し
た不揮発性メモリの変形例を、図２１の模式的な一部断
面図に示す。この不揮発性メモリにおいては、第１のメ
モリユニットＭＵ₁を構成する第１のサブメモリユニッ
トＳＭＵ₁₁（メモリセルＭＣ₁ _1M），ＳＭＵ₁₂（メモリ
セルＭＣ_12M）及び第２のメモリユニットＭＵ₂を構成す
る第２のサブメモリユニットＳＭＵ₂₁（メモリセルＭＣ
_21M），ＳＭＵ₂₂（メモリセルＭＣ_22M）のそれぞれが、
層間絶縁層４０，５０，６０を介して積層されている。
この点を除き、この不揮発性メモリの構造は、図１５に
示した不揮発性メモリの構造と同様とすることができる
ので、詳細な説明は省略する。尚、このような構造は、
他の不揮発性メモリにも適用することができる。

【０２４３】更には、所謂ゲインセルタイプの強誘電体
型不揮発性半導体メモリとすることもできる。ゲインセ
ルタイプの不揮発性メモリの等価回路図を図２２に示
す。ゲインセルタイプの不揮発性メモリは、ビット線Ｂ
Ｌと、書込用トランジスタＴＲ _Wと、Ｍ個（但し、Ｍ≧
２であり、例えば、Ｍ＝８）のメモリセルＭＣ_Mから構
成されたサブメモリユニットＳＭＵと、Ｍ本のプレート
線ＰＬ_Mから成るメモリユニットＭＵから構成されてい
る。そして、各メモリセルＭＣ_Mは、第１の電極３１と
強誘電体層３２と第２の電極３３とから成り、サブメモ
リユニットＳＭＵを構成するメモリセルＭＣ_Mの第１の
電極３１は、サブメモリユニットＳＭＵにおいて共通で
あり、この共通の第１の電極（以下、共通ノードＣＮと
呼ぶ場合がある）は、書込用トランジスタＴＲ_Wを介し
てビット線ＢＬに接続され、第２の電極３３はプレート
線ＰＬ_mに接続されている。尚、不揮発性メモリのサブ
メモリユニットＳＭＵを構成するメモリセルの数（Ｍ）
は８個に限定されず、一般には、Ｍ≧２を満足すればよ
く、２のべき数（Ｍ＝２，４，８，１６，３２・・・）
とすることが好ましい。

【０２４４】更には、この不揮発性メモリは、検出用ト
ランジスタＴＲ_S、及び、読出用トランジスタＴＲ_Rを備
えている。そして、検出用トランジスタＴＲ_Sの一端は
所定の電位Ｖ_ccを有する配線（例えば、不純物層から構
成された電源線）に接続され、他端は読出用トランジス
タＴＲ_Rを介してビット線ＢＬに接続され、各メモリセ
ルＭＣ_mに記憶されたデータの読み出し時、読出用トラ
ンジスタＴＲ_Rが導通状態とされ、各メモリセルＭＣ_mに
記憶されたデータに基づき共通の第１の電極（共通ノー
ドＣＮ）に生じた電位により、検出用トランジスタＴＲ
_Sの動作が制御される。書込用トランジスタＴＲ_Wと検出
用トランジスタＴＲ_Sと読出用トランジスタＴＲ_Rによっ
て選択用トランジスタが構成される。

【０２４５】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタＴＲ
_Wの一方のソース／ドレイン領域はビット線ＢＬに接続
され、他方のソース／ドレイン領域は、共通の第１の電
極（共通ノードＣＮ）に接続されている。また、検出用
トランジスタＴＲ_Sの一方のソース／ドレイン領域は、
所定の電位Ｖ_ccを有する配線に接続され、他方のソース
／ドレイン領域は、読出用トランジスタＴＲ_Rの一方の
ソース／ドレイン領域に接続されている。より具体的に
は、検出用トランジスタＴＲ_Sの他方のソース／ドレイ
ン領域と読出用トランジスタＴＲ_Rの一方のソース／ド
レイン領域とは、１つのソース／ドレイン領域を占めて
いる。更には、読出用トランジスタＴＲ_Rの他方のソー
ス／ドレイン領域はビット線ＢＬに接続され、更に、共
通の第１の電極（共通ノードＣＮ、あるいは、書込用ト
ランジスタＴＲ_Wの他方のソース／ドレイン領域）は、
ワード線ＷＬ_Sを介して検出用トランジスタＴＲ_Sのゲー
ト部に接続されている。また、書込用トランジスタＴＲ
_Wを構成するワード線ＷＬ_W及び読出用トランジスタＴＲ
_Rを構成するワード線ＷＬ_Rは、ワード線デコーダ／ドラ
イバＷＤに接続されている。一方、各プレート線ＰＬ_m
は、プレート線デコーダ／ドライバＰＤに接続されてい
る。更には、ビット線ＢＬはセンスアンプＳＡに接続さ
れている。

【０２４６】この不揮発性メモリへのデータの書き込み
動作を、以下、説明する。尚、一例として、プレート線
ＰＬ₁に接続されたメモリセルＭＣ₁にデータを書き込む
ものとする。図２３に動作波形を示す。尚、図２３及び
後述する図２４中、括弧内の数字は、以下に説明する工
程の番号と対応している。

【０２４７】（１Ｄ）待機状態では、ビット線、ワード
線、全プレート線が０ボルトとなっている。更には、共
通ノードＣＮも０ボルトで浮遊状態となっている。

【０２４８】（２Ｄ）データ書き込みの開始時、選択プ
レート線ＰＬ₁の電位をＶ_ccとし、非選択プレート線Ｐ
Ｌ_k（ｋ＝２，３・・・８）の電位を（１／２）Ｖ_ccと
する。これによって、浮遊状態の共通ノードＣＮの電位
は、プレート線ＰＬ_Mとのカップリングにより、概ね
（１／２）Ｖ_cc近傍まで上昇する。また、選択メモリセ
ルＭＣ₁にデータ「１」を書き込む場合には、ビット線
ＢＬの電位をＶ_ccとし、データ「０」を書き込む場合に
は、ビット線ＢＬの電位を０ボルトとする。

【０２４９】（３Ｄ）その後、書込用トランジスタＴＲ
_Wをオン状態とする。これによって、共通ノードＣＮの
電位は、選択メモリセルＭＣ₁にデータ「１」を書き込
む場合には、Ｖ_ccとなり、データ「０」を書き込む場合
には、０ボルトとなる。尚、選択プレート線ＰＬ₁には
Ｖ_ccが印加された状態にあるので、共通ノードＣＮの電
位が０ボルトの場合、選択メモリセルＭＣ₁にデータ
「０」が書き込まれる。一方、共通ノードＣＮの電位が
Ｖ_ccの場合、選択メモリセルＭＣ₁には何らデータが書
き込まれない。

【０２５０】（４Ｄ）次いで、選択プレート線ＰＬ₁の
電位を０ボルトとする。共通ノードＣＮの電位がＶ_ccの
場合、選択メモリセルＭＣ₁にデータ「１」が書き込ま
れる。選択メモリセルＭＣ₁に既にデータ「０」が書き
込まれている場合には、選択メモリセルＭＣ₁に何ら変
化は生じない。

【０２５１】（５Ｄ）その後、ビット線ＢＬを０ボルト
と印加する。

【０２５２】（６Ｄ）更に、非選択プレート線ＰＬ_kを
０ボルトとし、書込用トランジスタＴＲ_Wをオフ状態と
する。

【０２５３】他のメモリセルＭＣ_k（ｋ＝２，３・・・
８）にデータを書き込む場合には、同様の操作を繰り返
す。このような書き込み動作においては、非選択メモリ
セルＭＣ_kに（±１／２）Ｖ_ccのディスターブが発生す
るが、Ｖ_ccの値を適切に設定することによって、非選択
メモリセルＭＣ_kにおけるデータの破壊を確実に防止す
ることができる。

【０２５４】次に、この不揮発性メモリからデータを読
み出し、データを再書き込みする動作を、以下、説明す
る。尚、一例として、プレート線ＰＬ₁に接続されたメ
モリセルＭＣ₁からデータを読み出し、データを再書き
込みするものとする。図２４に動作波形を示す。

【０２５５】（１Ｅ）待機状態では、ビット線、ワード
線、全プレート線が０ボルトとなっている。更には、共
通ノードＣＮも０ボルトで浮遊状態となっている。

【０２５６】（２Ｅ）データ読み出し時、選択プレート
線ＰＬ₁にＶ_ccを印加する。このとき、選択メモリセル
ＭＣ₁にデータ「１」が記憶されていれば、強誘電体層
に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣ
Ｎの電位が上昇する。一方、選択メモリセルＭＣ₁にデ
ータ「０」が記憶されていれば、強誘電体層に分極反転
が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即
ち、共通ノードＣＮは、非選択メモリセルの強誘電体層
を介して複数の非選択プレート線ＰＬ_kにカップリング
されているので、共通ノードＣＮの電位は０ボルトに比
較的近いレベルに保たれる。このようにして、選択メモ
リセルＭＣ₁に記憶されたデータに依存して共通ノード
ＣＮの電位に変化が生じる。従って、選択メモリセルＭ
Ｃ₁の強誘電体層には、分極反転に十分な電界を与える
ことができる。

【０２５７】（３Ｅ）次に、ビット線ＢＬを浮遊状態と
し、読出用トランジスタＴＲ_Rをオン状態とする。これ
によって、選択メモリセルＭＣ₁に記憶されたデータに
基づき共通の第１の電極（共通ノードＣＮ）に生じた電
位により、検出用トランジスタＴＲ_Sの動作が制御され
る。具体的には、検出用トランジスタＴＲ_Sの一方のソ
ース／ドレイン領域は所定の電位Ｖ_ccを有する配線に接
続されているので、かかる配線から、検出用トランジス
タＴＲ_S及び読出用トランジスタＴＲ_Rを介してビット線
ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。こ
こで、検出用トランジスタＴＲ_Sの閾値をＶ_th、検出用
トランジスタＴＲ_Sのゲート部の電位（即ち、共通ノー
ドＣＮの電位）をＶ_gとすれば、ビット線ＢＬの電位は
概ね（Ｖ_g−Ｖ_th）となる。尚、検出用トランジスタＴ
Ｒ_Sをディプレッション型のＮＭＯＳＦＥＴとすれば、
閾値Ｖ_thは負の値をとる。これにより、ビット線ＢＬの
負荷の大小に拘わらず、安定したセンス信号量を確保で
きる。尚、検出用トランジスタＴＲ _SをＰＭＯＳＦＥＴ
から構成することもできる。

【０２５８】（４Ｅ）次いで、読出用トランジスタＴＲ
_Rをオフ状態とする。

【０２５９】（５Ｅ）その後、ビット線ＢＬに接続され
たセンスアンプＳＡを活性化してデータを増幅し、デー
タの読み出し動作を完了する。

【０２６０】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【０２６１】（６Ｅ）そのために、先ず、非選択プレー
ト線ＰＬ_k（ｋ＝２，３・・・８）の電位を（１／２）
Ｖ_ccとする。

【０２６２】（７Ｅ）その後、書込用トランジスタＴＲ
_Wをオン状態とする。これによって、共通ノードＣＮの
電位はビット線ＢＬの電位と等しくなる。即ち、選択メ
モリセルＭＣ₁に記憶されていたデータが「１」の場合
には、共通ノードＣＮの電位はＶ_ccとなり、選択メモリ
セルＭＣ₁に記憶されていたデータが「０」の場合に
は、共通ノードＣＮの電位は０ボルトとなる。選択プレ
ート線ＰＬ₁の電位はＶ_ccのままであるが故に、共通ノ
ードＣＮの電位が０ボルトの場合、選択メモリセルＭＣ
₁にはデータ「０」が再書き込みされる。

【０２６３】（８Ｅ）次に、選択プレート線ＰＬ₁の電
位を０ボルトとする。これによって、選択メモリセルＭ
Ｃ₁に記憶されていたデータが「１」の場合には、共通
ノードＣＮの電位がＶ_ccであるが故に、データ「１」が
再書き込みされる。選択メモリセルＭＣ₁にデータ
「０」が既に再書き込みされていた場合には、選択メモ
リセルに変化は生じない。

【０２６４】（９Ｅ）その後、ビット線ＢＬを０ボルト
とする。

【０２６５】（１０Ｅ）最後に、非選択プレート線ＰＬ
_kを０ボルトとし、書込用トランジスタＴＲ_Wをオフ状態
とする。

【０２６６】他のメモリセルＭＣ_k（ｋ＝２，３・・・
８）からデータを読み出し、データを再書き込みする場
合には、同様の操作を繰り返す。

【０２６７】上述の工程（２Ｅ）において、サブメモリ
ユニットＳＭＵを構成するメモリセルの個数（Ｍ）は、
選択メモリセルの強誘電体層に十分に大きな電界を与え
て、かかる強誘電体層に確実に分極反転が生じるような
個数とする必要がある。即ち、Ｍの値が値が小さ過ぎる
と、工程（２Ｅ）において、選択プレート線ＰＬ₁にＶ
_ccを印加したとき、第２の電極と第１の電極とのカップ
リングによって、浮遊状態にある第１の電極の電位が大
きく上昇してしまい、第２の電極と第１の電極との間に
十分なる電界が形成されず、強誘電体層に分極反転が生
じなくなる。一方、第１の電極に現れる電位（信号電位
と呼ぶ）は、蓄積電荷量を負荷容量で除したものなの
で、Ｍの値が大き過ぎると、第１の電極に現れる電位が
低くなり過ぎる。Ｍの値は、２≦Ｍ≦１２８、好ましく
は、４≦Ｍ≦３２を満足することが望ましい。

【０２６８】あるいは又、ゲインセルタイプの不揮発性
メモリの変形例の等価回路図を図２５に示す。このゲイ
ンセルタイプの不揮発性メモリは、ビット線ＢＬと、書
込用トランジスタＴＲ_Wと、Ｍ個（但し、Ｍ≧２であ
り、例えば、Ｍ＝８）のメモリセルＭＣ_Mから構成され
たＮ個（但し、Ｎ≧２であり、例えば、Ｎ＝２）のサブ
メモリユニットＳＭＵ₁，ＳＭＵ₂と、Ｎ個のスイッチ用
トランジスタＴＲ_SW1，ＴＲ_SW2と、Ｎ個のサブメモリユ
ニットＳＭＵ₁，ＳＭＵ₂のそれぞれを構成するメモリセ
ルＭＣ_1M，ＭＣ_2Mで共通とされたＭ本のプレート線ＰＬ
_mから成るメモリユニットＭＵから構成されている。

【０２６９】そして、各メモリセルＭＣ_Mは、第１の電
極３１と強誘電体層３２と第２の電極３３とから成り、
第ｎ番目（ｎ＝１，２・・・Ｎであり、ｎ＝１又は２）
のサブメモリユニットＳＭＵ₁，ＳＭＵ₂を構成するメモ
リセルＭＣ_1M，ＭＣ_2Mの第１の電極３１は、第ｎ番目の
サブメモリユニットＳＭＵ₁，ＳＭＵ₂において共通であ
り、この共通の第１の電極（共通ノードＣＮ₁，ＣＮ₂）
は、第ｎ番目のスイッチ用トランジスタＴＲ_SW1，ＴＲ
_SW2及び書込用トランジスタＴＲ_Wを介してビット線ＢＬ
に接続され、第２の電極３３は共通のプレート線ＰＬ_m
に接続されている。尚、不揮発性メモリのサブメモリユ
ニットＳＭＵ₁，ＳＭＵ₂を構成するメモリセルの数
（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足す
ればよく、２のべき数（Ｍ＝２，４，８，１６，３２・
・・）とすることが好ましい。また、Ｎの数も２に限定
されず、例えば２のべき数（２，４，８・・・）とする
ことができる。

【０２７０】更には、この不揮発性メモリは、検出用ト
ランジスタＴＲ_S、及び、読出用トランジスタＴＲ_Rを備
えている。書込用トランジスタＴＲ_Wと検出用トランジ
スタＴＲ_Sと読出用トランジスタＴＲ_Rによって選択用ト
ランジスタが構成される。そして、検出用トランジスタ
ＴＲ_Sの一端は所定の電位Ｖ_ccを有する配線（不純物層
から構成された電源線）に接続され、他端は読出用トラ
ンジスタＴＲ_Rを介してビット線ＢＬに接続され、第ｎ
番目のサブメモリユニットＳＭＵ₁，ＳＭＵ₂を構成する
各メモリセルＭＣ_1m，ＭＣ_2mに記憶されたデータの読み
出し時、第ｎ番目のスイッチ用トランジスタＴＲ_SW1，
ＴＲ_SW2及び読出用トランジスタＴＲ_Rが導通状態とさ
れ、各メモリセルＭＣ_1m，ＭＣ_2mに記憶されたデータに
基づき共通の第１の電極（共通ノードＣＮ₁，ＣＮ₂）に
生じた電位により、検出用トランジスタＴＲ_Sの動作が
制御される。

【０２７１】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタＴＲ
_Wの一方のソース／ドレイン領域はビット線ＢＬに接続
され、他方のソース／ドレイン領域は、スイッチ用トラ
ンジスタＴＲ_SW1，ＴＲ_SW2のそれぞれの一方のソース／
ドレイン領域に接続されている。また、スイッチ用トラ
ンジスタＴＲ_SW1，ＴＲ_SW2のそれぞれの他方のソース／
ドレイン領域は、各サブメモリユニットＳＭＵ₁，ＳＭ
Ｕ₂のそれぞれを構成する共通の第１の電極（共通ノー
ドＣＮ₁，ＣＮ₂）に接続されている。更には、検出用ト
ランジスタＴＲ_Sの一方のソース／ドレイン領域は、所
定の電位Ｖ_ccを有する配線に接続され、他方のソース／
ドレイン領域は、読出用トランジスタＴＲ_Rの一方のソ
ース／ドレイン領域に接続されている。また、読出用ト
ランジスタＴＲ_Rの他方のソース／ドレイン領域はビッ
ト線ＢＬに接続されている。更に、各サブメモリユニッ
トＳＭＵ₁，ＳＭＵ₂を構成する共通の第１の電極（共通
ノードＣＮ₁，ＣＮ₂、あるいは、書込用トランジスタＴ
Ｒ_Wの他方のソース／ドレイン領域）は、検出用トラン
ジスタＴＲ_Sのゲート部に接続されている。検出用トラ
ンジスタＴＲ_Sの他方のソース／ドレイン領域と読出用
トランジスタＴＲ_Rの一方のソース／ドレイン領域と
は、１つのソース／ドレイン領域を占めている。また、
書込用トランジスタＴＲ_Wを構成するワード線ＷＬ_W、読
出用トランジスタＴＲ_Rを構成するワード線ＷＬ_R、及
び、スイッチ用トランジスタＴＲ_SW1，ＴＲ_SW2を構成す
るワード線ＷＬ_SW1，ＷＬ_SW2は、ワード線デコーダ／ド
ライバＷＤに接続されている。一方、各プレート線ＰＬ
_mは、プレート線デコーダ／ドライバＰＤに接続されて
いる。更には、ビット線ＢＬはセンスアンプＳＡに接続
されている。

【０２７２】各サブメモリユニットＳＭＵ₁，ＳＭＵ₂の
構造は、実質的に、図２２を参照して説明したサブメモ
リユニットＳＭＵと同様の構造とすることができるの
で、詳細な説明は省略する。尚、サブメモリユニットＳ
ＭＵ₁を構成する共通の第１の電極（共通ノードＣＮ₁）
は、スイッチ用トランジスタＴＲ_SW1の他方のソース／
ドレイン領域と、絶縁層２６に設けられた接続孔２８を
介して接続されており、サブメモリユニットＳＭＵ₂を
構成する共通の第１の電極（共通ノードＣＮ₂）は、ス
イッチ用トランジスタＴＲ_SW2の他方のソース／ドレイ
ン領域と、絶縁層２６に設けられた接続孔２８を介して
接続されている。また、書込用トランジスタＴＲ_Wの一
方のソース／ドレイン領域、及び、読出用トランジスタ
ＴＲ_Rの他方のソース／ドレイン領域は、下層絶縁層上
に形成されたビット線ＢＬに、下層絶縁層に設けられた
接続孔２５を介して接続されている。更には、スイッチ
用トランジスタＴＲ_SW1，ＴＲ_SW2の一方のソース／ドレ
イン領域、書込用トランジスタＴＲ_Wの他方のソース／
ドレイン領域、検出用トランジスタＴＲ_Sのゲート部
（ワード線ＷＬ_S）は、下層絶縁層に設けられた接続孔
を介して、下層絶縁層上に形成された副ビット線に接続
されている。ここで、副ビット線は、下層絶縁層上を延
び、ビット線ＢＬに接続されている。以上に説明した構
造は、例えば、図１５に示した不揮発性メモリと略同様
の構造とすることができる。

【０２７３】この不揮発性メモリにおいては、複数のサ
ブメモリユニットが設けられているので、図２２を参照
して説明した不揮発性メモリよりも更に１ビット当たり
のセル面積の一層の縮小化を図ることができる。即ち、
この不揮発性メモリの大きさ（占有面積）は、基本的に
は、一方向においては、プレート線ＰＬ_Mのピッチと本
数（Ｍの値）で決定され、かかる方向と直交する方向に
おいては、共通ノードＣＮのピッチと本数（Ｎの値）で
決定される。不揮発性メモリが占める半導体基板の領域
の面積（大きさ）は、スイッチ用トランジスタＴ
Ｒ_SW1，ＴＲ_SW2の占める面積（大きさ）によって主に決
定される。書込用トランジスタＴＲ_W、読出用トランジ
スタＴＲ_R、検出用トランジスタＴＲ_Sは、半導体基板の
空領域に形成すればよく、空領域の面積は、サブメモリ
ユニットの数（Ｎ）、サブメモリユニットを構成するメ
モリセルの数（Ｍ）が大きくなるほど、広くなる。従っ
て、このように、書込用トランジスタＴＲ_W、読出用ト
ランジスタＴＲ_R、検出用トランジスタＴＲ_Sを、半導体
基板の空領域に形成すれば、半導体基板を極めて効果的
に利用することができる。

【０２７４】この不揮発性メモリにおけるデータ書き込
み動作、データ読み出し及び再書き込み動作は、スイッ
チ用トランジスタＴＲ_SW1，ＴＲ_SW2によってサブメモリ
ユニットＳＭＵ₁，ＳＭＵ₂を適宜選択することを付加し
た状態で、図２２を参照して説明した不揮発性メモリに
て説明したデータ書き込み動作、データ読み出し及び再
書き込み動作と同様の動作を行えばよいので、詳細な説
明は省略する。

【０２７５】ゲインセルタイプの不揮発性メモリにおい
ては、検出用トランジスタの一端が接続された配線の所
定の電位はＶ_ccに限定されず、例えば、接地されていて
もよい。即ち、検出用トランジスタの一端が接続された
配線の所定の電位を０ボルトとしてもよい。但し、この
場合には、選択メモリセルにおけるデータの読み出し時
に電位（Ｖ_cc）がビット線に現れた場合、再書き込み時
には、ビット線の電位を０ボルトとし、選択メモリセル
におけるデータの読み出し時に０ボルトがビット線に現
れた場合、再書き込み時には、ビット線の電位をＶ_ccと
する必要がある。そのためには、図２６に例示するよう
な、トランジスタＴＲ_IN-1，ＴＲ_IN-2，ＴＲ_IN-3，ＴＲ
_IN-4から構成された一種のスイッチ回路（反転回路）を
ビット線間に配設し、データの読み出し時には、トラン
ジスタＴＲ_IN-2，ＴＲ_IN-4をオン状態とし，データの再
書き込み時には、トランジスタＴＲ_IN-1，ＴＲ_IN-3をオ
ン状態とすればよい。

【０２７６】ゲインセルタイプの不揮発性メモリにおい
ては、各メモリセルに記憶されたデータに基づき共通の
第１の電極に生じた電位により検出用トランジスタの動
作が制御されるが、第１の電極はＭ個のメモリセルに共
通であるが故に、第１の電極に一種の追加の負荷容量が
付加された状態となっている。その結果、データの読み
出し時、プレート線に電圧を印加した際、第１の電極の
電位上昇を抑制することができ、第１の電極と第２の電
極との間に十分な電位差が生じる結果、強誘電体層に確
実に分極反転が発生する。

【０２７７】

【発明の効果】本発明の不揮発性メモリの駆動方法にお
いては、外部から指定された指定アドレスのメモリセル
に記憶されたデータを読み出し、あるいは又、かかるメ
モリセルにデータを書き込むので、所望のメモリセルに
直ちにアクセスが可能となる。しかも、本発明の構成に
よっては、他のメモリセルにデータの書き込みあるいは
再書き込みを行うので、他のメモリセルにおけるディス
ターブの発生を確実に抑制することができる。しかも、
不揮発性メモリが複数のメモリセルから成るメモリユニ
ットから構成されているが故に、１ビット当たりのセル
面積の減少を図ることができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの駆動方法の流れ図である。

【図２】発明の実施の形態４の強誘電体型不揮発性半導
体メモリの駆動方法の流れ図である。

【図３】発明の実施の形態５の強誘電体型不揮発性半導
体メモリの駆動方法の流れ図である。

【図４】発明の実施の形態６の強誘電体型不揮発性半導
体メモリの駆動方法の流れ図である。

【図５】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの等価回路図である。

【図６】発明の実施の形態１の強誘電体型不揮発性半導
体メモリにおけるメモリユニットの模式的な一部断面図
である。

【図７】発明の実施の形態１の強誘電体型不揮発性半導
体メモリのデータ読み出し及び再書き込み動作における
動作波形を示す図である。

【図８】発明の実施の形態２の強誘電体型不揮発性半導
体メモリの等価回路図である。

【図９】発明の実施の形態２及び発明の実施の形態３の
強誘電体型不揮発性半導体メモリのデータ読み出し及び
再書き込み動作における動作波形を示す図である。

【図１０】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの等価回路図である。

【図１１】発明の実施の形態５及び特開平９−１２１０
３２号公報に開示された強誘電体型不揮発性半導体メモ
リにおける動作波形を示す図である。

【図１２】図８に等価回路図を示した強誘電体型不揮発
性半導体メモリにおけるメモリユニットの模式的な一部
断面図である。

【図１３】図８に等価回路図を示した強誘電体型不揮発
性半導体メモリの変形例の等価回路図である。

【図１４】図１０に等価回路図を示した強誘電体型不揮
発性半導体メモリの変形例の等価回路図である。

【図１５】図１３あるいは図１４に等価回路図を示した
強誘電体型不揮発性半導体メモリにおけるメモリユニッ
トの模式的な一部断面図である。

【図１６】図８に等価回路図を示した強誘電体型不揮発
性半導体メモリの別の変形例の等価回路図である。

【図１７】図１０に等価回路図を示した強誘電体型不揮
発性半導体メモリの別の変形例の等価回路図である。

【図１８】図１６あるいは図１７に等価回路図を示した
強誘電体型不揮発性半導体メモリにおけるメモリユニッ
トの模式的な一部断面図である。

【図１９】図１８に示した強誘電体型不揮発性半導体メ
モリの変形例におけるメモリユニットの模式的な一部断
面図である。

【図２０】図１２に示した強誘電体型不揮発性半導体メ
モリの変形例におけるメモリユニットの模式的な一部断
面図である。

【図２１】図１３あるいは図１４に等価回路図を示した
強誘電体型不揮発性半導体メモリの変形例におけるメモ
リユニットの模式的な一部断面図である。

【図２２】ゲインセルタイプの強誘電体型不揮発性半導
体メモリの等価回路図である。

【図２３】ゲインセルタイプの強誘電体型不揮発性半導
体メモリの動作波形を示す図である。

【図２４】ゲインセルタイプの強誘電体型不揮発性半導
体メモリの動作波形を示す図である。

【図２５】ゲインセルタイプの強誘電体型不揮発性半導
体メモリの変形例の等価回路図である。

【図２６】ゲインセルタイプの強誘電体型不揮発性半導
体メモリにおいて、検出用トランジスタの一端が接続さ
れた配線の所定の電位を０ボルトとした場合の、ビット
線間に配設された一種のスイッチ回路を示す回路図であ
る。

【図２７】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図２８】米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリの等価回路図である。

【図２９】特開平９−１２１０３２号公報に開示された
強誘電体型不揮発性半導体メモリの等価回路図である。

【符号の説明】

ＷＤ・・・ワード線デコーダ／ドライバ、ＰＤ・・・プ
レート線デコーダ／ドライバ、ＳＡ・・・センスアン
プ、ＭＵ・・メモリユニット、ＳＭＵ・・・サブメモリ
ユニット、ＭＣ・・・メモリセル、ＴＲ・・・選択用ト
ランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット
線、ＰＬ・・・プレート線、ＣＮ・・・共通ノード、１
０・・・コマンドデコーダ、１１・・・指定プレート線
アドレスレジスタ、１２・・・プレート線アドレスカウ
ンタ、１３・・・ユニットアドレスレジスタ、１４・・
・コンパレータ、１５・・・ユニットコントローラ、１
６・・・ユニットデコーダ、２０・・・シリコン半導体
基板、２１・・・素子分離領域、２２・・・ゲート絶縁
膜、２３・・・ゲート電極、２４・・・ソース／ドレイ
ン領域、２５，２８，３６，４６，５６・・・接続孔、
２６，４０，４０Ａ，５０，５０Ａ，６０，７０Ａ，８
０Ａ，８０Ｂ，９０Ａ，９０Ｂ・・・絶縁層、２７，３
５，４５，５５・・・開口部、３１，３１Ａ，３１Ｂ，
４１，４１Ａ，４１Ｂ，５１，６１・・・第１の電極、
３２，３２Ａ，３２Ｂ，４２，４２Ａ，４２Ｂ，５２，
６２・・・強誘電体層、３３，４３，５３，６３・・・
第２の電極

Claims

【特許請求の範囲】

【請求項１】（Ａ）ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たサブメモリユニットと、（Ｄ）Ｍ本のプレート線と、（Ｅ）ビット線に接続されたセンスアンプ、から成るメ
モリユニットから構成され、各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、サブメモリユニットを構成するメモリセルの第１の電極
は、サブメモリユニットにおいて共通であり、該共通の
第１の電極は、選択用トランジスタを介してビット線に
接続され、第２の電極はプレート線に接続されている強
誘電体型不揮発性半導体メモリの駆動方法であって、外部から指定された指定アドレスのメモリセルに記憶さ
れたデータを読み出し、センスアンプにラッチした後、
センスアンプにラッチされた該データを出力することを
特徴とする強誘電体型不揮発性半導体メモリの駆動方
法。
【請求項２】前記センスアンプにラッチされたデータを
出力した後、センスアンプにラッチされた該データを前
記指定アドレスのメモリセルに再書き込みし、次いで、外部からアドレスを指定すること無く、サブメ
モリユニットを構成する他のメモリセルに記憶されたデ
ータを読み出し、センスアンプにラッチすることを特徴
とする請求項１に記載の強誘電体型不揮発性半導体メモ
リの駆動方法。
【請求項３】サブメモリユニットを構成する他のメモリ
セルに記憶されたデータを読み出し、センスアンプにラ
ッチした後、センスアンプにラッチされた該データを該
他のメモリセルに再書き込みすることを特徴とする請求
項２に記載の強誘電体型不揮発性半導体メモリの駆動方
法。
【請求項４】サブメモリユニットを構成する全ての他の
メモリセルにおいて、外部からアドレスを指定すること
無く、順次、データの読み出し及びデータの再書き込み
を行うことを特徴とする請求項３に記載の強誘電体型不
揮発性半導体メモリの駆動方法。
【請求項５】サブメモリユニットを構成する他のメモリ
セルに記憶されたデータを読み出し、センスアンプにラ
ッチした後、センスアンプにラッチされた該データを出
力することを特徴とする請求項２に記載の強誘電体型不
揮発性半導体メモリの駆動方法。
【請求項６】サブメモリユニットを構成する他のメモリ
セルに記憶されたデータを読み出し、センスアンプにラ
ッチし、次いで、センスアンプにラッチされた該データ
を出力した後、センスアンプにラッチされた該データを
該他のメモリセルに再書き込みすることを特徴とする請
求項５に記載の強誘電体型不揮発性半導体メモリの駆動
方法。
【請求項７】サブメモリユニットを構成する全ての他の
メモリセルにおいて、外部からアドレスを指定すること
無く、順次、データの読み出し、出力及びデータの再書
き込みを行うことを特徴とする請求項６に記載の強誘電
体型不揮発性半導体メモリの駆動方法。
【請求項８】（Ａ）ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たサブメモリユニットと、（Ｄ）Ｍ本のプレート線と、（Ｅ）ビット線に接続されたセンスアンプ、から成るメ
モリユニットから構成され、各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、サブメモリユニットを構成するメモリセルの第１の電極
は、サブメモリユニットにおいて共通であり、該共通の
第１の電極は、選択用トランジスタを介してビット線に
接続され、第２の電極はプレート線に接続されている強
誘電体型不揮発性半導体メモリの駆動方法であって、書き込むべきデータをセンスアンプにラッチした後、外
部から指定された指定アドレスのメモリセルに該データ
を書き込むことを特徴とする強誘電体型不揮発性半導体
メモリの駆動方法。
【請求項９】センスアンプにラッチされたデータを前記
指定アドレスのメモリセルに書き込んだ後、書き込むべ
きデータをセンスアンプにラッチし、次いで、外部から
アドレスを指定すること無く、サブメモリユニットを構
成する他のメモリセルに該データを書き込むことを特徴
とする請求項８に記載の強誘電体型不揮発性半導体メモ
リの駆動方法。
【請求項１０】サブメモリユニットを構成する全ての他
のメモリセルにおいて、外部からアドレスを指定するこ
と無く、順次、データの書き込みを行うことを特徴とす
る請求項９に記載の強誘電体型不揮発性半導体メモリの
駆動方法。
【請求項１１】センスアンプにラッチされたデータを前
記指定アドレスのメモリセルに書き込んだ後、外部から
アドレスを指定すること無く、サブメモリユニットを構
成する他のメモリセルに記憶されたデータを読み出し、
センスアンプにラッチした後、センスアンプにラッチさ
れた該データを該他のメモリセルに再書き込みすること
を特徴とする請求項８に記載の強誘電体型不揮発性半導
体メモリの駆動方法。
【請求項１２】サブメモリユニットを構成する全ての他
のメモリセルにおいて、外部からアドレスを指定するこ
と無く、順次、データの読み出し及び再書き込みを行う
ことを特徴とする請求項１１に記載の強誘電体型不揮発
性半導体メモリの駆動方法。
【請求項１３】（Ａ）ビット線と、（Ｂ）選択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
たサブメモリユニットと、（Ｄ）Ｍ本のプレート線と、（Ｅ）ビット線に接続されたセンスアンプ、から成るメ
モリユニットから構成され、各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、サブメモリユニットを構成するメモリセルの第１の電極
は、サブメモリユニットにおいて共通であり、該共通の
第１の電極は、選択用トランジスタを介してビット線に
接続され、第２の電極はプレート線に接続されている強
誘電体型不揮発性半導体メモリであって、（Ｆ）外部から指定されたプレート線のアドレスを記憶
する指定プレート線アドレスレジスタと、（Ｇ）プレート線を指定するプレート線アドレスを順次
インクリメントするプレート線アドレスカウンタ、を更
に備えていることを特徴とする強誘電体型不揮発性半導
体メモリ。
【請求項１４】指定プレート線アドレスレジスタ及びプ
レート線アドレスカウンタに接続され、指定プレート線アドレスレジスタに記憶された指定プレ
ート線アドレスの値と、プレート線アドレスカウンタに
おけるプレート線アドレスの値を比較するコンパレータ
を更に備えていることを特徴とする請求項１３に強誘電
体型不揮発性半導体メモリ。