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KR100333702B1 - 강유전체 메모리 장치 - Google Patents

강유전체 메모리 장치 Download PDF

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KR100333702B1
KR100333702B1 KR1019990024975A KR19990024975A KR100333702B1 KR 100333702 B1 KR100333702 B1 KR 100333702B1 KR 1019990024975 A KR1019990024975 A KR 1019990024975A KR 19990024975 A KR19990024975 A KR 19990024975A KR 100333702 B1 KR100333702 B1 KR 100333702B1
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bit line
voltage
ferroelectric memory
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memory device
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박종섭
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Abstract

본 발명은 별도의 레퍼런스 전압 생성부를 구비하지 않고 구현 면적을 줄인 강유전체 메모리 장치와 감지 증폭기의 증폭 속도를 개선한 강유전체 메모리 장치를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며, 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이와, 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서, 1/2 전원전압보다 높은 값(전원전압보다는 낮음)을 갖는 전압으로 상기 정비트라인을 프리차지하는 수단; 및 실질적인 1/2 전원전압으로 상기 부비트라인을 프리차지하는 수단을 구비하는 강유전체 메모리 장치가 제공된다.

Description

강유전체 메모리 장치{Ferroelectric Memory Device}
본 발명은 강유전 기억 소자를 사용하는 강유전체 메모리 장치에 관한 것이다.
일반적으로, 강유전 기억 소자에 저장된 정보를 읽는 과정에서 워드라인(wordline, 이하 WL이라 함)을 열고 커패시터 양단에 전압차를 인가하면,셀에 저장된 정보('0' 또는 '1')에 따라 정비트라인(bitline, 이하 BL이라 함)은 서로 다른 전압 V0 또는 V1을 갖게 된다. 이 전압 V0, V1은 소신호이기 때문에 BL 라인 및 부비트라인(이하, /BL이라 함) 사이에 연결된 감지 증폭기를 통해 증폭된다. 감지 증폭기에서 소신호(V0, V1)를 증폭 시켜주기 위해서는 V0과 V1 사이의 값을 갖는 레퍼런스 전압(Vref)이 부비트라인(bit line bar, 이하 /BL라 함)에 인가 되어야 한다. 즉/ BL에 인가된 레퍼런스 전압(Vref)에 비하여 BL의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은지를 감지 증폭기에서 감지 증폭하여, 그 셀에 저장된 데이터가 '0'인기 '1'인지를 판별하게 된다.
종래에는(2V/100ns 1T/1C Nonvolatile Ferroelectric memory Architecture with Bitline-Driven Read Scheme & Non-Relaxation Reference Cell, 1996 Symposium on VLSI Circuits Digest of Technical Papers pp48-49) 상기 레퍼런스 전압(Vref)을 만들어 주기 위하여 도 1에서와 같이 메모리 셀과 같은 크기를 갖는 레퍼런스 셀을 구비한 레퍼런스 전압 생성부를 이용한다.
도 1은 종래 기술에 따른 강유전체 메모리 장치를 간략히 도시한 블록도로서, 정비트라인(BL)과 부비트라인(/BL)의 미세한 전압차를 감지하여 증폭하는 감지 증폭기(100), 스위칭 트랜지스터 1개와 강유전체 커패시터 1개로 이루어져 데이터를 저장하는 메모리 셀(110), 감지 증폭에 필요한 레퍼런스 전압을 생성하는 레퍼런스 전압 생성부(120), 및 정비트라인(BL)과 부비트라인(/BL)을 접지레벨 또는 전원전압 레벨로 프리차지시키는 프리차지회로부(130)로 이루어진다. 메모리 셀(110)의 스위칭 트랜지스터의 소스는 정비트라인(BL)에 연결되며 스위칭 트랜지스터의게이트는 워드라인(WL)에 연결되고, 강유전체 커패시터 전극의 한쪽은 스위칭 트랜지스터의 드레인에 연결되며 다른 한쪽은 강유전체 커패시터를 구동하기 위한 플레이트 라인(CP)에 연결된다.
프리차지회로부(130)는 정비트라인(BL)과 부비트라인(/BL) 간에 병렬 접속되고, 로우프리차지신호(DBLP)와 하이프리차지신호(/DBLP)를 각 게이트의 입력으로 받으며 차례로 직렬접속되는 두 개의 엔모스트랜지스터 및 두 개의 피모스트랜지스터로 이루어지며, 두 개의 엔모스트랜지스터의 소스에는 접지레벨이 인가되고, 두 개의 피모스트랜지스터의 소스에는 전원전압레벨이 인가되도록 구성한다.
상기 레퍼런스 전압 생성부(120)의 레퍼런스 셀의 초기 분극(Polarization) 상태는 강유전체 커패시터 양단의 전압과 유기된 전하량의 히스테리시스 곡선에서 0점에 위치한다. 읽기 동작시 BL을 'Vcc'로 프리차지시킨 후 WL 및 레퍼런스 워드라인(RWL)을 구동하게 되면, 메모리 셀에 저장된 정보에 의해 유기되는 전위와 레퍼런스 전압 생성부(120)에서 유기되는 전위가 BL과 /BL에 각각 실리게 된다. 이때, 감지 증폭기(100)에서 BL과 /BL에 유기된 전위를 증폭하게 된다.
한편, 감지 증폭 후, 메모리 셀에 저장되었던 정보와 레퍼런스 셀의 초기 상태를 재저장시켜 주어야하는 데, 레퍼런스 셀을 초기상태의 0점으로 되돌리기 위해서 레퍼런스 셀플레이트(RCP) 전위를 적당한 전압으로 조절하여 구동시켜주어야 한다. 여기서, 레퍼런스 셀의 분극을 정확히 0점으로 보내주어야 다음 정보를 읽을 수 있다. 그러나, 레퍼런스 셀의 분극을 정확히 0점으로 보내줄 수 있는 RCP 전위를 생성하는 것은 매우 어려운 일이다.
또한, BL과 /BL을 Vcc로 프리차지시킴으로써, 메모리 셀의 정보를 읽기 위해 감지 증폭기(100)를 구동할 때 BL이 Vcc에 근접한 레벨에서 접지전원 레벨까지 증폭되어야 하므로 증폭 속도가 그만큼 느려지게 된다. 그리고, 각각의 BL마다 레퍼런스 전압 생성부가 필요하여 칩 구현 면적이 커지는 문제가 있다.
본 발명은 별도의 레퍼런스 전압 생성부를 구비하지 않고 구현 면적을 줄인 강유전체 메모리 장치를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은, 감지 증폭기의 증폭 속도를 개선한 강유전체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 강유전체 메모리 장치를 간략히 도시한 블록도.
도 2는 별도의 레퍼런스 셀 없이 강유전 기억소자에 저장된 데이터를 읽을 수 있도록 구성한 본 발명의 일실시 회로도.
도 3a는 본 발명에 따른 제어 신호 생성부의 내부 회로도.
도 3b는 상기 도 3a의 제어 신호 생성부에 대한 신호 파형도.
도 4는 상기 도 2의 회로를 구동하기 위한 신호 파형도 및 각 구간별 강유전체 커패시터의 Q-V 곡선을 도시한 도면.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며, 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이와, 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서, 1/2 전원전압보다 높은 값(전원전압보다는 낮음)을 갖는 전압으로 상기 정비트라인을 프리차지하는 수단; 및 실질적인 1/2 전원전압으로 상기 부비트라인을 프리차지하는 수단을 구비하는 강유전체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며, 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이를 구비하는 강유전체 메모리 장치에 있어서, 상기 워드라인을 구동하기 위한 행 어드레스의 최하위비트에 응답하여, 1/2 전원전압보다 높은 값(전원전압보다는 낮음)을 갖는 제1 전압으로 상기 정비트라인을 프리차지하는 수단; 상기 최하위비트에 응답하여, 실질적인 1/2 전원전압레벨의 제2 전압으로 상기 부비트라인을 프리차지하는 수단; 및 읽기 구동 시 상기 부비트라인의 상기 제2 전압을 기준전압으로하여 상기 정비트라인의 전압 레벨을 감지증폭하는 감지 증폭 수단을 구비하는 강유전체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이와, 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서, 제1 및 제2 제어 신호에 응답하여 상기 정비트라인을 1/2 전원전압보다 높은 레벨값(전원전압보다는 낮음)을 갖는 제1 전압으로 프리차지 하기 위한 제1 프리차지 수단; 및 상기 제1 및 제2 제어 신호에 응답하여 상기 부비트라인을 실질적인 1/2 전원전압 레벨의 제2 전압으로 프리차지 하기 위한 제2 프리차지 수단을 구비하며, 상기 감지 증폭기는, 읽기 구동 시 상기 부비트라인의 상기 제2 전압을 기준전압으로하여 상기 정비트라인의 전압 레벨을 감지증폭하는 것을 특징으로 하는 강유전체 메모리 장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명을 간단히 요약하면 다음과 같다.
본 발명은 별도의 레퍼런스 셀을 쓰지 않고 1/2Vcc(half Vcc)을 레퍼런스 전압으로 사용한다. 읽기 동작 전에 BL을 (1/2Vcc + α)로, /BL을 1/2Vcc 레벨로 각각 프리차지한다. 그리고, 읽기 동작 시 BL이 (1/2Vcc + α)로 프리차지된 상태에서 WL을 구동하면, '0'의 정보(셀에 저장된 데이터가 '0'인 경우)에 의해 1/2Vcc 레벨보다 낮은 전위가 BL 라인에 유기되고, '1'의 정보(셀에 저장된 데이터가 '0'인 경우)에 의해 1/2Vcc 레벨보다 높은 전위가 BL 라인에 유기된다. 이때, 메모리 셀의 정보에 의해 유기된 BL 전위와 1/2Vcc 레벨로 프리차지 되어있는 /BL 전위를 감지 증폭기에서 감지 증폭한다.
여기서, 유의할 점은 BL을 (1/2Vcc + α) 레벨로 프리차지할 때, 메모리 셀의 전하량과 BL의 기생 캐패시터의 크기에 의해 BL에 프리차지 시켜주어야 할 전위가 결정되기 때문에, 이를 충분히 고려하여 α값의 레벨을 결정하여야 한다.
도 2는 BL(BL0N, BL1N)을 (1/2Vcc + α)로, /BL(BL0T, BL1T)을 1/2Vcc 레벨로 각각 프리차지하여, 별도의 레퍼런스 셀 없이 강유전 기억소자에 저장된 데이터를 읽을 수 있도록 구성한 본 발명의 일실시 회로도로서, 하나의 메모리 셀이 1개의 스위칭 트랜지스터와 1개의 강유전체 커패시터로 구성되며, 다수의 워드라인 및 다수의 비트라인이 서로 교차되어 매트릭스 형태로 구성된 강유전체 메모리 어레이(210), BL 및 /BL의 신호를 감지하여 증폭하는 감지 증폭기(200), 제어 신호(HBLO, HBLE)에 응답하여 BL을 HVA 레벨로 프리차지 하기 위한 BL 프리차지부(220), /BL을 HV 레벨로 프리차지 하기 위한 /BL 프리차지부(230), 비트라인프리차지신호(PBL)에 응답하여 BL 및 /BL을 접지 전원(Vss) 레벨로 프리차지 하기 위한 Vss 프리차지부(240) 및 컬럼 스위치 신호(column switch signal, Ysw)에 응답하여 감지 증폭기(200)에 의해 증폭된 BL0N, BL0T, BL1N, BL1T의 전위를 데이터 버스라인(IO0N, IO0T, IO1N, IO1T)으로 전달하기 위한 데이터 전달부(250)를 포함하여 이루어진다. 또한, 본 발명은 WL을 구동하는 행 어드레스의 최하위비트(LSB)에 응답하여 제어 신호(HBLO, HBLE)를 생성하기 위한 제어 신호 생성부(도면에 도시되지 않음)를 더 포함한다.
감지 증폭기(200), 메모리 셀 어레이(210) 및 Vss 프리차지부(240)의 구조는 상기 도 1의 강유전체 메모리 장치의 그것과 동일하여, 상세한 구성 설명은 생략한다.
구체적으로, BL 프리차지부(220)는 BL0N 및 (1/2Vcc + α) 공급단(도면에서 HVA) 사이에 연결되며, 게이트로 제어 신호(HBLE)를 입력받는 NMOS 트랜지스터(N1), BL0T 및 HVA 사이에 연결되며, 게이트로 제어 신호(HBLO)를 입력받는 NMOS 트랜지스터(N2), BL1N 및 HVA 사이에 연결되며, 게이트로 제어 신호(HBLE)를 입력받는 NMOS 트랜지스터(N3), BL1T 및 HVA 사이에 연결되며, 게이트로 제어 신호(HBLO)를 입력받는 NMOS 트랜지스터(N4)로 이루어진다.
/BL 프리차지부(230)는 BL0N 및 1/2Vcc 공급단(도면에서 HV) 사이에 연결되며, 게이트로 제어 신호(HBLO)를 입력받는 NMOS 트랜지스터(N5), BL0T 및 HV 사이에 연결되며, 게이트로 제어 신호(HBLE)를 입력받는 NMOS 트랜지스터(N6), BL1N 및 HV 사이에 연결되며, 게이트로 제어 신호(HBLO)를 입력받는 NMOS 트랜지스터(N7),BL1T 및 HV 사이에 연결되며, 게이트로 제어 신호(HBLE)를 입력받는 NMOS 트랜지스터(N8)로 이루어진다.
도 3a는 WL0 또는 WL1을 구동하는 행 어드레스의 최하위비트(A0)에 응답하여 제어 신호(HBLO, HBLE)를 생성하기 위한 제어 신호 생성부의 내부 회로도이고, 도 3b는 상기 도 3a의 제어 신호 생성부에 대한 신호 파형도이다.
도면에 도시된 바와 같이, 제어 신호 생성부는 어드레스의 최하위비트(A0)를 입력받아 지연하는 2개의 인버터(I1, I2), 어드레스의 최하위비트(A0)를 입력받아 반전하는 인버터(I3), 제어 신호(HBL)와 인버터(I2)로부터의 지연 신호를 입력받아 NAND하는 NAND 게이트(ND1), 제어 신호(HBL)와 인버터(I3)로부터의 반전 신호를 입력받아 NAND하는 NAND 게이트(ND2), NAND 게이트(ND1)로부터의 신호를 반전하여 제어 신호(HBLO)로 출력하는 인버터(I4), NAND 게이트(ND2)로부터의 신호를 반전하여 제어 신호(HBLE)로 출력하는 인버터(I5)를 포함한다.
행 어드레스의 최하위 비트(A0)가 '로우'이면 도 2에서 WL0이 선택된다. 따라서, 최하위비트(A0)가 '로우'일 때 제어 신호(HBL)와의 조합에 의해 새로운 제어 신호 HBLE(HBL EVEN)가 생성되고, 최하위비트(A0)가 '하이'일 때 새로운 제어 신호 HBLO(HBL ODD)가 생성된다.
도 4는 도 2의 회로를 구동하기 위한 신호 파형도 및 각 구간별 강유전체 커패시터의 Q-V 곡선을 도시한 도면이다.
도 2, 도 3a, 도 3b 및 도4를 참조하여 본 발명의 일실시 동작을 설명한다.
먼저, '하이' 레벨의 PBL 신호에 의해 BL0N, BL0T, BL1N 및 BL1T는 접지 레벨로 디스차지된다. 읽기 동작을 시작 하기 위해 행 어드레스의 최하위 비트(A0)가 '로우'로 입력되면, 제어 신호 생성부를 통해 제어 신호(HBLE)가 인에이블되고, 그에 따라 BL0N 및 BL1N은 HVA로 프리차지 되고, BL0T 및 BL1T는 HV로 프리차지된다. 이어서, 어드레스 디코딩(decoding) 동작에 의해 WL0이 선택된다.
만약, 메모리 셀의 커패시터(C0)에 '0'의 정보가 저장되고, 또다른 메모리 셀의 커패시터(C1)에 '1'의 정보가 저장되어 있는 경우라면, WL0이 구동될 때 HVA로 프리차지된 BL0N은 도 4의 구간 1, 2에서와 같이 커패시터(C0)의 분극이 a점에서 c점으로 이동하게 됨으로써 잃게 되는 차지(charge)에 의해 HV 보다 낮은 레벨로 유기되고, BL1N은 커패시터(C1)의 분극이 b점에서 d점으로 이동하여, HV 보다 높은 레벨로 유기되게 된다.
'0'을 저장한 셀에 의해 유기된 전위를 갖는 BL0N과 '1'을 저장한 셀에 의해 유기된 전위를 갖는 BL1N의 레벨이 안정된 상태가 되면, 이미 HV 레벨로 프리차지된 BL0T 및 BL1T와의 전위차(ΔV)를 증폭하기 위해서 감지 증폭 인에이블 신호(SAP, SAN)가 인에이블된다.
감지 증폭기(200)의 증폭 후 메모리 셀의 분극을 살펴보면, 구간3과 같이 커패시터(C0)는 양단의 전위차가 없기 때문에 e점에 위치하게 되고, 또다른 커패시터(C1)는 f점에서 위치하게 된다.
계속해서, 감지 증폭기(200)를 통해 완전히 Vcc 레벨과 접지 레벨로 증폭된 정보는 '하이' 레벨의 컬럼 스위치 신호(column switch signal, Ysw)에 의해 데이터 버스라인(IO0N, IO0T, IO1N, IO1T)으로 전달된다.
그리고 난 후, 읽기 전의 상태로 재저장하여 주기 위해 구간4에서 셀플레이트라인(PL)을 구동하여 커패시터(C0)의 분극은 g점으로 끌려 내려오게 되고, 커패시터(C1)는 양단의 전위차가 없어 h점에 위치하게 된다. 구간5에서 셀플레이트라인(PL)을 접지레벨로 만들어주고 구간6에서 비트라인프리차지신호(PBL)를 구동하여 BL0N, BL0T, BL1N, BL1TL을 접지레벨로 디스차지해줌으로써 읽기 동작과 재저장 동작을 완료한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 강유전 기억 소자를 사용한 반도체 장치에서 정비트라인을 (1/2Vcc + α)로, 부비트라인을 1/2Vcc로 각각 프리차지하고, 감지 증폭기에서 상기 부비트라인의 1/2Vcc 레벨을 레퍼런스 전압으로 감지 증폭하여 별도의 레퍼런스 전압 생성부가 필요없어짐으로써 소자의 구현 면적을 현저히 줄일 수 있는 효과가 있다.
또한, 본 발명은 BL, /BL의 전위를 종래와 달리 1/2Vcc 및 1/2Vcc+α로 프리차지함으로써, 증폭되는 레벨을 줄여 증폭 속도를 개선할 수 있는 또다른 효과를 구현하고 있다.

Claims (5)

  1. 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며, 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이와, 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서,
    1/2 전원전압보다 높은 값(전원전압보다는 낮음)을 갖는 전압으로 상기 정비트라인을 프리차지하는 수단; 및
    실질적인 1/2 전원전압으로 상기 부비트라인을 프리차지하는 수단
    을 구비하는 강유전체 메모리 장치.
  2. 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며, 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이를 구비하는 강유전체 메모리 장치에 있어서,
    상기 워드라인을 구동하기 위한 행 어드레스의 최하위비트에 응답하여, 1/2 전원전압보다 높은 값(전원전압보다는 낮음)을 갖는 제1 전압으로 상기 정비트라인을 프리차지하는 수단;
    상기 최하위비트에 응답하여, 실질적인 1/2 전원전압레벨의 제2 전압으로 상기 부비트라인을 프리차지하는 수단; 및
    읽기 구동 시 상기 부비트라인의 상기 제2 전압을 기준전압으로하여 상기 정비트라인의 전압 레벨을 감지증폭하는 감지 증폭 수단
    을 구비하는 강유전체 메모리 장치.
  3. 다수의 워드라인 및 다수의 정/부비트라인이 서로 교차되어 매트릭스 형태로 구성되며 하나의 셀당 하나 이상의 강유전체 커패시터를 포함하는 강유전체 메모리 어레이와, 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서,
    제1 및 제2 제어 신호에 응답하여 상기 정비트라인을 1/2 전원전압보다 높은 레벨값(전원전압보다는 낮음)을 갖는 제1 전압으로 프리차지 하기 위한 제1 프리차지 수단; 및
    상기 제1 및 제2 제어 신호에 응답하여 상기 부비트라인을 실질적인 1/2 전원전압 레벨의 제2 전압으로 프리차지 하기 위한 제2 프리차지 수단을 구비하며,
    상기 감지 증폭기는,
    읽기 구동 시 상기 부비트라인의 상기 제2 전압을 기준전압으로하여 상기 정비트라인의 전압 레벨을 감지증폭하는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 워드 라인을 구동하는 행 어드레스의 최하위비트에 응답하여 상기 제1 및 제2 제어 신호를 생성하기 위한 제어 신호 생성 수단을 더 포함하며,
    상기 제어 신호 생성 수단은,
    상기 최하위비트를 소정시간 지연하여 입력받아 일정한 주기로 인에이블되는 제3 제어 신호와 부정논리곱하기 위한 제1 부정논리곱 수단; 및
    반전된 상기 최하위비트 및 상기 제3 제어 신호를 입력받아 부정논리곱하기 위한 제2 부정논리곱 수단
    을 포함하여 이루어지는 강유전체 메모리 장치.
  5. 제 3 항에 있어서,
    비트라인프리차지신호에 응답하여 상기 정비트라인 및 상기 부비트라인을 접지 전원 레벨로 프리차지 하기 위한 제3 프리차지 수단; 및
    컬럼 스위치 신호에 응답하여 상기 감지 증폭기를 통해 증폭된 상기 정비트라인 및 상기 부비트라인을 데이터 버스라인으로 전달하기 위한 데이터 전달 수단
    을 더 포함하여 이루어지는 강유전체 메모리 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1011976A (ja) * 1996-06-25 1998-01-16 Sony Corp 半導体記憶装置及びそのデータ読出方法
JPH1139882A (ja) * 1997-07-16 1999-02-12 Nec Corp 強誘電体メモリ装置
KR19990021587A (ko) * 1997-08-30 1999-03-25 김영환 강유전체 메모리 소자 및 그 구동 방법
JPH11191295A (ja) * 1997-12-26 1999-07-13 Nec Corp 強誘電体メモリ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1011976A (ja) * 1996-06-25 1998-01-16 Sony Corp 半導体記憶装置及びそのデータ読出方法
JPH1139882A (ja) * 1997-07-16 1999-02-12 Nec Corp 強誘電体メモリ装置
KR19990021587A (ko) * 1997-08-30 1999-03-25 김영환 강유전체 메모리 소자 및 그 구동 방법
JPH11191295A (ja) * 1997-12-26 1999-07-13 Nec Corp 強誘電体メモリ装置

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