KR102499096B1

KR102499096B1 - 표면 처리 구리박, 동장 적층판 및 프린트 배선판

Info

Publication number: KR102499096B1
Application number: KR1020207033187A
Authority: KR
Inventors: 노부아키 미야모토; 아츠시 미키
Original assignee: 제이엑스금속주식회사
Priority date: 2018-04-27
Filing date: 2019-04-22
Publication date: 2023-02-14
Anticipated expiration: 2039-04-22
Also published as: PH12020551282A1; US20210362475A1; EP3786317A1; EP3786317A4; EP3786316A4; WO2019208521A1; JP7330172B2; JP2023133413A; WO2019208525A1; PH12020551363A1; WO2019208522A1; CN112041485B; TW201945599A; JP2023143918A; PH12020551364A1; US20210331449A1; EP3786318A1; US11375624B2; US20210360785A1; CN111971421A

Abstract

구리박(2)과, 구리박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는 표면 처리 구리박(1)이다. 이 표면 처리 구리박(1)의 제1 표면 처리층(3)은, Ni 부착량이 20 내지 200μg/d㎡, Zn 부착량이 20 내지 1000μg/d㎡이다. 또한, 동장 적층판(10)은, 표면 처리 구리박(1)과, 표면 처리 구리박(1)의 제1 표면 처리층(3)에 접착된 절연 기재(11)를 구비한다.

Description

표면 처리 구리박, 동장 적층판 및 프린트 배선판

본 개시는, 표면 처리 구리박, 동장 적층판 및 프린트 배선판에 관한 것이다.

근년, 전자 기기의 소형화, 고성능화 등의 요구의 증대에 수반하여, 전자 기기에 탑재되는 프린트 배선판에 대한 회로 패턴(「도체 패턴」이라고도 한다)의 파인 피치화(미세화)가 요구되고 있다.

프린트 배선판의 제조 방법으로서는, 서브트랙티브법, 세미 애디티브법 등의 다양한 방법이 알려져 있다. 그 중에서도 서브트랙티브법에서는, 구리박에 절연 기재를 접착시켜서 동장 적층판을 형성한 후, 구리박 표면에 레지스트를 도포 및 노광하여 소정의 레지스트 패턴을 형성하고, 레지스트 패턴이 형성되어 있지 않은 부분(불필요부)을 에칭으로 제거함으로써 회로 패턴이 형성된다.

상기의 파인 피치화의 요구에 대하여, 예를 들어 특허문헌 1에는, 구리박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리를 행한 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성함으로써, 회로 패턴의 파인 피치화가 가능한 표면 처리 구리박이 얻어지는 것이 기재되어 있다.

일본 특허 제2849059호 공보

그러나, 종래의 표면 처리 구리박은, 표면 처리층(도금층)의 에칭 속도가 구리박의 에칭 속도에 비하여 늦기 때문에, 구리박 표면(톱)으로부터 절연 기재(보텀)측을 향하여 끝이 넓게 에칭되어 버려, 회로 패턴의 에칭 팩터가 저하된다는 문제가 있다. 그리고, 회로 패턴의 에칭 팩터가 낮으면, 인접하는 회로 간의 스페이스를 넓게 할 필요가 있기 때문에, 회로 패턴의 파인 피치화가 어려워진다.

본 발명의 실시 형태는, 상기와 같은 문제를 해결하기 위하여 이루어진 것이고, 파인 피치화에 적합한 고에칭 팩터의 회로 패턴을 형성하는 것이 가능한 표면 처리 구리박 및 동장 적층판을 제공하는 것을 목적으로 한다.

또한, 본 발명의 실시 형태는, 고에칭 팩터의 회로 패턴을 갖는 프린트 배선판을 제공하는 것을 목적으로 한다.

본 발명자들은, 상기의 문제를 해결하도록 예의 연구를 행한 결과, 구리박의 한쪽 면에 형성된 표면 처리층에 있어서, 에칭액에 용해되기 어려운 Ni의 부착량과, 에칭액에 용해되기 쉬운 Zn의 부착량을 특정한 범위로 제어함으로써, 회로 패턴의 에칭 팩터를 높일 수 있는 것을 발견하고, 본 발명의 실시 형태에 이르렀다.

즉, 본 발명의 실시 형태는, 구리박과, 상기 구리박의 한쪽 면에 형성된 제1 표면 처리층을 갖고, 상기 제1 표면 처리층은, Ni 부착량이 20 내지 200μg/d㎡, Zn 부착량이 20 내지 1000μg/d㎡인 표면 처리 구리박에 관한 것이다.

또한, 본 발명의 실시 형태는, 표면 처리 구리박과, 상기 표면 처리 구리박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판에 관한 것이다.

또한, 본 발명의 실시 형태는, 상기 동장 적층판의 상기 표면 처리 구리박을 에칭하여 형성된 회로 패턴을 구비하는 프린트 배선판에 관한 것이다.

본 발명의 실시 형태에 따르면, 파인 피치화에 적합한 고에칭 팩터의 회로 패턴을 형성하는 것이 가능한 표면 처리 구리박 및 동장 적층판을 제공할 수 있다.

또한, 본 발명의 실시 형태에 따르면, 고에칭 팩터의 회로 패턴을 갖는 프린트 배선판을 제공할 수 있다.

도 1은, 본 발명의 실시 형태의 표면 처리 구리박을 사용한 동장 적층판의 단면도이다.
도 2는, 제2 표면 처리층을 더 갖는 본 발명의 실시 형태의 표면 처리 구리박을 사용한 동장 적층판의 단면도이다.
도 3은, 서브트랙티브법에 의한 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.

이하, 본 발명의 적합한 실시 형태에 대하여 구체적으로 설명하지만, 본 발명은 이들에 한정되어서 해석되어야 하는 것은 아니고, 본 발명의 요지를 일탈하지 않는 한에 있어서, 당업자의 지식에 기초하여, 다양한 변경, 개량 등을 행할 수 있다. 이 실시 형태에 개시되어 있는 복수의 구성 요소는, 적당한 조합에 의해, 여러가지 발명을 형성할 수 있다. 예를 들어, 이 실시 형태에 나타나는 전체 구성 요소로부터 몇 가지의 구성 요소를 삭제해도 되고, 다른 실시 형태의 구성 요소를 적절히 조합해도 된다.

도 1은, 본 발명의 실시 형태의 표면 처리 구리박을 사용한 동장 적층판의 단면도이다.

표면 처리 구리박(1)은, 구리박(2)과, 구리박(2)의 한쪽 면에 형성된 제1 표면 처리층(3)을 갖는다. 또한, 동장 적층판(10)은, 표면 처리 구리박(1)과, 표면 처리 구리박(1)의 제1 표면 처리층(3)에 접착된 절연 기재(11)를 갖는다.

제1 표면 처리층(3)은, 부착 원소로서 Ni 및 Zn을 적어도 포함한다.

Ni은 에칭액에 용해되기 어려운 성분이기 때문에, 제1 표면 처리층(3)의 Ni 부착량을 200μg/d㎡ 이하로 제어함으로써, 제1 표면 처리층(3)이 에칭액에 용해되기 쉬워진다. 그 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능해진다. 이 에칭 팩터를 안정되게 높이는 관점에서는, 제1 표면 처리층(3)의 Ni 부착량을, 바람직하게는 180μg/d㎡ 이하, 보다 바람직하게는 100μg/d㎡ 이하로 제어한다. 한편, 제1 표면 처리층(3)에 의한 소정의 효과(예를 들어, 내열성 등)를 확보하는 관점에서, 제1 표면 처리층(3)의 Ni 부착량을 20μg/d㎡ 이상으로 제어한다.

또한, 회로 패턴을 형성한 후에는 금 도금 등의 표면 처리가 행하여지는 경우가 있지만, 그 전처리로서, 회로 패턴의 표면으로부터 불필요한 물질을 제거하는 소프트 에칭을 행하면, 회로 패턴의 에지부에 소프트 에칭액이 스며드는 경우가 있다. Ni은, 이 소프트 에칭액의 스며듦을 억제하는 효과가 있다. 이 효과를 충분히 확보하는 관점에서는, 제1 표면 처리층(3)의 Ni 부착량을, 30μg/d㎡ 이상으로 제어하는 것이 바람직하고, 40μg/d㎡ 이상으로 제어하는 것이 보다 바람직하다.

Zn은 에칭액에 용해되기 쉽기 때문에, 비교적 많이 부착시킬 수 있다. 그 때문에, 제1 표면 처리층(3)의 Zn 부착량을 1000μg/d㎡ 이하로 제어함으로써, 제1 표면 처리층(3)이 용해되기 쉬워지는 결과, 회로 패턴의 에칭 팩터를 높이는 것이 가능해진다. 이 에칭 팩터를 안정되게 높이는 관점에서는, 제1 표면 처리층(3)의 Zn 부착량을, 바람직하게는 700μg/d㎡ 이하, 보다 바람직하게는 600μg/d㎡ 이하로 제어한다. 한편, 제1 표면 처리층(3)에 의한 소정의 효과(예를 들어, 내열성, 내약품성 등)를 확보하는 관점에서, 제1 표면 처리층(3)의 Zn 부착량을 20μg/d㎡ 이상, 바람직하게는 100μg/d㎡ 이상, 보다 바람직하게는 300μg/d㎡ 이상으로 제어한다. 예를 들어, Zn은 구리의 열확산을 방지하는 배리어 효과가 있기 때문에, 조화 입자 및 구리박 중의 구리가 열확산에 의해 표층에 나오는 것을 억제할 수 있다. 그 결과, 구리가 소프트 에칭액 등의 약액에 직접 접촉하기 어려워지기 때문에, 회로 패턴의 에지부에 소프트 에칭액이 스며드는 것을 억제하는 것이 가능해진다.

제1 표면 처리층(3)은, 부착 원소로서, Ni 및 Zn 이외에 Co, Cr 등의 원소를 포함할 수 있다.

제1 표면 처리층(3)의 Co 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 1500μg/d㎡ 이하, 보다 바람직하게는 500μg/d㎡ 이하, 더욱 바람직하게는 100μg/d㎡ 이하, 특히 바람직하게는 30μg/d㎡ 이하이다. 제1 표면 처리층(3)의 Co 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다. 또한, Co 부착량의 하한은, 특별히 한정되지 않지만, 전형적으로 0.1μg/d㎡, 바람직하게는 0.5μg/d㎡이다.

또한, Co는 자성 금속이기 때문에, 제1 표면 처리층(3)의 Co 부착량을 특히 100μg/d㎡ 이하, 바람직하게는 0.5 내지 100μg/d㎡로 억제함으로써, 고주파 특성이 우수한 프린트 배선판을 제작 가능한 표면 처리 구리박(1)을 얻을 수 있다.

제1 표면 처리층(3)의 Cr 부착량은, 제1 표면 처리층(3)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 500μg/d㎡ 이하, 보다 바람직하게는 0.5 내지 300μg/d㎡, 더욱 바람직하게는 1 내지 100μg/d㎡이다. 제1 표면 처리층(3)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.

제1 표면 처리층(3)의 Rz는, 특별히 한정되지 않지만, 바람직하게는 0.3 내지 1.5㎛, 보다 바람직하게는 0.4 내지 1.2㎛, 더욱 바람직하게는 0.5 내지 0.9㎛이다. 제1 표면 처리층(3)의 Rz를 상기 범위 내로 함으로써, 절연 기재(11)와의 접착성을 향상시킬 수 있다.

여기서, 본 명세서에 있어서 「Rz」란, JIS B0601: 1994에 규정되는 10점 평균 조도를 의미한다.

제1 표면 처리층(3)의 종류는, Ni 부착량 및 Zn 부착량이 상기의 범위 내이면 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 각종 표면 처리층을 사용할 수 있다. 표면 처리층의 예로서는, 조화 처리층, 내열층, 방청층, 크로메이트 처리층, 실란 커플링 처리층 등을 들 수 있다. 이들의 층은, 단일 또는 2종 이상을 조합하여 사용할 수 있다. 그 중에서도 제1 표면 처리층(3)은, 절연 기재(11)와의 접착성의 관점에서, 조화 처리층을 갖는 것이 바람직하다.

여기서, 본 명세서에 있어서 「조화 처리층」이란, 조화 처리에 의해 형성되는 층이고, 조화 입자의 층을 포함한다. 또한, 조화 처리에서는, 전처리로서 통상의 구리 도금 등이 행하여지거나, 마무리 처리로서 조화 입자의 탈락을 방지하기 위하여 통상의 구리 도금 등이 행하여지거나 하는 경우가 있지만, 본 명세서에 있어서의 「조화 처리층」은, 이들의 전처리 및 마무리 처리에 의해 형성되는 층을 포함한다.

조화 입자로서는, 특별히 한정되지 않지만, 구리, 니켈, 코발트, 인, 텅스텐, 비소, 몰리브덴, 크롬 및 아연으로 이루어지는 군에서 선택된 어느 것의 단체 또는 어느 1종 이상을 포함하는 합금으로부터 형성할 수 있다. 또한, 조화 입자를 형성한 후, 추가로 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 2차 입자 및 3차 입자를 마련하는 조화 처리를 행할 수도 있다.

조화 처리층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 조건은 이하와 같다. 또한, 전기 도금은 2단계로 나누어 행해도 된다.

도금액 조성: 10 내지 20g/L의 Cu, 50 내지 100g/L의 황산

도금액 온도: 25 내지 50℃

전기 도금 조건: 전류 밀도 1 내지 60A/d㎡, 시간 1 내지 10초

내열층 및 방청층으로서는, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 재료로 형성할 수 있다. 또한, 내열층은 방청층으로서도 기능하는 경우가 있기 때문에, 내열층 및 방청층으로서, 내열층 및 방청층의 양쪽의 기능을 갖는 1개의 층을 형성해도 된다.

내열층 및/또는 방청층으로서는, 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철, 탄탈의 군에서 선택되는 1종 이상의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태이어도 된다)를 포함하는 층일 수 있다. 내열층 및/또는 방청층의 예로서는, 니켈-아연 합금을 포함하는 층을 들 수 있다.

내열층 및 방청층은, 전기 도금에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 내열층(Ni-Zn층)의 조건은 이하와 같다.

도금액 조성: 1 내지 30g/L의 Ni, 1 내지 30g/L의 Zn

도금액 pH: 2 내지 5

도금액 온도: 30 내지 50℃

전기 도금 조건: 전류 밀도 1 내지 10A/d㎡, 시간 0.1 내지 5초

크로메이트 처리층으로서는, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 재료로 형성할 수 있다.

여기서, 본 명세서에 있어서 「크로메이트 처리층」이란, 무수 크롬산, 크롬산, 2크롬산, 크롬산염 또는 2크롬산염을 포함하는 액으로 형성된 층을 의미한다. 크로메이트 처리층은, 코발트, 철, 니켈, 몰리브덴, 아연, 탄탈, 구리, 알루미늄, 인, 텅스텐, 주석, 비소, 티타늄 등의 원소(금속, 합금, 산화물, 질화물, 황화물 등의 어느 형태여도 된다)를 포함하는 층일 수 있다. 크로메이트 처리층의 예로서는, 무수 크롬산 또는 2크롬산칼륨 수용액으로 처리한 크로메이트 처리층, 무수 크롬산 또는 2크롬산칼륨 및 아연을 포함하는 처리액으로 처리한 크로메이트 처리층 등을 들 수 있다.

크로메이트 처리층은, 침지 크로메이트 처리에 의해 형성할 수 있다. 그 조건은, 특별히 한정되지 않지만, 전형적인 크로메이트 처리층의 조건은 이하와 같다.

크로메이트 액 조성: 1 내지 10g/L의 K₂Cr₂O₇, 0.01 내지 10g/L의 Zn

크로메이트 액 pH: 2 내지 5

크로메이트 액 온도: 30 내지 50℃

실란 커플링 처리층으로서는, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 재료로 형성할 수 있다.

여기서, 본 명세서에 있어서 「실란 커플링 처리층」이란, 실란 커플링제로 형성된 층을 의미한다.

실란 커플링제로서는, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 것을 사용할 수 있다. 실란 커플링제의 예로서는, 아미노계 실란 커플링제, 에폭시계 실란 커플링제, 머캅토계 실란 커플링제 등을 들 수 있다. 이들은, 단독 또는 2종 이상을 조합하여 사용할 수 있다.

실란 커플링제는, 공지된 방법에 의해 제조할 수 있지만, 시판품을 사용해도 된다. 실란 커플링제로서 이용 가능한 시판품의 예로서는, 신에쯔 가가꾸 고교 가부시키가이샤제의 KBM 시리즈, KBE 시리즈 등을 들 수 있다. 시판품의 실란 커플링제는, 단독으로 사용해도 되지만, 제1 표면 처리층(3)과 절연 기재(11)의 접착성(필 강도)의 관점에서, 2종 이상의 실란 커플링제의 혼합물로 하는 것이 바람직하다. 그 중에서도 바람직한 실란 커플링제의 혼합물은, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBM603(N-2-(아미노에틸)-3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM602(N-2-(아미노에틸)-3-아미노프로필디메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBM503(3-메타크릴옥시프로필트리메톡시실란)의 혼합물, KBE903(3-아미노트리에톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물, KBM903(3-아미노프로필트리메톡시실란)과 KBE503(3-메타크릴옥시프로필트리에톡시실란)의 혼합물이다.

2종 이상의 실란 커플링제의 혼합물로 하는 경우, 그 혼합 비율은, 특별히 한정되지 않고, 사용하는 실란 커플링제의 종류에 따라 적절히 조정하면 된다.

또한, 표면 처리 구리박(1)은, 도 2에 도시한 바와 같이, 구리박(2)의 다른 쪽 면에 형성된 제2 표면 처리층(4)을 더 가질 수 있다.

제2 표면 처리층(4)의 종류는, 특별히 한정되지 않고, 제1 표면 처리층(3)과 마찬가지로, 당해 기술분야에 있어서 공지된 각종 표면 처리층을 사용할 수 있다. 또한, 제2 표면 처리층(4)의 종류는, 제1 표면 처리층(3)과 동일해도 되고 달라도 된다.

제2 표면 처리층(4)은, 부착 원소로서, Ni, Zn, Cr 등의 원소를 포함할 수 있다.

제2 표면 처리층(4)의 Ni 부착량에 대한 제1 표면 처리층(3)의 Ni 부착량의 비는, 바람직하게는 0.01 내지 2.5, 보다 바람직하게는 0.6 내지 2.2이다. Ni은 에칭액에 용해되기 어려운 성분이기 때문에, Ni 부착량의 비를 상기의 범위로 함으로써, 동장 적층판(10)을 에칭할 때에 회로 패턴의 보텀측이 되는 제1 표면 처리층(3)의 용해를 촉진함과 함께, 회로 패턴의 톱측이 되는 제2 표면 처리층(4)의 용해를 억제할 수 있다. 그 때문에, 톱 폭과 보텀 폭의 차가 작고, 에칭 팩터가 높은 회로 패턴을 얻는 것이 가능해진다.

제2 표면 처리층(4)의 Ni 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 바람직하게는 0.1 내지 500μg/d㎡, 보다 바람직하게는 0.5 내지 200μg/d㎡, 더욱 바람직하게는 1 내지 100μg/d㎡이다. 제2 표면 처리층(4)의 Ni 부착량을 상기 범위 내로 함으로써, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.

제2 표면 처리층(4)의 Zn 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제2 표면 처리층(4)에 Zn이 함유되는 경우, 바람직하게는 10 내지 1000μg/d㎡, 보다 바람직하게는 50 내지 500μg/d㎡, 더욱 바람직하게는 100 내지 300μg/d㎡이다. 제2 표면 처리층(4)의 Zn 부착량을 상기 범위 내로 함으로써, 내열성 및 내약품성의 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.

제2 표면 처리층(4)의 Cr 부착량은, 제2 표면 처리층(4)의 종류에 의존하기 때문에 특별히 한정되지 않지만, 제2 표면 처리층(4)에 Cr이 함유되는 경우, 바람직하게는 0μg/d㎡ 초과 500μg/d㎡ 이하, 보다 바람직하게는 0.1 내지 100μg/d㎡, 더욱 바람직하게는 1 내지 50μg/d㎡이다. 제2 표면 처리층(4)의 Cr 부착량을 상기 범위 내로 함으로써, 방청 효과를 얻음과 함께, 회로 패턴의 에칭 팩터를 안정되게 높일 수 있다.

구리박(2)으로서는, 특별히 한정되지 않고, 전해 구리박 또는 압연 구리박의 어느 것이어도 된다. 전해 구리박은, 황산구리 도금욕으로부터 티타늄 또는 스테인리스의 드럼 상에 구리를 전해 석출시킴으로써 일반적으로 제조되지만, 드럼측에 형성되는 평탄한 S면(샤인면)과, S면의 반대측에 형성되는 M면(매트면)을 갖는다. 일반적으로, 전해 구리박의 M면은 요철을 갖고 있기 때문에, 제1 표면 처리층(3)을 전해 구리박의 M면, 제2 표면 처리층(4)을 전해 구리박의 S면에 형성함으로써, 제1 표면 처리층(3)과 절연 기재(11)의 접착성을 높일 수 있다.

구리박(2)의 재료로서는, 특별히 한정되지 않지만, 구리박(2)이 압연 구리박인 경우, 프린트 배선판의 회로 패턴으로서 통상 사용되는 터프 피치 구리(JIS H3100 합금 번호 C1100), 무산소동(JIS H3100 합금 번호 C1020 또는 JIS H3510 합금 번호 C1011) 등의 고순도의 구리를 사용할 수 있다. 또한, 예를 들어 Sn이 들어간 구리, Ag가 들어간 구리, Cr, Zr 또는 Mg 등을 첨가한 구리 합금, Ni 및 Si 등을 첨가한 콜슨계 구리 합금과 같은 구리 합금도 사용할 수 있다. 또한, 본 명세서에 있어서 「구리박(2)」이란, 구리 합금박도 포함하는 개념이다.

구리박(2)의 두께는, 특별히 한정되지 않지만, 예를 들어 1 내지 1000㎛, 혹은 1 내지 500㎛, 혹은 1 내지 300㎛, 혹은 3 내지 100㎛, 혹은 5 내지 70 ㎛, 혹은 6 내지 35 ㎛, 혹은 9 내지 18㎛로 할 수 있다.

상기와 같은 구성을 갖는 표면 처리 구리박(1)은, 당해 기술분야에 있어서 공지된 방법에 준하여 제조할 수 있다. 여기서, 제1 표면 처리층(3) 및 제2 표면 처리층(4)의 Ni 부착량, Ni 부착량의 비는, 예를 들어 형성하는 표면 처리층의 종류, 두께 등을 바꿈으로써 제어할 수 있다. 또한, 제1 표면 처리층(3)의 Rz는, 예를 들어 제1 표면 처리층(3)의 형성 조건 등을 조정함으로써 제어할 수 있다.

동장 적층판(10)은, 표면 처리 구리박(1)의 제1 표면 처리층(3)에 절연 기재(11)를 접착함으로써 제조할 수 있다.

절연 기재(11)로서는, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 것을 사용할 수 있다. 절연 기재(11)의 예로서는, 종이 기재 페놀 수지, 종이 기재 에폭시 수지, 합성 섬유 천 기재 에폭시 수지, 유리 천·종이 복합 기재 에폭시 수지, 유리 천·유리 부직포 복합 기재 에폭시 수지, 유리 천 기재 에폭시 수지, 폴리에스테르 필름, 폴리이미드 필름, 액정 폴리머, 불소 수지 등을 들 수 있다.

표면 처리 구리박(1)과 절연 기재(11)의 접착 방법으로서는, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 방법에 준하여 행할 수 있다. 예를 들어, 표면 처리 구리박(1)과 절연 기재(11)를 적층시켜서 열압착하면 된다.

상기와 같이 하여 제조된 동장 적층판(10)은, 프린트 배선판의 제조에 사용할 수 있다. 프린트 배선판의 제조 방법으로서는, 특별히 한정되지 않고, 서브트랙티브법, 세미 애디티브법 등의 공지된 방법을 사용할 수 있다. 그 중에서도 동장 적층판(10)은, 서브트랙티브법에서 사용하는 데 최적이다.

도 3은, 서브트랙티브법에 의한 프린트 배선판의 제조 방법을 설명하기 위한 단면도이다.

도 3에 있어서, 먼저, 동장 적층판(10)의 표면 처리 구리박(1)의 표면에 레지스트를 도포, 노광 및 현상함으로써 소정의 레지스트 패턴(20)을 형성한다(공정 (a)). 이어서, 레지스트 패턴(20)이 형성되어 있지 않은 부분(불필요부)의 표면 처리 구리박(1)을 에칭에 의해 제거한다(공정 (b)). 마지막으로, 표면 처리 구리박(1) 상의 레지스트 패턴(20)을 제거한다(공정 (c)).

또한, 이 서브트랙티브법에 있어서의 각종 조건은, 특별히 한정되지 않고, 당해 기술분야에 있어서 공지된 조건에 준하여 행할 수 있다.

실시예

이하, 본 발명의 실시 형태를 실시예에 의해 더욱 구체적으로 설명하지만, 본 발명은 이들의 실시예에 의해 전혀 한정되는 것은 아니다.

(실시예 1)

두께 12㎛의 압연 구리박(JX 킨조꾸사제 HA-V2박)을 준비하고, 한쪽 면에 제1 표면 처리층으로서 조화 처리층, 내열층 및 크로메이트 처리층을 순차 형성함과 함께, 다른 쪽의 면에 제2 표면 처리층으로서 내열층 및 크로메이트 처리층을 순차 형성함으로써 표면 처리 구리박을 얻었다. 각 층을 형성하기 위한 조건은 하기 대로이다.

<제1 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다. 전기 도금은 2단계로 나누어 행하였다.

(1단째의 조건)

도금액 조성: 11g/L의 Cu, 50g/L의 황산

도금액 온도: 25℃

전기 도금 조건: 전류 밀도 45.0A/d㎡, 시간 1.4초

(2단째의 조건)

도금액 조성: 20g/L의 Cu, 100g/L의 황산

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 4.1A/d㎡, 시간 2.8초

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

<제1 표면 처리층의 크로메이트 처리층>

전기 도금에 의해 크로메이트 처리층을 형성하였다.

도금액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

도금액 pH: 3.6

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 1.4초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

<제2 표면 처리층의 크로메이트 처리층>

침지 크로메이트 처리에 의해 크로메이트 처리층을 형성하였다.

크로메이트 액 조성: 3.0g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트 액 pH: 3.6

크로메이트 액 온도: 50℃

(실시예 2)

제1 표면 처리층의 조화 처리층의 형성 조건을 하기 대로 변경한 것 이외에는 실시예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.

<제1 표면 처리층의 조화 처리층>

(1단째의 조건)

도금액 조성: 11g/L의 Cu, 50g/L의 황산

도금액 온도: 25℃

전기 도금 조건: 전류 밀도 42.7A/d㎡, 시간 1.4초

(2단째의 조건)

도금액 조성: 20g/L의 Cu, 100g/L의 황산

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 3.8A/d㎡, 시간 2.8초

(비교예 1)

두께 12㎛의 압연 구리박(JX 킨조꾸사제 HA-V2박)을 준비하고, 한쪽 면에 제1 표면 처리층으로서 조화 처리층, 내열층(1), 내열층(2) 및 크로메이트 처리층을 순차 형성함과 함께, 다른 쪽의 면에 제2 표면 처리층으로서 내열층 및 크로메이트 처리층을 순차 형성함으로써 표면 처리 구리박을 얻었다. 각 층을 형성하기 위한 조건은 하기 대로이다.

<제1 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다.

도금액 조성: 15g/L의 Cu, 7.5g/L의 Co, 9.5g/L의 Ni

도금액 pH: 2.4

도금액 온도: 36℃

전기 도금 조건: 전류 밀도 32.9A/d㎡, 시간 1.8초

<제1 표면 처리층의 내열층(1)>

전기 도금에 의해 내열층(1)을 형성하였다.

도금액 조성: 3g/L의 Co, 13g/L의 Ni

도금액 pH: 2.0

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 18.4A/d㎡, 시간 0.4초

<제1 표면 처리층의 내열층(2)>

전기 도금에 의해 내열층(2)을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 3.5A/d㎡, 시간 0.4초

<제1 표면 처리층의 크로메이트 처리층>

크로메이트 액 조성: 3g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트 액 pH: 3.65

크로메이트 액 온도: 50℃

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 4.1A/d㎡, 시간 0.4초

<제2 표면 처리층의 크로메이트 처리층>

크로메이트 액 조성: 3g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트 액 pH: 3.65

크로메이트 액 온도: 50℃

(비교예 2)

제1 표면 처리층의 조화 처리층 및 내열층(1)의 형성 조건을 하기 대로 변경한 것 이외에는 비교예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.

<제1 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다.

도금액 조성: 15g/L의 Cu, 7.5g/L의 Co, 9.5g/L의 Ni

도금액 pH: 2.4

도금액 온도: 36℃

전기 도금 조건: 전류 밀도 31.5A/d㎡, 시간 1.8초

<제1 표면 처리층의 내열층(1)>

전기 도금에 의해 내열층(1)을 형성하였다.

도금액 조성: 3g/L의 Co, 13g/L의 Ni

도금액 pH: 2.0

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 19.1A/d㎡, 시간 0.4초

(비교예 3)

제1 표면 처리층의 조화 처리층, 내열층(1) 및 크로메이트 처리층의 형성 조건, 그리고 제2 표면 처리층의 내열층 및 크로메이트 처리층을 하기 대로 변경한 것 이외에는 비교예 1과 마찬가지로 하여 표면 처리 구리박을 얻었다.

<제1 표면 처리층의 조화 처리층>

전기 도금에 의해 조화 처리층을 형성하였다.

도금액 조성: 15g/L의 Cu, 7.5g/L의 Co, 9.5g/L의 Ni

도금액 pH: 2.4

도금액 온도: 36℃

전기 도금 조건: 전류 밀도 36.5A/d㎡, 시간 0.9초

<제1 표면 처리층의 내열층(1)>

전기 도금에 의해 내열층(1)을 형성하였다.

도금액 조성: 3g/L의 Co, 13g/L의 Ni

도금액 pH: 2.0

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 22.2A/d㎡, 시간 0.4초

<제1 표면 처리층의 크로메이트 처리층>

전기 도금에 의해 크로메이트 처리층을 형성하였다.

도금액 조성: 3g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

도금액 pH: 3.65

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 1.1A/d㎡, 시간 0.8초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.6A/d㎡, 시간 0.4초

<제2 표면 처리층의 크로메이트 처리층>

전기 도금에 의해 크로메이트 처리층을 형성하였다.

도금액 조성: 3g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

도금액 pH: 3.65

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 1.2A/d㎡, 시간 0.4초

상기의 실시예 1 내지 2 및 비교예 1 내지 3에서 얻어진 표면 처리 구리박에 대해서, 하기의 평가를 행하였다.

<제1 표면 처리층 및 제2 표면 처리층에 있어서의 각 원소의 부착량의 측정>

Ni, Zn 및 Co의 부착량은, 각 표면 처리층을 농도 20질량％의 질산에 용해하고, VARIAN사제의 원자 흡광 분광 광도계(형식: AA240FS)를 사용하여 원자 흡광법으로 정량 분석을 행함으로써 측정하였다. 또한, Cr의 부착량은 각 표면 처리층을 농도 7질량％의 염산에 용해하고, 상기와 마찬가지로 원자 흡광법으로 정량 분석을 행함으로써 측정하였다.

<표면 처리 구리박의 제1 표면 처리층의 Rz의 측정>

가부시키가이샤 고사카 겡큐쇼제의 접촉 조도계 Surfcorder SE-3C를 사용하고, JIS B0601: 1994에 준거하여 Rz(10점 평균 조도)를 측정하였다. 이 측정은, 측정 기준 길이를 0.8mm, 평가 길이를 4mm, 컷오프값을 0.25mm, 이송 속도를 0.1mm/초로 하고, 표면 처리 구리박의 폭 방향으로 측정 위치를 바꾸어서 10회 행하여, 10회의 측정값의 평균값을 평가 결과로 하였다.

<에칭 팩터의 평가>

표면 처리 구리박의 제1 표면 처리층 상에 폴리이미드 기판을 적층해서 300℃에서 1시간 가열하여 압착시킴으로써 동장 적층판을 제작하였다. 이어서, 표면 처리 구리박의 제2 표면 처리층 상에 감광성 레지스트를 도포하여 노광 및 현상함으로써, L/S=29㎛/21㎛ 폭의 레지스트 패턴을 형성하였다. 그 후, 표면 처리 구리박의 노출부(불필요부)를 에칭에 의해 제거함으로써, L/S=25㎛/25㎛ 폭의 구리 회로 패턴을 갖는 프린트 배선판을 얻었다. 또한, 상기 회로 패턴의 L 및 S의 폭은, 회로의 보텀면, 즉 폴리이미드 기판에 접하고 있는 면의 폭이다. 에칭은 스프레이 에칭을 사용하여 하기의 조건에서 행하였다.

에칭액: 염화구리 에칭액(염화구리(II) 2수화물(400g)/L, 35％ 염산으로서 200ml/L)

액온: 45℃

스프레이압: 0.18MPa

이어서, 형성된 회로 패턴을 SEM 관찰하고, 하기의 식에 기초하여 에칭 팩터(EF)를 구하였다.

EF=회로 높이/{(회로 보텀 폭-회로 톱 폭)/2}

에칭 팩터는, 수치가 클수록 회로 측면의 경사각이 큰 것을 의미한다.

상기의 평가 결과를 표 1에 나타내었다.

EF의 값은 각 실시예 및 비교예에 대해서 5회 실험한 결과의 평균값이다.

상기의 평가 결과를 표 1에 나타내었다.

표 1에 나타낸 바와 같이, 제1 표면 처리층에 있어서 Ni 부착량이 20 내지 200μg/d㎡ 및 Zn 부착량이 20 내지 1000μg/d㎡인 실시예 1 및 2의 표면 처리 구리박은, Ni 부착량이 당해 범위 외인 비교예 1 내지 3에 비하여 에칭 팩터(EF)가 높았다.

(실시예 3)

<제1 표면 처리층의 조화 처리층>

(1단째의 조건)

도금액 조성: 11g/L의 Cu, 50g/L의 황산

도금액 온도: 25℃

전기 도금 조건: 전류 밀도 42.7A/d㎡, 시간 1.4초

(2단째의 조건)

도금액 조성: 20g/L의 Cu, 100g/L의 황산

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 3.8A/d㎡, 시간 2.8초

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 1.1A/d㎡, 시간 0.7초

<제1 표면 처리층의 크로메이트 처리층>

전기 도금에 의해 크로메이트 처리층을 형성하였다.

도금액 조성: 3g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

도금액 pH: 3.65

도금액 온도: 50℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 1.4초

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.8A/d㎡, 시간 0.7초

<제2 표면 처리층의 크로메이트 처리층>

크로메이트 액 조성: 3g/L의 K₂Cr₂O₇, 0.33g/L의 Zn

크로메이트 액 pH: 3.65

크로메이트 액 온도: 50℃

(실시예 4)

제1 표면 처리층의 내열층의 형성 조건을 하기 대로 변경한 것 이외에는 실시예 3과 마찬가지로 하여 표면 처리 구리박을 얻었다.

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.1A/d㎡, 시간 0.7초

(실시예 5)

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.6A/d㎡, 시간 0.7초

(실시예 6)

<제1 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 4.2A/d㎡, 시간 0.7초

(실시예 7)

제2 표면 처리층의 내열층의 형성 조건을 하기 대로 변경한 것 이외에는 실시예 4와 마찬가지로 하여 표면 처리 구리박을 얻었다.

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 2.2A/d㎡, 시간 0.7초

(실시예 8)

<제2 표면 처리층의 내열층>

전기 도금에 의해 내열층을 형성하였다.

도금액 조성: 23.5g/L의 Ni, 4.5g/L의 Zn

도금액 pH: 3.6

도금액 온도: 40℃

전기 도금 조건: 전류 밀도 3.3A/d㎡, 시간 0.7초

상기의 실시예 3 내지 8에서 얻어진 표면 처리 구리박에 대해서, 상기한 평가에 더하여 하기의 평가를 행하였다.

<회로 패턴의 에지부에 있어서의 소프트 에칭액의 스며듦 평가>

(1) 시험 A

표면 처리 구리박의 제1 표면 처리층 상에 폴리이미드 기판(우베 고산 가부시키가이샤제 유필렉스(등록 상표))을 적층해서 300℃에서 1시간 가열하여 압착 시킴으로써 동장 적층판을 제작하였다. 이어서, 하기의 조건에서 에칭하여 3mm 폭의 회로 패턴을 형성하였다.

에칭액: 염화구리 에칭액(염화구리(II) 2수화물 400g/L, 35％ 염산으로서 200ml/L)

액온: 45℃

시간: 회로 패턴이 3mm 폭이 되게 적절히 조정

이어서, 형성한 회로 패턴을 하기의 조건에서 소프트 에칭하였다.

소프트 에칭액: 과황산나트륨 50g/L, 황산 35g/L

액온: 35℃

시간: 5분

이어서, 광학 현미경(200배)을 사용하여, 회로 패턴의 에지부에서 내부에 소프트 에칭액이 스며든 부분의 길이를 폴리이미드 기판의 이면으로부터 관찰함으로써 산출하였다. 여기서, 폴리이미드 기판이 투과성이기 때문에, 폴리이미드 기판의 이면으로부터의 관찰을 행하는 것이 가능하다.

(2) 시험 B

소프트 에칭액으로서 과황산나트륨 50g/L을 사용한 것 이외에는 시험 A와 마찬가지로 하여 평가를 행하였다.

(3) 시험 C

표면 처리 구리박의 제1 표면 처리층 상에 폴리아믹산 바니시(우베 고산 가부시키가이샤제)를 도포하고, 대기 중, 300℃에서 30분 가열함으로써 동장 적층판을 제작하였다. 이어서, 시험 A와 마찬가지의 조건에서 에칭하여 3mm 폭의 회로 패턴을 형성한 후, 시험 B와 마찬가지의 조건에서 소프트 에칭을 행하였다.

시험 A 내지 C에 있어서, 소프트 에칭액이 스며든 부분의 길이가 5㎛ 이내였던 것을 ○, 5㎛를 초과한 것을 ×로 나타낸다.

상기의 평가 결과를 표 2에 나타내었다.

표 2에 나타낸 바와 같이, 제1 표면 처리층에 있어서 Ni 부착량이 20 내지 200μg/d㎡ 및 Zn 부착량이 20 내지 1000μg/d㎡인 실시예 3 내지 8의 표면 처리 구리박은, 실시예 1 내지 2와 마찬가지로 에칭 팩터(EF)가 높았다. 또한, 실시예 3 내지 8의 표면 처리 구리박은, 회로 패턴의 에지부에 있어서의 소프트 에칭액의 스며듦도 적었다.

이상의 결과로부터 알 수 있는 바와 같이, 본 발명의 실시 형태에 따르면, 파인 피치화에 적합한 고에칭 팩터의 회로 패턴을 형성하는 것이 가능한 표면 처리 구리박 및 동장 적층판을 제공할 수 있다.

본 발명의 실시 형태는, 이하의 양태를 취할 수도 있다.

<1>

구리박과, 상기 구리박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,

상기 제1 표면 처리층은, Ni 부착량이 20 내지 200μg/d㎡, Zn 부착량이 20 내지 1000μg/d㎡인 표면 처리 구리박.

<2>

상기 제1 표면 처리층의 Ni 부착량이 20 내지 180μg/d㎡인, 상기 <1>에 기재된 표면 처리 구리박.

<3>

상기 제1 표면 처리층의 Ni 부착량이 30 내지 100μg/d㎡인, 상기 <2>에 기재된 표면 처리 구리박.

<4>

상기 제1 표면 처리층의 Zn 부착량이 100 내지 700μg/d㎡인, 상기 <1> 내지 <3>의 어느 하나에 기재된 표면 처리 구리박.

<5>

상기 제1 표면 처리층의 Zn 부착량이 300 내지 500μg/d㎡인, 상기 <4>에 기재된 표면 처리 구리박.

<6>

상기 제1 표면 처리층의 Co 부착량이 30μg/d㎡ 이하인, 상기 <1> 내지 <5>의 어느 하나에 기재된 표면 처리 구리박.

<7>

상기 제1 표면 처리층의 Rz가 0.3 내지 1.5㎛인, 상기 <1> 내지 <6>의 어느 하나에 기재된 표면 처리 구리박.

<8>

상기 제1 표면 처리층의 Rz가 0.4 내지 1.2㎛인, 상기 <7>에 기재된 표면 처리 구리박.

<9>

상기 제1 표면 처리층의 Rz가 0.5 내지 0.9㎛인, 상기 <7>에 기재된 표면 처리 구리박.

<10>

구리박의 다른 쪽 면에 형성된 제2 표면 처리층을 더 갖는, 상기 <1> 내지 <9>의 어느 하나에 기재된 표면 처리 구리박.

<11>

상기 제2 표면 처리층의 Ni 부착량에 대한 상기 제1 표면 처리층의 Ni 부착량의 비가 0.01 내지 2.5인, 상기 <10>에 기재된 표면 처리 구리박.

<12>

상기 Ni 부착량의 비가 0.6 내지 2.2인, 상기 <11>에 기재된 표면 처리 구리박.

<13>

상기 구리박이 압연 구리박인, 상기 <1> 내지 <12>의 어느 하나에 기재된 표면 처리 구리박.

<14>

상기 제1 표면 처리층이 절연 기재에 접착되는, 상기 <1> 내지 <13>의 어느 하나에 기재된 표면 처리 구리박.

<15>

상기 <1> 내지 <14>의 어느 하나에 기재된 표면 처리 구리박과, 상기 표면 처리 구리박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판.

<16>

상기 <15>에 기재된 동장 적층판의 상기 표면 처리 구리박을 에칭하여 형성된 회로 패턴을 구비하는 프린트 배선판.

1: 표면 처리 구리박
2: 구리박
3: 제1 표면 처리층
4: 제2 표면 처리층
10: 동장 적층판
11: 절연 기재
20: 레지스트 패턴

Claims

구리박과, 상기 구리박의 한쪽 면에 형성된 제1 표면 처리층을 갖고,
상기 제1 표면 처리층은, Ni 부착량이 20 내지 200μg/d㎡, Zn 부착량이 20 내지 1000μg/d㎡이고,
구리박의 다른 쪽 면에 형성된 제2 표면 처리층을 더 갖고,
상기 제2 표면 처리층의 Ni 부착량에 대한 상기 제1 표면 처리층의 Ni 부착량의 비가 0.01 내지 2.5인 표면 처리 구리박.
제1항에 있어서, 상기 제1 표면 처리층의 Ni 부착량이 20 내지 180μg/d㎡인, 표면 처리 구리박.
제2항에 있어서, 상기 제1 표면 처리층의 Ni 부착량이 30 내지 100μg/d㎡인, 표면 처리 구리박.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층의 Zn 부착량이 100 내지 700μg/d㎡인, 표면 처리 구리박.
제4항에 있어서, 상기 제1 표면 처리층의 Zn 부착량이 300 내지 500μg/d㎡인, 표면 처리 구리박.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층의 Co 부착량이 30μg/d㎡ 이하인, 표면 처리 구리박.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층의 Rz가 0.3 내지 1.5㎛인, 표면 처리 구리박.
제7항에 있어서, 상기 제1 표면 처리층의 Rz가 0.4 내지 1.2㎛인, 표면 처리 구리박.
제7항에 있어서, 상기 제1 표면 처리층의 Rz가 0.5 내지 0.9㎛인, 표면 처리 구리박.
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제1항에 있어서, 상기 Ni 부착량의 비가 0.6 내지 2.2인, 표면 처리 구리박.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 구리박이 압연 구리박인, 표면 처리 구리박.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 표면 처리층이 절연 기재에 접착되는, 표면 처리 구리박.
제1항 내지 제3항 중 어느 한 항에 기재된 표면 처리 구리박과, 상기 표면 처리 구리박의 제1 표면 처리층에 접착된 절연 기재를 구비하는 동장 적층판.
제15항에 기재된 동장 적층판의 상기 표면 처리 구리박을 에칭하여 형성된 회로 패턴을 구비하는 프린트 배선판.