[go: up one dir, main page]

KR101603207B1 - 나노구조 반도체 발광소자 제조방법 - Google Patents

나노구조 반도체 발광소자 제조방법 Download PDF

Info

Publication number
KR101603207B1
KR101603207B1 KR1020130164523A KR20130164523A KR101603207B1 KR 101603207 B1 KR101603207 B1 KR 101603207B1 KR 1020130164523 A KR1020130164523 A KR 1020130164523A KR 20130164523 A KR20130164523 A KR 20130164523A KR 101603207 B1 KR101603207 B1 KR 101603207B1
Authority
KR
South Korea
Prior art keywords
layer
mask
nanocore
base layer
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130164523A
Other languages
English (en)
Other versions
KR20140096980A (ko
Inventor
차남구
유건욱
성한규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130164523A priority Critical patent/KR101603207B1/ko
Priority to US14/165,112 priority patent/US9379283B2/en
Priority to CN201480011240.XA priority patent/CN105009309B/zh
Priority to US14/764,349 priority patent/US9525102B2/en
Priority to PCT/KR2014/000811 priority patent/WO2014119910A1/ko
Priority to DE112014000592.4T priority patent/DE112014000592B4/de
Publication of KR20140096980A publication Critical patent/KR20140096980A/ko
Application granted granted Critical
Publication of KR101603207B1 publication Critical patent/KR101603207B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/813—Bodies having a plurality of light-emitting regions, e.g. multi-junction LEDs or light-emitting devices having photoluminescent regions within the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H10H20/818—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous within the light-emitting regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/821—Bodies characterised by their shape, e.g. curved or truncated substrates of the light-emitting regions, e.g. non-planar junctions

Landscapes

  • Led Devices (AREA)

Abstract

본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층을 제공하는 단계와, 상기 베이스층 상에 식각정지층이 포함된 마스크를 형성하는 단계와, 상기 마스크에 상기 베이스층 영역이 노출된 복수의 개구를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크를 부분적으로 제거하는 단계와, 상기 복수의 나노 코어의 표면에 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계;를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.

Description

나노구조 반도체 발광소자 제조방법{MANUFACTURING METHDO OF NANO STURUCTURE SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 나노구조 반도체 발광소자 제조방법에 관한 것이다.
발광다이오드(Light emitting diode: LED)와 같은 반도체 발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
당 기술분야에서는 나노 구조물을 안정적으로 형성할 수 있는 간소화된 나노 구조 반도체 발광소자의 제조방법이 요구되고 있다.
본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층을 제공하는 단계와, 상기 베이스층 상에 식각정지층이 포함된 마스크를 형성하는 단계와, 상기 마스크에 상기 베이스층 영역이 노출된 복수의 개구를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크를 부분적으로 제거하는 단계와, 상기 복수의 나노 코어의 표면에 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계;를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.
일 예에서는, 상기 마스크는, 상기 베이스층 상에 형성되며 상기 식각 정지층으로 제공되는 제1 물질층과, 상기 제1 물질층 상에 형성되며 상기 제1 물질층의 식각률보다 낮은 식각률을 갖는 제2 물질층을 포함할 수 있다.
다른 예에서는, 상기 마스크는, 상기 베이스층 상에 순차적으로 형성된 제1 내지 제3 물질층을 포함하며, 상기 제2 물질층은 상기 제1 및 제3 물질층과 다른 물질로 이루어지고, 상기 식각 정지층으로 제공될 수 있다.
이 경우에, 상기 제1 및 제3 물질층은 동일한 물질로 이루어질 수 있다.
상기 식각정지층에 의한 식각 정지 레벨은 상기 베이스층 표면으로부터 마스크의 전체 높이의 1/3 지점 이하에 위치할 수 있다. 상기 개구의 종횡비는 5:1 이상일 수 있다.
특정 실시형태에서, 상기 복수의 개구를 형성하는 단계와 상기 복수의 나노 코어를 형성하는 단계 사이에, 상기 복수의 개구의 내부 측벽 각각에 상기 마스크와 다른 물질로 이루어진 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
상기 확산 방지막을 형성하는 단계는, 상기 마스크의 표면에 상기 확산 방지막을 위한 물질막을 형성하는 단계와, 상기 개구의 내부 측벽에만 잔류하도록 상기 물질막 중 상기 마스크의 상면과 상기 베이스층의 노출영역 상에 위치한 부분을 제거하는 단계를 포함할 수 있다.
상기 활성층 및 상기 제2 도전형 반도체층을 순차적으로 성장시키는 단계 전에, 상기 나노 코어의 노출된 표면으로부터 상기 확산 방지막을 제거하는 단계를 더 포함할 수 있다.
상기 확산 방지막을 제거하는 단계 후에, 상기 확산 방지막 중 상기 식각정지층의 상면 레벨 아래에 위치한 부분이 잔류할 수 있다.
상기 마스크를 부분적으로 제거하는 단계와, 상기 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계 사이에, 상기 복수의 나노 코어를 열처리하는 단계를 더 포함할 수 있다.
상기 복수의 나노 코어를 열처리하는 단계는, 800∼1200℃ 범위에서 수행될 수 있다.
상기 복수의 나노 코어를 형성하는 단계 후에, 상기 복수의 나노 코어 상면이 동일한 레벨로 평탄화되도록 연마공정을 적용하는 단계를 더 포함할 수 있다.
이 경우에, 상기 복수의 나노 코어의 적어도 일부는 다른 나노 코어와 대비하여 단면적 및 간격 중 적어도 하나가 상이하도록 설계될 수 있다.
본 발명의 다른 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층 영역이 노출된 복수의 개구를 갖는 마스크와, 상기 베이스층의 노출된 영역에 각각 형성되며, 제1 도전형 반도체로 이루어진 나노 코어와, 상기 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 나노 발광구조물와, 상기 나노 코어와 상기 개구의 내부 측벽 사이에 위치하는 확산 방지막을 포함한다.
마스크 구조를 몰드(mold)로 제공함으로써 높은 종횡비를 갖는 3차원 나노 구조물을 안정적으로 성장시킬 수 있으며, 결과적으로 발광 면적을 증가시키는데 유익하다.
또한, 결정성장과정에서 영역에 따른 불균일한 증착으로 인해 나노 구조물의 성장 높이가 다른 경우에도 연마공정이 적용하기 용이하므로, 최종 나노 구조물의 균일한 높이를 보장할 수 있다. 이러한 공정은 특히 다중 파장광(예, 백색광)을 구현하기 위해서 나노 구조물의 단면적 및 간격을 달리할 때에 유용하게 사용될 수 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 상술된 것에 한정되지는 않는다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도1a 내지 도1e는 본 발명의 일 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도2a 및 도2b는 본 발명에 채용되는 마스크에 형성될 수 있는 개구의 형상을 나타내는 마스크의 평면도다.
도3a 및 도3b는 본 발명에 채용되는 마스크에 형성될 수 있는 개구의 형상을 나타내는 측단면도이다.
도4a 내지 도4e는 도1e에서 얻어진 나노구조 반도체 발광소자에 적용될 수 있는 전극형성공정의 예를 나타내는 주요 공정별 단면도이다.
도5a 내지 도5g는 본 발명의 나노구조 반도체 반도체 발광소자 제조방법의 다른 예를 설명하기 위한 주요 공정별 단면도이다.
도6a 및 도6b는 도5d 및 도5e의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도7a 내지 도7d는 도5g에 도시된 결과물에 대한 전극형성공정의 예를 설명하기 위한 주요 공정별 단면도이다.
도8a 내지 도8d는 본 발명의 다른 실시예(마스크 구조 변경)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도9a 내지 도9g는 본 발명의 또 다른 실시예(확산 방지막 채용)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도10은 도9g에서 얻어진 나노구조 반도체 발광소자의 최종 구조예를 나타내는 단면도이다.
도11a 내지 도11d는 나노 코어를 형성하는 공정을 설명하기 위한 공정별 단면도이다.
도12는 실험예에 채용된 마스크를 촬영한 SEM 사진이다.
도13a 및 도13b는 실험예에 채용된 마스크를 이용하여 성장된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도14a 및 도14b는 실험예를 통해 열처리된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도15a 내지 도15d는 본 발명의 다른 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도16 및 도17은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 반도체 발광소자 패키지의 다양한 예를 나타낸다.
도18 및 도19는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도20은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도21은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도1a 내지 도1e는 본 발명의 일 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
본 제조방법은 제1 도전형 반도체로 이루어진 베이스층(12)을 제공하는 단계로 시작된다.
도1a에 도시된 바와 같이, 상기 기판(11) 상에 제1 도전형 반도체를 성장시켜 베이스층(12)을 제공할 수 있다.
상기 기판(11)으로는 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 상기 기판(11)은 상기 베이스층(12)을 성장하기 위한 결정성장용 기판일 수 있다. 상기 베이스층(12)이 질화물 반도체일 경우에, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 중 선택될 수 있다.
상기 베이스층(12)은 나노 발광구조물(15)을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(15)의 일단을 서로 전기적으로 연결할 수 있다. 따라서, 상기 베이스층(12)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 상기 베이스층(12)은 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다.
상기 베이스층(12)은 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다. 상기 베이스층(12)은 1×1018/㎤ 이상의 의 n형 불순물 농도를 갖는 GaN을 포함할 수 있다. 상기 나노 코어(15a)의 성장을 위해서 제공되는 상기 베이스층(12)의 두께는 1㎛ 이상일 수 있다. 후속 전극형성공정 등을 고려하여, 상기 베이스층(12)의 두께는 3∼10㎛일 수 있다.
상기 베이스층(12)으로 질화물 반도체 단결정을 성장시킬 경우에, 상기 기판(11)은 동종 기판인 GaN 기판일 수도 있으며, 이종 기판으로는 사파이어, 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판 등이 사용될 수 있다. 필요에 따라, 기판(11)과 베이스층(12) 사이에는 버퍼층(미도시)을 도입하여 격자부정합의 차이를 완화시킬 수 있다. 상기 버퍼층(미도시)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1), 특히 GaN, AlN, AlGaN, InGaN, 또는 InGaAlN일 수 있으며, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 기판(11)이 실리콘 기판인 경우에는 GaN와 열팽창 계수 차이로 인해 휨 또는 파손이 발생되거나 격자 상수 차이로 인해 결함 발생 가능성도 크므로, 결함발생을 제어할 뿐만 아니라 휨을 억제하기 위해 응력을 제어해줘야 하기 때문에 복합 구조의 버퍼층을 사용할 수 있다. 예를 들어, 기판(11) 상에 AlN 또는 SiC와 같이 Si와 Ga 반응을 막기 위해 Ga을 포함하지 않은 결정을 이용하여 버퍼층을 형성할 수 있다. 특히, 복수의 AlN 층을 사용하는 경우에, 그 사이에 GaN 중간에 응력을 제어하기 위한 AlGaN 중간층을 삽입할 수 있다.
상기 기판(11)은 LED 구조 성장 전 또는 후에 LED 칩의 광 또는 전기적 특성을 향상시키기 위해 칩 제조 과정에서 완전히 또는 부분적으로 제거되거나 패터닝될 수도 있다. 예를 들어, 사파이어 기판인 경우는 레이저를 기판(11)을 통해 베이스층(12)과의 계면에 조사하여 기판을 분리할 수 있으며, 실리콘이나 실리콘 카바이드 기판은 연마/에칭 등의 방법에 의해 제거할 수 있다.
상기 기판(11)을 제거할 경우에, 다른 지지 기판을 사용할 수 있다. 이러한 지지기판은 LED 칩의 광효율을 향상시키게 위해서, 반사 금속을 사용하여 접합시키거나 지지기판과의 접합 구조에 별도의 반사 구조를 추가할 수 있다.
상기 기판을 패터닝할 경우에는, 기판의 주면(표면 또는 양쪽면) 또는 측면에 단결정 성장 전 또는 후에 요철 또는 경사면을 형성하여 광추출 효율과 결정성을 향상시킬 수 있다. 이러한 패턴은 5㎚ ~ 500㎛ 범위의 크기일 수 있으며, 규칙 또는 불규칙한 패턴을 가질 수 있다. 상기 패턴의 모양도 기둥, 산, 반구형과 같은 형상으로 다양하게 형성될 수 있다.
이어, 도1b에 도시된 바와 같이, 상기 베이스층(12) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(13)를 형성한다.
본 실시예에 채용된 마스크(13)는 상기 베이스층(12) 상에 형성된 제1 물질층(13a)과, 상기 제1 물질층(13a) 상에 형성되며 상기 제2 물질층(13b)의 식각조건 하에서 상기 제1 물질층(13a)의 식각률보다 큰 식각률을 갖는 제2 물질층(13b)을 포함할 수 있다.
상기 제1 물질층(13a)은 상기 제2 물질층(13b)에 대해 식각 정지층으로 제공될 수 있다. 즉, 상기 제1 물질층(13a)은 상기 제2 물질층(13b)의 식각조건 하에서 상기 제2 물질층(13b)의 식각률보다 낮은 식각률을 갖는다.
적어도 상기 제1 물질층(13a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 물질층(13b)도 절연 물질일 수 있다. 상기 제1 및 제2 물질층(13a,13b)은 원하는 식각률 차이를 확보하기 위해서 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 물질층(13a)은 SiN이며, 상기 제2 물질층(13b)은 SiO2일 수 있다.
이와 달리, 이러한 식각률의 차이는 공극밀도의 차이를 이용하여 얻어질 수 있다. 상기 제2 물질층(13b)을 또는 제1 및 제2 물질층(13a,13b) 모두를 다공성 구조의 물질로 채용하고, 그 공극률의 차이를 달리하여 제1 및 제2 물질층(13a,13b)의 식각률의 차이를 확보할 수 있다. 이 경우에는 제1 및 제2 물질층(13a,13b)은 동일한 물질로 형성될 수 있다. 예를 들어, 제1 물질층(13a)은 제1 공극률을 갖는 SiO2이며, 제2 물질층(13b)은 제1 물질층(13a)과 동일한 SiO2로 이루어지되 상기 제1 공극률보다 큰 제2 공극률을 가질 수 있다. 이로써, 상기 제2 물질층이 식각되는 조건에서 상기 제1 물질층(13a)은 상기 제2 물질층(13b)의 식각률보다 낮은 식각률을 가질 수 있다.
상기 제1 및 제2 물질층(13a,13b)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 물질층(13a)은 상기 제2 물질층(13b)의 두께보다 작은 두께를 갖는다. 상기 제1 물질층(13a)에 의한 식각 정지 레벨은 상기 베이스층(12) 표면으로부터 상기 마스크(13)의 전체 높이 1/3 이하의 지점일 수 있다. 다시 말해, 제1 물질층(13a)은 상기 제1 및 제2 물질층(13a,13b)의 전체 두께의 1/3 이하의 두께를 가질 수 있다.
상기 마스크(13)의 전체 높이, 상기 제1 및 제2 물질층(13a,13b)의 총 두께는, 1㎛이상, 바람직하게는 5∼10㎛일 수 있다. 상기 제1 물질층(13a)은 0.5㎛이하일 수 있다.
상기 제1 및 제2 물질층(13a,13b)을 순차적으로 베이스층(12) 상에 형성한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(12) 영역을 노출시킬 수 있다(도1b). 상기 베이스층(12)의 표면을 노출시키는 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 300㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
상기 마스크(13)의 개구(H)는 포토 리소그래피와 같은 반도체 공정을 이용하여 형성될 수 있다. 예를 들어, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
일반적으로, 딥 에칭 공정은 건식식각 공정이 사용되며, 플라즈마로부터 발생되는 반응성 이온을 이용하거나 높은 진공에서 발생되는 이온빔을 이용할 수 있다. 이러한 건식 식각은 습식 식각과 비교하여 미세구조를 기하학적 제한 없이 정밀한 가공을 진행할 수 있다. 상기 마스크(13)의 산화막 에칭에는 CF 계열 가스가 이용될 수 있다. 예를 들어 CF4, C2F6, C3F8, C4F8, CHF3와 같은 가스에 O2 및 Ar 중 적어도 하나를 조합한 에천트가 이용될 수 있다.
이러한 개구(H)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다. 도1b에 도시된 마스크(13)는 도2a에 도시된 바와 같이, 단면이 원형인 개구(H)의 어레이를 가질 수 있으나, 필요에 따라 다른 형상 및 다른 배열을 가질 수 있다. 예를 들어, 도2b에 도시된 마스크(13')와 같이, 단면이 정육각형인 개구(H)의 어레이를 가질 수 있다.
도1b에 도시된 개구(H)는 로드(rod) 구조로 예시되어 있으나, 이에 한정되지 아니하며, 적절한 식각공정을 이용하여 다양한 형상을 가질 수 있다. 상기 개구(H)의 형상은 식각 조건에 따라 달라질 수 있다.
이러한 예로서, 도3a 및 도3b에 다른 형상의 개구를 갖는 마스크가 도시되어 있다. 도3a를 참조하면, 제1 및 제2 물질층(33a,33b)으로 이루어진 마스크(33)는, 하부로 갈수록 폭이 작아지는 형상의 기둥구조의 개구(H)를 갖는 것으로 예시되어 있다. 이와 달리, 도3b을 참조하면, 제1 및 제2 물질층(33a',33b')으로 이루어진 마스크(33')는 하부로 갈수록 폭이 커지는 형상의 기둥구조의 개구(H)를 갖는 것으로 예시되어 있다.
다음으로, 도1c에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(12)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(15a)를 형성할 수 있다.
상기 나노 코어(15a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어를 구성하는 제1 도전형 반도체는 상기 베이스층(12)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(12)과 상기 나노 코어(15a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(15a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(13)는 성장되는 질화물 단결정의 몰드로 작용하여 개구(H)의 형상에 대응되는 나노 코어(15a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(13)에 의해 상기 개구(H)에 노출된 베이스층(12) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구(H)의 형상에 대응되는 형상을 가질 수 있다.
이어, 도1d에 도시된 바와 같이, 상기 복수의 나노 코어(15a)의 측면이 노출되도록 식각정지층인 제1 물질층(13a)을 이용하여 상기 마스크(13)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제2 물질층(13b)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제2 물질층(13b)만을 제거하고, 상기 제1 물질층(13a)이 잔류시킬 수 있다. 상기 제1 물질층(13a)은 본 식각공정에서는 식각정지층으로 채용되며, 후속 성장공정에서는 활성층(15b) 및 제2 도전형 반도체층(15c)이 상기 베이스층(12)과 접속되는 것을 방지하는 역할을 할 수 있다.
다음으로, 도1e에 도시된 바와 같이, 상기 복수의 나노 코어(15a)의 표면에 활성층(15b) 및 제2 도전형 반도체층(15c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(15)은 제1 도전형 반도체가 나노 코어(15a)로 제공되고, 나노 코어(15a)를 감싸는 활성층(15b) 및 제2 도전형 반도체층(15b)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(15c)은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(15c)은 활성층(15b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1 -x- yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(15b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(15c)으로 전자가 넘어가는 것을 방지할 수 있다.
이와 같이, 본 실시예에 채용된 나노 발광구조물(15)는 코어-셀(core-shell) 구조로서 로드 형상으로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조 또는 피라미드와 로드가 조합된 구조와 같이 다양한 다른 형상을 가질 수 있다.
개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크를 제거한 후에, 나노 코어의 표면을 일정한 조건에서 열처리하여 나노 코어의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 공정은 도6a 및 도6b를 참조하여 설명할 수 있다.
도1e에 도시된 나노구조 반도체 발광소자는 다양한 구조로 전극이 형성될 수 있다. 도4a 내지 도4e에는 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
우선, 도4a에 도시된 바와 같이, 도1e에서 얻어진 나노 발광구조물(15) 상에 콘택 전극층(16)을 형성한다.
상기 콘택 전극층(16)은 상기 나노 발광구조물(15)의 표면에 시드층을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층은 제2 도전형 반도체층(15c)과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다. 이러한 오믹컨택 물질로는 ZnO, 그래핀층, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 예를 들어, 스퍼터링 공정을 이용하여 Ag/Ni/Cr층을 시드층으로 형성한 후에, 전기 도금을 이용하여 Cu/Ni을 형성함으로써 원하는 콘택 전극층(16)을 형성할 수 있다.
본 실시예에서 사용된 콘택 전극층(16)은 반사성 금속층을 도입한 형태이며, 광을 기판 방향으로 추출하기 위한 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극층(16)은 ZnO, 그래핀, ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(15) 방향으로 추출시킬 수도 있다.
본 실시예에서는 채용하지 않았으나, 상기 콘택 전극층(16)이 형성된 표면이 불균일한 경우, 평탄화공정을 도입하여 상기 전극 상면을 평탄화시킬 수도 있다.
다음으로, 도4b에 도시된 바와 같이, 다른 측의 전극을 형성할 영역에 위치한 전극영역(e1)을 선택적으로 제거하여 나노 발광구조물(15)을 노출시키고, 이어 도4c에 도시된 바와 같이, 노출된 나노 발광구조물(15)의 일부를 제거하여 베이스층(12)의 일부 영역(e2)을 노출시킬 수 있다.
도4b에 도시된 공정은 금속과 같은 전극물질에 대한 식각공정이며, 도4c에 도시된 공정은 반도체 물질에 대한 식각공정이고, 두 식각 공정은 서로 상이한 조건에서 실행될 수 있다.
이어, 도4d와 같이, 전극의 콘택 영역(Ta,Tb)이 노출되도록 절연막(17)을 형성할 수 있다. 제1 전극의 콘택영역(Ta)에는 상기 베이스층(12)의 일부 영역이 제공되며, 제2 전극의 콘택영역(Tb)에는 상기 콘택 전극층(16)의 일부 영역이 제공될 수 있다.
다음으로, 도4e와 같이, 제1 및 제2 전극의 콘택영역(Ta,Tb)에 연결되도록 제1 및 제2 전극(19a,19b)을 형성한다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(19a,19b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(19a,19b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속일 수 있다.
본 발명에 따른 제조방법은 다양한 형태로 변경되어 실시될 수 있다. 도5a 내지 도5g에는 본 발명의 나노구조 반도체 발광소자 제조방법의 다른 예를 설명하기 위한 주요 공정별 단면도이다.
도5a에 도시된 바와 같이, 상기 기판(51) 상에 제1 도전형 반도체를 성장시켜 베이스층(52)을 제공할 수 있다.
상기 베이스층(52)은 나노 발광구조물을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물(55)을 서로 전기적으로 연결하는 구조로서 사용될 수 있다. 따라서, 상기 베이스층(52)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 이러한 베이스층(52)은 직접 성장하는 경우에, 상기 기판(51)은 결정성장용 기판일 수 있다.
상기 베이스층(52)을 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, Si와 같은 n형 불순물로 도프될 수 있다. 이 경우에 상기 기판(51)으로는 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
이어, 도5b에 도시된 바와 같이, 상기 베이스층(52) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(53)를 형성한다.
본 실시예에 채용된 마스크(53)는 앞선 실시예와 유사하게 상기 베이스층(52) 상에 형성된 제1 물질층(53a)과, 상기 제1 물질층(53a) 상에 형성되며 상기 제1 물질층(53a)의 식각률보다 큰 식각률을 갖는 제2 물질층(53b)을 포함할 수 있다. 상기 제1 물질층(53a)은 식각 정지층으로 제공될 수 있다.
상기 제1 및 제2 물질층(53a,53b)은 원하는 식각률 차이를 확보하기 위해서 서로 다른 물질일 수 있다. 예를 들어, 상기 제1 물질층(53a)은 SiN이며, 상기 제2 물질층(53b)은 SiO2일 수 있다. 이와 달리, 상기 제2 물질층(53b)을 또는 제1 및 제2 물질층(53a,53b) 모두를 다공성 구조의 물질로 채용하여 그 공극률의 차이를 이용하여 식각률의 차이를 확보할 수 있다. 이 경우에는 제1 및 제2 물질층(53a,53b)은 동일한 물질로 형성될 수도 있다.
상기 제1 및 제2 물질층(53a,53b)을 순차적으로 베이스층(52) 상에 형성한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(52) 영역을 노출시킬 수 있다. 상기 베이스층(52)의 표면을 노출하는 각 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 600㎚이하, 나아가 50∼500㎚일 수 있다.
상기 개구(H)가 형성된 영역은 나노 코어, 즉 나노 발광구조물이 성장될 영역이므로, 전극이 형성될 영역(E1,E2)을 미리 설정하고, 도5b에 도시된 바와 같이, 그 영역(E1,E2)에는 개구(H)를 형성하지 않을 수 있다. 이 경우에, 추후 전극 형성 공정에서 나노 발광구조물을 제거하는 과정이 생략할 수 있다.
상기 마스크(53)의 개구(H)는 포토리소그래피와 같은 반도체 공정을 이용하여 형성될 수 있다. 예를 들어, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다. 식각 조건에 따라 달라질 수 있으나, 일반적으로 상기 제1 및 제2 물질층(53a,53b)에서의 상기 개구(H)는 베이스층 방향으로 갈수록 작아지는 폭을 가질 수 있다(아래 실험예 및 도12 참조).
다음으로, 도5c에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(52)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(55a)를 형성할 수 있다.
상기 나노 코어(55a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(55a)를 구성하는 제1 도전형 반도체는 상기 베이스층(52)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(52)과 상기 나노 코어(55a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(55a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(53)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(55a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(53)에 의해 상기 개구(H)에 노출된 베이스층(52) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
이어, 도5d에 도시된 바와 같이, 상기 복수의 나노 코어(55a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(53a)을 이용하여 상기 마스크(53)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제2 물질층(53b)이 선택적으로 제거될 수 있는 조건으로 식각함으로써 상기 제2 물질층(53b)만을 제거하고 상기 제1 물질층(53a)이 잔류시킬 수 있다. 상기 제1 물질층(53a)은 본 식각공정에서는 식각정지층으로 사용되며, 후속 성장공정에서는 활성층(55b) 및 제2 도전형 반도체층(55c)이 상기 베이스층(52)과 접속되는 것을 방지하는 역할을 할 수 있다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다. 도5e에는 열처리되어 표면의 결정성이 개선된 나노 코어(55a')가 도시되어 있다.
상기 마스크(제2 물질층)를 제거한 후에, 나노 코어(55a)의 표면을 일정한 조건에서 열처리하여 나노 코어(55a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 공정은 도6a 및 도6b를 참조하여 설명할 수 있다.
도6a 및 도6b는 도5d의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도6a는 도5d에서 얻어진 나노 코어(55a)로 이해할 수 있다. 상기 나노 코어(55a)는 개구의 형상에 따라 정해지는 결정면을 갖는다. 개구(H)의 형상에 따라 달리하지만, 대체로 이렇게 얻어진 나노 코어(55a)의 표면은 상대적으로 안정적이지 못한 결정면을 가지며, 후속 결정성장에 유리한 조건이 아닐 수 있다.
본 실시예와 같이, 개구가 원기둥인 로드형상일 경우에, 도6a에 도시된 바와 같이, 나노 코어(55a)의 측면은 특정한 결정면이 아닌 곡면을 가질 수 있다.
이러한 나노 코어를 열처리하면 그 표면의 불안정한 결정이 재배열되면서 도6b와 같이, 반극성 또는 비극성과 같은 안정적인 결정면을 가질 수 있다. 열처리 조건은 600℃이상, 특정 예에서는 800∼1200℃에서 수초 내지 수십분(1초∼60분) 실행함으로써 원하는 안정된 결정면으로 전환시킬 수 있다.
본 열처리 공정은 기판 온도가 600℃보다 낮으면 나노 코어의 결정 성장 및 재배열이 어려워 열처리 효과를 기대하기 힘들며, 1200℃보다 높으면 GaN 결정면으로부터 질소(N)가 증발하여 결정 품질이 저하될 수 있다. 또한, 1초보다 짧은 시간에서는 충분한 열처리 효과를 기대하기 어려우며, 수십분, 예를 들어 60분보다 긴 시간 동안의 열처리는 제조 공정의 효율을 저하시킬 수 있다.
예를 들어, 상기 사파이어 기판의 C(0001)면(실리콘기판일 경우에 (111)면)상에 성장시킨 경우에, 도6a에 도시된 원기둥 형상인 나노코어(55a)를 상술된 적정한 온도 범위에서 열처리함으로써 불안정한 결정면인 곡면(측면)은 안정적인 결정면인 비극성면(m면)을 갖는 육각형 결정 기둥(도6b의 55a')으로 전환될 수 있다. 이러한 결정면의 안정화 과정은 고온의 열처리과정에 의해 실현될 수 있다.
이러한 원리는 명확히 설명되기 어려우나, 고온에서 표면에 위치한 결정이 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
특히, 재성장 관점에서 설명하면, 챔버 내에서 소스 가스가 잔류한 분위기에서 열처리 공정이 수행되거나 소량의 소스가스를 의도적으로 공급하는 조건에서 열처리될 수 있다. 예를 들어, 도6a에 도시된 바와 같이, MOCVD 챔버의 경우에, TMGa과 NH3가 잔류하고, 이러한 잔류 분위기에서 열처리함으로써 나노 코어의 표면에 소스가스가 반응하여 안정적인 결정면을 갖도록 부분적인 재성장이 이루어질 수 있다. 이러한 재성장으로 인하여, 열처리된 나노 코어(55a')의 폭이 열처리 전의 나노 코어(55a)의 폭보다 다소 커질 수 있다(도6a 및 도6b 참조).
이와 같이, 추가적인 열처리 공정을 도입함으로써, 나노 코어의 결정성을 향상시키는데 기여할 수 있다. 즉, 이러한 열처리 공정을 통해 마스크 제거 후 나노 코어의 표면에 존재하는 비균일성(예, 결함(defect) 등)을 제거할 뿐만 아니라 내부 결정의 재배열을 통해서 결정의 안정성을 크게 향상시킬 수 있다. 이러한 열처리 공정은 마스크를 제거한 후 챔버 안에서 나노 코어의 성장공정과 유사한 조건으로 실행될 수 있다. 예를 들어, 열처리 온도(예, 기판 온도)는 800∼1200℃ 사이에서 수행될 수 있으나, 600℃ 이상의 열처리공정에서도 유사한 효과를 기대할 수 있다.
이어, 도5f에 도시된 바와 같이, 상기 복수의 나노 코어(55a')의 표면에 활성층(55b) 및 제2 도전형 반도체층(55c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(55)은 제1 도전형 반도체가 나노 코어(55a')와, 상기 나노 코어(55a')를 감싸는 활성층(55b) 및 제2 도전형 반도체층(55c)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(55b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(55c)은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(55c)은 활성층(55b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(55b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(55c)으로 전자가 넘어가는 것을 방지한다.
상기 나노 코어(55a')는 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 메인부와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 상단부로 구분될 수 있다.
상기 베이스층(52)이 상면이 c면인 질화물 단결정일 경우에, 상기 메인부의 측면은 상기 베이스층(52)의 성장면과 수직인 결정면, 즉 비극성인 m면을 가지며, 그 상단부의 표면은 이와 다른 반극성인 r면을 갖는다. 이와 같이, 나노 코어(55a')의 표면은 서로 다른 복수의 결정면을 가질 수 있다.
이로 인하여, 앞서 설명한 바와 같이, 나노 코어(55a')의 표면에 동일한 공정을 이용하여 활성층(55b)을 성장하더라도, 각 결정면에 따라 활성층(55b)의 조성(특히, 인듐함량)이 달라질 수 있다. 또한, 상단부에서 형성된 활성층 부분이 상대적으로 얇은 두께를 가질 수 있다.
이어, 도5g에 도시된 바와 같이, 콘택 전극(56)을 나노 발광구조물(55) 상에 형성하고, 추가적으로 상기 콘택 전극(56) 상에 절연성 보호층(57)을 형성할 수 있다.
상기 콘택 전극(56)은 상기 제2 도전형 반도체층(55c)과 오믹콘택을 실현할 수 있는 오믹컨택 물질로 형성될 수 있다. 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 및 Au 중 적어도 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 제공될 수 있다. 이러한 전극물질 외에도, 상기 콘택 전극(56)은 ITO와 같은 투명 전극물질을 채용할 수 있으며, 필요에 따라 ZnO 또는 그래핀도 사용될 수도 있다.
상기 절연성 보호층(57)은 반도체 공정으로 페시베이션구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 이러한 절연성 보호층(57)으로는 SiO2 또는 SiNx과 같은 절연성 보호층이 사용될 수 있다. 구체적으로, 상기 절연성 보호층(57)으로서, 나노 발광구조물(55) 사이의 공간의 충전을 용이하게 실현하도록, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric)물질이 사용될 수 있다.
본 실시예에서, 콘택 전극(56)을 나노 발광구조물(55) 표면을 따라 얇은 층 형태로 제공하고, 페시베이션층으로 작용하는 절연성 보호층(57)을 충전하는 방식으로 예시되어 있으나, 도4a에 도시된 구조와 같이, 콘택 전극을 후막으로 형성함으로써 나노 발광구조물 사이의 공간을 충전하는 형태로 변경되어 실시될 수 있다.
또한, 상술된 실시예에 도입된 열처리 공정은 마스크(53)를 제거한 후에 수행되는 것으로 설명되어 있으나, 마스크 제거 전의 나노 코어(55a)의 성장 과정에서, 또는 나노 코어(55a)의 성장 완료 후 그리고 마스크 제거 전에도 적용될 수 있다.
이러한 마스크 제거 전에 도입되는 열처리공정은 성장 온도와 유사한 조건에서 행해질 수 있으며, 상대적으로 마스크 제거 후에 열처리공정 시간보다 짧은 시간으로도 충분한 효과를 기대할 수 있다. 마스크 제거 전의 열처리공정은 결정의 재배열 관점에서 나노 코어(55a')의 결정성을 향상시키는 것으로 이해할 수 있다. 이에 대해서는 아래 실험예를 참조하여 상세히 설명하기로 한다.
도5g에 도시된 나노구조 반도체 발광소자는 다양한 구조로 전극이 형성될 수 있다. 도7a 내지 도7e에는 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
도7a에 도시된 바와 같이, 절연성 보호층(57)을 선택적으로 제거하여 베이스층(52)의 일부 영역(O)을 노출시킬 수 있다.
상기 베이스층(52)의 상기 노출된 영역(O)은 제1 전극이 형성될 영역을 제공할 수 있다. 본 제거공정은 포토 리소그래피 공정을 이용한 식각공정에 의해 구현될 수 있다. 식각되는 영역(O)에 나노 발광구조물(55)가 위치하는 경우에는 그 나노 발광구조물의 제거공정도 함께 요구되나, 도5b에 도시된 바와 같이, 전극이 형성될 영역(E1,E2)에 나노 코어(55a)를 성장시키지 않았기 때문에 본 공정에서 제거되는 나노 발광구조물(55)이 없을 수 있다.
이어, 도7b에 도시된 바와 같이, 제1 및 제2 개구(e1,e2)를 갖는 포토레지스트(PR)를 형성할 수 있다.
상기 제1 및 제2 개구(e1,e2)는 각각 제1 및 제2 전극의 형성영역을 정의할 수 있다. 본 공정에서, 상기 제1 개구(e1)는 상기 베이스층(52)의 일부를 노출하고, 상기 제2 개구(e2)는 콘택전극(56)의 일부를 노출시킬 수 있다.
다음으로, 도7c에 도시된 바와 같이, 상기 제1 및 제2 개구(e1,e2)에 제1 및 제2 전극(59a,59b)을 형성할 수 있다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(59a,59b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(59a,59b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, Sn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다.
이어, 도7d에 도시된 바와 같이, 추가적으로 페시베이션층(58)을 형성할 수 있다. 상기 페시베이션층(58)은 절연성 보호층(57)과 함께 나노 발광구조물을 보호는 보호층으로 제공될 수 있다. 상기 페시베이션층(58)은 노출된 반도체 영역을 커버하여 보호할 뿐만 아니라, 상기 제1 및 제2 전극(59a,59b)을 견고하게 유지할 수 있다. 상기 페시베이션층(58)은 상기 절연성 보호층(57)과 동일하거나 유사한 물질이 사용될 수 있다.
상술된 실시형태에 채용된 마스크는 2개의 물질층으로 구성된 형태를 예시하였으나, 본 발명은 이에 한정되지 아니하며, 3개 이상의 물질층을 채용한 형태로도 구현될 수 있다.
도8a 내지 도8d는 본 발명의 다른 실시예(마스크 구조 변경)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도8a에 도시된 바와 같이, 상기 기판(61) 상에 베이스층(62)이 제공되며, 상기 베이스층(62) 상에는 복수의 개구(H)를 가지며 식각정지층(63b)이 개재된 마스크(63)를 형성한다.
본 실시예에 채용된 마스크(63)는, 상기 베이스층(62) 상에 순차적으로 형성된 제1 내지 제3 물질층(63a,63b,63c)을 포함한다. 상기 제2 물질층(63b)은 식각 정지층으로 제공될 수 있으며, 상기 제1 및 제3 물질층(63a,63c)과 다른 물질로 이루어진다. 필요에 따라, 상기 제1 및 제3 물질층(63a,63c)은 동일한 물질로 이루어질 수 있다.
상기 제3 물질층(63c)의 식각조건에서 적어도 상기 제2 물질층(63b)은 제3 물질층(63c)의 식각률보다 낮은 식각률을 가지므로, 식각정지층으로 작용할 수 있다. 적어도 상기 제1 물질층(63a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 또는 제3 물질층(63b,63c)도 절연 물질일 수 있다.
상기 제1 내지 제3 물질층(63a,63b,63c)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 예를 들어, 상기 제2 물질층(63b)은 SiN이며, 상기 제1 및 제3 물질층(63a,63c)은 SiO2일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 이 경우에는 제2 및 제3 물질층(63b,63c)을 공극밀도가 상이한 동일한 물질로 형성될 수 있다.
상기 제1 내지 제3 물질층(63a,63b,63c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 물질층(63a,63b)은 상기 제3 물질층(63c)의 두께보다 작은 두께를 갖는다. 상기 제2 물질층(63b)에 의한 식각 정지 레벨은 상기 베이스층(62) 표면으로부터 상기 마스크(63)의 전체 높이, 상기 제1 내지 제3 물질층(63a,63b,63c)의 총 두께의 1/3 이하의 지점에 위치할 수 있다.
상기 마스크(63)의 전체 높이, 상기 제1 내지 제3 물질층(63a,63b,63c)의 총 두께는, 1㎛이상, 바람직하게는 5∼10㎛일 수 있다. 상기 제1 및 제2 물질층(63a,63b)의 두께는 0.5㎛이하일 수 있다.
상기 제1 내지 제3 물질층(63a,63b,63c)을 순차적으로 베이스층(62) 상에 형성한 후에, 포토레지스트(PR)를 이용한 포토리소그래피 공정을 이용하여 복수의 개구(H)를 형성하여 상기 베이스층(62) 영역을 노출시킬 수 있다(도8a). 각 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 600㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
상기 개구(H)는 포토리소그래피와 같은 반도체 공정을 이용하여 형성될 수 있으며, 예를 들어, 딥 에칭 공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
이어, 도8b에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(62)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(65a)를 형성한다.
상기 나노 코어(65a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(65a)를 구성하는 제1 도전형 반도체는 상기 베이스층(62)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(62)과 상기 나노 코어(65a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(65a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(63)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(65a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(63)에 의해 상기 개구(H)에 노출된 베이스층(62) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
다음으로, 도8c에 도시된 바와 같이, 상기 복수의 나노 코어(65a)의 측면이 노출되도록 상기 식각정지층인 제2 물질층(63b)을 이용하여 상기 마스크(63)를 부분적으로 제거한다.
본 실시예에서는, 상기 제3 물질층(63c)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제3 물질층(63c)만을 제거하고, 상기 제1 및 제2 물질층(63a,63b)이 잔류시킬 수 있다. 상기 제2 물질층(63b)은 본 식각공정에서는 식각정지층으로 채용되며, 상기 제1 물질층(63a)와 함께 후속 성장공정에서는 활성층(65b) 및 제2 도전형 반도체층(65c)이 상기 베이스층(62)과 접속되는 것을 방지할 수 있다.
필요에 따라, 도6a 및 도6b에서 설명된 열처리공정을 적용하여, 나노 코어(65a)의 결정의 품질을 향상시킬 수 있다.
이어, 도8d에 도시된 바와 같이, 상기 복수의 나노 코어(65a)의 표면에 활성층(65b) 및 제2 도전형 반도체층(65c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(65)은 제1 도전형 반도체가 나노 코어(65a)로 제공되고, 나노 코어(65a)를 감싸는 활성층(65b) 및 제2 도전형 반도체층(65b)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(65b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(65c)은 p형 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(65c)은 활성층(65b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N(0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(65b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(65c)으로 전자가 넘어가는 것을 방지한다.
이와 같이, 본 실시예에 채용된 나노 발광구조물(65)는 코어-셀(core-shell) 구조로서 로드형상으로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조 또는 피라미드와 로드가 조합된 구조와 같이 다양한 다른 형상을 가질 수 있다.
상술된 실시예에서 마스크는 나노 코어 성장을 위한 몰드로서 사용되므로, 후속 성장될 나노 코어의 표면과 마스크는 직접 접촉하게 된다. 이 경우에, 나노 코어를 위한 반도체 성장공정은 고온에서 수행되므로, 마스크의 성분이 나노 코어로 확산되어 결정성을 저하시키는 문제를 야기할 수 있다. 이러한 문제를 방지하기 위해서, 본 발명자는 마스크의 개구 측벽에 확산 방지막을 채용하는 방안을 추가적으로 제안하고 있다.
도9a 내지 도9g는 본 발명의 또 다른 실시예(확산 방지막 채용)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도9a에 도시된 바와 같이, 상기 기판(71) 상에 베이스층(72)이 제공되며, 상기 베이스층(72) 상에는 복수의 개구(H)를 가지며 식각정지층(73b)이 개재된 마스크(73)를 형성한다.
본 실시예에 채용된 마스크(73)는, 앞선 실시예에서 설명된 마스크(63)와 유사한 구조를 갖는다. 즉, 상기 마스크(73)는 상기 베이스층(72) 상에 순차적으로 형성된 제1 내지 제3 물질층(73a,73b,73c)을 포함한다. 상기 제2 물질층(73b)은 식각 정지층으로 제공될 수 있으며, 상기 제1 및 제3 물질층(73a,73c)과 다른 물질로 이루어진다. 상기 제1 및 제3 물질층(73a,73c)은 동일한 물질로 이루어질 수 있다.
상기 제3 물질층(73c)의 식각조건에서 적어도 제2 물질층(73b)은 제3 물질층(73c)의 식각률보다 낮은 식각률을 가지므로, 식각정지층으로 작용할 수 있다. 적어도 상기 제1 물질층(73a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 및 제3 물질층(73b,73c)도 절연 물질일 수 있다.
상기 제1 내지 제3 물질층(73a,73b,73c)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 이 경우에는 제2 및 제3 물질층(73b,73c)을 공극밀도가 상이한 동일한 물질로 형성될 수 있다.
다음으로, 도9b 및 도9c에서는 확산 방지막을 개구의 측벽에 형성하는 공정이 예시되어 있다. 우선, 도9b에 도시된 바와 같이, 상기 마스크(73)의 표면에 상기 확산 방지막을 위한 물질막(74')을 형성한다.
상기 확산 방지막으로 사용되는 물질막(74')은 마스크(73)(특히, 제3 물질층(73c))에 사용되는 물질보다 열적 안정성이 높은 물질이 사용될 수 있다. 예를 들어, 이러한 물질막으로는 TiN, TaN 및 그 조합이 사용될 수 있다. 이러한 물질막(74')은 특히 SiO2와 같은 통상의 마스크보다 열적 안정성이 우수하여 확산 방지막으로서 유익하게 사용될 수 있다. ,
이어, 도9c에 도시된 바와 같이, 상기 개구(H)의 내부 측벽에만 잔류하도록 상기 물질막(74')을 선택적으로 제거함으로써 원하는 확산 방지막(74)을 얻을 수 있다.
상기 확산 방지막(74)을 위한 부분은 나노 코어(75a)와 마스크(73)가 직접 접촉하는 개구(H)의 측벽에 한정되므로, 본 공정에서는 상기 물질막(74') 중 상기 마스크(73)의 상면과 상기 베이스층(72)의 노출영역 상에 위치한 부분을 제거함으로써 확산 방지막(74)을 얻을 수 있다. 특히, 베이스층(72)의 노출영역에는 확산 방지막이 잔류하면 후속 결정성장을 진행하기 곤란하므로, 베이스층(72)의 노출영역에 위치한 부분은 제거되어야 한다.
이러한 선택적인 제거공정은 개구(H)의 측벽이 거의 수직이므로, 건식 식각과 같은 이방성 식각을 이용하여 마스크(73)의 상면과 베이스층(72)의 노출영역에 위치한 물질막을 제거하는 방식으로 실행될 수 있다.
다음으로, 도9d에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(72)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(75a)를 형성할 수 있다.
상기 나노 코어(75a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(75a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(73)는 성장되는 질화물 단결정의 몰드로 작용하여 개구(H)의 형상에 대응되는 나노 코어(75a)를 제공할 수 있다.
상기 확산 방지막(74)을 상기 마스크(73)와 상기 나노 코어(75a) 사이에 배치함으로써 상기 마스크(73)의 원소(예, Si)가 상기 나노 코어(75a)에 확산되는 것을 방지할 수 있다.
다음으로, 도9e에 도시된 바와 같이, 상기 복수의 나노 코어(75a)의 측면이 노출되도록 상기 식각정지층인 제2 물질층(73b)을 이용하여 상기 마스크(73)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제3 물질층(73c)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제3 물질층(73c)만을 제거하고, 상기 제1 및 제2 물질층(73a,73b)이 잔류시킬 수 있다.
이어, 도9f에 도시된 바와 같이, 상기 나노 코어(75a)의 노출된 표면으로부터 상기 확산 방지막(74)을 제거할 수 있다.
상기 확산 방지막(74)은 상대적으로 안정적인 물질이므로, 앞선 제3 물질층(73c)을 제거하는 식각공정에서 제거되지 않고, 나노 코어(75a)의 표면에 잔류할 수 있다. 이와 같이, 확산 방지막(74)이 잔류한 경우에는 후속 결정성장공정을 진행하기 곤란하므로, 나노 코어(75a)의 결정면이 노출되도록 상기 확산 방지막(74)을 제거할 수 있다.
상기 확산 방지막(74)을 구성하는 물질을 제거하는 별도의 식각 공정을 실시하여 확산 방지막(74)을 제거할 수 있다. 이러한 제거공정을 적용하더라도 통상적으로 잔류한 마스크(제1 및 제2 물질층)과 나노 코어(75a) 사이에 위치한 확산 방지막 부분은 제거되지 않고 잔류할 수 있다. 이 부분은 결정 성장면으로 사용되지 않으므로, 나노구조 반도체 발광소자에 불이익한 영향을 주지 않는다.
필요에 따라, 도6a 및 도6b에서 설명된 열처리공정을 적용하여, 나노 코어(75a)의 결정 품질을 향상시킬 수 있다.
다음으로, 도9g에 도시된 바와 같이, 상기 복수의 나노 코어(75a)의 표면에 활성층(75b) 및 제2 도전형 반도체층(75c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(75)은 제1 도전형 반도체가 나노 코어(75a)로 제공되고, 나노 코어(75a)를 감싸는 활성층(75b) 및 제2 도전형 반도체층(75b)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(75b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(75c)은 p형 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(75c)은 활성층(75b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다.
앞서 설명한 바와 같이, 본 실시예에서 얻어진 나노구조 반도체 발광소자에도 다양한 구조의 전극이 형성될 수 있다. 도10에는 다른 전극 구조를 채용한 나노구조 반도체 발광소자의 예로서, 도9g에서 얻어진 나노구조 반도체 발광소자의 최종 구조예를 나타낸다.
도10에 도시된 바와 같이, 나노구조 반도체 발광소자(70)은 기판(71) 상에 형성된 다수의 나노 발광구조물(75)를 포함한다.
상기 나노 발광구조물(75)은 도9g에 도시되어 설명된 나노 발광구조물(75)일 수 있다. 본 실시예에서는, 상기 나노 코어(75c)와 상기 개구(H)의 내부 측벽 사이에 위치하는 잔류 확산 방지막(74")을 포함할 수 있다. 이러한 잔류 확산 방지막(74")은 마스크 구성 물질에 비해 열적 안정성이 큰 물질로서, TiN, TaN 및 그 조합일 수 있다.
본 예에 따른 나노구조 반도체 발광소자(70)은 나노 발광구조물(75) 사이에 채워진 형태로 콘택 전극층(76)이 형성된다. 이러한 콘택 전극층(76)은 제2 도전형 반도체층(75c)과 오믹콘택을 형성하는 동시에, 나노 발광구조물(75)를 구조적으로 안정화시킬 수 있다. 상기 나노구조 반도체 발광소자(70)는 제1 도전형 반도체로 이루어진 상기 베이스층(72)과 상기 콘택 전극층(76)에 각각 접속된 제1 및 제2 전극(79a,79b)을 포함한다.
도11a 내지 도11d는 특정 예의 마스크(83)를 이용하여 나노 발광구조물을 형성하는 공정을 설명하는 주요공정별 단면도이다.
도11a에 도시된 바와 같이, 마스크(83)를 이용하여 베이스층(82) 상에 나노 코어(85a)를 성장시킬 수 있다. 상기 마스크(83)는 아래로 갈수록 좁아지는 폭의 개구(H)를 갖는다. 상기 나노 코어(85a)는 상기 개구(H)의 형상에 대응되는 형상으로 성장될 수 있다.
상기 나노 코어(85a)의 결정 품질을 더 향상시키기 위해서, 성장 중 1회 이상의 열처리 공정을 도입할 수 있다. 특히, 성장 중 나노 코어(85a)의 상단 표면이 육각 피라미드의 결정면으로 재배열시킴으로써 보다 안정적인 결정구조를 갖출 수 있으며, 후속 성장되는 결정의 높은 품질을 보장할 수 있다.
이러한 열처리 공정은 앞서 설명된 온도 조건에서 수행될 수 있다. 예를 들어, 공정 편의를 위해서 나노 코어(85a)의 성장온도와 동일하거나 유사한 온도 조건에서 수행될 수 있다. 또한, NH3 분위기에서 상기 나노 코어(85a)의 성장 압력과 온도와 동일하거나 유사한 수준의 압력/온도를 유지하면서 TMGa와 같은 금속 소스를 중단하는 방식으로 수행될 수 있다. 이러한 열처리공정은 수 초 내지 수십 분(예, 5초∼30분)동안에 지속될 수 있으나, 약 10초 ∼ 약 60초의 지속시간으로도 충분한 효과를 얻을 수 있다.
이와 같이, 나노 코어(85a)의 성장과정에서 도입되는 열처리공정은 나노 코어(85a)를 빠른 속도로 성장될 때에 야기되는 결정성의 퇴보를 방지할 수 있으므로, 빠른 결정 성장과 함께 우수한 결정품질을 함께 도모할 수 있다.
이러한 안정화를 위한 열처리 공정 구간의 시간과 횟수는 최종 나노 코어의 높이와 직경에 따라 다양하게 변경될 수 있다. 예를 들어, 개구의 폭이 300∼400㎚이고, 개구의 높이(마스크 두께)가 약 2.0㎛인 경우에, 중간지점인 약 1.0㎛에서 약 10 초 ∼ 약 60 초의 안정화 시간을 삽입하여 원하는 고품질의 코어를 성장시킬 수 있다. 물론, 이러한 안정화 공정은 코어 성장 조건에 따라 생략할 수도 있다.
이어, 도11b에 도시된 바와 같이, 상기 나노 코어(85a)의 상단에 고저항층인 전류억제 중간층(84)을 형성할 수 있다.
상기 나노 코어(85a)를 원하는 높이로 형성한 후에, 상기 마스크(83)를 그대로 둔 채로 상기 나노 코어(85a)의 상단 표면에 전류억제 중간층(84)을 형성할 수 있다. 이와 같이, 마스크(83)를 그대로 이용함으로써 별도의 마스크를 형성하는 공정 없이, 나노 코어(84)의 원하는 영역(상단의 표면)에 전류억제 중간층(84)을 용이하게 형성할 수 있다.
상기 전류억제 중간층(84)은 고의적으로 도프되지 않거나 상기 나노 코어(85a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(85a)가 n형 GaN일 경우에, 상기 전류억제 중간층(84)은 언도프 GaN 또는 p형 불순물인 Mg를 도프한 GaN일 수 있다. 이 경우에, 동일한 성장공정에서 불순물의 종류만을 전환함으로써 나노 코어(85a)와 전류억제 중간층(84)을 연속적으로 형성할 수 있다. 예를 들어, n형 GaN 나노 코어의 성장과 동일한 조건에서 Si 도핑을 중지하고 Mg을 주입하여 약 1분 정도 성장시킬 경우 전류억제 중간층(84)은 약 200㎚ ∼ 약 300㎚의 두께(t)를 갖도록 형성할 수 있으며, 이러한 전류억제 중간층은 수㎂ 이상의 누설전류를 효과적으로 차단시킬 수 있다. 이와 같이, 본 실시예와 같은 몰드방식 공정에서는 전류억제 중간층의 도입공정이 간소화하게 구현될 수 있다.
이어, 도11c에 도시된 바와 같이, 상기 복수의 나노 코어(85a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(83a)까지 상기 마스크(83)를 제거한다.
본 실시예에서는, 상기 제2 물질층(83b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 물질층(83b)만을 제거하고 상기 제1 물질층(83a)이 잔류시킬 수 있다. 상기 잔류한 제1 물질층(83a)은 후속 성장공정에서는 활성층 및 제2 도전형 반도체층이 상기 베이스층(82)과 접속되는 것을 방지할 수 있다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크의 제2 물질층(83b)을 제거한 후에, 나노 코어(85a)의 표면을 일정한 조건에서 열처리하여 나노 코어(85a)의 불안정한 결정면을 안정적인 결정면으로 전환시킬 수 있다(도6a 및 도6b 참조). 특히, 본 실시예와 같이, 나노 코어(85a)가 경사진 측벽을 갖는 개구에서 성장되므로, 그 형상에 대응하여 경사진 측벽을 갖는 형태를 가졌으나, 도11d에 도시된 바와 같이, 열처리 공정 후의 나노 코어(85a')는 결정의 재배열과 함께 재성장이 일어나서 개구(H)의 직경보다 크면서 거의 균일한 직경(또는 폭)을 가질 수 있다. 또한, 성장된 직후의 나노 코어(85a)의 상단도 불완전한 육각 피리미드 형상을 가질 수 있으나, 열처리 공정 후의 나노 코어(85a')는 균일한 표면을 갖는 육각 피라미드 형상으로 변화될 수 있다. 이와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어(85a)는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥의 나노 코어(85a')가 되도록 재성장(및/또는 재배열)될 수 있다.
이하, 상술된 열처리 과정에 의한 나노 코어의 재성장(재배열)의 결과를 구체적인 실험예를 통하여 설명하기로 한다.
실험예 (열처리공정)
n형 GaN 베이스층 상에 마스크로서 SiN/SiO2인 2층을 형성하고, 개구를 형성하였다. SiN층(도12의 "a")은 약 100㎚의 두께로 형성하고, SiO2층(도12의 "b")은 2500㎚의 두께로 형성하였다. 마스크의 개구는 포토레지스트(도12에서, "b" 상에 위치한 층) 공정을 이용하여 C4F8과 O2 및 Ar을 조합한 플라즈마로 5분 내외로 식각하여 형성하였다. 도12는 이러한 과정을 통해 얻어진 개구의 단면을 촬영한 SEM 사진이다. 도12에 나타난 바와 같이 마스크의 개구는 아래로 향할수록 폭이 좁아지는 형상을 갖는다.
MOCVD 공정을 이용하여 상기 마스크의 개구에 나노 코어를 성장하였다. 소스가스로 TMGa와 NH3를 사용하여 기판의 온도를 약 1100℃로 유지하면서 약 20분 내외로 나노 코어를 성장하였다.
나노 코어의 결정 품질을 향상시키기 위해서, 성장 중 나노 코어의 안정화 공정(열처리공정)을 추가로 실시하였다. 즉, 원하는 나노 코어의 중간지점(약 10분)인 약 1.0㎛ 높이로 성장될 때에, TMGa 소스 공급을 중단하고, NH3 분위기에서 약 30 초 ∼ 약 50초 동안을 성장 중 기판의 온도와 유사한 온도(약 1100℃)에서 열처리를 실시하였다. 이어, 열처리 공정 전의 성장조건과 유사한 조건으로 나노 코어의 재성장을 진행하였다.
원하는 나노 코어의 성장을 완료한 후에, 마스크 중 SiO2 층(도12의 "b")을 제거하였다. 상기 나노 코어는 개구의 형상에 대응되는 형상으로서 경사진 측벽을 갖는 원기둥 구조를 갖는 것으로 나타났다(도13a 및 도13b). 원기둥 구조의 나노 코어는 약 2467㎚의 높이와 약 350㎚의 직경으로 확인되었다.
마스크 제거 후에 열처리 공정을 적용하였다. 즉, 기판 온도를 약 1100℃(1000 ~ 1200℃)로 하여 약 20분(15분 ~ 25분)동안 열처리를 실시하였다.
열처리 공정 후의 나노 코어는 결정의 재배열과 함께 재성장이 일어나서, 높이 방향으로 균일하지 않던 직경이 거의 균일해지고, 나노 코어 상단도 불완전한 육각 피리미드 형상이었으나, 열처리 공정 후에는 균일한 표면을 갖는 육각 피라미드 형상으로 변화된 것을 확인할 수 있었다(도14a 및 도14b 참조).
구체적으로, 열처리공정 전에 나노 코어의 직경(w1)은 350㎚이었으나 60㎚ 정도 증가하여 그 폭(w2: 육각형의 대면 간격)이 약 410㎚으로 증가하였다. 이보다 증가정도는 작으나, 나노 코어의 높이도 3㎚정도 증가하여 약 2467㎚에서 약 2470㎚로 성장된 것을 확인할 수 있었다.
본 실험예와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)되는 것을 확인할 수 있었다.
상술된 열처리 공정에서, 열처리온도(즉, 기판 온도) 및 열처리 시간 및 소스 가스 공급 여부 또는 공급량에 따라 재성장 후의 나노 코어 사이즈 및 형태는 상대적으로 변할 수 있다. 예를 들어, 1000℃이상에서 소스 가스를 중단한 상태로 5분 이상 열처리하면 나노 코어 표면에서 결정 재배열이 일어나면서 에칭효과(즉, N 증발)로 인해 나노 코어의 크기 변화를 감소시킬 수도 있다. 상기 나노 코어의 직경의 변화는 공정시간, 조건 및 비용을 고려하여 50%이하 수준으로 유지할 수 있다. 상술된 바와 같이, 열처리 공정을 통해 다수의 나노 코어의 직경(또는 폭)의 균일도는 95% 이상으로 유지할 수 있다. 이 경우에, 상기 마스크의 개구 사이즈가 동일한 그룹에서 성장된 각 나노 코어의 직경은 실질적으로 서로 동일한 수준으로 형성할 수 있다.
상술된 실시예를 통해서 개구가 형성된 마스크를 몰드 구조로 이용하여 나노 코어를 성장시키는 나노구조 반도체 발광소자 제조방법의 예를 설명하였으나, 다양한 특정예로 변형되거나 개선되어 수행될 수 있다.
복수의 나노 코어의 적어도 일부는 다른 나노 코어와 대비하여 단면적(또는 직경) 및 간격 중 적어도 하나가 상이하도록 설계될 수 있다.
나노 발광구조물의 단면적(또는 직경) 및 간격 중 어느 하나를 달리 설계함으로써 동일한 활성층 형성공정을 적용하더라도, 복수의 다른 파장의 광을 방출할 수 있다. 이와 같이, 나노 구조의 설계를 달리하여 복수의 다른 파장의 광을 생성함으로써 단일 소자에서 형광체를 사용하지 않고 백색광을 얻을 수 있다. 도15a 내지 도15d는 본 발명의 다른 실시예에 따른 백색 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
우선, 도15a에 도시된 바와 같이, 기판(91) 상에 형성된 베이스층(92) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(93)를 형성한다.
본 실시예에 채용된 마스크(93)는 도1b에 도시된 예와 유사하게, 상기 베이스층(92) 상에 형성된 제1 물질층(93a)과, 상기 제1 물질층(93a) 상에 형성되며 상기 제1 물질층(93a)의 식각률보다 큰 식각률을 갖는 제2 물질층(93b)을 포함할 수 있다.
상기 개구(H)는 서로 다른 패턴으로 형성될 수 있다. 구체적으로, 본 실시예서는, 3개의 다른 그룹으로 형성된다. 제2 그룹(A2)의 개구는 제1 그룹(A1)의 개구의 간격(d1)과 동일한 간격(d1)을 갖지만 제1 그룹(A1)의 개구의 폭(w1)보다 큰 개구의 폭(w2)을 가지며, 제3 그룹(A3)의 개구는 제1 그룹(A1)의 개구의 폭(w1)과 동일한 폭(w1)을 갖지만, 제1 그룹(A1)의 개구의 간격(d1)보다 큰 간격(d2)을 갖는다.
대체로, 개구의 간격이 커진다는 것은 상대적으로 동일 면적에 대한 소스가스의 접촉량이 많아진다는 것을 의미하므로, 나노 코어(95a)의 성장속도가 상대적으로 빨라지며, 개구의 폭이 커진다는 것은 동일 면적에서 소스가스의 접촉량이 감소되는 것을 의미하므로, 나노 코어(95a)의 성장속도가 상대적으로 느려질 수 있다.
본 실시예에서, 개구의 간격과 개구의 폭을 달리한 형태를 예시하였으나, 개구의 간격 및 폭 중 어느 하나만을 달리하여 2개 이상의 그룹으로 형성할 수도 있다. 이 때에 2개 이상의 그룹에서 발광하는 광은 서로 보색관계이거나 서로 조합되었을 때에 백색광이 나오게 구성될 수 있다. 예를 들어, 2개의 그룹인 경우, 일 그룹이 청색 계열의 광을 발하면 다른 일 그룹은 황색 계열의 빛을 내게 설계할 수 있다. 이와 달리, 3개 그룹인 경우, 각각 청색, 녹색, 적색계열의 빛을 발하도록 각 개구의 간격 및 개구의 폭 중 어느 하나를 달리 설계할 수 있다.
상기 개구의 간격이 증가할수록 발광 파장이 증가하며, 따라서 상기 청색 계열의 빛을 발하는 활성층은 개구의 간격이 상대적으로 작은 그룹에서 얻어지며, 상기 적색 계열의 빛을 발하는 활성층은 개구의 간격이 상대적으로 큰 그룹에서 얻어질 수 있다. 상기 개구의 간격이 증가할수록 활성층 및/또는 제2 도전형 반도체 층의 두께(코어를 중심으로 측면 방향)도 증가하는 경향이 있다. 따라서, 일반적으로, 적색계열의 나노 발광구조물(나노 코어, 활성층, 제2 도전형 반도체층)의 직경이 청색 및 녹색 빛을 발하는 나노 발광 구조물의 직경보다 크고, 녹색광 나노 발광 구조물의 직경은 청색 광 나노 발광 구조물의 직경보다 크게 될 수 있다.
이와 같은, 개구의 폭과 간격에 의한 나노 코어(95a)의 성장속도 차이로 인해, 도15b와 같이, 3개의 그룹에 형성되는 나노 코어(95a)의 높이는 각각 그룹별로 다른 높이를 가질 수 있다. 이러한 불균일한 높이를 해소하기 위해서, 도15b 및 도15c에 도시된 바와 같이, 본 공정에서 적정한 레벨(L)로 평탄화하여 각 그룹의 나노 코어(95a)의 높이를 일정하게 구현할 수 있다.
이러한 평탄화 공정에서, 마스크(93)는 나노 코어(95a)를 지지하는 구조로 사용되므로, 나노 코어(95a)의 손상 없이 원하는 평탄화공정을 용이하게 수행할 수 있다. 본 평탄화 공정은 코어-쉘(core-shell)구조 및 콘택 전극을 형성한 후에 평탄화 공정을 수행할 수도 있으며, 이 경우에, 본 단계에서 적용되는 평탄화공정을 생략할 수도 있다.
도15c에 도시된 바와 같이, 평탄화된 나노 코어(95a)의 측면이 노출되도록 상기 마스크(93)를 부분적으로 제거한다. 즉, 본 제거 공정을 통해서 상기 제2 물질층(93b)만을 제거하고, 상기 제1 물질층(93a)이 잔류시킬 수 있다.
다음으로, 도15d에 도시된 바와 같이, 상기 복수의 나노 코어(95a)의 표면에 활성층(95b) 및 제2 도전형 반도체층(95c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(95)은 제1 도전형 반도체가 나노 코어(95a)로 제공되고, 나노 코어(95a)를 감싸는 활성층(95b) 및 제2 도전형 반도체층(95c)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
이와 같이, 본 실시예에 채용된 나노 발광구조물(95)는 코어-셀 구조로서 로드형상으로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조 또는 피라미드와 로드가 조합된 구조와 같이 다양한 다른 형상을 가질 수 있다.
상술된 실시예에서 도15c의 평탄화 공정은 생략할 수 있으며, 서로 다른 높이의 나노 코어(95a)를 이용한 코어-쉘(core-shell) 구조의 나노 발광구조물을 이용하여 백색 발광소자를 만들 수 있다. 나노 코어의 성장 공정 및 발광구조물의 전극 형성 공정은 앞서 설명한 다른 실시예에서 설명된 바와 같이 동일하게 진행될 수 있다.
상술된 실시예에 따른 나노 반도체 발광소자는 다양한 패키지로 구현될 수 있다.
도16 및 도17은 상술된 반도체 발광소자를 채용한 패키지의 일 예를 나타낸다.
도16에 도시된 반도체 발광소자 패키지(500)는 반도체 발광소자(501), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)을 포함할 수 있다.
상기 반도체 발광소자(501)는 상술된 나노 반도체 발광소자일 수 있다. 상기 반도체 발광소자(501)는 리드 프레임(503)에 실장되어 와이어(W)를 통하여 리드 프레임(503)과 전기적으로 연결될 수 있다.
필요에 따라, 반도체 발광소자(501)는 리드 프레임(503) 아닌 다른 영역, 예를 들어, 패키지 본체(502)에 실장될 수 있다. 또한, 패키지 본체(502)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(501)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(505)가 형성될 수 있다.
도16에 도시된 반도체 발광소자 패키지(600)는 반도체 발광소자(601), 실장 기판(610) 및 봉지체(603)를 포함할 수 있다.
상기 반도체 발광소자(601)의 표면 및 측면에는 파장변환부(602)가 형성될 수 있다. 상기 반도체 발광소자(601)는 실장 기판(610)에 실장되어 와이어(W)를 통하여 실장 기판(610)과 전기적으로 연결될 수 있다.
실장 기판(610)은 기판 본체(611), 상부 전극(613) 및 하부 전극(614)과 상부 전극(613)과 하부 전극(614)을 연결하는 관통 전극(612)을 포함할 수 있다. 실장 기판(610)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(610)의 구조는 다양한 형태로 응용될 수 있다.
파장 변환부(602)는 형광체나 양자점 등을 포함할 수 있다. 봉지체(603)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(603) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
상술된 실시예에 따른 나노구조 반도체 발광소자 및 이를 구비한 패키지는 다양한 응용제품에 유익하게 적용될 수 있다.
도18 및 도19는 본 발명의 실시예에 따른 나노구조 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도18을 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 사용할 수 있다.
도18의 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도19에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도20은 본 발명의 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도20에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시예에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부 접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도21은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도21을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램프(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 본체부(4006)와, 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 도전형 반도체로 이루어진 베이스층을 제공하는 단계;
    상기 베이스층 상에 식각정지층이 포함된 마스크를 형성하는 단계;
    상기 마스크에 상기 베이스층 영역이 노출된 복수의 개구를 형성하는 단계;
    상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계;
    상기 복수의 나노 코어의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크를 부분적으로 제거하는 단계; 및
    상기 복수의 나노 코어의 표면에 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계;를 포함하며,
    상기 복수의 개구의 깊이는 상기 복수의 개구에 충진된 나노 코어의 측면 높이보다 큰 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  2. 제1항에 있어서,
    상기 마스크는, 상기 베이스층 상에 형성되며 상기 식각 정지층으로 제공되는 제1 물질층과, 상기 제1 물질층 상에 형성되며 상기 제1 물질층의 식각률보다 낮은 식각률을 갖는 제2 물질층을 포함하는 나노구조 반도체 발광소자 제조방법.
  3. 제1항에 있어서,
    상기 마스크는, 상기 베이스층 상에 순차적으로 형성된 제1 내지 제3 물질층을 포함하며,
    상기 제2 물질층은 상기 제1 및 제3 물질층과 다른 물질로 이루어지고, 상기 식각 정지층으로 제공되는 나노구조 반도체 발광소자 제조방법.
  4. 제2항에 있어서,
    상기 제1 및 제3 물질층은 동일한 물질로 이루어지는 나노구조 반도체 발광소자 제조방법.
  5. 제1항에 있어서,
    상기 복수의 개구를 형성하는 단계와 상기 복수의 나노 코어를 형성하는 단계 사이에, 상기 복수의 개구의 내부 측벽 각각에 상기 마스크와 다른 물질로 이루어진 확산 방지막을 형성하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  6. 제5항에 있어서,
    상기 확산 방지막을 형성하는 단계는,
    상기 마스크의 표면에 상기 확산 방지막을 위한 물질막을 형성하는 단계와, 상기 개구의 내부 측벽에만 잔류하도록 상기 물질막 중 상기 마스크의 상면과 상기 베이스층의 노출영역 상에 위치한 부분을 제거하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법.
  7. 제6항에 있어서,
    상기 활성층 및 상기 제2 도전형 반도체층을 순차적으로 성장시키는 단계 전에, 상기 나노 코어의 노출된 표면으로부터 상기 확산 방지막을 제거하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  8. 제1항에 있어서,
    상기 마스크를 부분적으로 제거하는 단계와, 상기 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계 사이에, 상기 복수의 나노 코어를 열처리하거나 재성장하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  9. 제1항에 있어서,
    상기 복수의 나노 코어를 형성하는 단계 후에, 상기 복수의 나노 코어 상면이 동일한 레벨로 평탄화되도록 연마공정을 적용하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  10. 삭제
KR1020130164523A 2013-01-29 2013-12-26 나노구조 반도체 발광소자 제조방법 Active KR101603207B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130164523A KR101603207B1 (ko) 2013-01-29 2013-12-26 나노구조 반도체 발광소자 제조방법
US14/165,112 US9379283B2 (en) 2013-01-29 2014-01-27 Method of manufacturing nanostructure semiconductor light emitting device by forming nanocores into openings
CN201480011240.XA CN105009309B (zh) 2013-01-29 2014-01-28 制造纳米结构半导体发光器件的方法
US14/764,349 US9525102B2 (en) 2013-01-29 2014-01-28 Method for manufacturing nanostructure semiconductor light emitting device
PCT/KR2014/000811 WO2014119910A1 (ko) 2013-01-29 2014-01-28 나노구조 반도체 발광소자 제조방법
DE112014000592.4T DE112014000592B4 (de) 2013-01-29 2014-01-28 Verfahren zum Herstellen von lichtemittierenden Nanostrukturhalbleitervorrichtungen

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20130010110 2013-01-29
KR1020130010110 2013-01-29
KR1020130164523A KR101603207B1 (ko) 2013-01-29 2013-12-26 나노구조 반도체 발광소자 제조방법

Publications (2)

Publication Number Publication Date
KR20140096980A KR20140096980A (ko) 2014-08-06
KR101603207B1 true KR101603207B1 (ko) 2016-03-14

Family

ID=51262564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130164523A Active KR101603207B1 (ko) 2013-01-29 2013-12-26 나노구조 반도체 발광소자 제조방법

Country Status (5)

Country Link
US (2) US9379283B2 (ko)
KR (1) KR101603207B1 (ko)
CN (1) CN105009309B (ko)
DE (1) DE112014000592B4 (ko)
WO (1) WO2014119910A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603207B1 (ko) 2013-01-29 2016-03-14 삼성전자주식회사 나노구조 반도체 발광소자 제조방법
DE102013211707B4 (de) * 2013-06-20 2024-03-28 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Anordnung mit einem Träger, Array mit mehreren Anordnungen und Verfahren zum Herstellen einer Anordnung
KR102203461B1 (ko) * 2014-07-10 2021-01-18 삼성전자주식회사 나노 구조 반도체 발광 소자
KR102203460B1 (ko) 2014-07-11 2021-01-18 삼성전자주식회사 나노구조 반도체 발광소자의 제조방법
KR102164796B1 (ko) * 2014-08-28 2020-10-14 삼성전자주식회사 나노구조 반도체 발광소자
KR102227770B1 (ko) * 2014-08-29 2021-03-16 삼성전자주식회사 나노구조 반도체 발광소자
KR102252993B1 (ko) * 2014-11-03 2021-05-20 삼성전자주식회사 반도체 발광소자 및 반도체 발광소자의 제조방법
KR20160054073A (ko) 2014-11-05 2016-05-16 삼성전자주식회사 디스플레이 장치 및 디스플레이 패널
KR102237149B1 (ko) * 2014-11-18 2021-04-07 엘지이노텍 주식회사 발광소자 및 조명시스템
TWI649868B (zh) * 2014-12-23 2019-02-01 法商艾勒迪亞公司 具有發光二極體的光電裝置
US10236413B2 (en) 2015-04-20 2019-03-19 Epistar Corporation Light-emitting device and manufacturing method thereof
US10069037B2 (en) 2015-04-20 2018-09-04 Epistar Corporation Light-emitting device and manufacturing method thereof
US9548420B2 (en) * 2015-04-20 2017-01-17 Epistar Corporation Light-emitting device and manufacturing method thereof
KR102384663B1 (ko) * 2015-07-15 2022-04-22 서울바이오시스 주식회사 발광 소자를 포함하는 표시 장치
WO2017111801A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Light emitting diode integration techniques for iii-v material systems
WO2017111827A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Nanowire led pixel
DE102016114992A1 (de) 2016-08-12 2018-02-15 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
US10177195B2 (en) 2016-09-30 2019-01-08 Intel Corporation Micro-LED displays
FR3061607B1 (fr) * 2016-12-29 2019-05-31 Aledia Dispositif optoelectronique a diodes electroluminescentes
KR102587958B1 (ko) * 2017-02-03 2023-10-11 삼성전자주식회사 메타 광학 소자 및 그 제조 방법
CN206921493U (zh) * 2017-02-17 2018-01-23 全普光电科技(上海)有限公司 具有空腔的石墨烯基复合薄膜
FR3068517B1 (fr) * 2017-06-30 2019-08-09 Aledia Dispositif optoelectronique comportant des structures semiconductrices tridimensionnelles en configuration axiale
US10263151B2 (en) * 2017-08-18 2019-04-16 Globalfoundries Inc. Light emitting diodes
KR102652501B1 (ko) 2018-09-13 2024-03-29 삼성디스플레이 주식회사 발광 소자의 제조방법 및 발광 소자를 포함하는 표시 장치
KR102730932B1 (ko) * 2019-06-19 2024-11-19 삼성디스플레이 주식회사 표시 장치
KR102213462B1 (ko) * 2019-06-20 2021-02-05 남서울대학교 산학협력단 반도체 제조 공정을 이용한 질화물 반도체 발광소자 제조 방법
KR102296170B1 (ko) * 2019-06-20 2021-08-30 남서울대학교 산학협력단 반도체 제조 공정을 이용한 질화물 반도체 발광소자 제조 방법
GB201910170D0 (en) * 2019-07-16 2019-08-28 Crayonano As Nanowire device
GB201913701D0 (en) * 2019-09-23 2019-11-06 Crayonano As Composition of matter
US11393682B2 (en) * 2020-03-05 2022-07-19 Microsoft Technology Licensing, Llc Nanowire with reduced defects
KR102370021B1 (ko) * 2020-07-07 2022-03-04 레이놀리지 주식회사 나노구조 반도체 발광소자 제조 방법
JP2022019456A (ja) * 2020-07-17 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 発光装置および表示装置
CN116171495B (zh) * 2020-09-22 2025-05-30 苏州晶湛半导体有限公司 半导体结构的制作方法
US20240332339A1 (en) * 2021-07-08 2024-10-03 Koito Manufacturing Co., Ltd. Semiconductor light emitting element and method for producing semiconductor light emitting element
TWI778835B (zh) * 2021-10-21 2022-09-21 隆達電子股份有限公司 電子元件連接基座以及使用此電子元件連接基座製成之電子裝置

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372608B1 (en) 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP2001267242A (ja) 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
TW518767B (en) 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
JP4406999B2 (ja) 2000-03-31 2010-02-03 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
MXPA03008935A (es) * 2001-03-30 2004-06-30 Univ California Metodos de fabricacion de nanoestructuras y nanocables y dispositivos fabricados a partir de ellos.
KR20040029301A (ko) 2001-08-22 2004-04-06 소니 가부시끼 가이샤 질화물 반도체소자 및 질화물 반도체소자의 제조방법
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
WO2005015647A1 (en) 2003-08-08 2005-02-17 Vichel Inc. Nitride micro light emitting diode with high brightness and method of manufacturing the same
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
WO2006060599A2 (en) 2004-12-02 2006-06-08 The Regents Of The University Of California Semiconductor devices based on coalesced nano-rod arrays
EP1727216B1 (en) 2005-05-24 2019-04-24 LG Electronics, Inc. Rod type light emitting diode and method for fabricating the same
JP4841628B2 (ja) 2005-06-25 2011-12-21 ソウル オプト デバイス カンパニー リミテッド ナノ構造体及びそれを採用した発光ダイオードとその製造方法
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
US20070037365A1 (en) * 2005-08-15 2007-02-15 Ranganath Tirumala R Semiconductor nanostructures and fabricating the same
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
US20070257264A1 (en) * 2005-11-10 2007-11-08 Hersee Stephen D CATALYST-FREE GROWTH OF GaN NANOSCALE NEEDLES AND APPLICATION IN InGaN/GaN VISIBLE LEDS
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR20070100852A (ko) 2006-04-09 2007-10-12 오인모 호모에피택셜 기판 및 발광 다층구조체 성장용 템플렛을 이용한 그룹 3족 질화물계 반도체 수직구조의 발광소자 제작
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
TWI304278B (en) 2006-06-16 2008-12-11 Ind Tech Res Inst Semiconductor emitting device substrate and method of fabricating the same
JP2008066591A (ja) 2006-09-08 2008-03-21 Matsushita Electric Works Ltd 化合物半導体発光素子およびそれを用いる照明装置ならびに化合物半導体素子の製造方法
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
US8030664B2 (en) 2006-12-15 2011-10-04 Samsung Led Co., Ltd. Light emitting device
US20080246076A1 (en) * 2007-01-03 2008-10-09 Nanosys, Inc. Methods for nanopatterning and production of nanostructures
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
KR100959290B1 (ko) 2008-01-24 2010-05-26 고려대학교 산학협력단 질화물 반도체 및 그 제조 방법
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
TWI396307B (zh) 2009-02-05 2013-05-11 Huga Optotech Inc 發光二極體
JP2012521655A (ja) 2009-03-25 2012-09-13 クナノ アーベー ショットキーデバイス
KR101622308B1 (ko) 2009-11-17 2016-05-18 삼성전자주식회사 발광소자 및 그 제조방법
WO2011067872A1 (ja) * 2009-12-01 2011-06-09 国立大学法人北海道大学 発光素子およびその製造方法
KR101148758B1 (ko) 2009-12-30 2012-05-21 순천대학교 산학협력단 발광다이오드 및 이의 제조방법
SG186312A1 (en) * 2010-06-24 2013-02-28 Glo Ab Substrate with buffer layer for oriented nanowire growth
KR101710159B1 (ko) * 2010-09-14 2017-03-08 삼성전자주식회사 Ⅲ족 질화물 나노로드 발광소자 및 그 제조 방법
KR101762175B1 (ko) * 2010-11-29 2017-07-27 삼성전자 주식회사 발광소자 및 그 제조방법
FR2976123B1 (fr) 2011-06-01 2013-07-05 Commissariat Energie Atomique Structure semiconductrice destinee a emettre de la lumiere et procede de fabrication d'une telle structure
KR20130069035A (ko) * 2011-12-16 2013-06-26 삼성전자주식회사 그래핀상의 하이브리드 나노구조체 형성 방법
KR101891777B1 (ko) 2012-06-25 2018-08-24 삼성전자주식회사 유전체 리플렉터를 구비한 발광소자 및 그 제조방법
US8969994B2 (en) 2012-08-14 2015-03-03 Avogy, Inc. Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode by regrowth and etch back
KR101898679B1 (ko) * 2012-12-14 2018-10-04 삼성전자주식회사 나노구조 발광소자
KR101603207B1 (ko) 2013-01-29 2016-03-14 삼성전자주식회사 나노구조 반도체 발광소자 제조방법

Also Published As

Publication number Publication date
CN105009309B (zh) 2017-12-05
DE112014000592T5 (de) 2016-02-18
DE112014000592B4 (de) 2020-12-31
US20140209859A1 (en) 2014-07-31
US9525102B2 (en) 2016-12-20
CN105009309A (zh) 2015-10-28
WO2014119910A1 (ko) 2014-08-07
US20150372186A1 (en) 2015-12-24
KR20140096980A (ko) 2014-08-06
US9379283B2 (en) 2016-06-28

Similar Documents

Publication Publication Date Title
KR101603207B1 (ko) 나노구조 반도체 발광소자 제조방법
KR101554032B1 (ko) 나노구조 반도체 발광소자
KR102022266B1 (ko) 나노구조 반도체 발광소자 제조방법
KR102188497B1 (ko) 나노구조 반도체 발광소자
US9099573B2 (en) Nano-structure semiconductor light emitting device
US9461199B2 (en) Nanostructure semiconductor light-emitting device
KR102075985B1 (ko) 나노구조 반도체 발광소자
KR102227771B1 (ko) 나노구조 반도체 발광소자
KR102337405B1 (ko) 나노구조 반도체 발광소자
KR101544772B1 (ko) 나노구조 반도체 발광소자 및 제조방법
KR102227770B1 (ko) 나노구조 반도체 발광소자
KR102188496B1 (ko) 나노구조 반도체 발광소자
KR20160027610A (ko) 나노구조 반도체 발광소자
KR102244218B1 (ko) 나노구조 반도체 발광소자 제조방법
KR20150145756A (ko) 나노구조 반도체 발광소자

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20131226

PA0201 Request for examination
PG1501 Laying open of application
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150210

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20150828

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20160224

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20160308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20160309

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20190228

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20200228

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20220223

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20230222

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20240227

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 10

End annual number: 10