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KR101460868B1 - 반도체 장치 - Google Patents

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KR101460868B1
KR101460868B1 KR1020127003278A KR20127003278A KR101460868B1 KR 101460868 B1 KR101460868 B1 KR 101460868B1 KR 1020127003278 A KR1020127003278 A KR 1020127003278A KR 20127003278 A KR20127003278 A KR 20127003278A KR 101460868 B1 KR101460868 B1 KR 101460868B1
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layer
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wiring
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？뻬이 야마자끼
히로끼 오하라
준이찌로 사까따
도시나리 사사끼
미유끼 호소바
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안정된 전기 특성을 갖는 박막 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제조 및 제공하는 것이 목적이다. 채널 형성 영역을 포함한 반도체층이 산화물 반도체막으로서 역할하는 박막 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서, 보호막 역할을 하는 산화물 절연막이 산화물 반도체층에 접하여 형성된 후에, 수분 등의 불순물을 저감하는 열 처리(탈수화 또는 탈수소화를 위한 열 처리)가 수행된다. 그 다음, 소스 전극층내, 드레인 전극층내, 게이트 절연층내, 및 산화물 반도체막내 외에도, 산화물 반도체층의 상하에 접하여 제공되는 막들과 산화물 반도체막 사이의 계면에 존재하는 수분 등의 불순물이 저감된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 명세서에서, 반도체 장치란, 일반적으로 반도체 특성을 이용하여 기능할 수 있는 장치를 의미하며, 전기-광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 (약 수 나노미터 내지 수백 나노미터의 두께를 갖는) 반도체 박막을 이용해 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는, IC나 전기-광학 장치와 같은 전자 장치에 넓게 응용되며, 특히, 화상 표시 장치의 스위칭 소자로서 이용될 박막 트랜지스터의 개발이 시급해지고 있다. 산화 인듐은 금속 산화물의 일례이며, 액정 디스플레이등에 필요한 투광성 전극 재료로서 이용되고 있다.
일부 금속 산화물은 반도체 특성을 가진다. 예를 들어, 반도체 특성을 갖는 금속 산화물로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 포함된다. 이러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 내지 4, 비특허 문헌 1).
또한, 금속 산화물로서 일원계 산화물 뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들어, 동종 화합물 InGaO3(ZnO)m(m：자연수)은, In, Ga 및 Zn을 포함하는 다원계 산화물 반도체(In-Ga-Zn-O계 산화물이라고도 함)로서 알려진 물질이다(비특허 문헌 2 내지 4).
또한, 이와 같은 In-Ga-Zn-O계 산화물을 포함하는 산화물 반도체는 박막 트랜지스터의 채널층에 적용될 수 있다는 것이 확인되었다(특허 문헌 5, 비특허 문헌 5 및 6).
(특허 문헌 1) 일본 공개 특허 출원 제S60-198861 (특허 문헌 2) 일본 공개 특허 출원 제H8-264794 (특허 문헌 3) PCT 국제 출원 번호 제H11-505377호의 일본어 번역판 (특허 문헌 4) 일본 공개 특허 출원 제2000-150900 (특허 문헌 5) 일본 공개 특허 출원 제2004-103957
Figure 112012009800172-pct00001
안정적인 전기 특성을 갖는 박막 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공하는 것이 목적이다.
채널 형성 영역을 포함한 반도체층이 산화물 반도체막으로서 역할하는 박막 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서, 산화물 반도체막의 순도를 높이고 수분과 같은 불순물을 저감하는 열 처리(탈수화 또는 탈수소화를 위한 열 처리)가 수행된다. 또한, 산화물 반도체막내 뿐만이 아니라, 소스 전극층, 드레인 전극층 및 게이트 절연층내에 존재하는 수분과 같은 불순물이 열 처리에 의해 저감되고, 산화물 반도체층의 상하에 접하는 막들과 산화물 반도체막 사이의 계면들에 존재하는 수분과 같은 불순물이 열 처리에 의해 저감된다.
산화물 반도체층이 형성되고, 보호막 역할을 하는 산화물 절연막이 산화물 반도체층에 접하여 형성된 다음, 탈수화 또는 탈수소화를 위한 열 처리가 수행된다. 열 처리는, 질소 분위기, 산소 분위기, 또는 희가스(아르곤, 헬륨등)의 불활성 가스 분위기하, 또는 감압하에서, 200℃이상 700℃이하, 바람직하게는 350℃이상 기판의 변형점미만의 온도에서 수행되어, 소스 전극층, 드레인 전극층, 게이트 절연층 및 산화물 반도체막 등의 함유 수분이 저감된다. 또한, 이 열 처리에 의해, 보호막 역할을 하는 산화물 절연막이 산화물 반도체층에 접하여 형성될 때 산화물 반도체층이 받는 플라즈마 데미지를 회복시킬 수 있다. 또한, 이 열 처리에 의해, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다.
열 처리에 의해 함유 수분 등을 저감시키고 플라즈마 데미지를 회복시킨 산화물 반도체층을 이용하면, 박막 트랜지스터의 전기 특성을 향상시키고 양산성과 고성능의 양쪽 모두를 갖춘 박막 트랜지스터를 실현한다.
본 명세서에서는, 질소 분위기, 산소 분위기, 또는 희가스(아르곤, 헬륨등)의 불활성 가스 분위기 또는 감압하에서의 열 처리를, 탈수화 또는 탈수소화를 위한 열 처리라고 부른다. 본 명세서에서는, "탈수소화"란, 열 처리에 의한 H2만의 제거를 가리키는 것은 아니다. 본 명세서에서는 편의상, H, OH등의 제거를, "탈수화 또는 탈수소화"라고 부른다.
산화물 반도체층에 접하여 있는 보호막 역할을 하는 산화물 절연막은, 수분, 수소 이온, 및 OH-과 같은 불순물을 차단하는 무기 절연막을 이용하여 형성된다는 점에 유의한다. 전형적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 또한, 산화물 절연막 위에 질화 규소막 또는 질화 알루미늄을 적층할 수도 있다.
본 명세서에 개시된 본 발명의 한 실시예는, 내열성 도전 재료를 포함한 게이트 전극층을 형성하는 단계; 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에, 각각 내열성 도전 재료를 포함하는 접속 전극층, 소스 전극층, 및 드레인 전극층을 형성하는 단계; 게이트 절연층, 산화물 반도체층, 접속 전극층, 소스 전극층 및 드레인 전극층 위에, 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 단계; 및 산화물 절연막을 형성한 후, 산화물 반도체층을 탈수화 또는 탈수소화하는 단계를 포함하는 반도체 장치의 제조 방법이다.
상기 구조를 통해, 전술된 문제점들 중 적어도 하나가 해결될 수 있다.
본 명세서에 개시된 본 발명의 또 다른 실시예는, 절연 표면을 갖는 기판 위에, 내열성 도전성 재료를 포함한 게이트 전극층을 형성하는 단계; 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에, 각각 내열성 도전 재료를 포함하는 접속 전극층, 소스 전극층 및 드레인 전극층을 형성하는 단계; 게이트 절연층, 산화물 반도체층, 접속 전극층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 단계; 산화물 절연막을 형성한 후, 산화물 반도체층을 탈수화 또는 탈수소화하는 단계; 산화물 절연막의 일부를 제거하고, 소스 전극층에 이르는 제1 콘택 홀과, 접속 전극층의 양단부에 이르는 제3 콘택 홀 및 제4 콘택 홀을 형성하는 단계; 산화물 절연막 및 게이트 절연층의 일부를 제거하고, 게이트 전극층에 이르는 제2 콘택 홀을 형성하는 단계; 및 산화물 절연막 위에, 제1 콘택 홀을 통해 소스 전극층에 접속되는 소스 배선과, 제2 콘택 홀을 통해 게이트 전극층에 그리고 제3 콘택 홀을 통해 접속 전극층에 접속되고 제3 콘택홀을 통해 접속 전극층에 접속되는 제1 게이트 배선과, 제4 콘택 홀을 통해 접속 전극층에 접속되는 제2 게이트 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
본 명세서에 개시된 본 발명의 또 다른 실시예는, 절연 표면을 갖는 기판 위에, 내열성 도전성 재료를 포함한 게이트 전극층을 형성하는 단계; 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에, 각각 내열성 도전 재료를 포함하는 접속 전극층, 소스 전극층 및 드레인 전극층을 형성하는 단계; 게이트 절연층, 산화물 반도체층, 접속 전극층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층의 일부와 접하는 산화물 절연막을 형성하는 단계; 산화물 절연막을 형성한 후, 산화물 반도체층을 탈수화 또는 탈수소화하는 단계; 산화물 절연막의 일부를 제거하고, 소스 전극층에 이르는 제1 콘택 홀과, 접속 전극층의 양단부에 이르는 제3 콘택 홀 및 제4 콘택 홀을 형성하는 단계; 산화물 절연막의 일부 및 게이트 절연층의 일부를 제거하고, 게이트 전극층에 이르는 제2 콘택 홀을 형성하는 단계; 및 산화물 절연막 위에, 제1 콘택 홀을 통해 소스 전극층에 그리고 제3 콘택 홀을 통해 접속 전극층에 접속되는 제1 소스 배선과, 제4 콘택 홀을 통해 접속 전극층에 접속되는 제2 소스 배선과, 제2 콘택 홀을 통해 게이트 전극층에 접속되는 게이트 배선을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
상기 제조 방법의 구성에 있어서, 탈수화 또는 탈수소화는, 질소 분위기, 산소 분위기, 또는 희가스 분위기, 또는 감압하의 가열인 것이 바람직하고, 산화물 반도체층은, 350℃이상 기판의 변형점미만의 온도로 가열되는 것이 더욱 바람직하다. 가열 후에 서냉하는 것이 바람직하다.
내열성 도전 재료로서, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 단층 또는 적층으로 이용하는 것이 바람직하다. 소스 전극층 및 드레인 전극층보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 소스 배선 및 게이트 배선을 형성하는 것이 바람직하다. 저저항 도전 재료로서 알루미늄 또는 구리를 이용하는 것이 바람직하다.
본 발명의 또 다른 실시예는, 절연 표면을 갖는 기판 위에 제1 마스크를 이용해 형성된 게이트 전극층; 게이트 전극층 위의 게이트 절연층; 게이트 절연층 위에 제2 마스크를 이용해 형성된 산화물 반도체층; 제3 마스크를 이용해 형성된 접속 전극층, 소스 전극층 및 드레인 전극층(소스 전극층 및 드레인 전극층은 산화물 반도체층 위에 있음); 게이트 절연층, 산화물 반도체층, 소스 전극층 및 드레인 전극층을 덮고 산화물 반도체층의 일부와 접하는 산화물 절연막; 및 산화물 절연막 위에 제4 마스크를 이용해 형성된 게이트 배선, 제1 소스 배선 및 제2 소스 배선을 포함하는 반도체 장치이다. 제1 소스 배선은 소스 전극층에 전기적으로 접속되고, 게이트 배선은 게이트 전극층에 전기적으로 접속되고, 제1 소스 배선 및 제2 소스 배선은 접속 전극층에 전기적으로 접속되고, 접속 전극층은 중간에 산화물 절연막이 개재된 채 게이트 배선과 중첩한다. 여기서 제1 내지 제4 마스크란, 포토마스크(photomask)를 말한다.
본 발명의 또 다른 실시예는, 절연 표면을 갖는 기판 위에 제1 마스크를 이용해 형성된 게이트 전극층; 게이트 전극층 위의 게이트 절연층; 게이트 절연층 위에 제2 마스크를 이용해 형성된 산화물 반도체층; 제3 마스크를 이용해 형성된 접속 전극층, 소스 전극층 및 드레인 전극층(소스 전극층 및 드레인 전극층은 산화물 반도체층 위에 있음); 게이트 절연층, 산화물 반도체층, 소스 전극층 및 드레인 전극층을 덮고 산화물 반도체층의 일부와 접하는 산화물 절연막; 및 산화물 절연막 위에 제4 마스크를 이용해 형성된 게이트 배선, 제1 소스 배선 및 제2 소스 배선을 포함하는 반도체 장치이다. 제1 소스 배선은 소스 전극층에 전기적으로 접속되고, 게이트 배선은 게이트 전극층에 전기적으로 접속되고, 제1 소스 배선 및 제2 소스 배선은 접속 전극층에 전기적으로 접속되고, 접속 전극층은 중간에 산화물 절연막이 개재된 채 게이트 배선과 중첩한다. 여기서 제1 내지 제4 마스크란, 포토마스크를 말한다.
상기 반도체 장치의 임의의 구조에 있어서, 게이트 전극층, 접속 전극층, 소스 전극층 및 드레인 전극층에 대해, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 단층 또는 적층을 이용하는 것이 바람직하다. 소스 배선 및 게이트 배선은, 소스 전극층 및 드레인 전극층보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 형성되는 것이 바람직하고, 알루미늄 또는 구리를 이용하는 것이 더욱 바람직하다.
본 명세서에서 이용되는 산화물 반도체는, InMO3(ZnO) m (m＞0)로 표현되는 박막으로 형성되고, 이 박막을 산화물 반도체층으로서 이용한 박막 트랜지스터가 제조된다. 그러나, m은 항상 정수인 것은 아니다. 게다가, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다는 점에 유의해야 한다. 예를 들어, M은 Ga이거나, Ga에 추가하여 상기 금속 원소를 포함할 수 있으며, 예를 들어, M은 Ga 및 Ni이거나, Ga 및 Fe일 수 있다. 게다가, 상기 산화물 반도체에 있어서, 일부 경우에는, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni와 같은 천이 금속, 또는 천이 금속의 산화물이 포함된다. 본 명세서에 있어서, 조성식이 InMO3(ZnO) m (m＞0)로 표현되는 산화물 반도체층 중에서, M으로서 적어도 Ga를 포함하는 조성식의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르며, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비-단결정 막이라고 부른다.
산화물 반도체층에 적용되는 산화물 반도체로서 상기 외에도, In-Sn-Zn-O-계의 산화물 반도체; In-Al-Zn-O-계의 산화물 반도체; Sn-Ga-Zn-O-계의 산화물 반도체; Al-Ga-Zn-O-계의 산화물 반도체; Sn-Al-Zn-O-계의 산화물 반도체; In-Zn-O-계의 산화물 반도체; Sn-Zn-O-계의 산화물 반도체; Al-Zn-O-계의 산화물 반도체; In-O-계의 산화물 반도체; Sn-O-계의 산화물 반도체; Zn-O-계의 산화물 반도체를 적용할 수 있다. 산화물 반도체층에 산화 규소가 포함될 수도 있다. 또한, 산화물 반도체층에 포함되는, 결정화를 저해하는 산화 규소(SiO x (x＞0))는, 제조 공정에서 산화물 반도체층의 형성 후에 열 처리를 수행하는 경우 산화물 반도체층의 결정화를 억제할 수 있다. 산화물 반도체층은 아몰퍼스 상태인 것이 바람직하지만, 부분적으로 결정화되어도 좋다.
또, 열 처리의 조건 또는 산화물 반도체층을 형성하는데 이용되는 재료에 따라, 아몰퍼스 상태의 산화물 반도체층이 미정질 상태 또는 다결정 상태로 변하는 경우도 있다.
박막 트랜지스터는 정전기 등으로 인해 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 게이트선 또는 소스선과 동일한 기판 위에 제공하는 것이 바람직하다. 보호 회로는, 산화물 반도체를 포함하는 비선형 소자로 형성하는 것이 바람직하다.
또한, 게이트 절연층 및 산화물 반도체막은, 대기에 노출되지 않고 연속적으로 처리(연속 처리, 인 시츄(insitu) 공정, 연속 성막이라고도 부름)될 수도 있다. 대기에 노출시키지 않고 연속 처리함으로써, 물이나 하이드로 카본등과 같은, 대기 성분이나 대기중에 부유하는 불순물에 오염되지 않은, 게이트 절연층과 산화물 반도체막 사이의 계면을 얻을 수 있다. 따라서, 박막 트랜지스터의 특성 격차를 저감할 수 있다.
본 명세서에서 "연속 처리"란, PCVD법 또는 스퍼터링법에 의한 제1 처리 단계로부터 PCVD법 또는 스퍼터링법에 의한 제2 처리 단계까지의 공정 동안에, 피처리 기판이 놓여 있는 분위기가 대기와 같은 오염 분위기에 오염되지 않고, 진공 또는 불활성 가스 분위기(질소 분위기 또는 희가스 분위기)가 되도록 제어된다는 것을 의미한다는 점에 유의한다. 연속 처리에 의해, 세정된 피처리 기판에 수분 등이 재부착되는 것을 피하면서 막 형성 등의 처리가 수행될 수 있다.
동일한 챔버에서 제1 처리 단계로부터 제2 처리 단계까지의 공정을 수행하는 것은, 본 명세서에서의 연속 처리의 범위 내에 있다.
또한, 상이한 챔버에서 제1 처리 단계로부터 제2 처리 단계까지의 공정을 수행하는 경우, 제1 처리 단계후, 대기에 노출되지 않고 또 다른 챔버로 기판을 반송하여 제2 처리를 수행하는 것도 본 명세서에서의 연속 처리의 범위 내에 있다.
제1 처리 단계와 제2 처리 단계 사이에, 기판 반송 단계, 배향 단계, 서냉 단계, 또는 기판의 온도가 제2 처리 단계에 적합하게 되도록 기판을 가열하거나 냉각하는 단계가 있는 경우도, 본 명세서에서의 연속 처리의 범위에 있다는 점에 주목한다.
세정 단계, 습식 에칭, 또는 레지스트 형성과 같은 액체를 이용하는 단계가 제1 처리 단계와 제2 처리 단계 사이에 제공될 수 있다. 이와 같은 경우는, 본 명세서에서의 연속 처리의 범위 내에 있지 않다.
안정된 전기 특성을 갖는 박막 트랜지스터를 제공할 수 있다. 따라서, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
도 1a 내지 1e는 본 발명의 실시예에 따른 제조 공정을 나타내는 단면도이다.
도 2a 내지 2d는 본 발명의 실시예에 따른 제조 공정을 나타내는 평면도이다.
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 4a 내지 4e는 본 발명의 실시예에 따른 제조 공정을 나타내는 단면도이다.
도 5a 내지 5d는 본 발명의 실시예에 따른 제조 공정을 나타내는 평면도이다.
도 6a 내지 6d는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 7의 (a) 내지 (d)는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 단면도이다.
도 8의 (a) 내지 (c)는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 단면도이다.
도 9의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 평면도이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 평면도이다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 평면도이다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 평면도이다.
도 14a 내지 14d는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 15는 전기로(electric furnace)를 나타내는 단면도이다.
도 16은 전기로를 나타내는 단면도이다.
도 17은 본 발명의 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 18은 본 발명의 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 19a 내지 19c는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 20a 및 20b는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 21은 본 발명의 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 22a 및 22b는 표시 장치의 블록도이다.
도 23a 및 23b는 주사선 구동 회로의 구조 및 그 타이밍 차트를 나타내는 도면이다.
도 24a 내지 24c는 시프트 레지스터의 구조를 나타내는 회로도이다.
도 25a 및 25b는 시프트 레지스터의 등가 회로도와, 시프트 레지스터의 동작을 나타내는 그 타이밍 차트를 예시하는 도면이다.
도 26a 내지 26c는 반도체 장치를 나타내는 도면이다.
도 27은 반도체 장치를 나타내는 도면이다.
도 28은 반도체 장치를 나타내는 도면이다.
도 29는 반도체 장치에 포함된 화소의 등가 회로를 나타내는 도면이다.
도 30a 내지 30c는 반도체 장치를 나타내는 도면이다.
도 31a 및 31b는 반도체 장치를 나타내는 도면이다.
도 32는 전자 서적 리더의 예를 나타내는 외관도이다.
도 33a는 텔레비전 장치예의 외관도이고, 도 33b는 디지털 포토 프레임예의 외관도이다.
도 34a 및 34b는 오락 기기의 예를 나타내는 외관도이다.
도 35a는 휴대형 컴퓨터예의 외관도이고, 도 35b는 휴대 전화기예의 외관도이다.
본 발명의 실시를 위한 최상의 모드
이하에서부터, 본 발명의 실시예들이 첨부된 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 이하의 설명으로만 제한되는 것은 아니며, 당업자라면 본 명세서에서 개시된 형태들과 세부사항들이 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이다. 따라서, 본 발명은 실시예들의 설명으로만 제한되는 것으로 해석되어서는 안된다.
(실시예 1)
도 3a는 반도체 장치에 포함된 박막 트랜지스터(461)의 평면도이고, 도 3b는 도 3a의 라인 C1-C2를 따라 취해진 단면도이다. 박막 트랜지스터(461)는 역스태거형(inverted staggered) 박막 트랜지스터이다. 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)이 제공된다. 게이트 전극층(401) 위에 게이트 절연층(402)이 제공된다. 게이트 절연층(402) 위에 산화물 반도체층(403)이 제공된다. 산화물 반도체층(403) 위에 소스 전극층(405a) 및 드레인 전극층(405b)이 제공된다. 또한, 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층 (405a), 및 드레인 전극층(405b)를 덮고, 산화물 반도체층(403)의 일부와 접하는 산화물 절연막(407)이 제공된다.
산화물 절연막(407)에는, 소스 전극층(405a)에 이르는 제1 콘택 홀(421)과, 게이트 전극층(401)에 이르는 제2 콘택 홀(422)과, 접속 전극층(420)의 양단부에 이르는 제3 콘택 홀(423) 및 제4 콘택 홀(424)이 제공되고 있다. 여기서, 본 실시예에서는, 소스 배선 및 드레인 배선을 동일한 층에 형성하므로, 제1 게이트 배선(426)과 제2 게이트 배선(427)은, 이들 사이에 소스 배선(425)을 개재하도록 형성된다. 제1 게이트 배선(426)과 제2 게이트 배선(427)은, 소스 배선(425)과 중첩하도록 형성된 접속 전극층(420)을 통해 서로 전기적으로 접속된다. 여기서, 소스 배선(425)은, 제1 콘택 홀(421)을 통해 소스 전극층(405a)에 전기적으로 접속된다. 제1 게이트 배선(426)은, 제2 콘택 홀(422)을 통해 게이트 전극층(401)에 전기적으로 접속된다. 제1 게이트 배선(426) 및 제2 게이트 배선(427)은, 제3 콘택 홀(423) 및 제4 콘택 홀(424)을 통해 접속 전극층(420)에 전기적으로 접속된다. 소스 배선(425), 제1 게이트 배선(426), 및 제2 게이트 배선(427)은, 산화물 반도체층(403)의 외주부를 넘어 연장되고 있다.
보호막으로서 역할하는 산화물 절연막(407)이 산화물 반도체층(403)에 접하여 형성된 후에, 산화물 반도체층(403)에, 수분 등의 불순물을 저감하는 열 처리(탈수화 또는 탈수소화를 위한 열 처리)를 수행한다.
산화물 반도체층(403)내 뿐만이 아니라, 게이트 절연층(402)내, 소스 전극층(405a)내 및 드레인 전극층(405b)내, 및 산화물 반도체층(403)의 상하에 접하는 막들과 산화물 반도체층(403) 사이의 계면들, 구체적으로는 게이트 절연층(402)과 산화물 반도체층(403) 사이의 계면, 및 산화물 절연막(407)과 산화물 반도체층(403) 사이의 계면에 존재하는 수분 등의 불순물이 저감된다. 열 처리에 의해 산화물 반도체층(403) 내의 함유 수분을 저감시키면, 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
이 열 처리에 의해, 산화물 절연막(407)이 형성할 때에 산화물 반도체층(403)이 받는 플라즈마 데미지가 회복된다.
게이트 전극층(401), 접속 전극층(420), 소스 전극층(405a), 및 드레인 전극층(405b) 각각은, 내열성 도전 재료를 포함하는 것이 바람직하다. 내열성 도전 재료로서, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 이용할 수 있다. 게이트 전극층(401), 접속 전극층(420), 소스 전극층(405a), 및 드레인 전극층(405b)은, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 적층 구조를 가질 수도 있다. 예를 들어, 제1층에 대해 질화 텅스텐, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 몰리브덴, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 티타늄, 제2층에 대해 티타늄과 같은 조합을 이용할 수도 있다.
접속 전극층(420), 소스 전극층(405a) 및 드레인 전극층(405b)에 이용되는 내열성 도전 재료로서는, 인듐, 주석 또는 아연 중 임의의 것을 포함한 투명 도전성 산화물을 이용할 수도 있다. 예를 들어, 산화 인듐(In2O3)이나 산화 인듐 - 산화 주석 합금(In2O3-SnO2, ITO로 약기함)을 이용하는 것이 바람직하다. 대안으로서, 산화 실리콘 등의 절연성 산화물이 첨가된 투명 도전성 산화물이 이용될 수도 있다.
투명 도전성 산화물에 산화 실리콘 등의 절연성 산화물을 포함시킴으로써, 투명 도전성 산화물의 결정화를 억제할 수 있고, 투명 도전성 산화물은 아몰퍼스 구조를 가질 수 있다. 투명 도전성 산화물의 결정화가 억제되고 아몰퍼스 구조가 형성되도록 함으로써, 열 처리를 수행해도, 투명 도전성 산화물의 결정화 또는 미정질 입자의 생성을 방지할 수 있다.
게이트 전극층(401), 접속 전극층(420), 소스 전극층(405a) 및 드레인 전극층(405b)에 상기와 같은 내열성 도전 재료를 포함시키면, 게이트 전극층(401), 접속 전극층(420), 소스 전극층(405a) 및 드레인 전극층(405b)은, 산화물 절연막(407) 형성 후에 수행되는 열 처리를 견딜 수 있다.
소스 배선(425), 제1 게이트 배선(426), 및 제2 게이트 배선(427)은, 소스 전극층(405a) 및 드레인 전극층(405b)보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 형성되는 것이 바람직하고, 특히 알루미늄 또는 구리를 이용하는 것이 바람직하다. 소스 배선(425), 제1 게이트 배선(426), 및 제2 게이트 배선(427)으로서 저저항 도전 재료를 이용하면, 배선 저항 등이 저감될 수 있다.
알루미늄 또는 구리 등의 저저항 도전 재료는 낮은 내열성을 가진다. 그러나, 산화물 절연막 형성 후에 열 처리를 수행한 다음, 소스 배선(425), 제1 게이트 배선(426), 및 제2 게이트 배선(427)을 제공함으로써, 소스 배선(425), 제1 게이트 배선(426), 및 제2 게이트 배선(427)으로서 상기 저저항 도전 재료가 이용될 수 있다.
채널 형성 영역을 포함한 산화물 반도체층(403)으로서, 반도체 특성을 갖는 산화물 재료가 이용되며, 대표적으로는, In-Ga-Zn-O계 비-단결정이 이용된다.
도 3c에 도시된 바와 같이, 제1 소스 배선(428)과 제2 소스 배선(429)이 이들 사이에 게이트 배선(430)을 개재시킨 채 형성될 수 있으며, 게이트 배선(430)과 중첩하도록 형성된 접속 전극층(420)을 통해 전기적으로 서로 접속될 수 있다. 여기서, 제1 소스 배선(428)은, 제1 콘택 홀(421)을 통해 소스 전극층(405a)에 전기적으로 접속된다. 게이트 배선(430)은, 제2 콘택 홀(422)을 통해 게이트 전극층(401)에 전기적으로 접속된다. 제1 소스 배선(428) 및 제2 소스 배선(429)은, 접속 전극층(420)의 양 단부에 이르는 제3 콘택 홀(423) 및 제4 콘택 홀(424)을 통해 접속 전극층(420)에 전기적으로 접속된다. 다른 부분들은, 도 3a 및 도 3b에 나타낸 박막 트랜지스터와 유사하다.
도 3d에 도시된 바와 같이, 소스 전극층(405a)은 게이트 배선(430)과 중첩하도록 형성되며, 제1 소스 배선(428)과 제2 소스 배선(429)은, 소스 전극층(405a)을 통해 서로 전기적으로 접속될 수 있다. 여기서, 제1 소스 배선(428)은, 제1 콘택 홀(421)을 통해 소스 전극층(405a)에 전기적으로 접속된다. 제2 소스 배선(429)은, 소스 전극층(405a) 위에 제공된 제3 콘택 홀(490)을 통해 소스 전극층(405a)에 전기적으로 접속된다. 다른 부분들은, 도 3c에 나타낸 박막 트랜지스터와 유사하다.
도 1a 내지 도 1e는, 도 3a 및 도 3b에 나타내는 박막 트랜지스터(461)의 제조 공정의 단면도이고, 도 2a 내지 도 2d는, 그 제조 공정의 평면도이다.
우선, 절연 표면을 갖는 기판(400) 위에, 포토마스크를 이용해 포토리소그래피 공정에 의해 게이트 전극층(401)을 제공한다.
사용될 수 있는 유리 기판에 관해서는 특별한 제한은 없지만, 유리 기판이, 적어도, 이후에 수행되는 열 처리를 견딜수 있는 내열성(heat resistance)을 갖는 것이 필요하다. 투광성 기판(400)으로서, 바륨 보로실리케이트 유리(barium borosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass) 등으로 형성된 유리 기판을 이용할 수 있다.
기판(400)으로서,이후의 열 처리의 온도가 높은 경우에는, 변형점이 730℃이상인 기판을 이용할 수 있다. 또한, 기판(400)의 재료로서, 예를 들어, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 유리 재료가 이용된다. 붕산(boric acid)보다 산화 바륨(BaO)을 더 많이 포함함으로써, 보다 실용적인 내열성 유리 기판을 얻을 수 있다는 점에 유의한다. 따라서, B2O3보다 BaO를 더 많이 포함한 유리 기판을 이용하는 것이 바람직하다.
유리 기판(400)에 대신에, 세라믹 기판, 석영 유리 기판, 석영 기판, 또는 사파이어 기판과 같은 절연체로 형성된 기판을 이용할 수도 있다는 점에 유의한다. 대안으로서, 결정화된 유리 등을 이용할 수 있다.
기초막의 역할을 하는 절연막을, 기판(400)과 게이트 전극층(401) 사이에 제공할 수도 있다. 기초막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 단층으로 또는 적층하여 형성할 수 있다.
이후의 단계에서 열 처리를 수행하기 때문에, 게이트 전극층(401)의 재료는 내열성 도전 재료를 포함하는 것이 바람직하다. 내열성 도전 재료로서, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 이용할 수 있다. 게이트 전극층(401)은, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 단층 또는 적층 구조를 가질 수도 있다. 예를 들어, 제1층에 대해 질화 텅스텐, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 몰리브덴, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 티타늄, 제2층에 대해 티타늄과 같은 조합을 이용할 수도 있다. 그러나, 게이트 전극층(401)의 재료는, 적어도, 이후의 열 처리를 견딜수 있는 내열성을 갖는 것이 바람직하다.
이 때, 이후 단계에서 소스 전극층(405a) 및 드레인 전극층(405b)의 형성과 동시에 형성되는 접속 전극층(420)을, 게이트 전극층(401)의 형성과 동시에 형성할 수도 있다. 그 경우, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성할 때에 접속 전극층(420)을 반드시 형성할 필요는 없다.
그 다음, 게이트 전극층(401) 위에 게이트 절연층(402)이 형성된다.
게이트 절연층(402)은, 플라즈마 강화 CVD법 또는 스퍼터링법 등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 및 질화 산화 규소층을 단층으로 또는 적층해 형성될 수 있다. 예를 들어, SiH4, 산소, 및 질소를 포함하는 성막 가스를 이용하여, 플라즈마 강화 CVD법에 의해 산화 질화 규소층을 형성할 수 있다.
그 다음, 게이트 절연층(402) 위에, 산화물 반도체막이 형성된다.
산화물 반도체막을 스퍼터링법에 의해 형성하기 이전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(402)의 표면에 부착된 막 형성시에 생성된 분말 물질(입자 또는 먼지라고도 함)을 제거하는 것이 바람직하다는 점에 유의한다. 역스퍼터링이란, RF 전원을 이용해 아르곤 분위기에서 기판측에 전압을 인가해 기판 근방에 플라즈마를 생성해 표면을 바꾸는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등을 이용할 수도 있다는 점에 유의한다.
산화물 반도체막은, In-Ga-Zn-O-계 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 형성된다. 대안으로서, 산화물 반도체막은, 희가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기하에서, 스퍼터링법에 의해 형성될 수 있다.
게이트 절연층(402) 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성할 수도 있다. 대기에 노출시키지 않고 연속적으로 막을 형성함으로써, 물이나 하이드로 카본등과 같은 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않은, 적층된 층들 사이의 각 계면을 얻을 수 있다. 따라서, 박막 트랜지스터의 특성 격차를 저감할 수 있다.
포토마스크를 이용해 포토리소그래피 공정에 의해, 산화물 반도체막을 섬-형상의 산화물 반도체층으로 가공한다.
그 다음, 게이트 절연층(402) 및 산화물 반도체층 위에 제1 도전막이 형성된다.
제1 도전막에 이용되는 재료는, 이후의 단계에서 열 처리를 수행하기 위해 내열성 도전 재료를 포함하는 것이 바람직하다. 내열성 도전 재료로서, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 이용할 수 있다. 제1 도전막은, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 단층 또는 적층 구조를 가질 수도 있다. 예를 들어, 제1층에 대해 질화 텅스텐, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 몰리브덴, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 티타늄, 제2층에 대해 티타늄과 같은 조합을 이용할 수도 있다. 그러나, 제1 도전막의 재료는, 적어도, 이후의 열 처리를 견딜수 있는 내열성을 갖는 것이 바람직하다.
제1 도전막에 이용되는 내열성 도전 재료로서는, 인듐, 주석, 또는 아연 중 임의의 것을 포함한 투명 도전성 산화물을 이용할 수도 있다. 예를 들어, 산화 인듐(In2O3)이나 산화 인듐 - 산화 주석 합금(In2O3-SnO2, ITO로 약기함)을 이용하는 것이 바람직하다. 대안으로서, 산화 실리콘 등의 절연성 산화물이 첨가된 투명 도전성 산화물이 이용될 수도 있다.
투명 도전성 산화물에 산화 실리콘 등의 절연성 산화물을 포함시킴으로써, 투명 도전성 산화물의 결정화를 억제할 수 있고, 투명 도전성 산화물은 아몰퍼스 구조를 가질 수 있다. 투명 도전성 산화물의 결정화가 억제되고 아몰퍼스 구조가 제공되도록 함으로써, 열 처리를 수행해도, 투명 도전성 산화물의 결정화 또는 미정질 입자의 생성을 방지할 수 있다.
포토마스크를 이용해 포토리소그래피 공정에 의해, 산화물 반도체층 및 제1 도전막을, 산화물 반도체층(432), 소스 전극층(405a), 드레인 전극층(405b), 및 접속 전극층(420)으로 가공한다(도 1a 및 도 2a 참조). 산화물 반도체층의 일부만이 에칭되어 그루브(함몰부(depression))를 갖는 산화물 반도체층(432)이 된다는 점에 유의한다.
게이트 전극층(401)의 형성과 동시에 접속 전극층(420)을 형성할 때, 접속 전극층(420)을 반드시 형성할 필요는 없다. 도 3d에 나타낸 구조를 갖는 경우에도, 접속 전극층(420)을 반드시 형성할 필요는 없다.
게이트 절연층(402), 산화물 반도체층(432), 소스 전극층(405a), 및 드레인 전극층(405b)을 덮고, 산화물 반도체층(432)의 일부와 접하는 산화물 절연막(407)이 형성된다(도 1b 참조). 산화물 절연막(407)은, CVD법 또는 스퍼터링법 등의, 산화물 절연막(407)에 물과 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해, 적어도 1nm 이상의 두께로 형성될 수 있다. 여기서는, 산화물 절연막(407)은, 스퍼터링법을 이용해 형성된다. 산화물 반도체층(432)의 일부와 접하는 산화물 절연막(407)은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 구체적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 또한, 산화물 절연막(407) 위에 접하도록 질화 규소막 또는 질화 알루미늄을 적층할 수도 있다. 질화 규소막은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 방지한다.
이후에 수행하는 열 처리 후에 산소 분위기하에서 서냉을 수행하면, 산화물 반도체층의 표면 근방에 고농도의 산소를 포함하는 영역을 형성할 수 있고, 산화물 반도체층이 충분한 고저항을 가질 수 있으며, 산화물 절연막(407)을 대신하여, 질화 규소막을 형성할 수도 있다. 예를 들어, 기판의 온도가 최고 가열 온도로부터 적어도 약 50℃ 내지 100 ℃ 만큼 낮아지도록 서냉할 수 있다.
본 실시예에서는, 산화물 절연막(407)으로서 두께 300 nm를 갖는 산화 규소막이 형성된다. 성막 시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며; 본 실시예에서는, 기판 온도는 100℃로 설정된다. 대안으로서, 산화 규소막은, 희가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기하에서, 스퍼터링법에 의해 형성될 수 있다. 또한, 타겟으로서 산화 규소 타겟이나 규소 타겟을 이용할 수도 있다. 예를 들어, 규소 타겟을 이용해, 산소 및 질소를 포함하는 분위기하에서 스퍼터링법에 의해 산화 규소막을 형성할 수 있다.
그 다음, 산소 가스 분위기하, 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등)하 또는 감압하에서, 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402), 산화물 절연막(407), 및 산화물 반도체층(432)에 열 처리가 수행되어, 산화물 반도체층(403)이 형성된다(도 1c 및 도 2b 참조). 열 처리는, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(400)의 변형점 미만의 온도에서 수행된다. 상기 분위기하에서 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402), 산화물 절연막(407), 및 산화물 반도체층(403)을 열 처리함으로써, 소스 전극층(405a)내, 드레인 전극층(405b)내, 게이트 절연층(402)내, 산화물 절연막(407)내, 산화물 반도체층(403)내, 및 산화물 반도체층(403)의 상하에 접하는 막들과 산화물 반도체층(403) 사이의 계면들에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 결정화되어 미정질막 또는 다결정막으로 변하는 경우도 있다.
보호막의 역할을 하는 산화물 절연막(407)이 산화물 반도체층(432)에 접하여 형성될 때에, 산화물 반도체층(432)이 플라즈마 데미지를 받을 가능성이 있다. 그러나, 이 열 처리에 의해, 산화물 반도체층(432)이 받은 플라즈마 데미지를 회복시킬 수 있다.
이 열처리에 의해, 산화물 절연막(407) 내의 산소가, 고상-확산(solid-phase diffusion)에 의해 산화물 반도체층(403)에 공급된다. 따라서, 산화물 반도체층(403)의 저항이 증가하므로, 양호한 전기 특성을 갖는 신뢰성이 좋은 박막 트랜지스터를 제조할 수 있다.
이 열 처리는, 박막 트랜지스터의 전기 특성의 격차를 저감할 수 있다.
열 처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤과 같은 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 대안으로서, 열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 열 처리 후, 산호 분위기하에서 서냉을 수행하는 것이 바람직하다. 예를 들어, 기판의 온도가 최고 가열 온도로부터 적어도 약 50℃ 내지 100 ℃ 만큼 낮아지도록 서냉할 수 있다.
열 처리로서, 전기로를 이용한 가열 방법, 가열된 가스를 이용하는 GRTA(gas rapid thermal anneal) 법, 또는 램프광을 이용하는 LRTA(lamp rapid thermal anneal)법과 같은 순간 가열 방법을 이용할 수가 있다.
여기서, 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연층(402), 산화물 절연막(407), 및 산화물 반도체층(432)의 열 처리의 실시예로서, 전기로(601)를 이용한 가열 방법을 도 15를 참조하여 설명한다.
도 15는 전기로(601)의 개략도이다. 챔버(602)의 외측에는 히터(603)가 제공되어, 챔버(602)를 가열한다. 챔버(602) 내에는, 기판(604)을 탑재하는 서셉터(605)가 제공된다. 기판은(604)은 챔버(602) 내로/로부터 이송된다. 또한, 챔버(602)에는 가스 공급 수단(606) 및 배기 수단(607)이 제공되고 있다. 가스 공급 수단(606)에 의해, 챔버(602) 내에 가스가 도입된다. 배기 수단(607)은 챔버(602) 내부를 배기하거나 챔버(602) 내의 압력을 줄인다. 전기로(601)의 온도 상승 특성을 0.1℃／min 이상, 20℃／min 이하로 하는 것이 바람직하다는 점에 유의한다. 전기로(601)의 강온 특성을 0.1℃／min 이상, 15℃／min 이하로 하는 것이 바람직하다.
가스 공급 수단(606)은, 가스 공급원(611a), 가스 공급원(611b), 압력 조정 밸브(612a), 압력 조정 밸브(612b), 정제기(613a), 정제기(613b), 매스 플로우 콘트롤러(614a), 매스 플로우 콘트롤러(614b), 스톱 밸브(615a), 스톱 밸브(615b)를 포함한다. 본 실시예에서는, 가스 공급원(611a)과 챔버(602) 사이, 및 가스 공급원(611b)과 챔버(602) 사이에, 각각 정제기(613a) 및 정제기(613b)를 제공하는 것이 바람직하다. 정제기(613a) 및 정제기(613b)는, 가스 공급원(611a) 및 가스 공급원(611b)으로부터 챔버(602) 내에 도입되는 가스 내의, 물과 수소 등의 불순물을 제거할 수 있다; 따라서, 정제기(613a) 및 정제기(613b)의 제공에 의해, 챔버(602) 내로의 물, 수소 등의 침입을 억제할 수 있다.
본 실시예에서는, 각각 가스 공급원(611a) 또는 가스 공급원(611b)으로부터 질소 또는 희가스를 챔버(602) 내에 도입하여, 챔버 내부를 산소 분위기, 질소 분위기, 또는 희가스 분위기에 있게 한다. 200℃ 이상 700℃ 이하, 바람직하게는 350℃이상 기판(400)의 변형점 미만의 온도에서 가열된 챔버(602)에서, 기판(400) 위에 형성된 산화물 반도체층(432)을 가열함으로써, 산화물 반도체층(432)의 탈수화 또는 탈수소화를 수행할 수 있다.
대안으로서, 배기 수단에 의한 감압하에서, 200℃이상 700℃이하, 바람직하게는 350℃이상 기판(400)의 변형점 미만의 온도에서 챔버(602)가 가열된다. 이와 같은 챔버(602)에서, 기판(400) 위에 형성된 산화물 반도체층(432)을 가열하여, 산화물 반도체층(432)을 탈수화 또는 탈수소화할 수 있다.
그 다음, 가스 공급원(611a)으로부터 챔버(602)로의 질소 또는 희가스의 도입을 멈추고, 히터를 오프 상태로 한다. 그 다음, 가스 공급원(611b)으로부터 챔버(602) 내에 산소를 도입하고, 가열 장치의 챔버(602)를 서냉한다. 즉, 챔버(602)는 산소 분위기를 가지며, 기판(604)이 서냉된다. 여기서는, 가스 공급원(611b)으로부터 챔버(602) 내에 도입되는 산소에, 물과 수소 등의 불순물이 포함되지 않는 것이 바람직하다. 대안으로서, 가스 공급원(611b)으로부터 챔버(602) 내에 도입되는 산소의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, 즉, 산소중의 불순물 농도를 1 ppm이하, 바람직하게는 0.1 ppm 이하로 하는 것이 바람직하다.
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
감압하에서 열 처리를 수행하는 경우, 열 처리 후에 챔버(602) 내에 산소를 도입하고, 압력을 대기압으로 되돌린 다음, 냉각을 수행할 수 있다는 점에 주목한다.
대안으로서, 가스 공급원(611b)으로부터 챔버(602) 내에 산소를 도입하고, 동시에, 헬륨, 네온, 또는 아르곤 등의 희가스와 질소 중 한쪽 또는 양쪽 모두를 챔버(602) 내에 도입할 수도 있다.
가열 장치의 챔버(602) 내의 기판(604)을 300℃로 냉각한 후, 기판(604)을 실온의 분위기로 이송할 수도 있다. 그 결과, 기판(604)의 냉각 시간을 단축할 수가 있다.
가열 장치가 멀티-챔버 구조를 가지는 경우, 열 처리와 냉각 처리를 서로 상이한 챔버에서 수행할 수 있다. 전형적으로는, 산소, 질소 또는 희가스로 충전되고 200℃ 이상, 700℃ 이하, 바람직하게는 350℃ 이상, 기판(400)의 변형점 미만의 온도에서 가열된 제1 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 그 다음, 질소 또는 희가스가 도입된 반송 챔버를 거쳐, 산소로 충전되고 100℃이하, 바람직하게는 실온인 제2의 챔버 내로 상기 열 처리된 기판을 도입하여, 그 안에서 냉각 처리를 수행한다. 이 단계들을 통해, 처리율을 향상시킬 수 있다.
불활성 가스 분위기하 또는 감압하에서 열 처리된 산화물 반도체층(432)은 아몰퍼스 상태인 것이 바람직하지만, 산화물 반도체층(432)의 일부가 결정화되어도 된다.
이상과 같이, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성한 후 열 처리를 수행하면, 소스 전극층, 드레인 전극층, 게이트 절연층, 산화물 절연막 및 산화물 반도체층내에 포함된 불순물(H2O, H, OH 등)을 저감할 수 있다. 이 열 처리에 의해, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성하면 산화물 반도체층이 받는 플라즈마 데미지를 회복시킬 수가 있다. 이 열 처리에 의해, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다. 이상으로부터, 박막 트랜지스터(461)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
그 다음, 산화물 절연막(407)에 제1 콘택 홀(421), 제2 콘택 홀(422), 제3 콘택 홀(423), 및 제4 콘택 홀(424)이 형성된다(도 1d 및 도 2c 참조). 먼저, 에칭에 의해 산화물 절연막(407)의 일부가 제거되어, 소스 전극층(405a)에 이르는 제1 콘택 홀(421)과, 게이트 전극층(401)에 이르는 제2 콘택 홀(422)의 일부와, 접속 전극층(420)의 양단부에 이르는 제3 콘택 홀(423) 및 제4 콘택 홀(424)이 형성된다. 또한, 에칭에 의해 게이트 절연층(402)의 일부가 제거됨으로써, 게이트 전극층(401)에 이르는 제2 콘택 홀(422)이 형성된다.
그 다음, 게이트 절연막(407) 위에, 제2 도전막이 형성된다. 여기서, 제2 도전막은, 제1 콘택 홀(421), 제2 콘택 홀(422), 제3 콘택 홀(423), 및 제4 콘택 홀(424)을 통해, 소스 전극층(405a), 게이트 전극층(401) 및 접속 전극층(420)에 접속된다.
제2 도전막은, 소스 전극층(405a) 및 드레인 전극층(405b)보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 형성되는 것이 바람직하고, 특히 알루미늄 또는 구리를 이용하는 것이 바람직하다. 제2 도전막으로서 저저항 도전 재료를 이용하면, 배선 저항 등을 저감할 수 있다.
알루미늄 또는 구리 등의 저저항 도전 재료는 낮은 내열성을 갖지만, 제2 도전막은 열 처리 후에 제공할 수가 있다; 따라서, 알루미늄 또는 구리 등의 저저항 도전 재료를 이용할 수 있다.
그 다음, 포토마스크를 이용해 포토리소그래피 공정에 의해 제2 도전막이 가공되어, 산화물 절연막(407) 위에 소스 배선(425), 제1 게이트 배선(426), 및 제2 게이트 배선(427)이 형성된다(도 1e 및 도 2d 참조). 소스 배선(425)은, 접속 전극층(420)과 중첩하도록, 그리고 제1 콘택 홀(421)을 통해 소스 전극층(405a)에 접속되도록 형성된다. 제1 게이트 배선(426)과 제2 게이트 배선(427)은, 그들 사이에 소스 배선(425)을 개재하도록 형성된다. 여기서, 제1 게이트 배선(426)은, 제2 콘택 홀(422)을 통해 게이트 전극층(401)에 접속되도록, 그리고 제3 콘택 홀(423)을 통해 접속 전극층(420)에 접속되도록 형성된다. 제2 게이트 배선(427)은, 제4 콘택 홀(424)을 통해 게이트 전극층(420)에 전기적으로 접속되도록 형성된다. 따라서, 제1 게이트 배선(426)과 제2 게이트 배선(427)은, 접속 전극층(420)을 통해 서로 전기적으로 접속된다.
이상의 단계들을 통해, 박막 트랜지스터(461)를 형성할 수 있다. 도 3c 및 도 3d에 나타낸 구조도, 유사한 공정으로 제조할 수 있다.
이상과 같이, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성한 후 열 처리를 수행하면, 소스 전극층, 드레인 전극층, 게이트 절연층, 및 산화물 반도체층내에 포함된 불순물(H2O, H, OH 등)을 저감할 수 있다. 이 열 처리에 의해, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성하면 산화물 반도체층이 받는 플라즈마 데미지를 회복시킬 수가 있다. 이 열 처리에 의해, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다. 따라서, 박막 트랜지스터(461)의 신뢰성을 향상시킬 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 2)
반도체 장치 및 반도체 장치의 제조 방법이, 도 4a 내지 4e, 도 5a 및 5d, 및 도 6a 내지 6d를 참조하여 설명될 것이다. 실시예 1과 동일한 부분 또는 실시예1과 유사한 기능을 가지는 부분은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 6a는, 반도체 장치에 포함된 박막 트랜지스터(460)의 평면도이고, 도 6b는, 도 6a의 라인 D1-D2를 따라 취해진 단면도이다. 박막 트랜지스터(460)는 역스태거형 박막 트랜지스터이다. 절연 표면을 갖는 기판(450) 위에 게이트 전극층(451)이 제공된다. 게이트 전극층(451) 위에 게이트 절연층(452)이 제공된다. 게이트 절연층(452) 위에 소스 전극층(455a) 및 드레인 전극층(455b)이 제공된다. 소스 전극층(455a), 드레인 전극층(455b) 및 게이트 절연층(452) 위에 산화물 반도체층(453)이 제공된다. 게이트 절연층(452), 산화물 반도체층(453), 소스 전극층(455a), 및 드레인 전극층(455b)을 덮고, 산화물 반도체층(453)과 접하는 산화물 절연막(457)이 제공된다. 산화물 반도체층(453)을 위해, In-Ga-Zn-O계 비-단결정 막을 이용한다.
또, 산화물 절연막(457)에는, 소스 전극층(455a)에 이르는 제1 콘택 홀(471)과 게이트 전극층(451)에 이르는 제2 콘택 홀(472)과 접속 전극층(470)의 양단부에 이르는 제3 콘택 홀(473) 및 제4 콘택 홀(474)이 제공되고 있다. 여기서, 본 실시예에서는, 소스 배선 및 드레인 배선이 동일한 층에 형성된다; 따라서, 제1 게이트 배선(476)과 제2 게이트 배선(477)은, 그들 사이에 소스 배선(475)이 개재되도록 형성된다. 제1 게이트 배선(476)과 제2 게이트 배선(477)은, 소스 배선(475)과 중첩하도록 형성된 접속 전극층(470)을 통해 서로 전기적으로 접속된다. 여기서, 소스 배선(475)은, 제1 콘택 홀(471)을 통해 소스 전극층(455a)에 전기적으로 접속된다. 제1 게이트 배선(476)은, 제2 콘택 홀(472)을 통해 게이트 전극층(451)에 전기적으로 접속된다. 제1 게이트 배선(476) 및 제2 게이트 배선(477)은, 제3 콘택 홀(473) 및 제4 콘택 홀(474)을 통해 접속 전극층(470)에 전기적으로 접속된다. 소스 배선(475), 제1 게이트 배선(476), 및 제2 게이트 배선(477)은, 산화물 반도체층(453)의 외주부를 넘어 연장되고 있다.
보호막으로서 역할하는 산화물 절연막(457)이 산화물 반도체층(453)에 접하여 형성된 후에, 산화물 반도체층(453)에, 수분 등의 불순물을 저감하는 열 처리(탈수화 또는 탈수소화를 위한 열 처리)를 수행한다.
산화물 반도체층(453)내 뿐만이 아니라, 게이트 절연층(452), 소스 전극층(455a) 및 드레인 전극층(455b)내, 또는 산화물 반도체층(453)의 상하에 접하는 막들과 산화물 반도체층(453) 사이의 계면들, 구체적으로는 게이트 절연층(452)과 산화물 반도체층(453) 사이의 계면, 및 산화물 절연막(457)과 산화물 반도체층(453) 사이의 계면에 존재하는 수분 등의 불순물이 저감된다. 열 처리에 의해 산화물 반도체층(453) 내의 함유 수분을 저감시키면, 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
이 열 처리에 의해, 산화물 절연막(457)이 형성할 때에 산화물 반도체층(453)이 받는 플라즈마 데미지가 회복된다.
게이트 전극층(451), 접속 전극층(470), 소스 전극층(455a), 및 드레인 전극층(455b) 각각은, 내열성 도전 재료를 포함하는 것이 바람직하다. 내열성 도전 재료로서, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 이용할 수 있다. 게이트 전극층(451), 접속 전극층(470), 소스 전극층(455a), 및 드레인 전극층(455b)은, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 또는, 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 적층 구조를 가질 수도 있다. 예를 들어, 제1층에 대해 질화 텅스텐, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 몰리브덴, 제2층에 대해 텅스텐과 같은 조합이나, 제1층에 대해 질화 티타늄, 제2층에 대해 티타늄과 같은 조합을 이용할 수도 있다.
접속 전극층(470), 소스 전극층(455a) 및 드레인 전극층(455b)에 이용되는 내열성 도전 재료로서는, 인듐, 주석 또는 아연 중 임의의 것을 포함한 투명 도전성 산화물을 이용할 수도 있다. 예를 들어, 산화 인듐(In2O3)이나 산화 인듐 - 산화 주석 합금(In2O3-SnO2, ITO로 약기함)을 이용하는 것이 바람직하다. 대안으로서, 산화 실리콘 등의 절연성 산화물이 첨가된 투명 도전성 산화물이 이용될 수도 있다.
투명 도전성 산화물에 산화 실리콘 등의 절연성 산화물을 포함시킴으로써, 투명 도전성 산화물의 결정화를 억제할 수 있고, 투명 도전성 산화물은 아몰퍼스 구조를 가질 수 있다. 투명 도전성 산화물의 결정화가 억제되고 투명 도전성 산화물이 아몰퍼스 구조를 가짐으로써, 열 처리를 수행해도, 투명 도전성 산화물의 결정화 또는 미정질 입자의 생성을 방지할 수 있다.
게이트 전극층(451), 접속 전극층(470), 소스 전극층(455a) 및 드레인 전극층(455b)에 이와 같은 내열성 도전 재료를 포함시킴으로써, 게이트 전극층(451), 접속 전극층(470), 소스 전극층(455a) 및 드레인 전극층(455b)은, 산화물 절연막(457) 형성 후에 수행되는 열 처리를 견딜 수 있다.
소스 배선(475), 제1 게이트 배선(476), 및 제2 게이트 배선(477)은, 소스 전극층(455a) 및 드레인 전극층(455b)보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 형성되는 것이 바람직하고, 특히 알루미늄 또는 구리를 이용하는 것이 바람직하다. 소스 배선(475), 제1 게이트 배선(476), 및 제2 게이트 배선(477)으로서 저저항 도전 재료를 이용하면, 배선 저항 등이 저감될 수 있다.
알루미늄 또는 구리 등의 저저항 도전 재료는 낮은 내열성을 가진다. 그러나, 열 처리를 수행하고 산화물 절연층을 형성한 후에 소스 배선(475), 제1 게이트 배선(476), 및 제2 게이트 배선(477)을 제공하면, 소스 배선(475), 제1 게이트 배선(476), 및 제2 게이트 배선(477)으로서 상기의 저저항 도전 재료를 이용할 수 있다.
채널 형성 영역을 포함한 산화물 반도체층(453)으로서, 반도체 특성을 갖는 산화물 재료가 이용되며, 대표적으로는, In-Ga-Zn-O계 비-단결정이 이용된다.
도 6c에 도시된 바와 같이, 제1 소스 배선(478)과 제2 소스 배선(479)이 이들 사이에 게이트 배선(480)을 개재시킨 채 형성될 수 있으며, 게이트 배선(480)과 중첩하도록 형성된 접속 전극층(470)을 통해 전기적으로 서로 접속될 수 있다. 여기서, 제1 소스 배선(478)은, 제1 콘택 홀(471)을 통해 소스 전극층(455a)에 전기적으로 접속된다. 게이트 배선(480)은, 제2 콘택 홀(472)을 통해 게이트 전극층(451)에 전기적으로 접속된다. 제1 소스 배선(478) 및 제2 소스 배선(479)은, 접속 전극층(470)의 양 단부에 이르는 제3 콘택 홀(473) 및 제4 콘택 홀(474)을 통해 접속 전극층(470)에 전기적으로 접속된다. 다른 부분들은, 도 6a 및 도 6b에 나타낸 박막 트랜지스터와 유사하다.
도 6d에 도시된 바와 같이, 소스 전극층(455a)은 게이트 배선(480)과 중첩하도록 형성되며, 제1 소스 배선(478)과 제2 소스 배선(479)은, 소스 전극층(455a)을 통해 서로 전기적으로 접속될 수 있다. 여기서, 제1 소스 배선(478)은, 제1 콘택 홀(471)을 통해 소스 전극층(455a)에 전기적으로 접속된다. 제2 소스 배선(479)은, 소스 전극층(455a) 위에 제공된 제3 콘택 홀(491)을 통해 소스 전극층(455a)에 전기적으로 접속된다. 다른 부분들은, 도 6c에 나타낸 박막 트랜지스터와 유사하다.
도 4a 내지 도 4e는, 도 6a 및 도 6b에 나타내는 박막 트랜지스터(460)의 제조 공정의 단면도이고, 도 5a 내지 도 5d는, 그 제조 공정의 평면도이다.
절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451)이 제공된다. 기초막의 역할을 하는 절연막을, 기판(450)과 게이트 전극층(451) 사이에 제공할 수도 있다. 게이트 전극층(451)은, 실시예 1에서 설명된 게이트 전극층(401)과 유사한 재료를 이용하여 형성될 수 있다.
실시예 1에서 설명된 것과 유사한 방식으로, 이후 단계에서 소스 전극층(455a) 및 드레인 전극층(455b)의 형성과 동시에 형성되는 접속 전극층(470)을, 게이트 전극층(451)의 형성과 동시에 형성할 수도 있다. 그 경우, 소스 전극층(455a) 및 드레인 전극층(455b)을 형성할 때에 접속 전극층(470)을 반드시 형성할 필요는 없다.
게이트 전극층(451) 위에 게이트 절연층(452)이 형성된다. 게이트 절연층(452)은, 실시예 1에서 설명된 게이트 절연층(402)과 유사한 방식으로 형성될 수 있다.
게이트 절연층(452) 위에 제1 도전막을 형성하고, 포토리소그래피 공정에 의해 섬-형상의 소스 전극층(455a), 섬-형상의 드레인 전극층(455b), 및 접속 전극층(470)으로 패터닝한다. 제1 도전막은, 실시예 1에서 설명된 제1 도전막에 이용된 재료와 유사한 재료를 이용하여 형성될 수 있다. 소스 전극층(455a) 및 드레인 전극층(455b)은, 실시예 1에서 설명된 소스 전극층(405a) 및 드레인 전극층(405b)과 유사한 방식으로 형성될 수 있다.
게이트 전극층(451)의 형성과 동시에 접속 전극층(470)을 형성할 때, 접속 전극층(470)을 반드시 형성할 필요는 없다. 도 6d에 나타낸 구조를 갖는 경우에도, 접속 전극층(470)을 반드시 형성할 필요는 없다.
그 다음, 게이트 절연층(452), 소스 전극층(455a), 및 드레인 전극층(455b) 위에 산화물 반도체막을 형성해, 포토리소그래피 공정에 의해 섬-형상의 산화물 반도체층(482)으로 패터닝한다(도 4a 및 도 5a 참조).
산화물 반도체층(482)은 채널 형성 영역으로서 역할하므로, 실시예 1의 산화물 반도체층(432)과 유사한 방식으로 형성된다.
산화물 반도체층(482)을 스퍼터링법에 의해 형성하기 이전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(452)의 표면에 부착된 막 형성시에 생성된 분말 물질(입자 또는 먼지라고도 함)을 제거하는 것이 바람직하다는 점에 유의한다.
그 다음, 게이트 절연층(452), 산화물 반도체층(482), 소스 전극층(455a), 및 드레인 전극층(455b)을 덮고, 산화물 반도체층(482)과 접하는 산화물 절연막(457)이 스퍼터링법 또는 PCVD법에 의해 형성되고 있다(도 4b 참조). 산화물 절연막(457)은, 실시예 1에서 설명된 산화물 절연막(407)과 유사한 방식으로 형성될 수 있다. 본 실시예에서는, 산화물 절연막(457)으로서 두께 300 nm를 갖는 산화 규소막이 형성된다. 성막 시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며; 본 실시예에서는, 기판 온도는 100℃로 설정된다.
그 다음, 산소 가스 분위기하, 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등)하 또는 감압하에서, 소스 전극층(455a), 드레인 전극층(455b), 게이트 절연층(452), 산화물 절연막(457), 및 산화물 반도체층(482)에 열 처리가 수행되어, 산화물 반도체층(453)이 형성된다(도 4c 및 도 5b 참조). 열 처리는, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(450)의 변형점 미만의 온도에서 수행한다. 상기 분위기하에서 소스 전극층(455a), 드레인 전극층(455b), 게이트 절연층(452), 산화물 절연막(457), 및 산화물 반도체층(453)을 열 처리함으로써, 소스 전극층(455a)내, 드레인 전극층(455b)내, 게이트 절연층(452)내, 산화물 절연막(457)내, 산화물 반도체층(453)내, 및 산화물 반도체층(453)의 상하에 접하는 막들과 산화물 반도체층(453) 사이의 계면들에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 결정화되어 미정질막 또는 다결정막으로 변하는 경우도 있다.
보호막의 역할을 하는 산화물 절연막(457)이 산화물 반도체층(482)에 접하여 형성될 때에, 산화물 반도체층(482)이 플라즈마 데미지를 받을 가능성이 있다. 그러나, 이 열 처리에 의해, 산화물 반도체층(482)이 받은 플라즈마 데미지를 회복시킬 수 있다.
이 열처리에 의해, 산화물 절연막(407) 내의 산소가, 고상-확산(solid-phase diffusion)에 의해 산화물 반도체층(403)에 공급된다. 따라서, 산화물 반도체층(403)의 저항이 증가하므로, 양호한 전기 특성을 갖는 신뢰성이 좋은 박막 트랜지스터를 제조할 수 있다.
이 열 처리는, 박막 트랜지스터의 전기 특성의 격차를 저감할 수 있다.
탈수화 또는 탈수소화를 위한 열 처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 주목한다. 대안으로서, 열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 열 처리 후, 산호 분위기하에서 서냉을 수행하는 것이 바람직하다. 예를 들어, 기판의 온도가 최고 가열 온도로부터 적어도 약 50℃ 내지 100 ℃ 만큼 낮아지도록 서냉할 수 있다.
열 처리로서, 전기로를 이용한 가열 방법, 가열된 가스를 이용하는 GRTA(gas rapid thermal anneal)법, 또는 램프광을 이용하는 LRTA(lamp rapid thermal anneal)법과 같은 순간 가열 방법을 이용할 수가 있다.
여기서, 산화물 반도체층(482)에 대한 열 처리의 한 형태로서, 전기로(1601)를 이용한 가열 방법이, 도 16을 참조하여 설명된다.
도 16은 전기로(1601)의 개략도이다. 챔버(1602)의 외측에는 히터(1603)가 제공되어, 챔버(1602)를 가열한다. 챔버(1602) 내에는, 기판(1604)을 탑재한 서셉터(1605)가 제공된다. 기판은(1604)은 챔버(1602) 내로/로부터 이송된다. 또한, 챔버(1602)에는 가스 공급 수단(1606) 및 배기 수단(1607)이 제공되고 있다. 가스 공급 수단(1606)에 의해, 챔버(1602) 내에 가스가 도입된다. 배기 수단(1607)에 의해, 챔버(1602) 내부를 배기하거나 챔버(1602) 내의 압력을 줄인다. 전기로(1601)의 온도 상승 특성을 0.1℃／min 이상, 20℃／min 이하로 하는 것이 바람직하다는 점에 유의한다. 전기로(1601)의 강온 특성을 0.1℃／min 이상, 15℃／min 이하로 하는 것이 바람직하다.
가스 공급 수단(1606)은, 가스 공급원(1611), 압력 조정 밸브(1612), 정제기(1613), 매스 플로우 콘트롤러(1614), 및 스톱 밸브(1615)를 포함한다. 본 실시예에서는, 가스 공급원(1611)과 챔버(1602) 사이에 정제기(1613)를 제공하는 것이 바람직하다. 정제기(1613)는, 가스 공급원(1611)으로부터 챔버(1602) 내에 도입되는 가스 내의, 물과 수소 등의 불순물을 제거할 수 있다; 따라서, 정제기(1613)의 제공에 의해 챔버(1602) 내로의 물, 수소 등의 침입을 억제할 수 있다.
본 실시예에서는, 가스 공급원(1611)으로부터, 산소, 질소, 또는 희가스를 챔버(1602) 내에 도입하여, 챔버 내부를 질소 분위기 또는 희가스 분위기에 있게 한다. 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(450)의 변형점 미만의 온도에서 가열된 챔버(1602)에서, 기판(450) 위에 형성된 산화물 반도체층을 가열함으로써, 산화물 반도체층의 탈수화 또는 탈수소화를 수행할 수 있다.
대안으로서, 배기 수단에 의해 감압하에서, 200℃이상 700℃이하, 바람직하게는 350℃이상 기판(450)의 변형점 미만의 온도에서 챔버(1602)가 가열된다. 이와 같은 챔버(1602)에서, 기판(450) 위에 형성된 산화물 반도체층을 가열하여, 산화물 반도체층을 탈수화 또는 탈수소화할 수 있다.
그 다음, 히터를 오프 상태로 해, 가열 장치의 챔버(1602)를 서서히 냉각한다.
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
감압하에서 열 처리를 수행하는 경우, 열 처리 후에 챔버(1602) 내에 불활성 가스를 도입하고, 압력을 대기압으로 되돌린 다음, 냉각을 수행할 수 있다는 점에 유의한다.
가열 장치의 챔버(1602) 내의 기판(1604)을 300℃까지 냉각한 후, 기판(1604)을 실온의 분위기로 이송할 수도 있다. 그 결과, 기판(1604)의 냉각 시간을 단축할 수가 있다.
가열 장치가 멀티-챔버 구조를 가지는 경우, 열 처리와 냉각 처리를 서로 상이한 챔버에서 수행할 수 있다. 전형적으로는, 산소, 질소 또는 희가스로 충전되고 200℃ 이상, 700℃ 이하, 바람직하게는 350℃ 이상, 기판(450)의 변형점 미만의 온도에서 가열된 제1 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 그 다음, 질소 또는 희가스가 도입된 반송 챔버를 거쳐, 질소 또는 희가스로 충전되어 100℃이하, 바람직하게는 실온인 제2의 챔버 내로 상기 열 처리된 기판을 도입하여, 냉각 처리를 수행한다. 전술된 단계들을 통해, 처리율을 향상시킬 수 있다.
불활성 가스 분위기하 또는 감압하에서 열 처리된 산화물 반도체층(482)은 아몰퍼스 상태인 것이 바람직하지만, 산화물 반도체층(482)의 일부가 결정화되어도 괜찮다.
이상과 같이, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성한 후 열 처리를 수행하면, 소스 전극층, 드레인 전극층, 게이트 절연층, 산화물 절연막 및 산화물 반도체층내에 포함되는 불순물(H2O, H, OH 등)을 저감할 수 있다. 이 열 처리에 의해, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성하면 산화물 반도체층이 받는 플라즈마 데미지를 회복시킬 수가 있다. 이 열 처리에 의해, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다. 따라서, 박막 트랜지스터(460)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
그 다음, 산화물 절연막(457)에 제1 콘택 홀(471), 제2 콘택 홀(472), 제3 콘택 홀(473), 및 제4 콘택 홀(474)이 형성된다(도 4d 및 도 5c 참조). 먼저, 에칭에 의해 산화물 절연막(457)의 일부가 제거됨으로써, 소스 전극층(455a)에 이르는 제1 콘택 홀(471)과, 게이트 전극층(451)에 이르는 제2 콘택 홀(472)의 일부와, 접속 전극층(470)의 양단부에 이르는 제3 콘택 홀(473) 및 제4 콘택 홀(474)이 형성된다. 또한, 에칭에 의해 게이트 절연층(452)의 일부가 제거됨으로써, 게이트 전극층(451)에 이르는 제2 콘택 홀이 형성된다.
그 다음, 게이트 절연막(457) 위에 제2 도전막이 형성된다. 여기서, 제2 도전막은, 제1 콘택 홀(471), 제2 콘택 홀(472), 제3 콘택 홀(473), 및 제4 콘택 홀(474)을 통해, 소스 전극층(455a), 게이트 전극층(451) 및 접속 전극층(470)에 접속된다.
제2 도전막은, 소스 전극층(455a) 및 드레인 전극층(455b)보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 형성되는 것이 바람직하고, 특히 알루미늄 또는 구리를 이용하는 것이 바람직하다. 제2 도전막으로서 저저항 도전 재료를 이용하면, 배선 저항 등을 저감할 수 있다.
알루미늄 또는 구리 등의 저저항 도전 재료는 낮은 내열성을 갖지만, 제2 도전막은 열 처리 후에 제공할 수가 있다; 따라서, 알루미늄 또는 구리 등의 저저항 도전 재료를 이용할 수 있다.
그 다음, 에칭 공정에 의해 제2 도전막이 에칭되어, 산화물 절연막(457) 위에 소스 배선(475), 제1 게이트 배선(476), 및 제2 게이트 배선(477)이 형성된다(도 4e 및 도 5d 참조). 소스 배선(475)은, 접속 전극층(470)과 중첩하도록, 그리고 제1 콘택 홀(471)을 통해 소스 전극층(455a)에 접속되도록 형성된다. 제1 게이트 배선(476)과 제2 게이트 배선(477)은, 그들 사이에 소스 배선(475)을 개재하도록 형성된다. 여기서, 제1 게이트 배선(476)은, 제2 콘택 홀(472)을 통해 게이트 전극층(451)에 접속되도록, 그리고 제3 콘택 홀(473)을 통해 접속 전극층(470)에 접속되도록 형성된다. 제2 게이트 배선(477)은, 제4 콘택 홀(474)을 통해 게이트 전극층(470)에 전기적으로 접속되도록 형성된다. 따라서, 제1 게이트 배선(476)과 제2 게이트 배선(477)은, 접속 전극층(470)을 통해 서로 전기적으로 접속된다.
이상의 단계들을 통해, 박막 트랜지스터(460)를 형성할 수 있다. 도 6c 및 도 6d에 나타낸 구조도, 유사한 공정으로 제조할 수 있다.
이상과 같이, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성한 후 열 처리를 수행하면, 소스 전극층, 드레인 전극층, 게이트 절연층, 및 산화물 반도체층내에 포함되는 불순물(H2O, H, OH 등)을 저감할 수 있다. 이 열 처리에 의해, 보호막 역할을 하는 산화물 절연막을 산화물 반도체층에 접하여 형성하면 산화물 반도체층이 받는 플라즈마 데미지를 회복시킬 수가 있다. 이 열 처리에 의해, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다. 따라서, 박막 트랜지스터(460)의 신뢰성을 향상시킬 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 3)
박막 트랜지스터를 포함한 반도체 장치의 제조 공정을, 도 7의 (a) 내지 (d), 도 8의 (a) 내지 (c), 도 9의 (a) 및 (b), 도 10, 도 11, 도 12, 및 도 13을 참조하여 설명한다. 도 7의 (a) 내지 (d), 도 8의 (a) 내지 (c), 도 9의 (a) 및 (b)는 제조 공정의 단면도이고, 도 10, 도 11, 도 12, 및 도 13은 제조 공정의 평면도이다.
도 7의 (a)에 나타낸 투광성을 갖는 기판(100)으로서, 바륨 보로실리케이트 유리(barium borosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass) 등의 유리 기판을 이용할 수 있다. 유리 기판(100)에 대신에, 세라믹 기판, 석영 유리 기판, 석영 기판, 또는 사파이어 기판과 같은 절연체로 형성된 기판을 이용할 수도 있다는 점에 유의한다. 대안으로서, 결정화된 유리 등을 이용할 수 있다.
그 다음, 기판(100) 전체 표면 위에 도전층이 형성된 후, 제1 포토리소그래피 공정가 수행되어 레지스트 마스크가 형성된다. 그 다음, 에칭에 의해 불필요한 부분이 제거되어, 배선 및 전극(게이트 전극층(101), 커패시터 배선(108), 및 제1 단자(121))이 형성된다. 이 때, 적어도 게이트 전극층(101)의 단부가 테이퍼 형상(tapered shape)을 갖도록 에칭을 수행한다.
게이트 전극층(101), 커패시터 배선(108), 및 단자부의 제1 단자(121)는, 실시예 1에서 설명된 게이트 전극층(401)의 재료를 적절히 이용하여 형성될 수 있다. 게이트 전극층(101), 커패시터 배선(108), 및 단자부의 제1 단자(121) 각각은, 이후 단계의 열 처리를 견딜 수 있도록 내열성 도전 재료를 이용하여 형성되는 것이 바람직하고, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 또는 스칸듐(Sc)으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 이들 원소들 중 임의의 원소를 조합한 것을 성분으로서 포함하는 합금막; 또는 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 이용해, 단층 또는 적층으로 형성된다.
이 때, 이후 단계에서 형성되는 소스 전극층(105a) 및 드레인 전극층(105b)의 형성과 동시에 형성되는 접속 전극층(220)을, 게이트 전극층(101)의 형성과 동시에 형성할 수도 있다. 그 경우, 소스 전극층(105a) 및 드레인 전극층(105b)을 형성할 때에 접속 전극층(220)을 반드시 형성할 필요는 없다.
그 다음, 게이트 전극층(101)의 전체 표면 위에 게이트 절연층(102)이 형성된다. 게이트 절연층(102)은, 스퍼터링법, PCVD법 등에 의해 50 nm 내지 250 nm의 두께로 형성된다.
예를 들어, 게이트 절연층(102)으로서, 스퍼터링법에 의해 100 nm 두께로 산화 규소막이 형성된다. 물론, 게이트 절연층(102)은, 이와 같은 산화 규소막으로 한정되지 않고, 산화 질화 규소막, 질화 규소막, 산화 알루미늄, 산화 탄탈룸막 등의 다른 절연막을 이용하여, 단층 또는 적층 구조를 갖도록 형성될 수도 있다.
그 다음, 게이트 절연층(102) 위에, 산화물 반도체막(In-Ga-Zn-O계 비-단결정 막)이 형성된다. 플라즈마 처리 후 대기에 노출하지 않고 In-Ga-Zn-O계 비-단결정 막을 성막하는 것은, 게이트 절연층과 반도체막 사이의 계면에 먼지나 수분이 부착되지 않기 때문에 유용하다. 여기서는, 직경 8 인치의 In, Ga, 및 Zn을 포함한 산화물 반도체 타겟(In-Ga-Zn-O계 산화물 반도체 타겟(In2O3：Ga2O3：ZnO=1：1：1))을 이용해, 기판과 타겟의 사이의 거리를 170 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW의 조건에서, 산소 분위기, 아르곤 분위기, 또는 아르곤 및 산소를 포함하는 분위기하에서 산화물 반도체막이 형성된다. 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고 막두께를 균일하게 할 수 있기 때문에 바람직하다는 점에 주목한다. In-Ga-Zn-O계 비-단결정 막은, 5 nm 내지 200 nm의 두께로 형성된다. 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 반도체 타겟을 이용해 스퍼터링법에 의해 두께 50 nm의 In-Ga-Zn-O계 비-단결정 막이 형성된다.
스퍼터링법의 예로서, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법과, DC 스퍼터링법, 바이어스가 펄스화된 방식으로 인가되는 펄스 DC 스퍼터링법이 포함된다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 상이한 재료의 복수개 타겟이 셋팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하여, 동일한 챔버에서 상이한 재료의 막을 적층하여 성막할 수 있고, 동일한 챔버에서 복수 종류의 재료의 막을 전기 방전에 의해 동시에 성막할 수 있다.
또한, 챔버 내부에 자석 시스템을 갖추고 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용해 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분을 서로 화학반응시켜 그 화합물의 박막을 형성하는 리액티브 스퍼터링법과, 성막 동안에 기판에도 전압을 인가하는 바이어스 스퍼터링법이 있다.
그 다음, 제2 포토리소그래피 공정을 수행하여 레지스트 마스크를 형성한 다음, 산화물 반도체막을 에칭한다. 예를 들어, 인산과 초산과 질산을 혼합한 용액을 이용한 습식 에칭에 의해 불필요한 부분들이 제거되어, 산화물 반도체층(133)이 형성된다(도 7의 (a) 및 도 10 참조). 여기서의 에칭은 습식 에칭으로 한정되지 않고 건식 에칭을 이용해도 좋다는 점에 유의한다.
건식 에칭을 위한 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화탄소(CCl4)와 같은 염소계 가스)가 바람직하게 사용된다.
대안으로서, 불소를 포함하는 가스(4 불화 탄소(CF4), 6 불화 유황(SF6), 3 불화 질소(NF3), 3 불화 메탄(CHF3)과 같은 불소계 가스); 산소(O2); 이러한 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 건식 에칭용 에칭 가스로서 이용할 수가 있다.
건식 에칭법으로서, 평행 평판형 RIE(reactive ion etching)법, ICP(inductively coupled plasma：유도 결합형 플라즈마) 에칭법 등을 이용할 수가 있다. 희망하는 형상으로 막을 에칭하기 위하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절한다.
습식 에칭을 위해 이용하는 에칭제로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수가 있다. 대안으로서, (KANTO CHEMICAL CO., INC에 의해 생산되는) ITO07N을 이용할 수도 있다.
습식 에칭에서 사용되는 에칭제는, 에칭된 재료와 함께 세정에 의해 제거된다. 에칭제 및 제거된 재료를 포함하는 폐수를 정제하여, 그 재료를 재이용할 수도 있다. 에칭후의 폐수로부터 산화물 반도체층에 포함된 인듐 등의 재료를 회수해 재이용하면, 자원을 효율적으로 사용하여 비용을 절감할 수 있다.
희망하는 형상으로 막을 에칭할 수 있도록, 재료에 따라 에칭 조건(에칭제, 에칭 시간, 온도 등)을 적절하게 조절한다는 점에 유의한다.
그 다음, 스퍼터링법이나 진공 증착법에 의해 산화물 반도체층(133) 위에 금속 재료로 구성된 제1 도전막(132)이 형성된다(도 7의 (b) 참조).
제1 도전막(132)의 재료로서, 실시예 1에 설명된 소스 전극층(405a) 및 드레인 전극층(405b)과 유사한 재료를 적절히 이용할 수 있다. 제1 도전막(132)은, 이후 단계의 열 처리를 견딜 수 있도록 내열성 도전 재료를 이용하여 형성되는 것이 바람직하고, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 또는 스칸듐(Sc)으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금; 이들 원소들 중 임의의 원소를 조합한 것을 성분으로서 포함하는 합금막; 또는 이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물을 이용해, 단층 또는 적층으로 형성된다.
제1 도전막(132)에 이용되는 내열성 도전 재료로서는, 인듐, 주석, 또는 아연 중 임의의 것을 포함한 투명 도전성 산화물을 이용할 수도 있다. 예를 들어, 산화 인듐(In2O3)이나 산화 인듐 - 산화 주석 합금(In2O3-SnO2, ITO로 약기함)을 이용하는 것이 바람직하다. 대안으로서, 산화 실리콘 등의 절연성 산화물이 첨가된 투명 도전성 산화물이 이용될 수도 있다.
투명 도전성 산화물에 산화 실리콘 등의 절연성 산화물을 포함시킴으로써, 투명 도전성 산화물의 결정화를 억제할 수 있고, 투명 도전성 산화물은 아몰퍼스 구조를 가질 수 있다. 투명 도전성 산화물의 결정화가 억제되고 아몰퍼스 구조가 제공되도록 함으로써, 열 처리를 수행해도, 투명 도전성 산화물의 결정화 또는 미정질 입자의 생성을 방지할 수 있다.
그 다음, 제3 포토리소그래피 공정이 수행된다. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분이 제거되어 소스 전극층(105a), 드레인 전극층(105b), 접속 전극층(220), 및 제2 단자(122)가 형성된다(도 7의 (c) 및 도 11 참조). 이 때의 에칭 방법으로서 습식 에칭 또는 건식 에칭을 이용한다. 예를 들어, 암모니아 과산화수소(과산화수소：암모니아：물의 비율 = 5：2：2)를 이용한 습식 에칭에 의해, 제1 도전막(132)을 에칭하여 소스 전극층(105a) 및 드레인 전극층(105b)을 형성할 수 있다. 이 에칭 단계에 있어서, 산화물 반도체층(133)의 노출 영역이 부분적으로 에칭되어 산화물 반도체층(135)이 된다. 따라서, 소스 전극층(105a)과 드레인 전극층(105b) 사이에 놓인 산화물 반도체층(135)의 영역은 얇은 두께를 가진다. 작은 두께를 갖는 영역은, 결정화를 더욱 저해하는 약 30 nm의 두께를 가진다; 따라서, 작은 두께를 갖는 영역은, 채널로서 역할하는 부분을 아몰퍼스 상태로 유지하고 싶은 경우에 유용하다. 도 7의 (c)에서, 소스 전극층(105a), 드레인 전극층(105b), 및 산화물 반도체층(135)을 형성하기 위한 에칭은 건식 에칭에 의해 한 번에 수행된다. 따라서, 소스 전극층(105a) 및 드레인 전극층(105b)의 단부는 산화물 반도체층(135)의 단부와 정렬된다; 따라서, 연속 구조가 형성된다.
제3 포토리소그래피 공정에 있어서, 소스 전극층(105a) 및 드레인 전극층(105b)과 동일한 재료를 이용하여 형성된 제2 단자(122)를 단자부에 남긴다. 제2 단자(122)는, 이후의 단계에서 형성되는 소스 배선에 전기적으로 접속된다는 점에 유의한다.
게이트 전극층(401)의 형성과 동시에 접속 전극층(420)을 형성할 때, 접속 전극층(420)을 반드시 형성할 필요는 없다.
또한, 다계조(multi-tone) 마스크에 의해 형성한 복수 두께(전형적으로는 2개의 상이한 두께)의 영역을 갖는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수가 있어서, 공정을 간략화하고 비용을 낮출 수 있다.
그 다음, 레지스트 마스크가 제거되고, 게이트 절연층(102), 산화물 반도체층(135), 소스 전극층(105a) 및 드레인 전극층(105b)을 덮도록 보호 절연층(107)이 형성된다(도 7의 (d) 참조). 보호 절연층(107)은, CVD법 또는 스퍼터링법 등의, 보호 절연층(107)에 물과 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해, 적어도 1nm 이상의 두께로 형성될 수 있다. 여기서는, 보호 절연층(107)은 스퍼터링법을 이용해 형성된다. 산화물 반도체층(135)의 일부와 접하는 보호 절연층(107)은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 구체적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 또한, 보호 절연층(107) 위에 접하여 형성되도록 질화 규소막 또는 질화 알루미늄막을 적층할 수도 있다. 질화 규소막은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 방지한다.
산화물 반도체층(135)에 접하여 스퍼터링법 또는 PCVD법 등에 의해 보호 절연층(107)을 형성하면, 적어도 보호 절연층(107)과 접하는 산화물 반도체층(135)의 영역이 고저항화 될 수 있어(캐리어 농도가, 바람직하게는 1 x 1018/cm3 미만으로 감소됨), 고저항 산화물 반도체 영역으로서 역할할 수 있다.
그 다음, 산소 가스 분위기하, 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등)하 또는 감압하에서, 소스 전극층(105a), 드레인 전극층(105b), 게이트 절연층(102), 및 산화물 반도체층(135)에 열 처리가 수행되어, 산화물 반도체층(103)이 형성된다(도 8의 (a) 참조). 열 처리는, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(100)의 변형점 미만의 온도에서 수행한다. 상기 분위기하에서 소스 전극층(105a), 드레인 전극층(105b), 게이트 절연층(102), 및 산화물 반도체층(103)을 열 처리함으로써, 소스 전극층(105a)내, 드레인 전극층(105b)내, 게이트 절연층(102)내, 산화물 반도체층(103)내, 및 산화물 반도체층(103)의 상하에 접하는 막들과 산화물 반도체층(103) 사이의 계면들에 포함된 수소 및 물 등의 불순물을 제거할 수 있다. 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 결정화되어 미정질막 또는 다결정막으로 변하는 경우도 있다.
보호막의 역할을 하는 보호 절연층(107)이 산화물 반도체층(133)에 접하여 형성될 때에, 산화물 반도체층(133)이 플라즈마 데미지를 받을 가능성이 있다. 그러나, 이 열 처리에 의해, 산화물 반도체층(133)이 받은 플라즈마 데미지를 회복시킬 수 있다.
이 열처리에 의해, 보호 절연층(107) 내의 산소가, 고상-확산(solid-phase diffusion)에 의해 산화물 반도체층(103)에 공급된다. 따라서, 산화물 반도체층(103)의 저항이 증가하므로, 양호한 전기 특성을 갖는 신뢰성이 좋은 박막 트랜지스터를 제조할 수 있다.
이 열 처리는, 박막 트랜지스터의 전기 특성의 격차를 저감할 수 있다. 열 처리 후, 산호 분위기하에서 서냉을 수행하는 것이 바람직하다. 예를 들어, 기판의 온도가 최고 가열 온도로부터 적어도 약 50℃ 내지 100 ℃ 만큼 낮아지도록 서냉할 수 있다.
그 다음, 제4 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 보호 절연층(107) 및 게이트 절연층(102)이 에칭되어 제1 콘택 홀(221), 제2 콘택 홀(222), 제3 콘택 홀(223), 및 제4 콘택 홀(224)이 형성된다(도 8의 (b) 및 도 12 참조). 먼저, 에칭에 의해 보호 절연층(107)의 일부를 제거하면, 소스 전극층(105a)에 이르는 제1 콘택 홀(221)과, 게이트 전극층(101)에 이르는 제2 콘택 홀(222)의 일부와, 접속 전극층(220)의 양단부에 이르는 제3 콘택 홀(223) 및 제4 콘택 홀(224)이 형성된다. 또한, 에칭에 의해 게이트 절연층(102)의 일부가 제거됨으로써, 게이트 전극층(101)에 이르는 제2 콘택 홀(222)이 형성된다.
반사형 표시 장치를 제조하는 경우, 여기서, 드레인 전극층(105b)에 이르는 콘택 홀을 형성하고, 소스 배선 및 게이트 배선의 형성과 동시에 화소 전극층(110)을 형성할 수 있다.
그 다음, 스퍼터링법이나 진공 증착법에 의해 보호 절연층(107) 위에 금속 재료로 구성된 제2 도전막이 형성된다. 여기서, 제2 도전막은, 제1 콘택 홀(221), 제2 콘택 홀(222), 제3 콘택 홀(223), 및 제4 콘택 홀(224)을 통해, 소스 전극층(105a), 게이트 전극층(101) 및 접속 전극층(220)에 접속된다.
제2 도전막의 재료로서, 실시예 1에 설명된 제2 도전막과 유사한 재료를 적절히 이용할 수 있다. 제2 도전막은, 소스 전극층(105a) 및 드레인 전극층(105b)보다 낮은 저항률을 갖는 저저항 도전 재료를 이용하여 형성되는 것이 바람직하고, 특히 알루미늄 또는 구리를 이용하는 것이 바람직하다. 제2 도전막으로서 저저항 도전 재료를 이용하면, 배선 저항 등을 저감할 수 있다.
그 다음, 제5 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 제2 도전막이 에칭되어, 보호 절연층(107) 위에 소스 배선(225), 제1 게이트 배선(226), 및 제2 게이트 배선(227)이 형성된다(도 8의 (c) 및 도 12 참조). 소스 배선(225)은 접속 전극층(220)과 중첩하며, 제1 콘택 홀(221)을 통해 소스 전극층(105a)에 접속되도록 형성된다. 제1 게이트 배선(226)과 제2 게이트 배선(227)은, 그들 사이에 소스 배선(225)을 개재하도록 형성된다. 여기서, 제1 게이트 배선(226)은, 제2 콘택 홀(222)을 통해 게이트 전극층(101)에 접속되도록, 그리고 제3 콘택 홀(223)을 통해 접속 전극층(220)에 접속되도록 형성된다. 또한, 제2 게이트 배선(227)은, 제4 콘택 홀(224)을 통해 게이트 전극층(220)에 전기적으로 접속되도록 형성된다. 따라서, 제1 게이트 배선(226)과 제2 게이트 배선(427)은, 접속 전극층(220)을 통해 서로 전기적으로 접속된다.
이상의 단계들을 통해, 박막 트랜지스터(170)를 제조할 수 있다.
그 다음, 제6 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 보호 절연층(107)이 에칭되어, 드레인 전극층(105b)에 이르는 콘택 홀(125)이 형성된다. 또한, 동일한 에칭 단계에서, 제2 단자(122)에 이르는 콘택 홀(127)과 제1 단자(121)에 이르는 콘택 홀(126)도 형성된다. 이 단계에서의 단면도를 도 9의 (a)에 나타낸다. 콘택 홀(125), 콘택 홀(126), 및 콘택 홀(127)은 제4 포토리소그래피 공정에서 동시에 형성될 수 있다는 점에 유의한다.
그 다음, 레지스트 마스크가 제거된 다음, 투명 도전막이 형성된다. 투명 도전막은, 스퍼터링법이나 진공 증착법 등에 의해 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기함) 등을 이용하여 형성된다. 이와 같은 재료는 염산계의 용액에 의해 에칭된다. 그러나, 특히 ITO의 에칭시에는 찌꺼기가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화 인듐 - 산화 아연 합금(In2O3-ZnO)을 이용할 수도 있다. 투명 도전막의 저항을 감소시키기 위한 열 처리를 수행하는 경우, 산화물 반도체층(103)의 저항을 증가시키고, 트랜지스터의 전기 특성을 향상시키며, 및 전기 특성의 격차를 저감할 수 있다.
그 다음, 제7 포토리소그래피 공정이 수행된다. 레지스터 마스크가 형성되고, 에칭에 의해 불필요한 부분이 제거되어 화소 전극층(110)이 형성된다.
또한, 이 제7 포토리소그래피 공정에서, 커패시터부에서 게이트 절연층(102) 및 보호 절연층(107)을 유전체로서 이용하여 커패시터 배선(108)과 화소 전극층(110)이 함께 스토리지 커패시터를 형성한다.
또한, 제7 포토리소그래피 공정에서, 제1 단자(121) 및 제2 단자(122)를 레지스트 마스크로 덮고, 투명 도전막(128 및 129)을 단자부에 남긴다. 투명 도전막(128 및 129)은 FPC와의 접속에 이용되는 전극 또는 배선으로서 기능한다. 제1 단자(121) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다. 제2 단자(122) 위에 형성된 투명 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
그 다음, 레지스트 마스크가 제거되고, 이 단계에서의 단면도가 도 9의 (b)에 도시되어 있다. 이 단계에서의 상면도는 도 13에 대응한다는 점에 유의한다.
또한, 도 14a 및 14b는, 각각, 이 단계에서의 게이트 배선 단자부의 단면도 및 평면도이다. 도 14a는, 도 14b의 라인 E1- E2를 따라 취해진 단면도에 대응한다. 도 14a에서, 보호 절연막(154) 위에 형성된 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 14a의 단자부에서, 게이트 배선과 동일한 재료를 이용하여 형성되는 제1 단자(151)와, 소스 배선과 동일한 재료를 이용하여 형성되는 접속 전극층(153)은, 그들 사이에 게이트 절연층(152)이 개재된 채 서로 중첩하며, 투명 도전막(155)을 통해 전기적으로 접속된다. 도 9의 (b)에서 투명 도전막(128)과 제1 단자(121)가 서로 접촉하고 있는 부분이, 도 14a에서 투명 도전막(155)과 제1 단자(151)이 서로 접촉하고 있는 부분에 대응하고 있다는 점에 유의한다.
도 14c 및 도 14d는 각각, 도 9의 (b)에 도시된 것과는 상이한 소스 배선 단자부의 단면도 및 상면도이다. 도 14c는, 도 14d의 라인 F1-F2를 따라 취해진 단면도이다. 도 14c에서, 보호 절연막(154) 위에 형성된 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 도 14c의 단자부에서, 게이트 배선과 동일한 재료를 이용하여 형성되는 전극층(156)은, 소스 배선에 전기적으로 접속된 제2 단자(150)의 아래에 위치하며, 이들 사이에는 게이트 절연층(152)이 개재된다. 전극층(156)은 제2 단자(150)에 전기적으로 접속되지 않고, 전극층(156)의 전위를 제2 단자(150)와는 상이한 전위, 예를 들어, 플로팅, GND, 0 V 등으로 설정하면, 노이즈 또는 정전기 방지를 위한 커패시터를 형성할 수가 있다. 제2 단자(150)는, 보호 절연막(154)을 통해 투명 도전막(155)에 전기적으로 접속하고 있다.
화소 밀도에 따라, 복수의 게이트 배선, 소스 배선, 및 커패시터 배선이 제공된다. 또한, 단자부에서, 게이트 배선과 동일한 전위의 제1 단자, 소스 배선과 동일한 전위의 제2 단자, 커패시터 배선과 동일한 전위의 제3의 단자 등이 각각 복수 배치된다. 단자들 각각의 수는, 임의의 갯수일 수 있으며, 단자들의 수는 실시자에 의해 적절하게 결정될 수 있다.
이들 7회의 포토리소그래피 공정을 통해, 7개의 포토마스크를 사용해, 바텀-게이트 스태거형 박막 트랜지스터인 박막 트랜지스터(170)을 포함하는 화소 박막 트랜지스터부 및 스토리지 커패시터를 완성할 수 있다. 화소들이 매트릭스 형태로 배열되어 있는 화소부의 각 화소에 박막 트랜지스터 및 스토리지 커패시터를 배치함으로써, 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 얻어진다. 본 명세서에서는, 편의상, 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우, 액티브 매트릭스 기판과 대향 전극이 제공된 대향 기판은 서로 접합되며, 그 사이에 액정층이 개재된다. 대향 기판 위의 대향 전극에 전기적으로 접속된 공통 전극은, 액티브 매트릭스 기판 위에 제공되며, 공통 전극에 전기적으로 접속된 제4 단자가 단자부에 제공된다는 점에 유의한다. 이 제4 단자는, 공통 전극을, GND 또는 0 V 등의 고정 전위로 설정하기 위해 제공된다.
커패시터 배선을 제공하지 않고, 화소 전극이 인접 화소의 게이트 배선과 중첩하고, 이들 사이에 보호 절연막 및 게이트 절연층이 개재되어 스토리지 커패시터를 형성할 수도 있다.
액티브 매트릭스 액정 표시 장치에서, 매트릭스 형태로 배치된 화소 전극은, 화면에 표시 패턴을 형성하도록 구동된다. 구체적으로는, 선택된 화소 전극과 그 화소 전극에 대응하는 대향 전극 사이에 전압이 인가되어, 화소 전극과 대향 전극 사이에 제공된 액정층이 광학적으로 변조되고, 이 광학적 변조가 관찰자에게는 표시 패턴으로서 인식된다.
동영상 표시에 있어서, 액정 표시 장치는, 액정 분자 자체의 긴 응답 시간이 동영상의 흐려짐과 잔상을 유발한다는 문제점을 가진다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 매 한 프레임 걸러 한 프레임마다 전체 화면에 검정색이 표시되는 소위, 검정색 삽입이라 불리는 구동 방법이 사용된다.
대안으로서, 수직 동기 주파수가 통상의 수직 동기 주파수보다 1.5배 이상, 바람직하게는 2배 이상 높은, 배속 구동이라 불리는 구동 방법이 이용되어, 동영상 특성을 개선할 수 있다.
추가의 대안으로서, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원을 이용해 백 라이트로서 면광원을 형성하고, 면광원의 각 광원을 1 프레임 기간 내에서 펄스화된 방식으로 독립적으로 구동하는 구동 방법이 이용될 수도 있다. 면광원으로서, 3 종류 이상의 LED가 이용될 수도 있고, 백색 발광의 LED가 이용될 수도 있다. 복수의 LED가 독립적으로 제어될 수 있기 때문에, LED의 발광 타이밍은, 액정층이 광학적으로 변조되는 타이밍과 동기화될 수 있다. 이 구동 방법에 따르면, LED들은 부분적으로 소등될 수 있기 때문에, 특히, 검정색 표시 영역의 비율이 많은 영상을 표시하는 경우, 소비 전력의 저감 효과를 얻을 수 있다.
이러한 구동 방법들을 조합함으로써, 동영상 특성 등의, 액정 표시 장치의 표시 특성이 종래의 액정 표시 장치보다 개선될 수 있다.
본 명세서에 개시된 n채널형의 트랜지스터는, 채널 형성 영역을 위해 산화물 반도체막을 이용하며, 우수한 동적 특성을 가지기 때문에, 이러한 구동 기술들과 조합될 수 있다.
발광 표시 장치의 제조시, 유기 발광 소자의 한 전극(캐소드라고도 부름)은, GND 또는 0 V 등의 저전원 전위로 설정된다; 따라서, 캐소드를, GND 또는 0 V 등의 저전원 전위로 설정하기 위한 제4 단자가 단자부에 제공된다. 또한, 발광 표시 장치의 제조시, 소스 배선 및 게이트 배선 외에도 전원 공급선이 제공된다. 따라서, 전원 공급선에 전기적으로 접속된 제5 단자가 단자부에 제공된다.
발광 표시 장치를 제조할 때, 일부 경우에는 유기 수지층을 이용하여 형성된 격벽이 유기 발광 소자들 사이에 제공될 수 있다. 그 경우, 유기 수지층에 수행되는 열 처리는, 산화물 반도체층(103)의 저항을 증가시켜 트랜지스터의 전기 특성의 향상 및 전기 특성의 격차를 경감하는 열처리를 겸할 수 있다.
열 처리에 의해, 수분 등의 불순물들이 저감되고 산화물 반도체막의 순도가 높아진다. 성막 챔버내의 이슬점을 낮춘 특수한 스퍼터링 장치나 초고순도의 산화물 반도체 타겟을 이용하지 않아도, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제조할 수 있다.
산화물 반도체층의 채널 형성 영역은 고저항 영역이다; 따라서, 박막 트랜지스터의 전기적 특성은 안정화되고, 오프 전류의 증가가 방지될 수 있다. 따라서, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 4)
반도체 장치 및 반도체 장치의 제조 방법이, 도 17을 참조하여 설명될 것이다. 실시예 1과 동일한 부분 또는 실시예1과 유사한 기능을 가지는 부분 및 공정은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 17에 나타낸 박막 트랜지스터(462)에서, 도전층(409)이 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역과 중첩하도록, 산화물 절연막(407) 위의 소스 배선(425)과 동일한 층에 도전층(409)이 제공된다.
도 17은 반도체 장치에 포함된 박막 트랜지스터(462)의 단면도이다. 박막 트랜지스터(462)는 바텀-게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 산화물 절연막(407), 소스 배선(425), 및 도전층(409)을 포함한다. 도전층(409)은, 도전층(409)이 게이트 전극층(401)과 중첩하도록, 산화물 절연막(407) 위에 제공된다. 도 17에 도시되지는 않았지만, 실시예1과 유사한 방식으로 게이트 배선 및 접속 전극층도 역시 제공된다.
도전층(409)은, 실시예 1에서 설명된 소스 배선(425)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 화소 전극층을 제공하는 경우, 도전층은 화소 전극층과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 본 실시예에서, 도전층(409)에 대해 알루미늄 또는 구리 등의 저저항 도전 재료를 이용한다.
도전층(409)의 전위는, 게이트 전극층(401)과 동일하거나 상이한 전위일 수 있으며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(409)은 플로팅 상태일 수도 있다.
산화물 반도체층(403)과 중첩하는 위치에 도전층(409)이 제공됨으로써, 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(이하, BT 시험이라고 언급)에 있어서, BT 시험 전과 후 사이의 박막 트랜지스터(462)의 임계 전압의 변화량이 저감될 수 있다. 특히, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가되는 전압을 -20 V로 설정하는 -BT 시험에 있어서, 임계 전압의 변동을 억제할 수 있다.
본 실시예는 실시예 1과 자유로이 결합될 수 있다.
(실시예 5)
반도체 장치 및 반도체 장치의 제조 방법이, 도 18을 참조하여 설명될 것이다. 실시예 1과 동일한 부분 또는 실시예1과 유사한 기능을 가지는 부분 및 공정은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 18에 나타낸 박막 트랜지스터(463)는 도전층(419)을 포함하고, 도전층(419)이 게이트 전극층(401) 및 산화물 반도체층(403)의 채널 영역과 중첩하도록, 도전층(419)과 게이트 전극층(401) 사이에 산화물 절연막(407)과 절연층(410)이 개재되어 있다.
도 18은 반도체 장치에 포함된 박막 트랜지스터(463)의 단면도이다. 박막 트랜지스터(463)는 바텀-게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 영역(404a), 드레인 영역(404b), 소스 전극층(405a), 드레인 전극층(405b), 산화물 절연막(407), 절연층(410), 소스 배선(425), 및 도전층(419)을 포함한다. 도전층(419)은, 도전층(419)이 게이트 전극층(401)과 중첩하도록, 산화물 절연층(410) 위에 제공되고 있다. 도 18에 도시되지는 않았지만, 실시예1가 유사한 방식으로 게이트 배선 및 접속 전극층도 역시 제공된다.
본 실시예에서, 게이트 절연층(402) 위에 산화물 반도체층이 형성된 후, 산화물 반도체층 위에 소스 영역(404a) 및 드레인 영역(404b)이 형성된다. 그 다음, 소스 전극층(405a) 및 드레인 전극층(405b)이 형성되고, 산화물 절연막(407)이 형성된다. 실시예 1과 유사한 방식으로, 산화물 절연막(407)이 형성된 후, 탈수화 또는 탈수소화의 열 처리가 수행되고, 산화물 반도체층(403)이 형성된다. 열 처리는, 산소 가스 분위기하 또는 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하 또는 감압하에서, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(400)의 변형점 미만의 온도에서 수행된다. 열 처리 후, 불활성 분위기하 또는 산소 분위기하에서 서냉을 수행하는 것이 바람직하다. 이 열 처리에 의해, 산화물 절연막(407) 형성시의 플라즈마 데미지를 회복할 수 있다. 그 다음, 산화물 절연막(407)에 콘택 홀이 형성되고, 소스 전극층(405a)에 접속되는 소스 배선(425)이 형성된다.
본 실시예에서는, 소스 영역(404a) 및 드레인 영역(404b) 각각은, Zn-O계 다결정막 또는 Zn계 미정질막을 이용하여 형성되고, 산화물 반도체층(403)의 성막 조건과는 상이한 성막 조건으로 형성되어, 각각은 산화물 반도체층(403)보다 낮은 저항을 가진다. 본 실시예에서는, 소스 영역(404a) 및 드레인 영역(404b)은, 다결정 상태 또는 미정질 상태이며, 산화물 반도체층(403)도 역시 다결정 상태 또는 미정질 상태이다. 산화물 반도체층(403)은 제2 열 처리에 의해 결정화되어, 다결정 상태 또는 미정질 상태가 될 수 있다.
본 실시예에서 설명된 박막 트랜지스터에서, 평탄화막으로서 기능하는 절연층(410)이 산화물 절연막(407) 위에 적층되고, 드레인 전극층(405b)에 이르는 개구가 산화물 절연막(407) 및 절연층(410)에 형성되고, 산화물 절연막(407) 및 절연층(410)에 형성된 개구에 도전막이 형성되고, 미리결정된 형상을 갖도록 도전막이 에칭되어, 도전층(419) 및 화소 전극층(411)이 형성된다. 이와 같이 화소 전극층(411)을 형성하는 공정에서, 도전층(419)을 형성할 수 있다. 본 실시예에서, 화소 전극층(411) 및 도전층(419)으로, 산화 규소를 포함한 산화 인듐 - 산화 주석 합금(산화 규소를 포함한 In-Sn-O계 산화물)을 이용한다.
대안으로서, 도전층(419)은, 게이트 전극층(401), 소스 전극층(405a), 드레인 전극층(405b), 및 소스 배선(425)과 유사한 재료 및 방법을 이용하여 형성될 수 있다.
도전층(419)의 전위는, 게이트 전극층(401)과 동일하거나 상이한 전위일 수 있다. 도전층(419)은 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(419)은 플로팅 상태일 수도 있다.
도전층(419)을 산화물 반도체층(403)과 중첩하도록 제공할 때, 박막 트랜지스터(463)의 임계 전압을 제어할 수 있다.
이 실시예는 실시예 1과 자유로이 결합될 수 있다.
(실시예 6)
본 실시예에서는, 채널 스톱형의 박막 트랜지스터(1430)의 일례가 도 19a, 19b, 및 19c를 참조하여 설명된다. 도 19c는, 박막 트랜지스터의 상부도의 일례이며, 점선 Z1-Z2를 따라 취해진 단면도가 도 19b에 대응한다. 박막 트랜지스터(1430)의 산화물 반도체층에 갈륨이 포함되지 않는 예가 설명된다.
도 19a에서, 게이트 전극층(1401)이 기판(1400) 위에 형성된다. 여기서, 게이트 전극층은, 이후의 공정에서 수행되는 열 처리를 견딜 수 있도록, 실시예 1에서 설명된 것과 같은 내열성 도전 재료를 이용하여 형성되는 것이 바람직하다. 그 다음, 게이트 전극층(1401)을 덮는 게이트 절연층(1402)이 형성된다. 그 다음, 게이트 절연층(1402) 위에 산화물 반도체층(1403)이 형성된다.
본 실시예에서는, 산화물 반도체층(1403)으로서, 스퍼터링법을 이용하여 형성된 Sn-Zn-O계의 산화물 반도체를 이용한다. 산화물 반도체층에 갈륨을 이용하지 않으면, 산화물 반도체층(1403)이 비싼 타겟을 이용하지 않고 형성될 수 있기 때문에, 비용을 저감할 수 있다.
그 다음, 산화물 반도체층(1403)에 접하여 채널 보호층(1418)이 형성된다. 산화물 반도체층(1403) 위에 채널 보호층(1418)을 형성함으로써, 이후의 소스 영역(1406a) 및 드레인 영역(1406b) 형성 단계에서의 데미지(에칭시의 플라즈마나 에칭제에 기인한 두께 감소등)를 방지할 수 있다. 따라서, 박막 트랜지스터(1430)의 신뢰성을 향상시킬 수 있다.
대안으로서, 산화물 반도체층(1403)이 형성된 후, 대기에 노출되지 않고 연속적으로 채널 보호층(1418)을 형성할 수 있다. 대기에 노출시키지 않고 연속적으로 처리함으로써, 물이나 하이드로 카본 등의 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않은 적층된 층들의 각 계면을 얻을 수 있다. 따라서, 박막 트랜지스터의 특성 격차를 저감할 수 있다.
채널 보호층(1418)은, 산소를 포함한 무기 재료(산화 규소, 산화 질화 규소, 질화 산화 규소 등)를 이용하여 형성될 수 있다. 채널 보호층(1418)의 형성 방법으로서, 플라즈마 강화 CVD법이나 열 CVD법과 같은 증착법, 또는 스퍼터링법을 이용할 수 있다. 채널 보호층(1418)의 형성 후, 그 형상을 에칭에 의해 가공한다. 여기서는, 스퍼터링법에 의해 산화 규소막이 형성되고 포토리소그래피에 의해 형성된 마스크를 이용한 에칭에 의해 가공되는 방식으로, 채널 보호층(1418)이 형성된다.
그 다음, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 소스 영역(1406a) 및 드레인 영역(1406b)이 형성된다. 본 실시예에서는, 소스 영역(1406a) 및 드레인 영역(1406b) 각각은, Zn-O계 미정질막 또는 Zn-O계 다결정질막을 이용하여 형성되고, 산화물 반도체층(1403)의 성막 조건과는 상이한 성막 조건으로 형성되어, 각각은 더 낮은 저항을 가진다.
그 다음, 소스 영역(1406a) 위에 소스 전극층(1405a)이 형성되고, 드레인 영역(1406b) 위에 드레인 전극층(1405b)이 형성되어, 박막 트랜지스터(1430)가 형성된다(도 19b 참조). 소스 전극층(1405a) 및 드레인 전극층(1405b)은, 실시예 1에서 설명된 소스 전극층(405a) 및 드레인 전극층(405b)과 유사한 방식으로 형성될 수 있으며, 바람직하게는 내열성 도전 재료를 이용하여 형성된다. 이 때, 게이트 배선에 이용되는 접속 전극층(1420)이 동시에 형성된다.
산화물 반도체층(1403)과 소스 전극층(1405a) 사이에 소스 영역(1406a)이 제공되고, 산화물 반도체층(1403)과 드레인 전극층(1405b) 사이에 드레인 영역(1406b)이 제공될 때, 금속층인 소스 전극층(1405a) 및 드레인 전극층(1405b) 각각이, 산화물 반도체층(1403)에 양호하게 접합될 수 있어서, 쇼트키 접합에 비해 열적으로 안정된 동작으로 이어진다. 게다가, 저항이 감소되기 때문에, 높은 드레인 전압에서도 양호한 이동도를 보장받을 수 있다.
본 실시예는 소스 영역(1406a) 및 드레인 영역(1406b)을 갖는 구조로 한정되지 않는다; 예를 들어, 소스 영역 및 드레인 영역이 제공되지 않는 구조를 이용할 수도 있다.
그 다음, 소스 전극층(1405a), 드레인 전극층(1405b) 및 채널 보호층(1418)을 덮도록 산화물 반도체층(1407)이 형성된다. 산화물 절연막(1407)은, CVD법 또는 스퍼터링법 등의, 산화물 절연막(1407)에 물과 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해, 적어도 1nm 이상의 두께로 형성될 수 있다. 산화물 절연막(1407)은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 구체적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 또한, 산화물 절연막(1407) 위에 접하도록 질화 규소막 또는 질화 알루미늄막을 적층할 수도 있다.
그 다음, 탈수화 또는 탈수소화를 위해, 산소 가스 분위기하, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하, 또는 감압하에서 열 처리를 수행한다. 열 처리는, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(1400)의 변형점 미만의 온도에서 수행한다. 열 처리 후, 산호 분위기하에서 서냉을 수행하는 것이 바람직하다. 예를 들어, 기판의 온도가 최고 가열 온도로부터 적어도 약 50℃ 내지 100 ℃ 만큼 낮아지도록 서냉할 수 있다. 본 실시예에서, 산화물 반도체층(1403)은 미정질 상태이거나 다결정 상태이다. 이 열 처리에 의해, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다.
그 다음, 산화물 절연막(1407)에 제1 콘택 홀, 제2 콘택 홀, 제3 콘택 홀, 및 제4 콘택 홀이 형성된다. 먼저, 에칭에 의해 산화물 절연막(1407)의 일부가 제거되어, 소스 전극층(1405a)에 이르는 제1 콘택 홀과, 게이트 전극층(1401)에 이르는 제2 콘택 홀의 일부와, 접속 전극층(1420)의 양단부에 이르는 제3 콘택 홀 및 제4 콘택 홀이 형성된다. 또한, 에칭에 의해 게이트 절연층(1402)의 일부가 제거됨으로써, 게이트 전극층(1401)에 이르는 제2 콘택 홀이 형성된다.
그 다음, 산화물 절연막(1407) 위에 제2 도전막이 형성된 다음, 산화물 절연막(1407) 위에 소스 배선(1425), 제1 게이트 배선(1426), 및 제2 게이트 배선(1427)이 형성된다(도 19c 참조). 제2 도전막은, 실시예 1에서 설명된 제2 도전막과 유사한 재료를 이용하여 형성되는 것이 바람직하고, 알루미늄 또는 구리 등의 저저항 도전 재료를 이용하는 것이 바람직하다. 소스 배선(1425)은 접속 전극층(1420)과 중첩하며, 제1 콘택 홀을 통해 소스 전극층(1405a)에 접속되도록 형성된다. 제1 게이트 배선(1426)과 제2 게이트 배선(1427)은, 그들 사이에 소스 배선(1425)을 개재하도록 형성된다. 여기서, 제1 게이트 배선(1426)은, 제2 콘택 홀을 통해 게이트 전극층(1401)에 접속되도록, 그리고 제3 콘택 홀을 통해 접속 전극층(1420)에 접속되도록 형성된다. 제2 게이트 배선(1427)은, 제4 콘택 홀을 통해 게이트 전극층(1420)에 전기적으로 접속되도록 형성된다. 따라서, 제1 게이트 배선(1426)과 제2 게이트 배선(1427)은, 접속 전극층(1420)을 통해 서로 전기적으로 접속된다.
이상의 단계들을 통해, 박막 트랜지스터(1430)가 형성될 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 7)
반도체 장치 및 반도체 장치의 제조 방법이, 도 20a 및 20b를 참조하여 설명될 것이다. 실시예 6과 동일한 부분 또는 실시예 6과 유사한 기능을 가지는 부분 및 공정은, 실시예 6에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
도 20a에 나타낸 박막 트랜지스터(1431)에서, 게이트 전극층(1401)과 중첩하도록 도전층(1409)이 제공되고, 이들 사이에는 채널 보호층(1418) 및 산화물 절연막(1407)이 개재되며, 산화물 반도체층(1403)과 중첩하도록 도전층(1409)이 제공되고, 이들 사이에는 채널 보호층(1418) 및 산화물 절연막(1407)이 개재된다.
도 20a는 반도체 장치에 포함된 박막 트랜지스터(1431)의 단면도이다. 박막 트랜지스터(1431)는 바텀-게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(1400) 위에, 게이트 전극층(1401), 게이트 절연층(1402), 산화물 반도체층(1403), 소스 영역(1406a), 드레인 영역(1406b), 소스 전극층(1405a), 드레인 전극층(1405b), 산화물 절연막(1407), 소스 배선(1425), 및 도전층(1409)을 포함한다. 도전층(1409)은, 도전층(1409)이 게이트 전극층(1401)과 중첩하도록, 산화물 절연막(1407) 위에 제공되고 있다. 도 20a에 도시되지는 않았지만, 실시예1가 유사한 방식으로 게이트 배선 및 접속 전극층도 역시 제공된다.
실시예 6과 유사한 방식으로, 산화물 절연막(1407)이 형성된 후, 열 처리가 수행되어 탈수화 또는 탈수소화된 산화물 반도체층(1403)이 형성된다.
본 실시예에서는, 산화물 반도체층 위에 형성된 소스 영역(1406a) 및 드레인 영역(1406b) 각각은, Zn-O계 미정질막 또는 Zn계 다결정막을 이용하여 형성되고, 산화물 반도체층(1403)의 성막 조건과는 상이한 성막 조건하에서 형성되어, 각각은 산화물 반도체층(1403)보다 낮은 저항의 산화물 반도체층이 된다. 또한, 산화물 반도체층(1403)은 아몰퍼스 상태에 있다.
도전층(1409)은, 실시예 1에서 설명된 소스 배선(1425)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 화소 전극층이 제공되는 경우, 도전층은 화소 전극층과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 본 실시예에서, 도전층(1409)에 대해 알루미늄 또는 구리 등의 저저항 도전 재료를 이용한다.
도전층(1409)의 전위는, 게이트 전극층(1401)과 동일하거나 상이한 전위일 수 있으며, 제2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(1409)은 플로팅 상태일 수도 있다.
또한, 산화물 반도체층(1403)과 중첩하는 위치에 도전층(1409)을 제공함으로써, 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(이하, BT 시험이라고 언급)에 있어서, BT 시험 전과 후의 박막 트랜지스터(1431)의 임계 전압의 변화량을 저감할 수가 있다.
도 20b는, 도 20a와는 부분적으로 상이한 예를 나타낸다. 도 20a에서 설명한 것과 동일한 부분 또는 도 20a에서 설명한 것과 유사한 기능을 가지는 부분 및 공정은, 도 20a에서 설명한 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
예를 들어, 도 20b에 나타낸 박막 트랜지스터(1432)에서, 게이트 전극층(1401)과 중첩하도록 도전층(1409)이 제공되고, 이들 사이에는 채널 보호층(1418), 산화물 절연막(1407), 및 절연층(1408)이 개재되며, 산화물 반도체층(1403)의 채널 영역과 중첩하도록 도전층(1409)이 제공되고, 이들 사이에는 채널 보호층(1418), 산화물 절연막(1407), 및 절연층(1408)이 개재된다.
박막 트랜지스터(1432)에 관하여, 실시예 1과 유사한 방식으로, 산화물 절연막(1407)이 형성된 후에, 탈수화 또는 탈수소화를 위한 열 처리가 수행되고, 산화물 반도체층(1403)이 형성된다. 열 처리는, 산소 가스 분위기하 또는 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하 또는 감압하에서, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(1400)의 변형점 미만의 온도에서 수행된다. 열 처리 후, 불활성 분위기하 또는 산소 분위기 하에서 서냉을 수행하는 것이 바람직하다. 그 다음, 산화물 절연막(1407)에 콘택 홀이 형성되고, 소스 전극층(1405 a)에 접속되는 소스 배선(1425)이 형성된다.
도 20b에서, 평탄화막으로서 기능하는 절연층(1408)이 산화물 절연막(1407) 위에 적층된다.
도 20b에서, 산화물 반도체층(1403)이, 소스 영역 및 드레인 영역없이, 소스 전극층(1405a) 및 드레인 전극층(1405b)과 직접 접하고 있다.
도 20b에 나타낸 구조에서, 산화물 반도체층(1403)과 중첩하도록 도전층(1409)이 제공될 때, 박막 트랜지스터의 신뢰성을 검사하기 위한 BT 시험에 있어서, BT 시험 전과 후 사이의 박막 트랜지스터(1432)의 임계 전압의 변화량을 저감할 수가 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 8)
본 실시예에서, 실시예 1과는 부분적으로 상이한 구조의 일례가 도 21을 참조하여 설명된다. 실시예 1과 동일한 부분 또는 실시예1과 유사한 기능을 가지는 부분 및 공정은, 실시예 1에서 설명된 것과 유사한 방식으로 형성될 수 있다; 따라서, 반복적 설명은 생략한다.
본 실시예에서는, 제1 산화물 반도체층이 형성된 후, 제1 산화물 반도체층 위에, 박막 트랜지스터의 소스 영역 및 드레인 영역(n+층, 버퍼층이라고도 함)으로서 이용되는 제2 산화물 반도체막이 형성된 다음, 도전막이 형성된다.
그 다음, 제1 산화물 반도체층, 및 제2 산화물 반도체막, 및 도전막이 에칭 공정에 의해 선택적으로 에칭되어, 산화물 반도체층(403), 소스 영역(404a), 드레인 영역(404b), 소스 전극층(405a), 및 드레인 전극층(405b)이 형성된다. 산화물 반도체층(403)의 일부가 에칭되어 그루브(함몰부)를 가진다는 점에 유의한다.
그 다음, 산화물 절연막(407)으로서의 산화 규소막이 스퍼터링법 또는 PCVD법에 의해 산화물 반도체층(403)에 접하여 형성된다. 저감된 저항을 갖는 산화물 반도체층과 접하는 산화물 절연막(407)은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 구체적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 또한, 산화물 절연막(407) 위에 질화 규소막 또는 질화 알루미늄막을 적층할 수도 있다.
실시예 1과 유사한 방식으로, 산화물 절연막(407)이 형성된 후에, 탈수화 또는 탈수소화를 위한 열 처리가 수행되고, 산화물 반도체층(403)이 형성된다. 열 처리는, 산소 가스 분위기하 또는 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하 또는 감압하에서, 200℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상, 기판(400)의 변형점 미만의 온도에서 수행된다. 열 처리 후, 불활성 분위기하 또는 산소 분위기 하에서 서냉을 수행하는 것이 바람직하다. 이 열 처리에 의해, 산화물 절연막(407) 형성시의 플라즈마 데미지를 회복할 수 있다. 그 다음, 산화물 절연막(407)에 콘택 홀이 형성되고, 소스 전극층(405a)에 접속되는 소스 배선(425)이 형성된다. 이런 식으로, 박막 트랜지스터(464)가 제조될 수 있다(도 21 참조).
도 21에 나타낸 구조의 소스 영역(404a) 및 드레인 영역(404b)로서, In-Ga-Zn-O계 비-단결정 막을 이용한다. 대안으로서, 소스 영역(404a) 및 드레인 영역(404b)에 대해, Al-Zn-O계 아몰퍼스 막을 이용할 수 있다. 추가의 대안으로서, 소스 영역(404a) 및 드레인 영역(404b)에 대해, 질소를 포함하는 Al-Zn-O계 아몰퍼스 막, 즉, Al-Zn-O-N계 아몰퍼스막(AZON막이라고도 부름)을 이용할 수도 있다.
또한, 반도체층(403)과 소스 전극층 사이에 소스 영역이 제공되고, 반도체층(403)과 드레인 전극층 사이에 드레인 영역이 제공될 수도 있다.
또, 박막 트랜지스터(464)의 소스 영역(404a) 및 드레인 영역(404b)에 이용되는 제2 산화물 반도체층은, 채널 형성 영역에 이용되는 제1 산화물 반도체층(403)보다 더 얇고, 더 높은 도전율(전기 전도도)을 갖는 것이 바람직하다.
또한, 채널 형성 영역에 이용되는 제1 산화물 반도체층(403)은 아몰퍼스 구조를 가지며, 소스 영역 및 드레인 영역에 이용되는 제2 산화물 반도체층은 아몰퍼스 구조안에 결정립(나노 크리스탈)을 포함하는 경우가 있다. 소스 영역 및 드레인 영역에 이용되는 제2 산화물 반도체층 내의 결정립(나노 크리스탈)은 직경 1 nm 내지 10 nm, 전형적으로는 약 2 nm 내지 4 nm이다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 9)
본 실시예에서는, 적어도 구동 회로의 일부와 화소부에 배치되는 박막 트랜지스터가 하나의 기판 위에 형성되는 예를 이하에서 설명한다.
화소부에 제공되는 박막 트랜지스터는 실시예 1 내지 8 중 임의의 실시예에 따라 형성된다. 또한, 실시예 1 내지 실시예 8 중 임의의 실시예에서 설명된 박막 트랜지스터는 n채널형 TFT이다. 따라서, 구동 회로들 중에서, n채널형 TFT를 이용하여 형성될 수 있는 구동 회로의 일부가 화소부의 박막 트랜지스터에 대한 구동 회로와 동일한 기판 위에 형성된다.
도 22a는, 표시 장치의 일례인 액티브 매트릭스 표시 장치의 블록도의 일례를 나타낸다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 제공된다. 화소부(5301)에서, 신호선 구동 회로(5304)로부터 연장되는 복수의 신호선이 제공되고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)으로부터 연장되는 복수의 주사선이 제공된다. 주사선과 신호선의 교차 영역에는, 각각 표시 소자를 갖는 화소들이 매트릭스 형태로 배치되고 있다는 점에 유의한다. 또한, 표시 장치의 기판(5300)은, FPC(Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러 또는 제어 IC라고도 함)에 접속되어 있다.
도 22a에서, 화소부(5301)와 동일한 기판(5300) 위에는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 형성된다. 따라서, 외부에 제공되는 구동 회로와 같은 부품의 개수가 줄어들어, 비용이 저감될 수 있다. 또한, 기판(5300) 외부에 구동 회로를 제공할 때 배선을 연장시키는데 이용되는 접속부가 더 작은 접속수를 가지기 때문에, 신뢰성과 수율을 향상시킬 수 있다.
타이밍 제어 회로(5305)는, 일례로서 제1 주사선 구동 회로용 스타트 신호(GSP1) 및 주사선 구동 회로용 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급한다는 점에 유의한다. 또한, 타이밍 제어 회로(5305)는, 일례로서 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함) 및 주사선 구동 회로용 클록 신호(GCK2)을 제2 주사선 구동 회로(5303)에 공급한다는 점에 유의한다. 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함), 래치 신호(LAT)가 신호선 구동 회로(5304)에 공급된다. 각 클록 신호는, 상이한 위상을 갖는 복수의 클록 신호일 수도 있고, 반전된 클록 신호(CKB)를 공급받을 수도 있다는 점에 유의한다. 제1 주사선 구동 회로(5302) 또는 제2 주사선 구동 회로(5303) 중 어느 한편은 생략될 수 있다는 점에 유의한다.
도 22b에서는, 낮은 구동 주파수를 갖는 회로(예를 들어, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))는 화소부(5301)와 동일한 기판(5300) 위에 형성되고, 신호선 구동 회로(5304)는 화소부(5301)가 제공된 기판과는 상이한 또 다른 기판 위에 형성된다. 이러한 구조에 의해, 단결정 반도체를 이용하여 형성된 트랜지스터와 비교하여 낮은 전계 효과 이동도를 갖는 박막 트랜지스터를 이용하여 기판(5300) 위에 구동 회로를 형성할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 감소, 비용 저감, 수율 향상등을 달성할 수 있다.
실시예 1 내지 실시예 8에서 설명된 박막 트랜지스터는 n채널형 TFT이다. 도 23a 및 도 23b에서는, n채널형 TFT를 이용하여 형성된 신호선 구동 회로의 구조 및 동작의 일례가 설명된다.
신호선 구동 회로는, 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는, 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N) 각각은, 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널형 TFT인 예를 설명한다.
스위칭 회로(5602_1)를 예로서 이용하여 신호선 구동 회로의 접속 관계를 설명한다. 박막 트랜지스터(5603_1-5603_k)의 제1 단자는, 각각, 배선(5604_1 내지 5604_k)에 접속된다. 박막 트랜지스터(5603_1-5603_k)의 제2 단자는, 각각, 신호선(S1 내지 Sk)에 접속된다. 박막 트랜지스터(5603_1-5603_k)의 게이트는, 배선(5605_1)에 접속된다.
시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 H 레벨(H 신호, 고전원 전위 레벨이라고도 함)의 신호를 순차적으로 출력하고, 스위칭 회로(5602_1-5602_N)를 순차적으로 선택하는 기능을 가진다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)와 신호선(S1 내지 Sk) 사이의 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급할지의 여부를 제어하는 기능을 가진다. 이런 식으로, 스위칭 회로(5602_1)는 선택기 기능을 가진다. 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 배선(5604_1 내지 5604_k)와 신호선(S1 내지 Sk) 사이의 도통 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는 기능을 가진다. 이런 식으로, 박막 트랜지스터(5603_1 내지 5603_k) 각각은 스위치로서 기능한다.
배선(5604_1 내지 5604_k)에는, 각각, 비디오 신호용 데이터(DATA)가 입력된다는 점에 유의한다. 비디오 신호용 데이터(DATA)는, 화상 정보 또는 화상 신호에 대응하는 아날로그 신호인 경우가 많다.
그 다음, 도 23a에 나타낸 신호선 구동 회로의 동작을, 도 23b의 타이밍 차트를 참조하여 설명한다. 도 23b에서, 신호(Sout_1 내지 Sout_N) 및 신호(Vdata_1 내지 Vdata_k)의 일례를 나타낸다. 신호(Sout_1 내지 Sout_N)는, 각각, 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1 내지 Vdata_k)는, 각각, 배선(5604_1 내지 5604_k)에 입력되는 신호의 일례이다. 신호선 구동 회로의 1 동작 기간은, 표시 장치에서 1 게이트 선택 기간에 대응한다는 점에 유의한다. 예를 들어, 1 게이트 선택 기간은, 기간들(T1 내지 TN)로 분할된다. 기간(T1 내지 TN)은, 각각, 선택된 행의 화소들에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
기간(T1 내지 TN)에서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력한다. 예를 들어, 기간 T1에서, 시프트 레지스터(5601)는, 하이레벨 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)는 온으로 되어, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)이 도통 상태가 된다. 이 때, 배선(5604_1 내지 5604_k)에는, Data(S1 내지 Sk)가 입력된다. Data(S1 내지 Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해 제1 열 내지 제k 열의 선택된 행의 화소에 입력된다. 따라서, 기간 T1 내지 TN에서, 비디오 신호용 데이터(DATA)가, k개 열마다 선택된 행에 속하는 화소들에 순차적으로 기입된다.
복수의 열마다 비디오 신호용 데이터(DATA)를 화소에 기입함으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로로의 접속수를 줄일 수 있다. 또, 매번 복수의 열의 화소들에 비디오 신호용 데이터(DATA)를 기입함으로써, 기입 시간을 연장할 수 있어 비디오 신호용 데이터(DATA)의 기입 부족을 방지할 수 있다.
시프트 레지스터(5601) 및 스위칭 회로부(5602)로서, 실시예 1 내지 실시예 8에 설명된 박막 트랜지스터를 이용하여 형성된 회로를 이용할 수 있다. 그 경우, 시프트 레지스터(5601)에 포함된 모든 트랜지스터들은 n채널형만의 트랜지스터이거나 p채널형만의 트랜지스터일 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부로서 이용되는 시프트 레지스터의 한 형태가 도 24a 내지 24c와 도 25a 및 25b를 참조하여 설명된다.
주사선 구동 회로는, 시프트 레지스터를 포함한다. 추가적으로, 일부 경우에는, 주사선 구동 회로는 레벨 시프터, 버퍼 등을 포함할 수도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클록 신호(CK) 및 스타트 펄스 신호(SP)가 입력될 때, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 버퍼링 및 증폭되고, 그 결과의 신호는 대응하는 주사선에 공급된다. 1개 라인의 화소들의 트랜지스터들의 게이트 전극들이, 주사선에 접속된다. 1개 라인의 화소들 내의 트랜지스터들은 한번에 모두 온으로 되어야 하기 때문에, 많은 양의 전류를 공급할 수 있는 버퍼가 사용된다.
시프트 레지스터는, 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)(N은 3이상의 자연수)를 포함한다(도 24a 참조). 도 24a에 나타낸 시프트 레지스터의 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)에는, 제1 배선(11)으로부터의 제1 클록 신호(CK1), 제2 배선(12)으로부터의 제2 클록 신호(CK2), 제3 배선(13)으로부터의 제3 클록 신호(CK3), 제4 배선(14)으로부터의 제4 클록 신호(CK4)가 공급된다. 제1 펄스 출력 회로(10_1)에는, 제5 배선(15)으로부터의 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 2단째 및 그 이후단의 제n 펄스 출력 회로(10_n) (n은, 2이상 N이하의 자연수)에는, 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)라고 함)(n은 2이상의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)보다 2단 후단인 제3 펄스 출력 회로(10_3)으로부터의 신호가 입력되거나, 2단째 및 그 이후단의 제n 펄스 출력 회로(10_n)에는, 제n 펄스 출력 회로(10_n)보다 2단 후단인 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)라고 함)가 입력된다. 또 각 단의 펄스 출력 회로로부터, 전단 및/또는 후단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호 OUT(1)(SR), 및 다른 배선 등에 입력되는 제2 출력 신호 OUT(1)가 출력된다. 도 24a에 도시된 바와 같이, 시프트 레지스터의 최종 2개 단에는, 후단 신호 OUT(n+2)가 입력되지 않는다; 따라서, 예로서, 제2 스타트 펄스 SP2, 제3 스타트 펄스 SP3가 각각 입력될 수 있다는 점에 유의한다.
클록 신호(CK)는, 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저전원 전위 레벨이라고도 함)을 반복하는 신호임에 유의한다. 여기서, 제1 내지 제4 클록 신호(CK1 내지 CK4)는, 1/4 주기만큼 순차적으로 지연되고 있다. 본 실시예에서, 제1 내지 제4 클록 신호(CK1 내지 CK4)를 이용함으로써, 펄스 출력 회로 구동의 제어 등을 수행한다. 클록 신호는, 클록 신호가 입력되는 구동 회로에 따라 GCK 또는 SCK로서 이용되지만, 여기서는 CK로서 설명된다.
제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는, 제1 배선 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속된다. 예를 들어, 도 24a에서, 제1 펄스 출력 회로(10_1)의 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되고, 제1 펄스 출력 회로(10_1)의 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되며, 제1 펄스 출력 회로(10_1)의 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속된다. 또한, 제2 펄스 출력 회로(10_2)의 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되고, 제2 펄스 출력 회로(10_2)의 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되며, 제2 펄스 출력 회로(10_2)의 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속된다.
제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)의 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 포함한다(도 24b 참조). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에 제1 클록 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클록 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클록 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력된다.
그 다음, 도 24b에 나타낸 펄스 출력 회로의 구체적인 회로 구성의 일례를, 도 24c를 참조하여 설명한다.
도 24c에 나타낸 펄스 출력 회로는, 제1 내지 제13 트랜지스터(31 내지 43)를 포함한다. 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26), 및 제2 출력 단자(27) 외에도, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제1 내지 제13 트랜지스터(31 내지 43)에, 신호 또는 전원 전위가 공급된다. 여기서, 도 24c에 나타낸 각 전원선의 전원 전위들간의 대소 관계는 다음과 같이 설정된다: 제1 전원 전위 VDD는 제2 전원 전위 VCC보다 높거나 같고, 제2 전원 전위 VCC는 제3 전원 전위 VSS보다 높다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는, 일정한 간격으로 H 레벨과 L 레벨을 반복하는 신호이지만, 클록 신호가 H 레벨일 때 전위는 VDD이고, 클록 신호가 L 레벨 때 전위는 VSS이다. 전원선(51)의 전위 VDD가 전원선(52)의 전위 VCC보다 높음으로써, 동작에 아무런 영향이 없이, 트랜지스터의 게이트 전극에 인가되는 전위가 낮게 될 수 있고, 트랜지스터의 임계 전압의 변화를 저감해 열화를 억제할 수 있다.
도 24c에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되며, 제9 트랜지스터(39)의 게이트 전극은 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되며, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다.
도 24c에서, 제3 트랜지스터(33)의 게이트 전극, 제10의 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속 부분이 노드 A이다. 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 부분이 노드 B이다.
도 25a에는, 도 24c에 나타낸 펄스 출력 회로가 제1 펄스 출력 회로(10_1)에 적용될 때 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26), 및 제2 출력 단자(27)에 입력되거나 이로부터 출력되는 신호들이 나타나 있다.
구체적으로, 제1 입력 단자(21)에 제1 클록 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클록 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클록 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력된다.
박막 트랜지스터는, 적어도 3개 단자, 게이트, 드레인, 및 소스를 갖는 소자임에 유의한다. 박막 트랜지스터는, 게이트와 중첩하는 영역에 채널 영역이 형성되어 있고 게이트의 전위가 제어되는 반도체를 포함함으로써, 채널 영역을 통해 드레인과 소스 사이에 흐르는 전류가 제어될 수 있다. 여기서, 박막 트랜지스터의 소스 및 드레인은 박막 트랜지스터의 구조, 동작 조건 등에 따라 바뀔수 있기 때문에, 어느 것이 소스인지 또는 드레인인지를 정의하는 것은 어렵다. 따라서, 몇몇 경우에서는, 소스 및 드레인으로서 기능하는 영역은, 소스 또는 드레인이라고 불리지 않는다. 이와 같은 경우, 소스 및 드레인 중 하나는 제1 단자라 불리고, 다른 하나는 제2 단자라 불릴 수 있다.
도 24c 및 25a에서, 플로팅 상태에서 노드 A에 의해 개시되는 부트스트랩 동작을 수행하기 위해 커패시터가 제공될 수 있다는 점에 유의한다. 노드 B의 전위를 유지하기 위해 한 전극이 노드 B에 전기적으로 접속되어 있는 커패시터가 제공될 수 있다.
여기서, 도 25a에 나타낸 복수의 펄스 출력 회로가 제공된 시프트 레지스터의 타이밍 차트가 도 25b에 예시되어 있다. 도 25b에서, 시프트 레지스터가 주사선 구동 회로인 경우, 기간(61)은 수직 귀선 시간(vertical retrace period)이며, 기간(62)는 게이트 선택 기간임에 유의한다.
도 25a에 나타낸 바와 같이, 제2 전원 전위 VCC가 인가되는 게이트를 갖는 제9 트랜지스터(39)가 제공되면 부트스트랩 동작의 전후에 대해, 다음과 같은 이점이 있다는 점에 유의한다.
게이트 전극에 제2 전위 VCC가 공급되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가, 제1 전원 전위 VDD보다 높은 값으로 증가한다. 그 다음, 제1 트랜지스터(31)의 소스가 제1 단자측, 즉, 전원선(51)측으로 스위칭된다. 따라서, 제1 트랜지스터(31)에서, 게이트와 소스 사이, 및 게이트와 드레인 사이에는, 큰 바이어스 전압이 인가되어 큰 스트레스가 걸리므로, 이것은 트랜지스터의 열화를 유발할 수 있다. 게이트 전극에 제2 전원 전위 VCC가 공급되는 제9 트랜지스터(39)가 제공되면, 부트스트랩 동작에 의해 노드 A의 전위가 상승하더라도, 제1 트랜지스터(31)의 제2 단자의 전위 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)에 의해, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압이 저감될 수 있다. 따라서, 본 실시예의 회로 구조에서, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압을 저감시킬 수 있어서, 스트레스에 기인한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
제9 트랜지스터(39)가 제1 단자와 제2 단자를 통해 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 접속되는 임의의 장소에서 제9 트랜지스터(39)가 제공될 수 있다는 점에 유의한다. 본 실시예에서, 시프트 레지스터가 복수의 펄스 출력 회로를 포함할 때, 주사선 구동 회로보다 많은 단을 갖는 신호선 구동 회로에서는, 제9 트랜지스터(39)를 생략할 수 있어서, 트랜지스터 개수를 줄일 수 있는 이점이 있다.
제1 내지 제13 트랜지스터(31 내지 43)의 반도체층으로서 산화물 반도체를 이용할 때, 박막 트랜지스터의 오프 전류를 저감할 수 있고, 온 전류 및 전계 효과 이동도를 높일 수가 있으며, 열화의 정도를 저감할 수가 있어서, 회로 내의 오동작을 저감할 수 있다. 산화물 반도체를 이용하여 형성된 트랜지스터 및 아몰퍼스 실리콘을 이용하여 형성된 트랜지스터와 비교해 볼 때, 게이트 전극에 고전위가 인가되는 것에 의해 트랜지스터의 열화의 정도가 작다. 따라서, 제2 전원 전위 VCC를 공급하는 전원선에 제1 전원 전위 VDD를 공급하더라도 유사한 동작을 얻을 수 있고, 회로들간에 이어지는 전원선의 수를 저감할 수 있다; 따라서, 회로의 크기를 줄일 수 있다.
제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되는 클록 신호와, 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 클록 신호는, 제2 입력 단자(22)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되는 클록 신호와, 제3 입력 단자(23)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 클록 신호와 각각 동일하다. 따라서, 접속관계를 바꾸더라도 이들 신호들은 각각의 신호에 대해 유사한 방식으로 기능한다. 도 25a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온인 상태로부터, 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 온 상태인 다음, 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 오프인 상태로, 상태가 변한다. 따라서, 노드 B의 전위의 저하는, 제3 입력 단자(23)의 전위 저하에 의한 제7 트랜지스터(37)의 게이트 전극에 인가되는 전위의 저하, 및 제2 입력 단자(22)의 전위 저하에 의한 제8 트랜지스터(38)의 게이트 전극에 인가되는 전위의 저하로 인해, 2회 유발된다. 한편, 도 25a에 나타낸 시프트 레지스터가 도 25b에 나타낸 기간에 따라 동작할 때, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온인 상태로부터, 제7 트랜지스터(37)가 온이고 제8 트랜지스터(38)가 오프인 상태 다음, 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 오프인 상태로, 상태가 변한다. 따라서, 제2 입력 단자(22)의 전위 및 제3 입력 단자(23)의 전위의 저하로 인한 노드 B의 전위 저하의 횟수가, 제8 트랜지스터(38)의 게이트 전극의 전위 저하 때문에, 1회로 저감될 수 있다. 따라서, 클록 신호 CK3가 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 공급되고, 클록 신호 CK2가 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극에 공급되는 접속관계가 바람직하다. 이것은, 노드 B의 전위 변동 횟수를 저감함으로써, 노이즈를 저감할 수 있기 때문이다.
이런 식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 각각 L 레벨로 유지하는 기간에, 노드 B에 정기적으로 H 레벨의 신호를 공급한다; 따라서, 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 10)
박막 트랜지스터가 제조되고, 이 박막 트랜지스터를 화소부와 더 나아가 구동 회로에도 이용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조할 수 있다. 또한, 박막 트랜지스터를 이용하여, 화소부와 동일한 기판 위에 구동 회로의 일부 또는 전체를 형성해, 시스템-온-패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서, 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는, 그 범주에, 전류 또는 전압에 의해 휘도가 제어되는 소자를 포함하며, 구체적으로는, 그 범주에, 무기 EL(electro luminescence), 유기 EL등을 포함한다. 또한, 전자 잉크와 같은, 전기적 효과에 의해 콘트라스트가 변화하는 표시 매체도 이용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 콘트롤러를 포함한 IC 등을 그 패널 위에 탑재한 모듈을 포함한다. 또한, 표시 장치의 제조 과정에서, 표시 소자가 완성되기 이전의 구현예에 대응하는 소자 기판에는, 복수의 화소들 각각의 표시 소자에 전류를 공급하기 위한 수단이 제공된다. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전막을 형성한 이후, 및 도전막을 에칭하여 화소 전극을 형성하기 이전의 상태일 수도 있고, 기타의 상태일 수도 있다.
본 명세서에서 표시 장치란, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치 포함)을 의미한다는 점에 유의한다. 또한, 표시 장치는 그 범주 내에 다음과 같은 모듈들을 포함한다: FPC(flexible printed circuit) 또는 TAB(tape automated bonding) 테이프 또는 TCP(tape carrier package)와 같은 커넥터를 포함하는 모듈; TAB 테이프나 TCP의 끝에 인쇄 배선판이 제공된 모듈; 또는 COG(chip on glass) 방식에 의해 집적 회로(IC)가 표시 소자에 직접 탑재된 모듈.
반도체 장치의 한 구현예인 액정 표시 패널의 외관 및 단면을, 도 26a 내지 26c를 참조하여 설명한다. 도 26a 및 26b는, 실시예 1 내지 8 중 임의의 실시예에서 설명된 산화물 반도체층을 각각 포함하는 신뢰성이 높은 박막 트랜지스터(4010 및 4011)와 액정 소자(4013)가 밀봉재(4005)를 이용하여 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉되어 있는, 패널의 평면도이다. 도 26c는, 도 26a 및 26b의 라인 M-N을 따라 취해진 단면도이다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 밀봉재(4005)가 제공되고 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 제공되고 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001), 밀봉재(4005) 및 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 단결정 반도체막 또는 다결정 반도체막을 이용하여 별도 준비된 기판 위에 형성된 신호선 구동 회로(4003)가, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에 탑재되어 있다.
별도 형성된 구동 회로의 접속 방법에는, 특별한 제한이 있는 것은 아니고, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다는 점에 유의한다. 도 26a는, COG 방법에 의해 신호선 구동 회로(4003)를 탑재하는 예를 나타내며, 도 26b는, TAB 방법에 의해 신호선 구동 회로(4003)를 탑재하는 예를 나타낸다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004) 각각은, 복수의 박막 트랜지스터를 포함한다. 도 26c는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 나타내고 있다. 박막 트랜지스터(4010 및 4011) 위에는, 절연층(4020 및 4021)이 제공되고 있다.
실시예 1 내지 8 중 임의의 실시예에 설명된 산화물 반도체층을 포함한 임의의 신뢰성이 높은 박막 트랜지스터를, 박막 트랜지스터(4010 및 4011)로서 사용할 수 있다. 본 실시예에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
액정 소자(4013)에 포함된 화소 전극층(4030)은, 박막 트랜지스터(4010)에 전기적으로 접속되고 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006)에 제공되고 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 서로 중첩하고 있는 부분이, 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 각각 제공되고, 액정층(4008)은 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워져 있고, 이들 사이에는 절연층(4032 및 4033)이 개재되어 있다는 점에 유의한다.
제1 기판(4001) 및 제2 기판(4006)은, 유리, 금속(대표적으로는, 스텐레스강), 세라믹, 또는 플라스틱을 이용하여 형성될 수 있다는 점에 유의한다. 플라스틱으로서, FRP(fiberglass-reinforced plastics) 판, 폴리비닐 플루라이드(PVF; polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, PVF 필름들이나 폴리에스테르 필름들 사이에 알루미늄 호일을 끼워 둔 구조의 시트(sheet)를 이용할 수 있다.
스페이서(4035)는 절연막을 선택적으로 에칭하여 얻어지는 기둥 모양의 스페이서를 가리키며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 제공되고 있다. 대안으로서, 구형 스페이서(spherical spacer)를 이용할 수도 있다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일한 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한쌍의 기판 사이에 배치된 도전성 입자에 의해, 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. 도전성 입자는 밀봉재(4005)에 포함된다는 점에 유의한다.
대안으로서, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정을 이용할 수도 있다. 블루상은 액정상들 중 하나로서, 콜레스테릭 액정의 온도를 상승시키는 동안 콜레스테릭상이 등방상으로 전이되기 직전에 나타나는 상이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위해서 액정층(4008)에 대해 5 중량% 이상의 카이럴제(chiral agent)를 포함하는 액정 조성물이 이용된다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 1 msec 이하의 짧은 응답 시간을 가지며, 광학적 등방성을 갖기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
본 발명의 실시예는, 투과형 액정 표시 장치 외에도, 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에도 적용될 수 있다.
또, 기판의 외측(관찰자 측)에 편광판을 제공하고 기판의 내측 표면에 착색층(컬러 필터) 및 표시 소자에 이용하는 전극층을 제공한, 액정 표시 장치의 예가 설명되지만, 편광판은 기판의 내측 표면에 제공될 수도 있다. 편광판과 착색층의 적층 구조는 본 실시예만으로 한정되지 않고, 편광판 및 착색층의 재료와 제조 공정 조건에 따라 적절하게 설정될 수 있다. 또한, 블랙 매트릭스(black matrix)로서 역할하는 차광막을 제공할 수도 있다.
박막 트랜지스터의 표면 요철을 저감하기 위하여, 그리고, 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 상기 실시예들 중 임의 실시예에서 얻어진 박막 트랜지스터를, 보호막이나 평탄화 절연막으로서 역할하는 절연층(절연층(4020) 및 절연층(4021))으로 덮는다. 보호막은, 대기중에 부유하는 유기물, 금속, 수증기와 같은 오염 불순물의 침입을 방지하기 위해 제공되며, 치밀한 막이 바람직하다는 점에 유의한다. 보호막은, 스퍼터링법을 이용해, 산화 규소막, 질화 규소막, 산화 질화 규소막, 질화 산화 규소막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 및/또는 질화 산화 알루미늄막의 단층, 또는 적층으로 형성될 수 있다. 본 실시예에서는 스퍼터링법에 의해 보호막을 형성하는 예가 설명되었지만, 본 발명의 실시예는 이 방법으로만 한정되지 않고, 다양한 방법을 이용할 수 있다.
본 실시예에서는, 적층 구조를 갖는 절연층(4020)이 보호막으로서 형성된다. 여기서는, 절연층(4020)의 제1 층으로서 스퍼터링법을 이용해 산화 규소막이 형성된다. 보호막으로서 산화 규소막을 이용하면, 소스 전극층 및 드레인 전극층에 이용되는 알루미늄막의 힐록(hillock) 방지에 효과가 있다.
보호막의 제2 층으로서, 절연층이 형성된다. 여기서는, 절연층(4020)의 제2 층으로서 스퍼터링법을 이용해 질화 규소막이 형성된다. 보호막으로서 질화 규소막을 이용하면, 나트륨 이온 등의 이동성 이온(mobile ion)이 반도체 영역에 침입하는 것을 방지하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 질소 분위기하 또는 대기 분위기하에서 열 처리(300℃ 이하)를 수행할 수도 있다.
평탄화 절연막으로서 절연층(4021)이 형성된다. 절연층(4021)으로서, 폴리이미드, 아크릴, 벤조시크로부텐, 폴리아미드 또는 에폭시 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 이와 같은 유기 재료 외에도, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. 이러한 재료로 형성된 복수의 절연막을 적층함으로써 절연층(4021)을 형성할 수도 있다는 점에 유의한다.
실록산계 수지는, 출발 재료로서 실록산계 재료를 이용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응한다는 점에 유의한다. 실록산계 수지는, 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 포함할 수 있다. 또한, 유기기는 플루오르기를 포함할 수도 있다.
절연층(4021)의 형성 방법에 관해서는 특별한 제한이 없고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅법, 딥 방법, 스프레이 코팅법, 액적 사출법(예를 들어, 잉크젯법, 스크린 인쇄, 오프셋 인쇄(offset printing)등), 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)의 베이킹 단계가 반도체층의 어닐링을 겸함으로써, 반도체 장치를 효율적으로 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)에 대하여, 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용해 형성된 화소 전극은, 시트 저항이 단위 면적당 10000Ω 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항률이 0.1Ω·cm이하인 것이 바람직하다.
도전성 고분자로서, 이른바 π-전자 공액(π-electron conjugated) 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리치오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, FPC(4018)로부터, 각종 신호 및 전위가, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급되고 있다.
접속 단자 전극(4015)은, 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막을 이용하여 형성된다. 단자 전극(4016)은, 박막 트랜지스터(4011)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)는, 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속되고 있다.
도 26a 내지 26c는, 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001) 위에 탑재된 예를 나타낸다; 그러나, 본 발명은 이 구조만으로 한정되지 않는다. 주사선 구동 회로가 별도로 형성되어 탑재되거나, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성되어 탑재될 수도 있다.
도 27은, 본 명세서에서 개시된 제조 방법에 따라 제조되는 TFT 기판(2600)을 이용해 반도체 장치로서 액정 표시 모듈을 형성하는 일례를 나타내고 있다.
도 27은, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 서로 접합되고, 이들 기판들 사이에 TFT등을 포함한 화소부(2603), 액정층을 포함한 표시 소자(2604), 착색층(2605)이 제공되어 표시 영역을 형성하고 있는 액정 표시 모듈의 일례를 나타낸다. 착색층(2605)은 컬러 표시를 수행하는데 필요하다. RGB 시스템에서, 적, 녹, 청에 대응하는 각 착색층이 각 화소에 대해 제공되고 있다. 편광판(2606)은 대향 기판(2601)의 외측에 제공되는 반면, 편광판(2607) 및 확산판(2613)은 TFT 기판(2600)의 외측에 제공된다. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은, 가요성 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되며, 제어 회로나 전원 회로와 같은 외부 회로를 포함한다. 편광판과 액정층이, 그들 사이에 위상차판(retardation plate)을 가진 상태로 적층될 수도 있다.
액정 표시 모듈은, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 11)
반도체 장치로서 전자 페이퍼의 예를 설명할 것이다.
반도체 장치는, 스위칭 소자에 전기적으로 접속된 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는, 전기영동 표시 장치(전기영동 디스플레이)라고도 불리며, 종이와 같은 수준의 가독성과, 다른 표시 장치들에 비해 낮은 소비 전력을 가지며, 얇고 가볍게 만들 수 있다는 점에서 유리하다.
전기영동 디스플레이는, 다양한 형태를 가질 수 있다. 전기영동 디스플레이는, 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하고, 각각의 마이크로캡슐은, 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 내의 입자들이 서로 반대 방향으로 이동하고, 한측에 집합한 입자들의 색상만이 표시된다. 제1 입자 또는 제2 입자 각각이 색소를 포함하고, 전계가 없다면 이동하지 않는다는 점에 유의한다. 게다가, 제1 입자와 제2 입자는 상이한 색상(무색을 포함)을 가진다.
따라서, 전기영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역쪽으로 이동하는 소위 유전체전기영동 효과(dielectrophoretic effect)를 이용하는 디스플레이이다. 전기영동 디스플레이 장치는, 액정 표시 장치에서 요구되는 편광판을 사용할 필요가 없다.
상기 마이크로캡슐을 용매에 분산시킨 용액을 전자 잉크라 부른다. 이 전자 잉크는, 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터, 또는 색소를 갖는 입자를 이용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에서 2개의 전극의 사이에 개재되도록 상기 복수의 마이크로캡슐을 적절하게 배치하면, 액티브 매트릭스 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하여 표시를 수행할 수가 있다. 예를 들어, 실시예 1 내지 8 중 임의의 실시예에 설명된 박막 트랜지스터에 의해 얻어진 액티브 매트릭스 기판을 이용할 수가 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자는 각각, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자발광 재료, 전기변색 재료, 자기영동 재료로부터 선택된 하나의 재료, 또는 이들 중 임의의 재료들로 된 복합 재료로 형성될 수 있다는 점에 유의한다.
도 28은, 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터인, 실시예1 내지 8 중 임의의 실시예에 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있다.
도 28의 전자 페이퍼는, 트위스트 볼 표시 시스템(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 시스템이란, 표시 소자에 이용되는 전극층들인 제1 전극층과 제2 전극층 사이에 흰색과 흑색으로 착색된 구형 입자들을 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 생성해 구형 입자의 방향을 제어하여 표시를 수행하는 방법을 말한다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 바텀 게이트 박막 트랜지스터이며, 반도체층과 접하는 절연막(583)으로 덮여져 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은, 절연층(585)에 형성된 개구에서 제1 전극층(587)과 접해 있어, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속되고 있다. 기판(596) 위의 제1 전극층(587)과 제2 전극층(588) 사이에는, 구형 입자(589)가 제공된다. 각 구형 입자(589)는, 흑색 영역(590a), 백색 영역(590b), 및 이들 영역 주위의 액체로 채워진 공동(cavity)(594)을 포함한다. 구형 입자(589)의 주위는 수지 등의 충전재(595)로 채워지고 있다. 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일한 기판(580) 위에 제공된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용해, 제2 전극층(588)은, 기판(580)과 기판(596) 사이에 제공된 도전성 입자를 통해 공통 전위선에 전기적으로 접속될 수 있다.
또, 트위스트 볼 대신에, 전기영동 소자를 이용할 수도 있다. 투명한 액체와, 양으로 대전된 흰색 미립자와, 음으로 대전된 흑색 미립자를 봉입한 직경이 약 10μm 내지 200μm인 마이크로캡슐이 이용된다. 제1 전극층과 제2 전극층 사이에 제공되는 마이크로캡슐에서, 제1 전극층과 제2 전극층에 의해 전계가 인가될 때, 흰색 미립자와 흑색 미립자가 반대 방향으로 이동해, 흰색 또는 흑색을 표시할 수가 있다. 이 원리를 이용한 표시 소자가 전기영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기영동 표시 소자는, 액정 표시 소자에 비해 높은 반사율을 갖기 때문에, 보조 라이트가 불필요하고, 소비 전력이 작으며, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 때에도, 한 번 표시된 상이 유지될 수 있다. 따라서, 표시 기능을 갖는 반도체 장치(간단히, 표시 장치, 또는 표시 장치를 구비한 반도체 장치라고도 함)가 전파 발신원으로부터 멀리 있더라도, 표시된 상이 보존될 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼가 제조될 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 12)
반도체 장치로서 발광 표시 장치의 예를 설명할 것이다. 표시 장치에 포함된 표시 소자로서, 여기서는 전계발광(electroluminescence)을 이용하는 발광 소자를 설명한다. 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라 불리고, 후자는 무기 EL 소자라 불린다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광 유기 화합물을 포함하는 층 내로 전자 및 정공이 주입되어, 전류가 흐른다. 캐리어들(전자 및 정공)이 재결합함으로써, 발광 유기 화합물이 여기된다. 발광 유기 화합물이 여기 상태로부터 기저 상태로 돌아옴으로써, 발광한다. 이러한 메카니즘에 기초하여, 이러한 발광 소자는, 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 그 소자 구조에 따라 분산형 무기 EL 소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더(binder) 내에 분산시킨 발광층을 가지며, 그 발광 메카니즘은 도너 준위와 억셉터-준위를 이용하는 도너-억셉터-재결합형 발광이다. 박막형 무기 EL 소자는, 유전체층들 사이에 발광층을 끼우고, 이것을 전극들 사이에 더 끼운 구조를 가지며, 그 발광 메카니즘은 금속 이온들의 내측-쉘 전자 천이를 이용하는 국부형 발광이다. 여기서는 발광 소자로서 유기 EL 소자의 예를 설명한다는 점에 유의한다.
도 29는, 반도체 장치의 예로서, 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 예를 나타낸다.
디지털 시간 계조 구동이 적용될 수 있는 화소의 구조 및 동작을 설명한다. 여기서는, 하나의 화소가 2개의 n채널형의 트랜지스터를 포함하고, 각 트랜지스터는 채널 형성 영역으로서 산화물 반도체층을 포함한다.
화소(6400)는, 스위칭용 트랜지스터(6401), 발광 소자 구동용 트랜지스터(6402), 발광 소자(6404), 및 커패시터(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속되며, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 발광 소자 구동용 트랜지스터(6402)의 게이트에 접속되고 있다. 발광 소자 구동용 트랜지스터(6402)의 게이트는 커패시터(6403)를 통해 전원선(6407)에 접속되고, 발광 소자 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속되며, 발광 소자 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은, 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극 6408)은 저전원 전위로 설정되어 있다. 저전원 전위란, 전원선(6407)에 설정된 고전원 전위를 기준으로 하여, 저전원 전위 < 상기 고전원 전위를 충족하는 전위임에 유의한다. 저전원 전위로서는, 예를 들어 GND, 0 V 등이 이용될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)에 인가되어, 발광 소자(6404)에 전류가 공급되어 발광 소자(6404)가 발광된다. 여기서, 발광 소자(6404)가 발광하도록 하기 위하여, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 각각의 전위가 설정된다.
커패시터(6403) 대신에 발광 소자 구동용 트랜지스터(6402)의 게이트 커패시턴스를 이용하면, 커패시터(6403)를 생략할 수 있다. 채널 형성 영역과 게이트 전극 사이에 발광 소자 구동용 트랜지스터(6402)의 게이트 커패시턴스가 형성될 수도 있다.
전압-입력 전압 구동 방법의 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에는 비디오 신호가 입력되어, 발광 소자 구동용 트랜지스터(6402)가 충분히 온으로 되든지 또는 오프로 되든지의 2개 상태중 어느 하나가 된다. 즉, 발광 소자 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 발광 소자 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 발광 소자 구동용 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, (전원선 전압＋발광 소자 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다는 점에 유의한다.
디지털 시간 계조 구동 대신에 아날로그 계조 구동을 수행하는 경우, 입력 신호를 변경함으로써, 도 29에서와 동일한 화소 구조가 이용될 수 있다.
아날로그 계조 구동을 수행하는 경우, 발광 소자 구동용 트랜지스터(6402)의 게이트에는, (발광 소자(6404)의 순방향 전압＋발광 소자 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압이란 소망 휘도를 달성하는 전압을 말하며, 적어도 순방향 임계 전압을 포함한다. 발광 소자 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 것을 가능하게 하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 공급할 수 있다. 발광 소자 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있도록 하기 위해, 전원선(6407)의 전위는, 발광 소자 구동용 트랜지스터(6402)의 게이트 전위보다 높다. 아날로그 비디오 신호를 이용할 때, 비디오 신호에 따라 발광 소자(6404)에 전류를 공급하여 아날로그 계조 구동을 수행하는 것이 가능하다.
본 발명의 실시예는 도 29에 나타낸 화소 구조만으로 제한되지 않는다는 점에 유의한다. 예를 들어, 도 29에 나타낸 화소에, 스위치, 저항, 커패시터, 트랜지스터 또는 논리 회로 등을 추가할 수도 있다.
그 다음, 발광 소자의 구조가 도 30a 내지 30c를 참조하여 설명된다. n채널 발광 소자 구동용 TFT를 예로 들어, 화소의 단면 구조를 설명한다. 각각 도 30a, 30b, 및 30c에 도시된 반도체 장치에 이용되는 발광 소자 구동용 TFT(7001, 7011, 및 7021)는, 실시예 1 내지 8 중 임의의 실시예에 설명된 박막 트랜지스터와 유사한 방식으로 형성되어 화소에 배치될 수 있으며, 각각이 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다.
발광 소자로부터 방출된 광을 추출하기 위하여, 애노드(anode)와 캐소드(cathode) 중 적어도 하나가 광을 투과시킬 것이 요구된다. 기판 위에 박막 트랜지스터 및 발광 소자가 형성된다. 발광 소자는, 기판의 반대 면을 통해 광을 추출하는 전면 발광 구조나; 기판측의 면을 통해 광을 추출하는 배면 발광 구조나; 기판측 및 기판과는 반대측의 면을 통해 광을 추출하는 양면 발광 구조를 가질 수 있다. 화소 구조는, 이들 발광 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
도 30a를 참조하여 전면 발광 구조를 갖는 발광 소자를 설명한다.
도 30a는, 발광 소자 구동용 TFT(7001)가 n형이고 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출되는 경우의 화소의 단면도이다. 도 30a에서, 발광 소자(7002)의 캐소드(7003)는 발광 소자 구동용 TFT(7001)에 전기적으로 접속되고, 발광층(7004) 및 애노드(7005)가 이 순서로 캐소드(7003) 위에 적층되어 있다. 캐소드(7003)는, 일 함수가 작고 광을 반사하는 다양한 도전 재료를 이용하여 형성될 수 있다. 예를 들어, 바람직하게는 Ca, Al, MgAg, AlLi 등이 사용된다. 발광층(7004)은, 단일 층 또는 적층된 복수의 층을 이용하여 형성할 수 있다. 복수의 층을 이용하여 발광층(7004)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층을 이 순서대로 캐소드(7003) 위에 적층함으로써 발광층(7004)이 형성된다. 그러나, 이러한 층들을 모두 형성할 필요는 없다. 애노드(7005)는, 산화 텅스텐을 포함한 인듐 산화물막, 산화 텅스텐을 포함한 인듐 아연 산화물막, 산화 티타늄을 포함한 인듐 산화물막, 산화 티타늄을 포함한 인듐 주석 산화물막, 인듐 주석 산화물(이하, ITO라 언급됨)막, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료로 형성된다.
캐소드(7003)의 일부를 덮도록 격벽(7009)이 제공된다. 격벽(7009)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해 형성된다. 특히 격벽(7009)은, 격벽(7009)의 측면이 연속 곡률을 갖는 경사진 면으로서 형성되도록 하여, 감광성 수지 재료를 이용해 형성되는 것이 바람직하다. 격벽(7009)이 감광성 수지 재료를 이용하여 형성될 때, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
발광 소자(7002)는, 캐소드(7003)와 애노드(7005) 사이에 발광층(7004)이 끼워져 있는 영역에 대응한다. 도 30a에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출된다.
그 다음, 배면 발광 구조를 갖는 발광 소자를 도 30b를 참조하여 설명한다. 도 30b는, 발광 소자 구동용 TFT(7011)가 n채널형 트랜지스터이고 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출되는 경우의 화소의 단면도이다. 도 30b에서, 발광 소자 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 캐소드(7013)가 형성되고, 발광층(7014) 및 애노드(7015)는 이 순서대로 캐소드(7013) 위에 적층되고 있다. 애노드(7015)가 투광성을 가질 때 애노드(7015)를 덮도록 광을 반사 또는 차단하기 위한 차광막(7016)이 형성될 수 있다. 캐소드(7013)의 경우, 일 함수가 작은 도전성 재료라면, 도 30a의 경우와 같이 다양한 재료를 이용할 수 있다. 캐소드(7013)는, 광을 투과시킬 수 있는 두께(바람직하게는, 약 5 nm 내지 30 nm정도)로 형성된다. 예를 들어, 20 nm의 두께를 갖는 알루미늄막을 캐소드(7013)로서 이용할 수 있다. 도 30a의 경우와 유사하게, 발광층(7014)은 단일층을 이용하여 형성하거나 또는 복수의 층을 적층하여 형성할 수도 있다. 애노드(7015)는 광을 투과시킬 필요는 없지만, 도 30a의 경우에서와 같이, 가시광에 대해 투광성을 갖는 도전 재료를 이용해 형성할 수 있다. 차광막(7016)으로서, 광을 반사하는 금속등을 이용할 수가 있다; 그러나, 금속막으로만 한정되지 않는다. 예를 들어, 흑색의 색소를 첨가한 수지 등을 이용할 수도 있다.
도전막(7017)의 일부를 덮도록 격벽(7019)이 제공된다. 격벽(7019)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해 형성된다. 특히 격벽(7019)은, 격벽(7019)의 측면이 연속 곡률을 갖는 경사진 면으로서 형성되도록 하여, 감광성 수지 재료를 이용해 형성되는 것이 바람직하다. 격벽(7019)이 감광성 수지 재료를 이용하여 형성될 때, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
발광 소자(7012)는, 캐소드(7013)와 애노드(7015) 사이에 발광층(7014)이 끼워져 있는 영역에 대응한다. 도 30b에 나타낸 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출된다.
그 다음, 양면 발광 구조를 갖는 발광 소자를, 도 30c를 참조하여 설명한다. 도 30c에서, 발광 소자 구동용 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에, 발광 소자(7022)의 캐소드(7023)가 형성되고, 발광층(7024) 및 애노드(7025)가 순차적으로 캐소드(7023) 위에 적층되고 있다. 캐소드(7023)의 경우, 일 함수가 작은 도전성 재료라면, 도 30a의 경우와 같이 다양한 재료를 이용할 수 있다. 캐소드(7023)는, 광을 투과시킬 수 있는 두께로 형성된다. 예를 들어, 20 nm의 두께를 갖는 Al막을 캐소드(7023)로서 이용할 수 있다. 도 30a에서와 같이, 발광층(7024)은 단일층을 이용하여 형성되거나 또는 복수의 층을 적층하여 형성될 수 있다. 도 30a와 유사한 방식으로, 애노드(7025)는 투광성 도전 재료를 이용하여 형성될 수 있다.
도전막(7027)의 일부를 덮도록 격벽(7029)이 제공된다. 격벽(7029)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해 형성된다. 특히 격벽(7029)은, 격벽(7029)의 측면이 연속 곡률을 갖는 경사진 면으로서 형성되도록 하여, 감광성 수지 재료를 이용해 형성되는 것이 바람직하다. 격벽(7029)이 감광성 수지 재료를 이용하여 형성될 때, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
발광 소자(7022)는, 캐소드(7023), 발광층(7024), 및 애노드(7025)가 서로 중첩하고 있는 영역에 대응한다. 도 30c에 도시된 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7022)로부터 애노드(7025) 및 캐소드(7023) 측으로 광이 방출된다.
비록 여기서는 발광 소자로서 유기 EL 소자를 설명하였지만, 발광 소자로서 무기 EL 소자를 제공할 수도 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(발광 소자 구동용 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하였다; 그러나, 발광 소자 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구조를 이용할 수도 있다는 점에 유의한다.
반도체 장치의 구조는 도 30a 내지 30c에 도시된 구조만으로 제한되는 것은 아니고, 본 명세서에 개시된 기술에 기초하여 다양한 방식으로 변형될 수 있다는 점에 유의한다.
그 다음, 반도체 장치의 한 형태에 대응하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면을, 도 31a 및 31b를 참조하여 설명한다. 도 31a는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자가, 밀봉재에 의해 제1 기판과 제2 기판 사이에서 밀봉되어 있는, 패널의 상면도이다. 도 31b는 도 31a의 라인 H-I를 따라 취해진 단면도이다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록, 밀봉재(4505)가 제공되고 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 위에, 제2 기판(4506)이 제공되고 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505), 및 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되고 있다. 이런 식으로, 패널이 외부 대기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름 등)이나 커버재로 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는 각각, 복수의 박막 트랜지스터를 포함하며, 화소부(4502)에 포함된 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 도 31b에 예로서 도시되어 있다.
박막 트랜지스터(4509 및 4510)를 위해, 실시예 1 내지 8 중 임의의 실시예에 설명된 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터가 이용될 수 있다. 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
게다가, 참조 번호(4511)는 발광 소자를 가리킨다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되고 있다. 발광 소자(4511)의 구조는, 제1 전극층(4517), 전계발광층(4512), 및 제2 전극층(4513)을 포함하는 적층 구조이지만, 이것으로만 한정되지 않는다는 점에 유의한다. 발광 소자(4511)로부터 광이 추출되는 방향 등에 따라, 발광 소자(4511)의 구조는 적절하게 변경될 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해 형성된다. 감광성 재료를 이용해 격벽(4520)을 형성하고 제1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 바람직하다.
전계발광층(4512)은, 단일 층 또는 적층된 복수의 층을 이용하여 형성될 수 있다.
발광 소자(4511) 내에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성할 수도 있다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b), 또는 화소부(4502)에 공급되는 각종 신호 및 전위가, FPC(4518a 및 4518b)로부터 공급되고 있다.
접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제1 전극층(4517)과 동일한 도전막을 이용하여 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4515)는, 이방성 도전막(4519)을 통해 FPC(4518a)에 포함된 단자에 전기적으로 접속되고 있다.
발광 소자(4511)로부터 광이 추출되는 방향에 위치하는 제2 기판(4506)은 투광성을 가질 필요가 있다. 그 경우, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름 등의 투광성 재료가 제2 기판(4506)에 사용된다.
또, 충전재(4507)로서, 질소나 아르곤 등의 불활성 가스 외에도, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들어, 충전재(4507)로서 질소가 이용될 수 있다.
또한, 필요하다면, 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(1/4파장 판 또는 1/2파장 판), 또는 컬러 필터와 같은 광학 필름이 발광 소자의 발광면 위에 적절하게 제공될 수도 있다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공할 수도 있다. 예를 들어, 표면 상의 요철에 의해 반사광이 확산되어 눈부심을 저감할 수 있는 안티-글래어 처리(anti-glare treatment)를 수행할 수 있다.
신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로로서 탑재될 수 있다. 대안으로서, 신호선 구동 회로 단독 또는 그 일부, 또는 주사선 구동 회로 단독 또는 그 일부만이 별도로 형성되어 탑재될 수 있다. 본 실시예는 도 31a 및 31b에 나타낸 구조만으로 한정되지 않는다.
이러한 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(디스플레이 패널)를 제조할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 13)
본 명세서에서 개시하는 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시할 수 있는 것이라면 다양한 분야의 전자 장치에 이용될 수 있다. 예를 들어, 전자 페이퍼는, 전자 서적(전자 북) 리더, 포스터, 전철등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드의 표시 등에 적용될 수 있다. 전자 기기의 예를 도 32에 나타낸다.
도 32는, 전자 서적 리더(2700)의 일례를 나타낸다. 예를 들어, 전자 서적 리더(2700)는, 2개의 하우징, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 경첩(2711)에 의해 결합되어, 전자 서적 리더(2700)가 경첩(2711)을 축으로 하여 개폐될 수 있다. 이와 같은 구조에 의해, 전자 서적 리더(2700)가 종이 서적처럼 동작할 수 있다.
표시부(2705) 및 표시부(2707)는, 각각 하우징(2701) 및 하우징(2703)에 병합된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 상이한 화상을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우, 예를 들어, 우측의 표시부(도 32에서는 표시부(2705))는 텍스트를 표시하고, 좌측의 표시부(도 32에서는 표시부(2707))는 그래픽을 표시할 수 있다.
도 32는, 하우징(2701)에 조작부 등이 제공되어 있는 예를 나타내고 있다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 제공되고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 하우징의 표시부와 동일한 면에는, 키보드, 포인팅 장치 등도 역시 제공될 수 있다는 점에 주목한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공될 수도 있다. 게다가, 전자 서적 리더(2700)는 전자 사전의 기능을 가질 수도 있다.
전자 서적 리더(2700)는, 무선으로 데이터를 송수신 할 수 있는 구조를 가질 수도 있다. 무선 통신을 통해, 전자 서적 서버로부터 원하는 서적 데이터등을 구입해, 다운로드할 수 있다.
(실시예 14)
본 명세서에서 개시하는 반도체 장치는 (게임기를 포함한) 다양한 전자 장치에 적용될 수 있다. 전자 장치의 예로서는, 텔레비젼 세트(텔레비젼 또는 텔레비젼 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파칭코기 등과 같은 대형 게임기등이 포함된다.
도 33a는, 텔레비젼 세트(9600)의 일례를 나타내고 있다. 텔레비젼 세트(9600)에서, 표시부(9603)는 하우징(9601) 내에 병합된다. 표시부(9603)는 화상을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비젼 세트(9600)는, 하우징(9601)의 조작 스위치 또는 별개의 리모콘(9610)에 의해 작동될 수 있다. 리모콘(9610)의 조작 키(9609)에 의해 채널이나 음량을 제어하여 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘(9610)에는, 리모콘(9610)으로부터 출력되는 데이터를 표시하기 위한 표시부(9607)가 제공될 수 있다.
텔레비젼 세트(9600)에는, 수신기, 모뎀 등이 제공될 수 있다는 점에 주목한다. 수신기를 사용하여, 일반적인 텔레비젼 방송을 수신할 수 있다. 또한, 텔레비젼 세트(9600)가 모뎀을 통해 유선 또는 무선에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간 등)의 데이터 통신이 수행될 수 있다.
도 33b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들어, 디지털 포토 프레임(9700)에서, 표시부(9703)는 하우징(9701) 내에 병합된다. 표시부(9703)는 다양한 화상을 표시할 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라등으로 촬영한 화상 데이터를 표시하며, 통상의 사진 프레임으로서 기능할 수가 있다.
디지털 포토 프레임(9700)에는, 조작부, 외부 접속부(USB 단자, USB 케이블과 같은 다양한 케이블에 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공된다는 점에 유의한다. 비록 이러한 구성들은, 표시부가 제공되는 면 위에 제공될 수 있지만, 디지털 포토 프레임(9700)의 설계를 위해 측면이나 배면에 제공하는 것이 바람직하다. 예를 들어, 디지털 카메라로 촬영한 화상 데이터를 저장하는 메모리를 디지털 포토 프레임의 기록 매체 삽입부 내에 삽입함으로써, 화상 데이터를 전송하여 표시부(9703)에 표시할 수 있다.
디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수도 있다. 원하는 화상 데이터를 무선으로 전송하여 표시하는 구조를 이용할 수도 있다.
도 34a는, 2개의 하우징, 하우징(9881) 및 하우징(9891)을 포함하는 휴대형 오락 기기이다. 하우징(9881) 및 하우징(9891)은 개폐될 수 있도록 접속부(9893)에 접속된다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 병합된다. 또한, 도 34a에 도시된 휴대형 오락 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 향기나 또는 적외선을 측정하는 기능을 포함하는 센서), 마이크로폰(9889) 등을 포함한다. 물론, 휴대형 오락 기기의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 휴대형 오락 기기는 적절하다면 다른 부속 장비를 포함할 수도 있다. 도 34a에 도시된 휴대형 오락 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 무선 통신에 의해 다른 휴대형 오락 기기와 정보를 공유하는 기능을 가진다. 도 34a에 도시된 휴대형 오락 기기는, 전술된 것으로만 제한되지 않고 다양한 기능을 가질 수 있다.
도 34b는, 대형 오락 기기인 슬롯 머신(9900)의 일례를 나타내고 있다. 슬롯 머신(9900)에서, 표시부(9903)는 하우징(9901) 내에 병합된다. 또한, 슬롯 머신(9900)은, 스타트 레바나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커등을 포함한다. 물론, 슬롯 머신(9900)의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 슬롯 머신(9900)은, 적절하다면 다른 부속 장비를 포함할 수도 있다.
도 35a는, 휴대형 컴퓨터의 일례를 나타내는 사시도이다.
도 35a의 휴대형 컴퓨터에서, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)은, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유닛을 닫음으로써 서로 중첩할 수 있다. 도 35a의 휴대형 컴퓨터는 운반하기 편리할 수 있으며, 입력을 위해 키보드를 사용하는 경우에는, 경첩 유닛이 개방되고, 사용자는 표시부(9303)를 보면서 입력할 수 있다.
하부 하우징(9302)은, 키보드(9304) 외에도, 입력을 수행할 수 있는 포인팅 장치(9306)를 포함한다. 또한, 표시부(9303)가 터치 입력 패널일 때, 표시부의 일부를 터치함으로써 입력을 수행할 수 있다. 하부 하우징(9302)은 CPU와 같은 연산 기능부 또는 하드 디스크를 포함한다. 또한, 하부 하우징(9302)은, 또 다른 장치, 예를 들어, USB의 통신 규격에 따른 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은, 상부 하우징(9301) 내부에 슬라이드시켜 수납할 수 있는 표시부(9307)를 가지고 있어 넓은 표시 화면을 가질 수 있다. 또한, 사용자는 상부 하우징(9301)에 수납할 수 있는 표시부(9307)의 화면의 방향을 조절할 수 있다. 상부 하우징(9301)에 수납할 수 있는 표시부(9307)가 터치 입력 패널일 때, 입력은, 상부 하우징(9301)에 수납할 수 있는 표시부(9307)의 일부를 터치함으로써 수행될 수 있다.
표시부(9303) 또는 상부 하우징(9301)에 수납가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자와 같은 발광 표시 패널등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 35a의 휴대형 컴퓨터는, 수신기등을 갖추고, 텔레비젼 방송을 수신해 영상을 표시부에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유닛을 닫힌 상태로 유지한 채, 표시부(9307)를 슬라이드시켜 디스플레이부(9307)의 전체 화면을 노출시키면, 사용자는 텔레비젼 방송을 볼 수 있다. 이 경우, 경첩 유닛은 개방되지 않고 표시부(9303)에서 표시는 수행되지 않는다. 또한, 텔레비젼 방송을 표시하기 위한 회로만의 기동이 수행된다. 따라서, 전력이 최소한으로 소비될 수 있어, 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에 대해 유용하다.
도 35b는, 손목 시계와 같이 사용자가 손목에 착용할 수 있는 휴대 전화의 일례를 나타내는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 손목에 착용할 수 있게 하는 밴드부(9204); 손목에 꼭 맞게 밴드부를 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크로폰(9208)으로 구성되어 있다.
또한, 본체는, 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 전원 스위치나, 표시 변환 스위치나, 촬상 개시 지시용 스위치 등으로 역할하는 것 외에도, 예를 들어, 누르면 인터넷용의 프로그램을 기동시키는 스위치로서 역할할 수 있으며, 각각의 기능을 가질 수 있다.
이 휴대 전화로의 입력은, 손가락이나 입력 펜 등으로 표시부(9201)를 터치하거나, 조작 스위치(9203)를 작동하거나, 또는 마이크로폰(9208) 내에 음성을 입력함으로써 이루어진다. 도 35b에서, 표시부(9201)에는 표시 버튼(9202)이 표시된다. 입력은, 손가락 등으로 표시 버튼(9202)을 터치함으로써 수행될 수 있다.
또한, 본체는, 카메라 렌즈를 통해 형성되는 피사체의 상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 제공될 필요는 없다는 점에 유의한다.
도 35b에 나타낸 휴대 전화는, 텔레비젼 방송 수신기등을 갖추고, 텔레비젼 방송을 수신해 영상을 표시부(9201)에 표시할 수가 있다. 또한, 도 35b에 나타낸 휴대 전화는, 메모리와 같은 기억 장치 등을 갖추고, 텔레비젼 방송을 메모리에 녹화할 수 있다. 도 35b에 나타낸 휴대 전화는, GPS와 같은, 위치 정보를 수집하는 기능을 가질 수도 있다.
액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자와 같은 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 이용된다. 도 35b에 나타낸 휴대 전화는 작고 경량이어서, 제한된 배터리 용량을 가진다. 표시부(9201)를 위한 표시 장치로서, 낮은 소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
도 35b는 손목에 착용하는 전자 장치를 나타낸다; 그러나, 본 실시예는, 휴대할 수 있는 형상을 이용하는 한, 이것만으로 제한되지 않는다는 점에 유의한다.
본 출원은, 본 명세서에서 참조용으로 그 전체를 인용하는 2009년 7월 10일 금요일 일본 특허청에 출원된 출원번호 제2009-164197호에 기초하고 있다.
11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 21: 단자, 22: 단자, 23: 단자, 24: 단자, 25: 단자, 26: 단자, 27: 단자, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 61: 기간, 62: 기간, 100 기판 , 101: 게이트 전극층, 102: 게이트 절연층 , 103: 산화물 반도체층, 105a: 소스 전극층, 105b: 드레인 전극층, 107: 보호 절연층, 108: 커패시터 배선, 110: 화소 전극층, 121: 단자 , 122: 단자 , 125: 콘택 홀, 126: 콘택 홀, 127: 콘택 홀, 128: 투명 도전막, 129: 투명 도전막, 132: 도전막, 133: 산화물 반도체층, 135: 산화물 반도체층, 150: 단자, 151: 단자, 152: 게이트 절연층, 153: 접속 전극층, 154: 보호 절연막, 155: 투명 도전막, 156: 전극층, 170: 박막 트랜지스터, 220: 접속 전극층, 221: 제1 콘택 홀, 222: 제2 콘택 홀, 223: 제3 콘택 홀, 224: 제4 콘택 홀, 225: 소스 배선, 226: 제1 게이트 배선, 227: 제2 게이트 배선, 400: 기판, 401: 게이트 전극층, 402: 게이트 절연층, 403: 산화물 반도체층, 404a: 소스 영역, 404b: 드레인 영역, 405a: 소스 전극층, 405b: 드레인 전극층, 407: 산화물 절연막, 408: 도전층, 409: 도전층, 410: 절연층, 411: 화소 전극층, 419: 도전층, 420: 접속 전극층, 421: 제1 콘택 홀, 422: 제2 콘택 홀, 423: 제3 콘택 홀, 424: 제4 콘택 홀, 425: 소스 배선, 426: 제1 게이트 배선, 427: 제2 게이트 배선, 428: 제1 소스 배선, 429: 제2 소스 배선, 430: 게이트 배선, 432: 산화물 반도체층, 450: 기판, 451: 게이트 전극층, 452: 게이트 절연층, 453: 산화물 반도체층, 455a: 소스 전극층, 455b: 드레인 전극층, 457: 산화물 절연막, 460: 박막 트랜지스터, 461: 박막 트랜지스터, 462: 박막 트랜지스터, 463: 박막 트랜지스터, 464: 박막 트랜지스터, 470: 접속 전극층, 471: 제1 콘택 홀, 472: 제2 콘택 홀, 473: 제3 콘택 홀, 474: 제4 콘택 홀, 475: 소스 배선, 476: 제1 게이트 배선, 477: 제2 게이트 배선, 478: 제1 소스 배선, 479: 제2 소스 배선, 480: 게이트 배선, 482: 산화물 반도체층, 490: 제3 콘택 홀, 491: 제3 콘택 홀, 580: 기판, 581: 박막 트랜지스터, 583: 절연막, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 590a: 흑색 영역, 590b: 백색 영역, 594: 공동, 595: 충전재, 596: 기판, 601: 전기로, 602: 챔버, 603: 히터, 604: 기판, 605: 서셉터, 606: 가스 공급 수단, 607: 배기 수단, 611a: 가스 공급원, 611b: 가스 공급원, 612a: 압력 조정 밸브, 612b: 압력 조정 밸브, 613a: 정제기, 613b: 정제기, 614a: 매스 플로우 콘트롤러, 614b: 매스 플로우 콘트롤러, 615a: 스톱 밸브, 615b: 스톱 밸브, 1400: 기판, 1401: 게이트 전극층, 1402: 게이트 절연층, 1403: 산화물 반도체층, 1405a: 소스 전극층, 1405b: 드레인 전극층, 1406a: 소스 영역, 1406b: 드레인 영역, 1407: 절연층, 1408: 절연층, 1409: 도전층, 1418: 채널 보호층, 1420: 접속 전극층, 1425: 소스 배선, 1426: 제1 게이트 배선, 1427: 제2 게이트 배선, 1430: 박막 트랜지스터, 1431: 박막 트랜지스터, 1432: 박막 트랜지스터, 1601: 전기로, 1602: 챔버, 1603: 히터; 1470: 박막 트랜지스터, 1601: 전기로, 1602: 챔버, 1603: 히터, 1604: 기판, 1605: 서셉터, 1606: 가스 공급 수단, 1607: 배기 수단, 1611: 가스 공급원, 1612: 압력 조정 밸브, 1613: 정제기, 1614: 매스 플로우 콘트롤러, 1615:스톱 밸브, 2600: TFT 기판, 2601: 대향 기판, 2602: 밀봉재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 가요성 배선 기판, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 2613: 확산판, 2700: 전자 서적, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 경첩, 2721: 전원, 2723: 조작 키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC , 4019: 이방성 도전막, 4020: 절연층, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4033: 절연층, 4035: 스페이서, 4501: 기판, 4502: 화소부, 4503a: 신호선 구동 회로, 4503b: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4504b: 주사선 구동 회로, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계 발광층, 4513: 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극층, 4518a: FPC, 4518b: FPC, 4519: 이방성 도전막, 4520: 격벽, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 주사선 구동 회로, 5304: 신호선 구동 회로, 5305: 타이밍 제어 회로, 5601: 시프트 레지스터, 5602: 스위칭 회로부, 5602: 스위칭 회로, 5603: 박막 트랜지스터, 5604: 배선, 5605: 배선, 6400: 화소, 6401: 스위칭용 트랜지스터, 6402: 구동용 트랜지스터, 6403: 커패시터, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극, 7001: TFT , 7002: 발광 소자, 7003: 캐소드, 7004: 발광층, 7005: 애노드, 7009: 격벽, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 캐소드, 7014: 발광층, 7015: 애노드, 7016: 차광막, 7017: 도전막, 7019: 격벽, 7021: 구동용 TFT, 7022: 발광 소자, 7023, 캐소드, 7024: 발광층, 7025: 애노드, 7027: 도전막, 7029: 격벽, 9201: 표시부, 9202: 표시 버튼, 9203: 조작 스위치, 9204: 밴드부, 9205: 조절부, 9206: 카메라부, 9207: 스피커, 9208: 마이크로폰, 9301: 상부 하우징, 9302: 하부 하우징, 9303: 표시부, 9304: 키보드, 9305:외부 접속 포트, 9306: 포인팅 장치, 9307: 표시부, 9600: 텔레비젼 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607:표시부, 9609: 조작 키, 9610: 리모콘, 9700: 디지털 포토 프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 입력 수단(조작 키), 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891:하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부

Claims (23)

  1. 반도체 장치로서,
    제1 게이트 전극층;
    상기 제1 게이트 전극층 위의 제1 절연막;
    상기 제1 절연막 위의 산화물 반도체층;
    상기 제1 절연막 위의 접속 전극층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제1 절연막, 상기 산화물 반도체층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 접속 전극층 위의 제2 절연막;
    상기 제2 절연막 위의 제2 게이트 전극층; 및
    상기 제2 절연막 위의 제1 게이트 배선, 제2 게이트 배선, 및 소스 배선
    을 포함하고,
    상기 소스 배선은 상기 소스 전극층에 전기적으로 접속되고,
    상기 제1 게이트 배선은 상기 제1 게이트 전극층에 전기적으로 접속되며,
    상기 제1 게이트 배선은 상기 접속 전극층을 통해 상기 제2 게이트 배선에 전기적으로 접속되며,
    상기 접속 전극층은 상기 소스 배선과 중첩하는, 반도체 장치.
  2. 반도체 장치로서,
    제1 게이트 전극층;
    접속 전극층;
    상기 제1 게이트 전극층 및 상기 접속 전극층 위의 제1 절연막;
    상기 제1 절연막 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제1 절연막, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제2 절연막;
    상기 제2 절연막 위의 제2 게이트 전극층; 및
    상기 제2 절연막 위의 제1 게이트 배선, 제2 게이트 배선, 및 소스 배선
    을 포함하고,
    상기 소스 배선은 상기 소스 전극층에 전기적으로 접속되고,
    상기 제1 게이트 배선은 상기 제1 게이트 전극층에 전기적으로 접속되며,
    상기 제1 게이트 배선은 상기 접속 전극층을 통해 상기 제2 게이트 배선에 전기적으로 접속되며,
    상기 접속 전극층은 상기 소스 배선과 중첩하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 소스 배선, 상기 제1 게이트 배선, 및 상기 제2 게이트 배선 각각은, 상기 소스 전극층 및 상기 드레인 전극층보다 낮은 저항률을 갖는 도전 재료를 포함하는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 소스 배선, 상기 제1 게이트 배선, 및 상기 제2 게이트 배선은 알루미늄 및 구리 중 적어도 하나를 포함하는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 게이트 전극층은 상기 제1 게이트 배선의 일부인, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 게이트 전극층, 상기 접속 전극층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 제2 게이트 전극층은,
    티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소,
    이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금, 또는,
    이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 단층 또는 적층을 이용하여 형성되는, 반도체 장치.
  7. 반도체 장치로서,
    제1 게이트 전극층;
    상기 제1 게이트 전극층 위의 제1 절연막;
    상기 제1 절연막 위의 산화물 반도체층;
    상기 제1 절연막 위의 접속 전극층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제1 절연막, 상기 산화물 반도체층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 접속 전극층 위의 제2 절연막;
    상기 제2 절연막 위의 제2 게이트 전극층; 및
    상기 제2 절연막 위의 게이트 배선, 제1 소스 배선, 및 제2 소스 배선
    을 포함하고,
    상기 제1 소스 배선은 상기 소스 전극층에 전기적으로 접속되고,
    상기 게이트 배선은 상기 제1 게이트 전극층에 전기적으로 접속되며,
    상기 제1 소스 배선은 상기 접속 전극층을 통해 상기 제2 소스 배선에 전기적으로 접속되며,
    상기 접속 전극층은 상기 게이트 배선과 중첩하는, 반도체 장치.
  8. 제1항 또는 제7항에 있어서,
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 접속 전극층은 동일한 층으로 형성되는, 반도체 장치.
  9. 반도체 장치로서,
    제1 게이트 전극층;
    접속 전극층;
    상기 제1 게이트 전극층 및 상기 접속 전극층 위의 제1 절연막;
    상기 제1 절연막 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 제1 절연막, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제2 절연막;
    상기 제2 절연막 위의 제2 게이트 전극층; 및
    상기 제2 절연막 위의 게이트 배선, 제1 소스 배선, 및 제2 소스 배선
    을 포함하고,
    상기 제1 소스 배선은 상기 소스 전극층에 전기적으로 접속되고,
    상기 게이트 배선은 상기 제1 게이트 전극층에 전기적으로 접속되며,
    상기 제1 소스 배선은 상기 접속 전극층을 통해 상기 제2 소스 배선에 전기적으로 접속되며,
    상기 접속 전극층은 상기 게이트 배선과 중첩하는, 반도체 장치.
  10. 제7항 또는 제9항에 있어서,
    상기 게이트 배선, 상기 제1 소스 배선, 및 상기 제2 소스 배선은, 상기 소스 전극층 및 상기 드레인 전극층보다 낮은 저항률을 갖는 도전 재료를 포함하는, 반도체 장치.
  11. 제7항 또는 제9항에 있어서,
    상기 게이트 배선, 상기 제1 소스 배선, 및 상기 제2 소스 배선은 알루미늄 및 구리 중 적어도 하나를 포함하는, 반도체 장치.
  12. 제2항 또는 제9항에 있어서,
    상기 제1 게이트 전극층 및 상기 접속 전극층은 동일한 층으로 형성되는, 반도체 장치.
  13. 제7항 또는 제9항에 있어서,
    상기 제2 게이트 전극층은 상기 게이트 배선의 일부인, 반도체 장치.
  14. 제7항 또는 제9항에 있어서,
    상기 제1 게이트 전극층, 상기 접속 전극층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 제2 게이트 전극층은,
    티타늄, 탄탈룸, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 원소,
    이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금, 또는,
    이들 원소들 중 임의의 원소를 성분으로서 포함하는 질화물의 적층을 이용하여 형성되는, 반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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