KR101770969B1

KR101770969B1 - 터치 센싱 기판 및 이의 제조 방법

Info

Publication number: KR101770969B1
Application number: KR1020110006360A
Authority: KR
Inventors: 여윤종; 조병훈; 정기훈; 진홍기; 방정석; 김웅권; 김성렬; 김희준; 김대철; 한근욱
Original assignee: 삼성디스플레이 주식회사
Priority date: 2011-01-21
Filing date: 2011-01-21
Publication date: 2017-08-25
Anticipated expiration: 2031-01-21
Also published as: EP2479655A2; EP2479655A3; CN102609137A; JP5944653B2; JP2012155701A; US8901691B2; CN102609137B; KR20120084995A; US20120188204A1

Abstract

터치 센싱 기판은 베이스 기판, 제1 광 센싱 소자, 제2 광 센싱 소자, 제1 드레인 연결 전극, 제2 드레인 연결 전극 및 제1 바이어스 배선을 포함한다. 제1 광 센싱 소자는 상기 베이스 기판 상에 배치되어 제1 광에 의해 동작하고, 제1 게이트 전극, 제1 게이트 전극과 중첩된 제1 액티브 패턴, 제1 액티브 패턴과 부분적으로 중첩된 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제2 광 센싱 소자는 베이스 기판 상에 배치되어 제2 광에 의해 동작하고, 제2 게이트 전극, 제2 게이트 전극과 중첩되고 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴, 제2 액티브 패턴과 부분적으로 중첩된 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제1 바이어스 배선은 상기 제1 및 제2 게이트 전극들로부터 연장되어 상기 제1 및 제2 게이트 전극들과 연결된다. 따라서, 소스 및 드레인 전극이 소스 및 드레인 연결 전극에 의해 콘택홀을 통해 연결됨으로써 소스 및 드레인 전극의 쇼트 불량을 방지할 수 있다.

Description

터치 센싱 기판 및 이의 제조 방법{SUBSTRATE OF SENSING TOUCH AND METHOD OF MANUFACTURING THE SUBSTRATE}

본 발명은 터치 센싱 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 공정 신뢰성을 향상시키기 위한 터치 센싱 기판 및 이의 제조 방법에 관한 것이다.

영상을 표시하는 표시 패널에 터치 입력 기능을 부여하기 위해 터치 위치를 센싱하기 위한 센싱 소자가 형성된 터치 표시 패널이 개발되고 있다. 상기 터치 표시 패널은 영상을 표시하기 위한 화소 전극과 상기 화소 전극과 연결된 스위칭 소자가 형성된 표시 기판과, 광을 센싱하는 센싱 소자와 상기 센싱 소자를 제어하는 구동하는 구동 소자가 형성된 터치 센싱 기판 및 상기 기판들 사이에 개재된 액정층을 포함한다.

상기 터치 표시 패널은 외부로부터 터치가 발생되면, 상기 센싱 소자에 광이 입사되고 입사된 광에 의해 상기 센싱 소자에는 광 전류(photo current)를 발생한다. 상기 터치 표시 패널과 연결된 검출회로에서는 상기 광 전류와 상기 입사광이 수신되기 전의 상기 센싱 소자의 암전류(dark current)와의 차이를 이용하여 상기 터치 표시 패널의 터치 위치를 검출한다.

상기 터치 센싱 기판은 제1 광을 센싱하는 제1 광 센싱 소자와, 제2 광을 센싱하는 제2 광 센싱 소자를 포함한다. 상기 제1 및 제2 광 센싱 소자들은 서로 다른 광을 센싱하므로 센싱 노이즈를 최소화하기 위해 서로 다른 반도체 물질로 액티브 패턴을 형성한다. 이에 따라서, 상기 제1 광 센싱 소자를 먼저 형성하고, 이후, 상기 제2 광 센싱 소자를 형성하는 제조 공정으로 진행된다.

상기 센싱 소자의 제조 공정을 살펴보면, 먼저, 제1 포토 공정에 의해 반도체 물질을 패터닝하여 액티브 패턴을 형성하고, 제2 포토 공정에 의해 상기 액티브 패턴 위에 소스 전극 및 드레인 전극을 형성한다. 상기 제1 포토 공정에 의해 상기 액티브 패턴은 일반적으로 불균일한 사이드 프로파일(side profile)을 갖는다. 상기 액티브 패턴의 사이드 프로파일의 불량은 예컨대, 상기 액티브 패턴을 덮는 절연층이 완전히 식각되지 않고 잔류하는 팁(tip) 및 식각 방지막에 의해 액티브 패턴이 완전히 커버되지 않음에 따른 스트링어(stringer)성 불량 등이다. 상기 액티브 패턴의 제조 공정 후에 상기 소스 및 드레인 전극이 제조됨에 따라서, 상기 액티브 패턴의 불균일한 사이드 프로파일에 의해 상기 소스 및 드레인 전극이 쇼트(short)되는 불량이 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 소스 및 드레인 전극의 공정 신뢰성을 개선하기 위한 터치 센싱 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 터치 센싱 기판의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 터치 센싱 기판은 베이스 기판, 제1 광 센싱 소자, 제2 광 센싱 소자, 제1 드레인 연결 전극, 제2 드레인 연결 전극 및 제1 바이어스 배선을 포함한다. 상기 제1 광 센싱 소자는 상기 베이스 기판 상에 배치되어 제1 광에 의해 동작하고, 제1 게이트 전극, 상기 제1 게이트 전극과 중첩된 제1 액티브 패턴, 상기 제1 액티브 패턴과 부분적으로 중첩된 제1 소스 전극 및 제1 드레인 전극을 포함한다. 상기 제2 광 센싱 소자는 상기 베이스 기판 상에 배치되어 제2 광에 의해 동작하고, 제2 게이트 전극, 상기 제2 게이트 전극과 중첩되고 상기 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴, 상기 제2 액티브 패턴과 부분적으로 중첩된 제2 소스 전극 및 제2 드레인 전극을 포함한다. 상기 제1 바이어스 배선은 상기 제1 및 제2 게이트 전극들로부터 연장되어 상기 제1 및 제2 게이트 전극들과 연결된다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 터치 센싱 기판의 제조 방법은 베이스 기판 위에 밴드패스필터, 게이트 배선 및 상기 게이트 배선과 연결된 제1 게이트 전극을 형성한다. 상기 제1 게이트 전극이 형성된 베이스 기판 위에 제1 절연층, 제1 반도체층, 제1 저항성 접촉층, 제1 금속층 및 제2 금속층을 적층한다. 단차를 갖는 제1 포토레지스트 패턴을 이용하여 상기 제1 반도체층, 제1 저항성 접촉층, 제1 금속층 및 제2 금속층을 패터닝하여, 상기 제1 게이트 전극과 중첩되는 제1 액티브 패턴, 상기 제1 액티브 패턴과 중첩되는 제1 전극 패턴, 제2 액티브 패턴 및 상기 제2 액티브 패턴과 중첩되는 제2 전극 패턴을 형성한다. 상기 제1 포토레지스트 패턴이 일부 제거된 포토 패턴을 이용하여 상기 제1 및 제2 전극 패턴들 각각의 상기 제2 금속층을 패터닝한다. 상기 패터닝된 제2 금속층을 이용하여 상기 제1 금속층을 패터닝하여, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극을 형성한다. 상기 제1 액티브 패턴과 중첩된 탑 게이트 전극, 상기 제2 액티브 패턴과 중첩된 제2 게이트 전극, 상기 제1 소스 전극의 상면과 연결된 제1 소스 연결 전극, 상기 제2 소스 전극의 상면과 연결된 제2 소스 연결 전극, 상기 제1 드레인 전극의 상면과 연결된 제1 드레인 연결 전극, 상기 제2 드레인 전극의 상면과 연결된 제2 드레인 연결 전극, 상기 게이트 배선과 교차하는 리드 배선 및 바이어스 배선을 형성한다.

본 발명에 따르면, 소스 및 드레인 전극이 소스 및 드레인 연결 전극에 의해 콘택홀을 통해 연결됨으로써 소스 및 드레인 전극의 쇼트 불량을 방지할 수 있다. 또한, 식각 선택비가 다른 이중 금속층을 이용하여 소스 및 드레인 전극을 형성함으로써 터치 센싱 기판의 제조 공정을 단순화할 수 있다.

도 1은 본 발명의 일 실시예에 따른 터치 센싱 기판의 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 터치 센싱 기판의 단면도이다.
도 3은 도 1에 도시된 터치 센싱 기판의 등가 회로도이다.
도 4a 내지 도 4i는 도 2에 도시된 터치 센싱 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 도 2에 도시된 터치 센싱 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 6은 본 발명의 다른 실시예에 따른 소스 전극 및 드레인 전극의 모양을 설명하기 위한 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 소스 전극 및 드레인 전극의 모양을 설명하기 위한 평면도이다.

이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 이하 기재된 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

도 1은 본 발명의 일 실시예에 따른 터치 센싱 기판의 평면도이다. 도 2는 도 1에 도시된 I-I'선을 따라 절단한 터치 센싱 기판의 단면도이다.

도 1 및 도 2를 참조하면, 상기 터치 센싱 기판(100)은 베이스 기판(101), 복수의 리드 배선들(RL1, RL2), 복수의 바이어스 배선들(BL1, BL2), 복수의 게이트 배선들(GL1, GL2), 제1 스위칭 소자(TRS1), 제1 광 센싱 소자(TRV), 제1 센싱 커패시터(SC1), 제2 스위칭 소자(TRS2), 제2 광 센싱 소자(TRI) 및 제2 센싱 커패시터(SC2)를 포함한다. 상기 터치 센싱 기판(100)은 제1 절연층(120), 절연 패턴(151), 제3 절연층(180) 및 유기 절연층(OL)을 더 포함한다.

상기 리드 배선들(RL1, RL2)은 상기 베이스 기판(101) 위에 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다.

상기 바이어스 배선들(BL1, BL2)은 상기 베이스 기판(101) 위에 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 바이어스 배선들(BL1, BL2)은 상기 제1 및 제2 리드 배선들(RL1, RL2) 사이에 배치될 수 있다.

상기 게이트 배선들(GL1, GL2)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다.

상기 제1 스위칭 소자(TRS1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(AP1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제1 탑 게이트 전극(TGE1), 제1 소스 연결 전극(SCE1) 및 제1 드레인 연결 전극(DCE1)을 포함한다. 상기 제1 스위칭 소자(TRS1)는 박막 트랜지스터이다.

상기 제1 게이트 전극(GE1)은 제2 게이트 배선(GL2)에 연결된다. 상기 제1 게이트 전극(GE1)은 상기 제1 탑 게이트 전극(TGE1)과 중첩되는 바텀 게이트 전극이다.

상기 제1 액티브 패턴(AP1)은 제1 반도체층(131) 및 상기 제1 반도체층(131) 위에 배치된 제1 저항 접촉층(132)을 포함하고, 상기 제1 게이트 전극(GE1) 위에 배치된다.

상기 제1 소스 전극(SE1)은 제1 금속층(141) 및 상기 제1 금속층(141)위에 배치되고 상기 제1 금속층(141)과 식각 선택비가 다른 제2 금속층(142)을 포함한다. 상기 제1 소스 전극(SE1)은 바(bar) 형상의 적어도 하나 이상의 제1 핑거부(F1)를 포함할 수 있다. 상기 제1 소스 전극(SE1)의 제1 핑거부(F1)는 상기 제1 액티브 패턴(AP1) 위에 배치되고 일 측면은 상기 제1 액티브 패턴(AP1)의 제1 측면과 일치한다.상기 '일치한다'라는 표현은 상기 제1 액티브 패턴(AP1)의 제1 측면의 가상의 연장면과 일치하거나 인접되게 형성될 수 있음을 포함한다.

상기 제1 드레인 전극(DE1)은 상기 제1 및 제2 금속층들(141, 142)을 포함하고, 바 형상의 적어도 하나 이상의 제2 핑거부(F2)를 포함할 수 있다. 상기 제1 드레인 전극(DE1)의 제2 핑거부(F2)는 상기 제1 액티브 패턴(AP1) 위에 상기 제1 소스 전극(SE1)과 이격되어 배치되고 일 측면은 상기 제1 액티브 패턴(AP1)의 제1 측면과 마주하는 상기 제1 액티브 패턴(AP1)의 제2 측면과 일치한다.

상기 제1 탑 게이트 전극(TGE1)은 상기 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 위에 상기 제1 게이트 전극(GE1)과 중첩되도록 배치된다. 상기 제1 탑 게이트 전극(TGE1)은 제1 콘택홀(C1)을 통해 상기 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 즉, 상기 제1 스위칭 소자(TRS1)는 더블 게이트 구조를 가진다.

상기 제1 소스 연결 전극(SCE1)은 상기 제1 소스 전극(SE1)의 상면에 형성된 제2 콘택홀(C2)을 통해 상기 제1 소스 전극(SE1)과 연결된다. 상기 제2 콘택홀(C2)은 상기 제1 소스 전극(SE1)의 제1 핑거부(F1) 상면에 형성될 수 있다. 상기 제1 소스 연결 전극(SCE1)은 상기 제1 탑 게이트 전극(TGE1)의 제1 측면과 이격되고 부분적으로 상기 제1 소스 전극(SE1)과 중첩된다. 상기 제1 소스 연결 전극(SCE1)은 상기 제1 리드 배선(RL1)과 연결되어 상기 제1 소스 전극(SE1)과 상기 제1 리드 배선(RL1)을 전기적으로 서로 연결한다.

상기 제1 드레인 연결 전극(DCE1)은 상기 제1 드레인 전극(DE1)의 상면에 형성된 제3 콘택홀(C3)을 통해 상기 제1 드레인 전극(DE1)과 연결된다. 상기 제3 콘택홀(C3)은 상기 제1 드레인 전극(DE1)의 제2 핑거부(F2)의 상면에 형성될 수 있다. 상기 제1 드레인 연결 전극(DCE1)은 상기 제1 탑 게이트 전극(TGE1)의 제1 측면과 마주하는 제2 측면과 이격되고, 부분적으로 상기 제1 드레인 전극(DE1)과 중첩된다. 상기 제1 드레인 연결 전극(DCE1)은 상기 제1 센싱 커패시터(SC1)와 연결되어, 상기 제1 드레인 전극(DE1)과 상기 센싱 커패시터(SC1)를 서로 연결한다.

상기 제1 광 센싱 소자(TRV)는 제2 액티브 패턴(AP2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제2 게이트 전극(GE2), 제2 소스 연결 전극(SCE2) 및 제2 드레인 연결 전극(DCE2)을 포함한다. 상기 제1 광 센싱 소자(TRV)는 박막 트랜지스터이다.

상기 제2 액티브 패턴(AP2)은 상기 제1 반도체층(131) 및 상기 제1 저항 접촉층(132)을 포함한다.

상기 제2 소스 전극(SE2)은 상기 제1 금속층(141) 및 상기 제2 금속층(142)을 포함한다. 상기 제2 소스 전극(SE2)은 적어도 하나 이상의 제1 핑거부(F1)를 포함할 수 있다. 도시된 바와 같이, 상기 제2 소스 전극(SE2)은 복수의 바 형상을 가지는 핑거들이 나란히 배열된 제1 핑거부(F1)를 포함할 수 있다. 상기 제1 소스 전극(SE1)의 제1 핑거부(F1)는 상기 제2 액티브 패턴(AP2) 위에 배치되고 일 측면은 상기 제2 액티브 패턴(AP2)의 제1 측면과 일치한다.

상기 제2 드레인 전극(DE2)은 상기 제2 소스 전극(SE2)과 동일하게 상기 제1 및 제2 금속층들(141, 142)을 포함한다. 상기 제2 드레인 전극(DE2)은 적어도 하나 이상의 제2 핑거부(F2)를 포함할 수 있다. 상기 제2 드레인 전극(DE2)의 제2 핑거부(F2)는 상기 제2 액티브 패턴(AP2) 위에 상기 제2 소스 전극(SE2)의 제1 핑거부(F1)와 제2 방향(D2)으로 이격되어 배치되고 일 측면은 상기 제2 액티브 패턴(AP2)의 제1 측면과 마주보는 상기 제2 액티브 패턴(AP2)의 제2 측면과 일치한다. 상기 제2 게이트 전극(GE2)은 상기 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 위에 상기 제2 액티브 패턴(AP2)과 중첩되도록 배치된다.

상기 제2 소스 연결 전극(SCE2)은 상기 제2 소스 전극(SE2)의 상면에 형성된 제4 콘택홀(C4)을 통해 상기 제2 소스 전극(SE2)과 연결된다. 상기 제4 콘택홀(C4)은 상기 제2 소스 전극(SE2)의 제1 핑거부(F1)의 상면에 형성될 수 있다. 상기 제2 소스 연결 전극(SCE2)은 상기 제2 게이트 전극(GE2)의 제1 측면과 이격되고 부분적으로 상기 제2 소스 전극(SE2)과 중첩된다. 상기 제2 소스 연결 전극(SCE2)은 상기 제1 센싱 커패시터(SC1)와 연결되어, 상기 제2 소스 전극(SE2)과 상기 제1 센싱 커패시터(SC1)를 서로 연결한다.

상기 제2 드레인 연결 전극(DCE2)은 상기 제2 드레인 전극(DE2)의 상면에 형성된 제5 콘택홀(C5)을 통해 상기 제2 드레인 전극(DE2)과 연결된다. 상기 제5 콘택홀(C5)은 상기 제2 드레인 전극(DE2)를 구성하는 각각의 제2 핑거부(F2)의 상면에 형성될 수 있다. 상기 제2 드레인 연결 전극(DCE2)은 상기 제2 게이트 전극(GE2)의 제1 측면과 마주보는 제2 측면과 이격되고, 부분적으로 상기 제2 드레인 전극(DE2)과 중첩된다. 상기 제2 드레인 연결 전극(DEC2)은 상기 제1 바이어스 배선(BL1)과 연결되어, 상기 제2 드레인 전극(DE2)과 상기 제1 바이어스 배선(BL1)을 전기적으로 서로 연결한다. 상기 제1 바이어스 배선(BL1)은 상기 제1 드레인 연결 전극(DCE1)과 상기 제2 드레인 연결 전극(DCE2)으로부터 각각 연장되어 상기 제1 드레인 연결 전극(DCE1)과 상기 제2 드레인 연결 전극(DCE2)에 연결된다. 상기 제1 센싱 커패시터(SC1)는 제1 전극(E1) 및 제2 전극(E2)을 포함한다. 상기 제1 전극(E1)은 제6 콘택홀(C6)을 통해 상기 제1 드레인 연결 전극(DCE1)과 연결되고, 제7 콘택홀(C7)을 통해 상기 제2 소스 연결 전극(SCE2)과 연결된다. 상기 제2 전극(E2)은 상기 제1 바이어스 배선(BL1)과 연결되고 상기 제2 드레인 연결 전극(DCE2)과 연결된다.

상기 제2 스위칭 소자(TRS2)는 상기 제1 스위칭 소자(TRS1)와 실질적으로 동일한 구조의 구성 요소를 갖는다. 상기 제2 스위칭 소자(TRS2)는 제4 게이트 전극(GE4), 제4 액티브 패턴(AP4), 제4 소스 전극(SE4), 제4 드레인 전극(DE4), 제2 탑 게이트 전극(TGE2), 제4 소스 연결 전극(SCE4) 및 제4 드레인 연결 전극(DCE4)을 포함한다. 상기 제4 게이트 전극(GE4)은 제1 게이트 배선(GL1)에 연결되고, 상기 제4 소스 전극(SE4)은 상기 제4 소스 연결 전극(SCE4)을 통해 제2 리드 배선(RL2)과 전기적으로 연결되고, 상기 제4 드레인 전극(DE4)은 상기 제4 드레인 연결 전극(DCE4)을 통해 상기 제2 광 센싱 소자(TRI)와 전기적으로 연결된다.

상기 제2 광 센싱 소자(TRI)는 밴드패스필터(BPF), 연결 전극(CE), 제3 액티브 패턴(AP3), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제3 게이트 전극(GE3), 제3 소스 연결 전극(SCE3) 및 제3 드레인 연결 전극(DCE3)을 포함한다. 상기 제2 광 센싱 소자(TRI)는 박막 트랜지스터이다.

상기 밴드패스필터(BPF)는 제1 광은 차단하고 제2 광은 투과한다. 예를 들면, 상기 제1 광은 가시광 이고, 상기 제2 광은 적외광 일 수 있다.

상기 연결 전극(CE)은 상기 밴드패스필터(BPF)의 일부 영역 위에 배치되어 상기 밴드패스필터(BPF)와 전기적으로 연결된다.

상기 제3 액티브 패턴(AP3)은 제2 반도체층(161) 및 상기 제2 반도체층(161) 위에 배치된 제2 저항 접촉층(162)을 포함하고, 상기 밴드패스필터(BPF)와 중첩된다.

상기 제3 소스 전극(SE3)은 제3 금속층(171) 및 상기 제3 금속층(171)위에 배치되고 상기 제3 금속층(171)과 식각 선택비가 다른 제4 금속층(172)을 포함한다. 상기 제3 소스 전극(SE3)은 적어도 하나 이상의 제1 핑거부(F1)를 포함할 수 있다. 상기 제3 소스 전극(SE3)의 제1 핑거부(F1)는 상기 제3 액티브 패턴(AP3) 위에 배치되고 측면은 상기 제3 액티브 패턴(AP3)의 제1 측면과 일치한다.

상기 제3 드레인 전극(DE3)은 상기 제3 및 제4 금속층들(171, 172)을 포함하고, 적어도 하나 이상의 제2 핑거부(F2)를 포함할 수 있다. 상기 제3 드레인 전극(DE3)의 제2 핑거부(F2)는 상기 제3 액티브 패턴(AP3) 위에 상기 제3 소스 전극(SE3)과 이격되어 배치되고 측면은 상기 제3 액티브 패턴(AP3)의 제1 측면과 마주하는 상기 제3 액티브 패턴(AP3)의 제2 측면과 일치한다.

상기 제3 게이트 전극(GE3)은 상기 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3) 위에 상기 밴드패스필터(BPF)와 중첩되도록 배치된다. 상기 제3 게이트 전극(GE3)은 상기 제2 바이어스 배선(BL2)과 연결되고, 제8 콘택홀(C8)을 통해 상기 연결 전극(CE)과 연결된다. 상기 제2 바이어스 배선(BL2)은 상기 제2 광 센싱 소자(TRI)와 상기 제2 스위칭 소자(TRS2)를 서로 연결하는 상기 제3 소스 연결 전극(SCE3)과 상기 제4 드레인 연결 전극(DCE4)의 연결 부분을 사이에 두고 분리되며, 분리된 제2 바이어스 배선(BL2)은 연결 배선(CL)과 상기 연결 배선(CL)의 상면에 형성된 제11 콘택홀(C11)을 통해 서로 연결된다. 결과적으로 상기 제3 게이트 전극(GE3)과 상기 밴드패스필터(BPF)는 서로 전기적으로 연결되어 상기 제2 광 센싱 소자(TRI)는 더블 게이트(DOUBLE GATE) 구조를 갖는다. 상기 제2 바이어스 배선(BL2)은 상기 제1 광 센싱 소자(TRV)의 제2 게이트 전극(GE2)과 상기 제2 광 센싱 소자(TRI)의 상기 제3 게이트 전극(GE3)으로부터 각각 연장되어 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)에 연결된다. 상기 제3 소스 연결 전극(SCE3)은 상기 제3 소스 전극(SE3)의 상면에 형성된 제2 콘택홀(C9)을 통해 상기 제3 소스 전극(SE3)과 연결된다. 상기 제9 콘택홀(C9)은 상기 제3 소스 전극(SE3)의 제1 핑거부(F1)의 상면에 형성될 수 있다. 상기 제3 소스 연결 전극(SCE3)은 상기 제3 게이트 전극(GE3)의 제1 측면과 이격되고, 부분적으로 상기 제3 소스 전극(SE3)과 중첩된다. 상기 제3 소스 연결 전극(SCE3)은 상기 제2 센싱 커패시터(SC2) 및 상기 제2 스위칭 소자(TRS2)와 연결되어, 상기 제3 소스 전극(SE3)을 상기 제2 센싱 커패시터(SC2) 및 상기 제2 스위칭 소자(TRS2)와 연결한다.

상기 제3 드레인 연결 전극(DCE3)은 상기 제3 드레인 전극(DE3)의 상면에 형성된 제10 콘택홀(C10)을 통해 상기 제3 드레인 전극(DE3)과 연결된다. 상기 제10 콘택홀(C10)은 상기 제3 드레인 전극(DE3)의 제2 핑거부(F2)의 상면에 형성될 수 있다. 상기 제3 드레인 연결 전극(DCE3)은 상기 제3 게이트 전극(GE3)의 제1 측면과 마주하는 제2 측면과 이격되고, 부분적으로 상기 제3 드레인 전극(DE3)과 중첩된다. 상기 제3 드레인 연결 전극(DCE3)은 상기 제1 바이어스 배선(BL1)에 연결되어, 상기 제3 드레인 전극(DE3)을 상기 제1 바이어스 배선(BL1)과 연결한다.

상기 제2 센싱 커패시터(SC2)는 제3 전극(E3) 및 제4 전극(E4)을 포함한다. 상기 제3 전극(E3)은 제12 콘택홀(C12)을 통해 상기 제3 소스 연결 전극(SCE3)과 전기적으로 연결된다. 상기 제4 전극(E4)은 상기 제1 바이어스 배선(BL1)과 연결되고, 상기 제3 드레인 연결 전극(DCE3)과 연결된다.

상기 제1 절연층(120)은 상기 제1 게이트 전극(GE1), 상기 밴드패스필터(BPF), 상기 연결 전극(CE) 및 상기 게이트 배선들(GL1, GL1)이 형성된 상기 베이스 기판(101) 위에 배치된다. 상기 제3 절연층(180)은 상기 소스 전극들(SE1, SE2, SE3), 상기 드레인 전극들(DE1, DE2, DE3), 상기 제1 전극(E1), 제3 전극(E3)이 형성된 상기 베이스 기판(101) 위에 배치된다. 상기 절연 패턴(151)은 상기 제1 절연층(120)과 상기 제3 액티브 패턴(AP3) 사이에 배치될 수 있다. 상기 절연 패턴(151)은 생략될 수 있다. 상기 유기 절연층(OL)은 상기 리드 배선들(RL1, RL2), 상기 바이어스 배선들(BL1, BL2), 상기 소스 연결 전극들(SCE1, SCE2, SCE3), 상기 드레인 연결 전극들(DCE1, DCE2, DCE3), 상기 제2 전극(E2) 및 상기 제4 전극(E4)이 형성된 상기 베이스 기판(101) 위에 배치된다. 상기 유기 절연층(OL)은 두꺼운 막으로 형성될 수 있으며, 오버 코팅층(미도시), 차광 패턴(BM) 및 컬러 필터(CF)를 포함할 수 있다. 예를 들면, 상기 차광 패턴(BM)은 상기 제1 스위칭 소자(TRS1), 상기 제2 스위칭 소자(TRS2), 상기 제1 광 센싱 소자(TRV), 제2 광 센싱 소자(TRI), 상기 제1 센싱 커패시터(SC1) 및 상기 제2 센싱 커패시터(SC2)가 형성된 상기 베이스 기판(101)의 차광 영역 위에 배치될 수 있다. 상기 컬러 필터(CF)는 상기 베이스 기판(101)에 정의된 화소 영역 위에 배치될 수 있다. 상기 화소 영역은 상기 터치 센싱 기판(100)과 대향하여 결합되는 표시 기판 상에 화소 전극이 형성된 영역과 마주보는 영역일 수 있다. 이상의 실시예에서 명칭된 소스 전극과 드레인 전극은 인가되는 전압의 레벨에 따라서 서로 바꿔 명칭 할 수 있다.

도 3은 도 1에 도시된 터치 센싱 기판의 등가 회로도이다.

도 1 및 도 3을 참조하면, 상기 터치 센싱 기판(100)은 복수의 리드 배선들(RL1, RL2), 복수의 바이어스 배선들(BL1, BL2), 복수의 게이트 배선들(GL1, GL2), 제1 스위칭 소자(TRS1), 제1 광 센싱 소자(TRV), 제1 센싱 커패시터(SC1), 제2 스위칭 소자(TRS2), 제2 광 센싱 소자(TRI) 및 제2 센싱 커패시터(SC2)를 포함한다.

제1 리드 배선(RL1)에는 제1 기준 전압(Vr1)이 인가되고, 제2 리드 배선(RL2)에는 제2 기준 전압(Vr2)이 인가된다. 제1 바이어스 배선(BL1)에는 제1 바이어스 전압(Vb1)이 인가되고, 제2 바이어스 배선(BL2)에는 제2 바이어스 전압(Vb2)이 인가된다. 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)에는 게이트 전압(Von)이 순차적으로 인가된다.

상기 제2 스위칭 소자(TRS2)는 상기 제1 게이트 배선(GL1)에 연결된 게이트 전극(GE4)과 상기 제2 리드 배선(RL2)에 연결된 소스 전극(SE4) 및 상기 제2 센싱 커패시터(SC2)에 연결된 드레인 전극(DE4)포함한다. 여기서, 상기 소스 전극과 상기 드레인 전극은 인가되는 전압의 레벨에 따라서 바꿔 명칭 할 수 있다. 상기 제2 광 센싱 소자(TRI)는 제2 바이어스 배선(BL2)에 연결된 게이트 전극(GE3)과, 상기 제2 스위칭 소자(TRS2)의 드레인 전극(DE4) 및 상기 제2 센싱 커패시터(SC2)에 연결된 소스 전극(SE3)과, 상기 제1 바이어스 배선(BL1)에 연결된 드레인 전극(DE3)을 포함한다. 상기 제2 센싱 커패시터(SC2)는 상기 제2 스위칭 소자(TRS2)의 드레인 전극(DE2) 및 상기 제2 광 센싱 소자(TRI)의 소스 전극(SE3)과 연결된 제3 전극(E3)과, 상기 제1 바이어스 배선(BL1)에 연결된 제4 전극(E4)을 포함한다.

상기 제1 스위칭 소자(TRS1)는 상기 제2 게이트 배선(GL2)에 연결된 게이트 전극(GE1)과 상기 제1 리드 배선(RL1)에 연결된 소스 전극(SE1) 및 상기 제1 센싱 커패시터(SC1)에 연결된 드레인 전극(DE1)을 포함한다. 상기 제1 광 센싱 소자(TRV)는 상기 제2 바이어스 배선(BL2)에 연결된 게이트 전극(GE2)과, 상기 제1 스위칭 소자(TRS1) 및 상기 제1 센싱 커패시터(SC1)에 연결된 소스 전극(SE2)과, 상기 제1 바이어스 배선(BL1)에 연결된 드레인 전극(DE2)을 포함한다. 상기 제1 센싱 커패시터(SC1)는 상기 제1 스위칭 소자(TRS1)의 드레인 전극(DE1) 및 상기 제1 광 센싱 소자(TRV)의 소스 전극(SE2)과 연결된 제1 전극(E1)과, 상기 제1 바이어스 배선(BL1)에 연결된 제2 전극(E2)을 포함한다.

상기 터치 센싱 기판(100)의 광 센싱에 따른 터치 위치를 검출하는 방법은 다음과 같다. 상기 터치 센싱 기판(100)의 구동되는 프레임 구간은 일반적으로 표시 기판에 프레임 영상이 표시되는 프레임 구간과 동기되어 구동될 수 있거나, 또는 독립적일 수 있다. 현재 프레임인, M(M은 자연수) 번째 프레임 구간에, 상기 제1 게이트 배선(GL1)에 게이트 온 전압(Von)이 인가되면, 상기 제2 스위칭 소자(TRS2)는 턴-온 되어 상기 제2 리드 배선(RL2)에 인가된 제2 기준 전압(Vr2)과 상기 제1 바이어스 배선(BL1)에 인가된 제1 바이어스 전압(Vb1)이 상기 제2 센싱 커패시터(SC2)에 인가된다. 상기 제2 센싱 커패시터(SC2)는 상기 제2 기준 전압(Vr2)과 상기 제1 바이어스 전압(Vb1)의 차만큼의 전압을 충전한다.

이어, 제2 게이트 배선(GL2)에 게이트 온 전압(Von)이 인가되면, 상기 제1 스위칭 소자(TRS1)는 턴-온 되어 상기 제1 리드 배선(RL1)에 인가된 제1 기준 전압(Vr1)과 상기 제1 바이어스 배선(BL1)에 인가된 상기 제1 제1 바이어스 전압(Vb1)이 상기 제1 센싱 커패시터(SC1)에 인가된다. 상기 제1 센싱 커패시터(SC1)는 상기 제1 기준 전압(Vr1)과 상기 제1 바이어스 전압(Vb1)의 차만큼의 전압을 충전한다.

이후, 상기 제1 게이트 배선(GL1)에 로우 레벨의 게이트 오프 전압(Voff)이 인가되면, 상기 제2 스위칭 소자(TRS2)는 턴-오프 된다. 상기 제2 스위칭 소자(TRS2)가 턴-오프 된 상태에서, 통상 표시 패널의 배면에서 조사되는 광 중 표시 패널 상의 터치 또는 표시 패널과 인접한 물체의 형상에 의해 반사되는 적외광이 상기 제2 광 센싱 소자(TRI)에 수신되면, 상기 제2 광 센싱 소자(TRI)는 동작하게 된다. 이때 광 전류가 흘러 상기 제2 센싱 커패시터(SC2)에 상기 제2 기준 전압(Vr2)이 인가된 전극에서 전압 강하가 발생하게 된다. 즉, 상기 제2 센싱 커패시터(SC2)는 방전한다.

상기 제2 게이트 배선(GL2)에 로우 레벨의 게이트 오프 전압(Voff)이 인가되면, 상기 제1 스위칭 소자(TRS1)는 턴-오프 된다. 상기 제1 스위칭 소자(TRS1)가 턴-오프 된 상태에서, 통상 표시 패널의 배면에서 조사되는 광 중 표시 패널 상의 터치 또는 표시 패널과 인접한 물체의 형상에 의해 반사되는 가시광이 상기 제1 광 센싱 소자(TRV)에 수신되면, 상기 제1 광 센싱 소자(TRV)는 동작하게 된다. 이때 광 전류가 흘러 상기 제1 센싱 커패시터(SC1)에 상기 제1 기준 전압(Vr1)이 인가된 전극에서 전압 강하가 발생하게 된다. 즉, 상기 제1 센싱 커패시터(SC1)는 방전한다.

한편, 상기 제1 및 제2 스위칭 소자들(TRS1, TRS2)이 턴-오프 된 상태에서, 터치가 발생하지 않아 상기 가시광 및 상기 적외광이 상기 제1 및 제2 광 센싱 소자들(TRV, TRI)에 수신되지 않으면, 상기 제1 및 제2 센싱 커패시터들(SC1, SC2)은 방전하지 않는다.

다음 프레임인, M+1 번째 프레임 구간에, 상기 제1 게이트 배선(GL1)에 상기 게이트 온 전압(Von)이 인가되면, 상기 제2 스위칭 소자(TRS2)는 턴-온 되어 방전된 상기 제2 센싱 커패시터(SC2)에 상기 제2 기준 전압(Vr2)을 재충전한다. 재충전시 상기 제2 리드 배선(RL2)에 전류가 발생하게 되고, 이에 따라서 상기 제2 리드 배선(RL2)에 연결된 검출회로(미도시)는 상기 제2 리드 배선(RL2)에 전류가 흐르는 것을 감지하여 터치를 인식하게 된다. 또한, 상기 제2 게이트 배선(GL2)에 상기 게이트 온 전압(Von)이 인가되면, 상기 제1 스위칭 소자(TRS1)는 턴-온 되어 방전된 상기 제1 센싱 커패시터(SC1)에 상기 제1 기준 전압(Vr1)을 재충전한다. 이에 따라서, 상기 제1 리드 배선(RL1)에 연결된 검출회로(미도시)는 상기 제1 리드 배선(RL1)에 전류가 흐르는 것을 감지하여 터치를 인식하게 된다.

도 4a 내지 도 4i는 도 2에 도시된 터치 센싱 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5d는 도 2에 도시된 터치 센싱 기판의 제조 방법을 설명하기 위한 평면도들이다.

도 4a 및 도 5a를 참조하면, 베이스 기판(101) 위에 밴드패스필터층을 형성한다. 상기 밴드패스필터층을 포토레지스트 패턴을 이용하여 상기 밴드패스필터(BPF)를 형성한다. 상기 밴드패스필터(BPF)는 아몰퍼스 실리콘 게르마늄(a-SiGe)을 포함할 수 있고, 약 2000 Å의 두께로 형성될 수 있다. 상기 밴드패스필터(BPF)는 제1 광은 차단하고, 제2 광은 투과한다. 예를 들면, 상기 제1 광은 가시광 이고, 상기 제2 광은 적외광 일 수 있다.

상기 밴드패스필터(BPF)가 형성된 상기 베이스 기판(101) 위에 제1 도전층을 형성한다. 상기 제1 도전층을 포토레지스트 패턴을 이용하여 상기 제1 및 제2 게이트 배선들(GL1, GL2), 상기 제1 게이트 전극(GE1) 및 연결 전극(CE)을 포함하는 제1 도전 패턴을 형성한다. 상기 제1 도전층은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있다. 상기 제1 도전층은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 예를 들면, 상기 제1 도전층은 알루미늄 및 몰리브덴이 적층된 구조를 가질 수 있다.

본 실시예에서는 상기 밴드패스필터층과 상기 제1 도전층을 서로 다른 마스크에 의해 패터닝된 다른 포토레지스트 패턴을 이용하여 형성하는 경우를 예로 하였으나, 하나의 슬릿 마스크 또는 하프톤 마스크를 통해 패터닝된 단차를 갖는 포토레지스트 패턴을 이용하여 상기 밴드패스필터(BPF)와 상기 제1 도전 패턴을 형성할 수 있다. 이 경우, 상기 제1 도전 패턴의 아래에는 밴드패스필터층이 배치될 수 있다.

상기 제1 도전 패턴이 형성된 상기 베이스 기판(101) 위에 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 산화 실리콘(SiOx) 및 질화 실리콘(SiNx)을 포함할 수 있다.

도 4a, 도 4b 및 도 5b를 참조하면, 상기 제1 절연층(120)이 형성된 상기 베이스 기판(101) 위에 제1 반도체층(131), 제1 저항성 접촉층(132) 및 제2 도전층(140)을 형성한다. 즉, 상기 제1 저항성 접촉층(132)을 형성한 후, 중간에 아무런 공정 스텝 없이 상기 제2 도전층(140)을 바로 형성함으로써 상기 제1 저항성 접촉층(132)의 손상을 최소화하여 오믹 콘택에 유리한 장점을 갖는다.

상기 제1 반도체층(131)은 아몰퍼스 실리콘(a-Si)으로 이루어질 수 있고, 상기 제1 저항성 접촉층(132)은 n+ 아몰퍼스 실리콘(n+ a-Si)으로 이루어질 수 있다. 상기 제2 도전층(140)은 식각 선택비가 서로 다른 제1 금속층(141) 및 상기 제1 금속층(141) 위에 형성된 제2 금속층(142)을 포함한다. 예를 들면, 상기 제1 금속층(141)은 티타늄(Ti)일 수 있고, 상기 제2 금속층(142)은 구리(Cu) 일 수 있다.

상기 제2 금속층(142)이 형성된 상기 베이스 기판(101) 위에 포토레지스트 물질을 이용하여 단차를 가지는 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 패터닝 된 것으로, 제1 두께를 갖는 제1 포토 패턴(PR11)과 상기 제1 두께 보다 얇은 제2 두께를 갖는 제2 포토 패턴(PR12)을 포함한다.

상기 제1 포토 패턴(PR11)은 상기 제1 소스 전극(SE1)이 형성되는 제1 소스 영역(SA1), 제1 드레인 전극(DE1)이 형성되는 제1 드레인 영역(DA1), 제2 소스 전극(SE2)이 형성되는 제2 소스 영역(SA2) 및 제2 드레인 전극(DE2)이 형성되는 제2 드레인 영역(DA2) 위에 배치된다. 또한, 상기 제1 포토 패턴(PR11)은 상기 연결 배선(CL)이 형성된 영역에 배치될 수 있다. 상기 제2 포토 패턴(PR12)은 상기 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 사이의 이격 영역에 정의되는 제1 채널 영역(CA1)과, 상기 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 사이의 이격 영역에 정의되는 제2 채널 영역(CA2)에 배치된다.

상기 제1 포토레지스트 패턴(PR1)을 이용하여 먼저, 상기 제1 금속층(141) 및 제2 금속층(142)을 습식 식각 공정을 이용하여 패터닝한다. 이후, 건식 식각 공정을 이용하여 상기 제1 반도체층(131) 및 상기 제1 저항성 접촉층(132)을 패터닝한다.

상기 제1 포토레지스트 패턴(PR1)에 의해 상기 제1 액티브 패턴(AP1) 및 상기 제1 액티브 패턴(AP1) 위에 제1 전극 패턴(EP1)이 형성되고, 상기 제2 액티브 패턴(AP2) 및 상기 제2 액티브 패턴(AP2) 위에 제2 전극 패턴(EP2)이 형성된다. 또한, 상기 제1 포토레지스트 패턴(PR1)에 의해 상기 연결 배선(CL)이 형성될 수 있다. 상기 연결 배선(CL)의 아래에는 상기 제1 반도체층(131) 및 상기 제1 저항성 접촉층(132)이 패터닝된 액티브 패턴이 배치될 수 있다.

상기 제1 포토레지스트 패턴(PR1)을 이용하여 상기 제1 액티브 패턴(AP1) 및 상기 제1 전극 패턴(EP1)을 형성함으로써, 식각 공정에 의한 상기 제1 액티브 패턴(AP1)의 사이드 프로파일(side Profile)의 악영향에 무관하게 상기 제1 전극 패턴(EP1)의 스텝 커버리지를 개선할 수 있다. 또한, 상기 제1 포토레지스트 패턴(PR1)을 이용하여 상기 제2 액티브 패턴(AP2) 및 상기 제2 전극 패턴(EP2)을 형성함으로써, 식각 공정에 의한 상기 제2 액티브 패턴(AP2)의 사이드 프로파일의 악영향에 무관하게 상기 제2 전극 패턴(EP2)의 스텝 커버리지를 개선할 수 있다

따라서 상기 제1 및 제2 전극 패턴들(EP1, EP2)에 의해 형성되는 상기 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)의 스텝 커버리지를 개선할 수 있다.

도 4b, 도 4c 및 도 5b를 참조하면, 상기 제1 및 제2 전극 패턴들(EP1, EP2)이 형성된 상기 베이스 기판(101) 위의 상기 제1 포토레지스트 패턴(PR1)을 에치 백(etch back) 공정을 이용하여 상기 제2 포토 패턴(PR12)은 제거하고 상기 제1 포토 패턴(PR11)은 식각하여 제3 두께의 제3 포토 패턴(PR13)으로 형성한다.

상기 제3 포토 패턴(PR13)은 상기 제1 소스 영역(SA1), 제1 드레인 영역(DA1), 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2) 위에 배치된다. 상기 제3 포토 패턴(PR13)을 이용하여 상기 제1 전극 패턴(EP1) 중 상기 제2 금속층(142)만 식각하여 패터닝한다. 또한, 상기 제3 포토 패턴(PR13)을 이용하여 상기 제2 전극 패턴(EP2) 중 상기 제2 금속층(142)만 식각하여 패터닝한다.

상기 제1 및 제2 전극 패턴들(EP1, EP2) 각각의 상기 제1 금속층(141)은 후속되는 식각 공정에서 상기 제1 및 제2 액티브 패턴들(AP1, AP2)이 식각되는 것을 방지하기 위한 액티브 보호 기능(또는 에치 스톱퍼 기능)을 수행한다. 따라서, 별도의 액티브 보호층(active protection layer : APL)을 형성하는 공정 및 상기 액티브 보호층을 제거하는 공정을 생략할 수 있으므로 공정의 단순화를 도모할 수 있으며, 또한, 공정의 단순화로 인해 상기 액티브 패턴의 손상을 줄여 사이드 프로파일을 개선할 수 있다.

이후, 상기 제3 포토 패턴(PR13)을 제거한다.

도 4c, 도 4d 및 도 5b를 참조하면, 상기 제3 포토 패턴(PR13)이 제거된 상기 베이스 기판(101) 위에 제2 절연층(150), 제2 반도체층(161), 제2 저항성 접촉층(162) 및 제3 도전층(170)을 형성한다. 즉, 상기 제2 저항성 접촉층(162)을 형성한 후, 중간에 아무런 공정 스텝 없이 상기 제3 도전층(170)을 바로 형성함으로써 상기 제2 저항성 접촉층(162)의 손상을 최소화하여 오믹 콘택에 유리한 장점을 갖는다.

상기 제2 절연층(150)은 질화 실리콘(SiNx)으로 이루어질 수 있고, 약 500 Å의 두께로 형성될 수 있다. 상기 제2 절연층(150)은 상기 제2 반도체층(161)의 증착시 계면 특성을 좋게 하여 상기 제2 반도체층(161)이 리프트(lift)되는 것을 방기하기 위해서 형성될 수 있다.

상기 제2 반도체층(161)은 아몰퍼스 실리콘 게르마늄(a-SiGe)으로 이루어질 수 있고, 약 4000 Å의 두께로 형성될 수 있다. 상기 제2 저항성 접촉층(162)은 n+ 아몰퍼스 실리콘(n+ a-Si)으로 이루어질 수 있고 약 500 Å의 두께로 형성될 수 있다. 상기 제3 도전층(170)은 식각 선택비가 서로 다른 제3 금속층(171) 및 상기 제3 금속층(171) 위에 형성된 제4 금속층(172)을 포함한다. 예를 들면, 상기 제3 금속층(171)은 티타늄(Ti)일 수 있고, 상기 제2 금속층(142)은 구리(Cu) 일 수 있다.

상기 제4 금속층(172)이 형성된 상기 베이스 기판(101) 위에 포토레지스트 물질을 이용하여 단차를 가지는 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 패터닝된 것으로, 제1 두께를 갖는 제1 포토 패턴(PR21)과 상기 제1 두께 보다 얇은 제2 두께를 갖는 제2 포토 패턴(PR22)을 포함한다.

상기 제1 포토 패턴(PR21)은 상기 제3 소스 전극(SE3)이 형성되는 제3 소스 영역(SA3) 및 제3 드레인 전극(DE3)이 형성되는 제3 드레인 영역(DA3) 위에 배치된다. 상기 제2 포토 패턴(PR22)은 상기 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3) 사이의 이격 영역에 정의되는 제3 채널 영역(CA3)에 배치된다.

상기 제2 포토레지스트 패턴(PR2)을 이용하여 먼저, 상기 제3 금속층(171) 및 제4 금속층(172)을 습식 식각 공정을 이용하여 패터닝한다. 이후, 건식 식각 공정을 이용하여 상기 제2 반도체층(161), 상기 제2 저항성 접촉층(162) 및 상기 제2 절연층(150)을 패터닝한다. 이때, 상기 제1 및 제2 전극 패턴들(EP1, EP2) 각각의 상기 제1 금속층(141)은 상기 제1 및 제2 액티브 패턴들(AP1, AP2)의 식각을 방지하는 액티브 보호 기능(또는 에치 스톱퍼 기능)을 수행한다. 따라서, 별도의 액티브 보호층을 형성하는 공정 및 상기 액티브 보호층을 제거하는 공정을 생략할 수 있다.

상기 제2 포토레지스트 패턴(PR2)에 의해 상기 제3 액티브 패턴(AP3) 및 상기 제3 액티브 패턴(AP3) 위에 제3 전극 패턴(EP3)이 형성되고, 상기 제1 절연층(120)과 상기 제3 액티브 패턴(AP3) 사이에 절연 패턴(151)이 형성된다.

상기 제2 포토레지스트 패턴(PR2)을 이용하여 상기 제3 액티브 패턴(AP3) 및 상기 제3 전극 패턴(EP3)을 형성함으로써, 식각 공정에 의한 상기 제3 액티브 패턴(AP3)의 사이드 프로파일의 악영향에 무관하게 제3 전극 패턴(EP3)의 스텝 커버리지를 개선할 수 있다. 따라서 상기 제3 전극 패턴(EP3)에 의해 형성되는 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)의 스텝 커버리지를 개선할 수 있다.

도 4d, 도 4e 및 도 5b를 참조하면, 상기 제3 전극 패턴(EP3)이 형성된 상기 베이스 기판(100) 위에 상기 제2 포토레지스트 패턴(PR2)을 에치 백 공정을 이용하여 상기 제2 포토 패턴(PR22)은 제거하고 상기 제1 포토 패턴(PR21)은 식각하여 제3 두께의 제3 포토 패턴(PR23)으로 형성한다.

상기 제3 포토 패턴(PR23)은 상기 제3 소스 영역(SA3) 및 제3 드레인 영역(DA3) 위에 배치된다. 상기 제3 포토 패턴(PR23)을 이용하여 상기 제3 전극 패턴(EP3) 중 상기 제4 금속층(172)만을 식각하여 패터닝한다. 이후, 상기 제3 포토 패턴(PR23)을 제거한다.

도 4e, 도 4f 및 도 5b를 참조하면, 패터닝된 상기 제1 전극 패턴(EP1)의 상기 제2 금속층(142)과 상기 제2 전극 패턴(EP2)의 상기 제2 금속층(142) 및 상기 제3 전극 패턴(EP3)의 상기 제4 금속층(172)을 마스크로 하여, 상기 제1 전극 패턴(EP1)의 상기 제1 금속층(141), 상기 제2 전극 패턴(EP2)의 상기 제1 금속층(141) 및 상기 제3 전극 패턴(EP3)의 상기 제3 금속층(171)을 패터닝 한다.

이에 따라서, 상기 제1 전극 패턴(EP1)은 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)으로 형성되고, 상기 제2 전극 패턴(EP2)은 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)으로 형성되고, 상기 제3 전극 패턴(EP3)은 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)으로 형성된다. 결과적으로 상기 베이스 기판(101) 위에는 상기 제1 내지 제4 소스 전극들(SE1, SE2, SE3, SE4), 상기 제1 내지 제4 드레인 전극들(DE1, DE2, DE3, DE4) 및 상기 연결 배선(CL)을 포함하는 제2 도전 패턴이 형성된다. 이후, 상기 제1, 제2, 제3 소스 전극들(SE1, SE2, SE3) 및 상기 제1, 제2 및 제3 드레인 전극들(DE1, DE2, D3)을 마스크로 하여 상기 제1 액티브 패턴(AP1)의 제1 저항성 접촉층(132), 상기 제2 액티브 패턴(AP2)의 제1 저항성 접촉층(132) 및 상기 제3 액티브 패턴(AP3)의 제2 저항성 접촉층(162)을 제거한다. 이에 의해 상기 제1 및 제2 스위칭 소자들(TRS1, TRS2) 각각의 제1 채널(CH1)이 형성되고, 상기 제1 광 센싱 소자(TRV)의 제2 채널(CH2)이 형성되고, 상기 제2 광 센싱 소자(TRI)의 제3 채널(CH3)이 형성된다.

도 4f, 도 4g 및 도 5c를 참조하면, 상기 제1, 제2 및 제3 채널들(CH1, CH2, CH3)이 형성된 상기 베이스 기판(101) 위에 제3 절연층(180)을 형성한다. 상기 제3 절연층(180)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)으로 이루어질 수 있다.

상기 제3 절연층(180) 및 상기 제1 절연층(120)을 마스크 또는 포토레지스트 패턴을 이용하여 상기 제1 도전 패턴 및 제2 도전 패턴을 노출하는 제1, 제2, 제3, 제3, 제4, 제6, 제7, 제8, 제9, 제10, 제11 및 제12 콘택홀들(C1, C2, C3, C4, C5, C6, C7, C8, C9, C10, C11, C12)을 형성한다.

도 4g, 도 4h 및 도 5d를 참조하면, 상기 제1, 제2, 제3, 제3, 제4, 제6, 제7, 제8, 제9, 제10, 제11 및 제12 콘택홀들(C1, C2, C3, C4, C5, C6, C7, C8, C9, C10, C11, C12)이 형성된 상기 베이스 기판(101) 위에 제4 도전층(190)을 형성한다. 상기 제4 도전층(190)은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있다. 상기 제4 도전층(190)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 예를 들면, 상기 제4 도전층(190)은 알루미늄 및 몰리브덴이 적층된 구조를 가질 수 있다. 또한, 상기 제4 도전층(190)은 투명한 도전성 물질로 형성될 수 있다.

상기 제4 도전층(190)이 형성된 상기 베이스 기판(101) 위에 포토레지스트 물질을 이용하여 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 포토레지스트 패턴(PR3)은 상기 리드 배선들(RL1, RL2), 상기 바이어스 배선들(BL1, BL2), 상기 탑 게이트 전극들(TGE1, TGE2), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 상기 소스 연결 전극들(SCE1, SCE2, SCE3), 상기 드레인 연결 전극들(DCE1, DCE2, DCE3), 제2 전극(E2) 및 제4 전극(E4)이 형성되는 영역들에 배치된다.

상기 제2 방향(D2)으로 연장된 상기 게이트 배선들(GL1, GL2)과 상기 제1 방향(D1)으로 연장된 상기 리드 배선들(RL1, RL2) 및 상기 바이어스 배선들(BL1 BL2)의 교차 영역의 커패시턴스에 의해 배선 저항이 증가할 수 있다. 본 실시예에 따르면, 상기 게이트 배선들(GL1, GL2)은 제1 도전층으로 형성되고, 상기 리드 배선들(RL1, RL2) 및 상기 바이어스 배선들(BL1 BL2)은 제4 도전층으로 형성되므로 교차하는 배선들 간의 이격 거리가 커진다. 따라서 교차하는 배선들 간의 커패시턴스가 감소되어 배선 저항을 감소시킬 수 있다.

도 4h, 도 4i 및 도 5d를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 이용하여 상기 제4 도전층(190)을 패터닝하여 상기 제4 도전 패턴을 형성한다. 결과적으로, 상기 제4 도전 패턴은 상기 리드 배선들(RL1, RL2), 상기 바이어스 배선들(BL1, BL2), 상기 탑 게이트 전극들(TGE1, TGE2), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 상기 소스 연결 전극들(SCE1, SCE2, SCE3), 상기 드레인 연결 전극들(DCE1, DCE2, DCE3), 제2 전극(E2) 및 제4 전극(E4)을 포함한다.

도 2, 도 4i 및 도 5d를 참조하면, 상기 제4 도전 패턴이 형성된 상기 베이스 기판(101) 위에 유기 절연층(OL)을 형성한다. 상기 유기 절연층(OL)은 오버 코팅층일 수 있다. 또한, 상기 유기 절연층(OL)은 상기 차광 패턴(BM) 및 상기 컬러 필터(CF)를 포함할 수 있다. 예를 들면, 상기 차광 패턴(BM)은 상기 제1 스위칭 소자(TRS1), 상기 제2 스위칭 소자(TRS2), 상기 제1 광 센싱 소자(TRV), 제2 광 센싱 소자(TRI), 상기 제1 센싱 커패시터(SC1) 및 상기 제2 센싱 커패시터(SC2)가 형성된 상기 베이스 기판(101)의 차광 영역 위에 배치될 수 있다. 상기 컬러 필터(CF)는 상기 베이스 기판(101)의 화소 영역 위에 배치될 수 있다.

본 발명의 실시예에 따르면, 슬릿 마스크 또는 하프톤 마스크를 이용하여 액티브 패턴 및 소스 및 드레인 전극을 식각함으로써 상기 액티브 패턴의 사이드 프로파일의 악영향에 무관하게 상기 소스 및 드레인 전극의 스텝 커버리지(step coverage)를 개선할 수 있다. 따라서, 상기 소스 및 드레인 전극의 쇼트 불량을 방지할 수 있다. 또한, 식각 선택비가 다른 이중 금속층을 이용하여 상기 소스 및 드레인 전극을 형성함으로써 액티브 보호층을 형성하는 공정 및 상기 액티브 보호층을 제거하는 공정을 생략하여 공정의 단순화를 도모할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 소스 전극 및 드레인 전극의 모양을 설명하기 위한 평면도이다.

도 6을 참조하면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 액티브 패턴(AP)위에 배치된다. 상기 액티브 패턴(AP), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 슬릿 마스크 또는 하프톤 마스크에 의해 형성된 단차를 갖는 포토레지스트 패턴에 의해 패터닝됨에 따라서 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(AP) 위에 배치되고 상기 액티브 패턴의 측면들과 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각의 측면은 서로 일치한다.

상기 소스 전극(SE)은 복수의 제1 핑거부들(11, 12, 13)과 인접한 제1 핑거부들(11, 12, 13)을 연결하는 제1 연결부(21)를 포함한다. 상기 드레인 전극(DE)은 복수의 제2 핑거부들(31, 32)과 인접한 제2 핑거부들(31, 32)을 연결하는 제2 연결부(41)를 포함한다. 상기 제2 핑거부들(31, 32)은 상기 제1 핑거부들(11, 12, 13) 사이사이에 배치된다.

상기 제1 연결부(21)에 의해 복수의 제1 핑거부들(11, 12, 13)이 서로 연결됨으로써 상기 제1 핑거부들(11, 12, 13)에 형성되는 콘택홀(C)의 개수를 줄일 수 있다. 같은 방식으로 상기 제2 연결부(41)에 의해 인접한 상기 제2 핑거부들(31, 32)이 서로 연결됨으로써 상기 제2 핑거부들(31, 32)에 형성되는 콘택홀(C)의 개수를 줄일 수 있다. 상기 콘택홀(C)은 도 1에서 설명된 소스 연결 전극 및 드레인 연결 전극과 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 연결하기 위한 것이다.

본 실시예에 따르면, 일 실시예와 비교할 때 상기 콘택홀(C)을 개수를 줄임으로써 공정 신뢰성을 향상시킬 수 있다.

도 7은 본 발명의 또 다른 실시예에 따른 소스 전극 및 드레인 전극의 모양을 설명하기 위한 평면도이다.

도 7을 참조하면, 상기 소스 전극(SE)은 제1 전극부(51)와 제1 확장부(52)를 포함하는 복수의 제1 핑거부들(50)을 포함하고, 상기 드레인 전극(DE)은 제2 전극부(61)와 상기 제2 확장부(62)를 포함하는 복수의 제2 핑거부들(60)을 포함한다.

상기 제1 전극부(51)는 제1 폭(W1)을 갖고, 상기 제1 확장부(52)는 상기 제1 폭(W1) 보다 넓은 제2 폭(W2)을 갖는다. 상기 제2 전극부(61)는 상기 제1 폭(W1)을 갖고, 상기 제2 확장부(62)는 상기 제2 폭(W2)을 갖는다. 상기 제1 및 제2 확장부(52, 62)의 상기 제2 폭(W2)은 상기 제1 및 제2 전극부들(51, 61)의 상기 제1 폭(W1) 보다 넓게 형성함으로써 콘택홀(C)의 형성을 용이하게 할 수 있다. 상기 콘택홀(C)은 도 1에서 설명된 소스 연결 전극 및 드레인 연결 전극과 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 연결하기 위한 것이다.

본 실시예에 따르면, 일 실시예와 비교할 때 상기 콘택홀(C)의 형성 영역을 넓게 함으로써 공정 신뢰성을 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 터치 센싱 기판 101 : 베이스 기판
RL1, RL2 : 리드 배선 BL1, BL2 : 바이어스 배선
GL1, GL2 : 게이트 배선 TRS1, TRS2 : 스위칭 소자
SC1, SC2 : 센싱 커패시터 TRV : 제1 광 센싱 소자
TRI : 제2 광 센싱 소자 120 : 제1 절연층
151 : 절연 패턴 180 : 제 3 절연층
OL : 유기 절연층 141, 142 : 제1 및 제2 금속층
171, 172 : 제3 및 제4 금속층 AP1, AP2, AP3 : 액티브 패턴

Claims

베이스 기판;
상기 베이스 기판 상에 배치되어 제1 광에 의해 동작하고, 제1 게이트 전극, 상기 제1 게이트 전극과 중첩된 제1 액티브 패턴, 상기 제1 액티브 패턴과 부분적으로 중첩된 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 광 센싱 소자;
상기 베이스 기판 상에 배치되어 제2 광에 의해 동작하고, 제2 게이트 전극, 상기 제2 게이트 전극과 중첩되고 상기 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴, 상기 제2 액티브 패턴과 부분적으로 중첩된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 광 센싱 소자;
상기 제1 및 제2 게이트 전극들에 연결된 제2 바이어스 배선;
상기 제1 드레인 전극과 제1 콘택홀을 통해 연결된 제1 드레인 연결 전극;
상기 제2 드레인 전극과 제2 콘택홀을 통해 연결된 제2 드레인 연결 전극;
상기 제1 및 제2 드레인 연결 전극들에 연결된 제1 바이어스 배선;
상기 제1 소스 전극과 제3 콘택홀을 통해 연결된 제1 소스 연결 전극;
상기 제2 소스 전극과 제4 콘택홀을 통해 연결된 제2 소스 연결 전극;
상기 제1 소스 연결 전극과 전기적으로 연결된 제1 스위칭 소자; 및
상기 제2 소스 연결 전극과 전기적으로 연결된 제2 스위칭 소자을 포함하는 터치 센싱 기판.
제1항에 있어서, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 식각 선택비가 다른 금속층들을 포함하는 것을 특징으로 하는 터치 센싱 기판.
제1항에 있어서, 상기 제2 광 센싱 소자는
상기 제2 액티브 패턴과 상기 베이스 기판 사이에 배치되어 상기 제2 게이트 전극과 전기적으로 연결되고, 상기 제1 광은 차단하고 상기 제2 광을 투과하는 밴드패스필터를 더 포함하는 터치 센싱 기판.
삭제
제1항에 있어서, 상기 제1 및 제2 소스 전극들 각각은 복수의 제1 핑거부들을 포함하고,
상기 제1 및 제2 드레인 전극들 각각은 상기 제1 핑거부들 사이사이에 배치된 복수의 제2 핑거부들을 포함하며,
상기 제1 및 제2 콘택홀들은 상기 제2 핑거부들 위에 형성되고, 상기 제3 및 제4 콘택홀들은 상기 제1 핑거부들 위에 형성되는 것을 특징으로 하는 터치 센싱 기판.
제1항에 있어서, 상기 제1 및 제2 스위칭 소자들 각각은
게이트 배선에 연결된 바텀 게이트 전극과, 상기 바텀 게이트 전극과 중첩된 액티브 패턴과, 상기 액티브 패턴과 부분적으로 중첩된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 터치 센싱 기판.
제6항에 있어서, 상기 제1 및 제2 스위칭 소자들 각각의 상기 소스 전극 및 상기 드레인 전극은 식각 선택비가 다른 금속층들을 포함하는 것을 특징으로 하는 터치 센싱 기판.
제6항에 있어서, 상기 제1 및 제2 스위칭 소자들 각각은
상기 액티브 패턴과 중첩되고 상기 바텀 게이트 전극과 전기적으로 연결된 탑 게이트 전극을 더 포함하는 것을 특징으로 하는 터치 센싱 기판.
제6항에 있어서, 상기 제1 스위칭 소자의 소스 전극과 제5 콘택홀을 통해 연결된 제3 소스 연결 전극;
상기 제1 스위칭 소자의 드레인 전극과 제6 콘택홀을 통해 연결되고, 상기 제1 광 센싱 소자의 상기 제1 소스 연결 전극과 전기적으로 연결된 제3 드레인 연결 전극;
상기 제2 스위칭 소자의 소스 전극과 제7 콘택홀을 통해 연결된 제4 소스 연결 전극; 및
상기 제2 스위칭 소자의 드레인 전극과 제8 콘택홀을 통해 연결되고, 상기 제2 광 센싱 소자의 제2 소스 연결 전극과 전기적으로 연결된 제4 드레인 연결 전극을 더 포함하는 터치 센싱 기판.
제9항에 있어서, 상기 제3 소스 연결 전극으로부터 연장된 제1 리드 배선;
상기 제1 리드 배선과 교차하고 상기 제1 스위칭 소자의 바텀 게이트 전극과 연결된 제1 게이트 배선;
상기 제4 소스 연결 전극으로부터 연장된 제2 리드 배선; 및
상기 제2 리드 배선과 교차하고 상기 제2 스위칭 소자의 바텀 게이트 전극과 연결된 제2 게이트 배선을 더 포함하는 터치 센싱 기판.
베이스 기판 위에 밴드패스필터, 게이트 배선 및 상기 게이트 배선과 연결된 제1 게이트 전극을 형성하는 단계;
상기 제1 게이트 전극이 형성된 베이스 기판 위에 제1 절연층, 제1 반도체층, 제1 저항성 접촉층, 제1 금속층 및 제2 금속층을 적층하는 단계;
단차를 갖는 제1 포토레지스트 패턴을 이용하여 상기 제1 반도체층, 제1 저항성 접촉층, 제1 금속층 및 제2 금속층을 패터닝하여, 상기 제1 게이트 전극과 중첩되는 제1 액티브 패턴, 상기 제1 액티브 패턴과 중첩되는 제1 전극 패턴, 제2 액티브 패턴 및 상기 제2 액티브 패턴과 중첩되는 제2 전극 패턴을 형성하는 단계;
상기 제1 포토레지스트 패턴이 일부 제거된 포토 패턴을 이용하여 상기 제1 및 제2 전극 패턴들 각각의 상기 제2 금속층을 패터닝하는 단계;
상기 패터닝된 제2 금속층을 이용하여 상기 제1 금속층을 패터닝하여, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계;
상기 제1 액티브 패턴과 중첩된 탑 게이트 전극, 상기 제2 액티브 패턴과 중첩된 제2 게이트 전극, 상기 제1 소스 전극의 상면과 연결된 제1 소스 연결 전극, 상기 제2 소스 전극의 상면과 연결된 제2 소스 연결 전극, 상기 제1 드레인 전극의 상면과 연결된 제1 드레인 연결 전극, 상기 제2 드레인 전극의 상면과 연결된 제2 드레인 연결 전극, 상기 게이트 배선과 교차하는 리드 배선 및 바이어스 배선을 형성하는 단계; 및
상기 제1 및 제2 소스 전극들과 상기 제1 및 제2 드레인 전극들 각각의 상면을 노출하는 복수의 콘택홀들을 포함하는 제3 절연층을 형성하는 단계를 포함하고,
상기 콘택홀들을 통해 상기 제1 및 제2 소스 전극들 각각은 상기 제1 및 제2 소스 연결 전극들 각각에 연결되고, 상기 제1 및 제2 드레인 전극들 각각은 상기 제1 및 제2 드레인 연결 전극들 각각에 연결되고,
제1 바이어스 배선은 상기 제1 및 제2 드레인 연결 전극들에 연결되고, 제2 바이어스 배선은 상기 제1 및 제2 게이트 전극들에 연결된 것을 특징으로 하는 터치 센싱 기판의 제조 방법.
제11항에 있어서, 상기 제1 금속층과 상기 제2 금속층은 식각 선택비가 다른 것을 특징으로 하는 터치 센싱 기판의 제조 방법.
제12항에 있어서, 상기 제1 금속층은 티타늄을 포함하고, 상기 제2 금속층은 구리를 포함하는 것을 특징으로 하는 터치 센싱 기판의 제조 방법.
제11항에 있어서, 상기 제1 및 제2 전극 패턴들 각각의 상기 제2 금속층이 패터닝된 베이스 기판 위에 제2 반도체층, 제2 저항성 접촉층, 제3 금속층 및 제4 금속층을 적층하는 단계;
단차를 갖는 제2 포토레지스트 패턴을 이용하여 상기 제2 반도체층, 제2 저항성 접촉층, 제3 금속층 및 제4 금속층을 패터닝하여, 상기 밴드패스필터와 중첩되는 제3 액티브 패턴 및 제3 전극 패턴을 형성하는 단계; 및
상기 제2 포토레지스트 패턴이 일부 제거된 포토 패턴을 이용하여 상기 제3 전극 패턴의 제4 금속층을 패터닝하는 단계를 더 포함하는 터치 센싱 기판의 제조 방법.
제14항에 있어서, 상기 제3 금속층과 상기 제4 금속층은 식각 선택비가 다른 것을 특징으로 하는 터치 센싱 기판의 제조 방법.
제14항에 있어서, 상기 제1 절연층과 상기 제2 반도체층 사이에 제2 절연층을 형성하는 단계를 더 포함하고,
상기 제2 절연층은 상기 제2 포토레지스트 패턴에 의해 절연 패턴으로 패터닝되어 상기 제1 절연층과 상기 제3 액티브 패턴 사이에 배치되는 것을 특징으로 하는 터치 센싱 기판의 제조 방법.
제14항에 있어서, 상기 제2 드레인 전극을 형성하는 단계는
상기 패터닝된 제4 금속층을 이용하여 상기 제3 금속층을 패터닝하여 제3 소스 전극 및 제3 드레인 전극을 형성하는 단계를 더 포함하는 터치 센싱 기판의 제조 방법.
제17항에 있어서, 상기 바이어스 배선을 형성하는 단계는
상기 밴드패스필터와 전기적으로 연결된 제3 게이트 전극, 상기 제3 소스 전극의 상면과 연결된 제3 소스 연결 전극 및 상기 제3 드레인 전극의 상면과 연결된 제3 드레인 연결 전극을 형성하는 단계를 더 포함하는 터치 센싱 기판의 제조 방법.
제18항에 있어서, 상기 제3 절연층은 상기 제3 소스 전극과 상기 제3 드레인 전극의 상면을 각각을 노출하는 콘택홀들을 포함하고,
상기 콘택홀들을 통해 상기 제3 소스 전극은 상기 제3 소스 연결 전극에 연결되고, 상기 제3 드레인 전극은 상기 제3 드레인 연결 전극에 연결되는 것을 특징으로 하는 터치 센싱 기판의 제조 방법.
제11항에 있어서, 상기 제2 전극 패턴을 형성하는 단계는 상기 제2 바이어스 배선을 연결하기 위한 연결 배선을 형성하는 단계를 더 포함하고,
상기 연결 배선은 상기 제3 절연층에 형성된 콘택홀을 통해 상기 제2 바이어스 배선과 연결되는 것을 특징으로 하는 터치 센싱 기판의 제조 방법.