KR101300183B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
제조 원가가 절감되고, 불량이 감소된 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 절연 기판 상에 형성되고, 게이트 전극을 포함하는 게이트 배선과, 게이트 배선 상에 형성되고, 소스 전극 및 드레인 전극을 포함하는 데이터 배선과, 데이터 배선 상에 형성되고, 드레인 전극의 일부 및 화소 영역을 노출하는 보호막 패턴과, 드레인 전극과 전기적으로 접속되고, 산화 아연(zinc oxide)을 포함하는 화소 전극을 포함한다.
ZAO, 리프트 오프, 화소 전극
Description
도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 2 내지 도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
도 14 내지 도 17은 본 발명의 제1 실시예의 변형례에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
도 18은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 사용되는 화소 전극용 도전 물질의 스트리퍼에 대한 용해 정도를 나타낸 개략도이다.
도 19는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 사용되는 화소 전극용 도전 물질의 스텝 커버리지를 나타낸 개략도이다.
도 20은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 사용되는 화소 전극용 도전 물질의 리프트 오프 성능을 나타낸 개략도이다.
도 21은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 따라 제조한 박막 트랜지스터 기판의 성능 특성을 나타낸 개략도이다.
도 22a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 22b는 도 22a의 박막 트랜지스터 기판을 B-B'선을 따라 자른 단면도이다.
도 23 내지 도 29는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
도 30 내지 도 33은 본 발명의 제2 실시예의 변형례에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
1, 1": 박막 트랜지스터 기판 10: 절연 기판
22: 게이트선 24: 게이트 전극
28: 스토리지 배선 30, 30'': 게이트 절연막
32, 32': 게이트 절연막 패턴 40: 액티브층
42, 42': 액티브층 패턴 50: 저항성 접촉층
55, 56, 55', 56', 55'', 56'': 저항성 접촉층 패턴
60: 데이터 배선용 도전층 61: 데이터 배선용 도전층 패턴
62: 데이터선 65, 65'': 소스 전극
66, 66'': 드레인 전극 67, 67'': 드레인 전극 확장부
70, 70'': 보호막 72, 72'': 보호막 패턴
74, 74', 74'': 과식각 보호막 패턴
80: 화소 전극용 도전 물질 82, 82', 82'', 82''': 화소 전극
112, 114: 채널 영역 형성용 포토레지스트 패턴
122: 포토레지스트 패턴의 제1 영역
124: 포토레지스트 패턴의 제2 영역
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 제조 원가가 절감되고, 불량이 감소된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치는 서로 대향하는 2장의 기판과 2장의 기판들 사이에 개재되어 있는 액정층을 포함하여 이루어진다. 상술한 2장의 기판 중 하나는 박막 트랜지스터 기판이며, 이 박막 트랜지스터 기판은 절연 기판 위에 다수의 배선이 형성된다. 이러한 배선을 형성하는 대표적인 방법으로는, 구성 물질을 적층하고, 마스크 공정을 통해 패터닝하는 사진 식각 방법이 있다. 그러나, 사진 식각 방법은 박막 증착, 포토레지스트 도포, 마스크 정렬, 노광, 현상, 식각, 스트립 등의 공정 등의 다수의 공정이 수반되기 때문에, 공정 시간의 증가와 제품 원가 상승의 원인이 된다.
이와 같은 마스크 공정의 수를 감소시키는 방법으로서 리프트 오프 방법이 연구되고 있다. 구체적인 예를 들어 설명하면, 박막 트랜지스터 기판의 보호막 및 화소 전극을 형성할 때, 먼저 포토레지스트 패턴을 이용하여 보호막을 패터닝하고, 기판 전면에 도전 물질을 적층한 다음, 스트리퍼를 이용하여 포토레지스트 패턴 및 상부의 화소 전극용 도전 물질을 동시에 제거하여 화소 전극을 형성한다.
그런데, 상면이 도전 물질로 덮인 포토레지스트 패턴을 제거하기 위해서는 포토레지스트 패턴의 측면 또는 하면 측으로 스트리퍼를 접촉시켜야 한다. 이때, 포토레지스트 패턴의 잔류에 따른 패턴 불량을 방지하기 위해서는 스트리퍼에 접촉하는 포토레지스트 패턴의 접촉 면적이 충분히 넓어야 한다. 즉, 포토레지스트 패턴의 아래에 위치하는 보호막이 과식각되어 포토레지스트 패턴이 충분한 언더컷을 형성하여야 하며, 포토레지스트 패턴 상부에 위치하는 화소 전극용 도전 물질의 스텝 커버리지가 너무 높지 않아야 한다. 한편, 리프트 오프 방법에서 스트리퍼는 일반적으로 재활용하므로, 화소 전극용 도전 물질이 스트리퍼에 용해되지 않고 잔류하는 경우 박막 트랜지스터 기판에 불량을 일으킬 수 있다. 또한, 화소 전극용 도전 물질은 리프트 오프 시 제거되는 바 박막 트랜지스터 기판의 제조 원가 절감을 저해할 수 있다.
따라서, 리프트 오프 성능이 향상될 수 있도록 스텝 커버리지가 높지 않고, 스트리퍼에 양호하게 용해되며, 원가가 저렴한 화소 전극용 도전 물질을 이용하여 형성된 박막 트랜지스터 기판이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 제조 원가가 감소되고 불량이 억제된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연 기판 상에 형성되고, 게이트 전극을 포함하는 게이트 배선과, 상기 게이트 배선 상에 형성되고, 소스 전극 및 드레인 전극을 포함하는 데이터 배선과, 상기 데이터 배선 상에 형성되고, 상기 드레인 전극의 일부 및 화소 영역을 노출하는 보호막 패턴과, 상기 드레인 전극과 전기적으로 접속되고, 산화 아연을 포함하는 화소 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에, 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와, 상기 데이터 배선 상에, 상기 드레인 전극의 일부 및 화소 영역을 노출하는 보호막 패턴을 형성하는 단계와, 상기 드레인 전극과 전기적으로 접속되고, 산화 아연을 포함하는 화소 전극을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1a 및 도 1b를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따 라 자른 단면도이다.
본 발명의 제1 실시예에 따른 박막 트랜지스터 기판(1)은 절연 기판(10) 위에 형성된 게이트 배선(22, 24), 스토리지 배선(28), 게이트 절연막 패턴(32), 액티브층 패턴(42), 저항성 접촉층 패턴(55, 56) 및 데이터 배선(62, 65, 66, 67), 과식각 보호막 패턴(74) 및 화소 전극(82) 등을 포함한다.
절연 기판(10)은 내열성 및 투광성을 가진 물질, 예를 들어 투명 유리 또는 플라스틱으로 이루어질 수 있다.
절연 기판(10) 위에는 가로 방향, 즉 박막 트랜지스터 기판(1)의 장변에 평행하게 배열된 게이트 배선(22, 24)이 형성되어 있다.
게이트 배선(22, 24)은 게이트 신호를 전달하는 다수의 게이트선(22) 및 게이트선(22)으로부터 돌기 형태로 돌출된 게이트 전극(24)을 포함한다. 게이트 전극(24)은 후술하는 소스 전극(65) 및 드레인 전극(66)과 함께 박막 트랜지스터의 삼단자를 구성한다.
스토리지 배선(28)은 게이트선(22)의 폭의 일부가 넓게 확장되어 형성될 수 있다. 스토리지 배선(28)은 이에 한정되지 않고 게이트 배선(22, 24)과 분리되어 형성될 수도 있다. 또한 스토리지 배선(28)의 형상은 다양하게 변형될 수 있으며, 경우에 따라서는 생략될 수도 있다.
게이트 배선(22, 24) 및 스토리지 배선(28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금 속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24) 및 스토리지 배선(28)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 한편, 게이트 배선(22, 24) 및 스토리지 배선(28)은 도전성 유기 고분자계 물질인 PEDOT(PolyEthyleneDiOxyThiophene)를 코팅 방법으로 도포하거나 또는 인젝트-프린팅 방법으로 인쇄하여 형성될 수도 있다.
게이트 배선(22, 24) 및 절연 기판(10) 위에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질, BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연막 패턴(32)이 게이트 배선(22, 24) 및 스토리지 배선(28)을 덮고 있다. 즉, 게이트 절연막 패턴(32)은 화소 영역을 노출하도록 형성될 수 있다. 여기서, 화소 영역이란 게이트 배선(22, 24)과 데이터 배선(62, 65, 66, 67)에 의해 정의되고, 박막 트랜지스터 기판(1)이 사용되는 액정 표시 장치에서 백라이트 어셈블리로(미도시)부터 출사된 빛이 통과하는 영역으로 이해될 수 있다.
게이트 절연막 패턴(32) 상부의 일부에는 수소화 비정질 규소(hydrogenated amorphous silicon), 다결정 규소 또는 도전성 유기물질 등으로 이루어진 액티브층 패턴(42)이 형성되어 있다.
액티브층 패턴(42)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 선형으로 형성되는 경우, 데이터선(62) 아래에 위치하여 게이트 전극(24) 상부까지 연장된 형상을 가질 수 있다. 본 실시예의 액티 브층 패턴(42)은 게이트 전극(24), 후술하는 데이터 배선(62, 65, 66, 67)을 실질적으로 전부 오버랩할 수 있다. 즉, 액티브층 패턴(42)은 소스 전극(65) 및 드레인 전극(66)보다 돌출되어 형성될 수 있다. 그러나, 액티브층 패턴(42)의 모양은 선형에 한정되지 않고 다양하게 변형될 수 있다. 액티브층 패턴(42)이 섬형으로 형성된 경우, 액티브층 패턴(42)은 게이트 전극(24) 상에서 게이트 전극(24)과 오버랩되며, 소스 전극(65) 및 드레인 전극(66)의 적어도 일부 오버랩 될 수 있다.
액티브층 패턴(42)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 또는 p형 불순물이 도핑되어 있는 ITO 따위의 물질로 이루어진 저항성 접촉층 패턴(ohmic contact layer pattern)(55. 56)이 형성될 수 있다. 저항성 접촉층 패턴(55, 56)은 쌍(pair)을 이루어 액티브층 패턴(42) 위에 위치하여, 후술하는 소스 전극(65) 및 드레인 전극(66)과 액티브층 패턴(42)의 접촉 특성을 양호하게 한다. 액티브층 패턴(42)과, 액티브층 패턴(42) 상부에 형성되는 소스 전극(65) 및 드레인 전극(66)의 접촉 특성이 양호한 경우에는 저항성 접촉층 패턴(55, 56)은 생략될 수 있다.
저항성 접촉층 패턴(55, 56) 위에는 데이터선(62), 소스 전극(65), 드레인 전극(66), 및 드레인 전극 확장부(67)로 이루어진 데이터 배선(62, 65, 66, 67)이 형성되어 있다.
데이터선(62)은 저항성 접촉층 패턴(55, 56) 상에 세로 방향, 즉 박막 트랜지스터 기판(1)의 단변에 평행하게 다수개가 구비되어 있다. 각각의 데이터선(62)은 게이트선(22)과 교차할 수 있다.
소스 전극(65)은 데이터선(62)과 연결되어 있다. 하나의 데이터선(62)에는 다수개의 소스 전극(65)이 연결될 수 있다. 각각의 소스 전극(65)은 그와 이격되어 있는 드레인 전극(66)에 대향한다. 소스 전극(65)과 드레인 전극(66)의 이격 공간에서는 액티브층 패턴(42)이 노출된다.
드레인 전극(66)은 드레인 전극(66)의 일단의 폭이 확장되어 형성된 드레인 전극 확장부(67)를 포함할 수 있다. 본 실시예의 드레인 전극 확장부(67)의 적어도 일부는 후술하는 과식각 보호막 패턴(74)과 오버랩되지 않으며, 콘택홀 등의 개재없이 화소 전극(82)과 전기적으로 직접 접속된다. 즉, 드레인 전극 확장부(67) 상에는 과식각 보호막 패턴(74)과 화소 전극(82)이 동일한 층에 형성될 수 있다.
드레인 전극 확장부(67)는 개구율을 감소시키지 않도록 화소 영역 외부에 형성된다.
데이터 배선(62, 65, 66, 67)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어질 수 있으며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수도 있다. 다층막 구조의 예로는 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막, 및 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터 배선(62, 65, 66, 67) 및 노출된 게이트 절연막 패턴(32) 위에는 유기 절연막으로 이루어진 과식각 보호막 패턴(74)이 형성되어 있다. 본 실시예의 과식각 보호막 패턴(74)은 드레인 전극(66), 구체적으로는 드레인 전극 확장부(67)의 적어도 일부가 노출되도록 이격된 2개의 영역으로 형성된다. 과식각 보호막 패턴(74)은 백라이트 어셈블리로부터 출사된 빛이 통과하는 화소 영역에는 형성되지 않을 수 있다. 여기서 과식각 보호막 패턴(74)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 과식각 보호막 패턴(74)은 유기막의 우수한 특성을 살리면서도 노출된 액티브층 패턴(42) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
화소 전극(82)은 화소 영역에 절연 기판(10)의 바로 위에 형성될 수 있으며, 드레인 전극 확장부(67)와 직접 전기적으로 접속된다. 즉, 드레인 전극 확장부(67)보다 돌출되어 있는 일부의 저항성 접촉층 패턴(56)과 게이트 절연막 패턴(32)의 일단을 제외하고는 화소 전극(82)은 그 하부에 과식각 보호막 패턴(74)이 개재되지 않을 수 있다.
본 실시예의 화소 전극(82)은 산화 아연을 포함하는 물질로 이루어진다. 구체적으로 화소 전극(82)은 산화 아연에 Al2O3, AlF3, B2O3, Ga2O3, Y2O3, SiO2, SiO, TiO2, ZrO3, HfO2, 및 GeO2로 이루어진 군으로부터 선택된 어느 하나 이상을 첨가재로 포함하는 물질로 이루어질 수 있다. 이러한 첨가재는 이들 물질의 비저항과 박막 트랜지스터 기판(1)의 전류 특성을 고려하여 결정한다. 이러한 화소 전극(82)에 포함되는 물질로서 ZAO(aluminum doped zinc oxide)가 적합하게 예시될 수 있다. ZAO는 스텝 커버리지가 과도하게 양호하지 않아 본 실시예와 같은 구조의 화소 전극(82)을 형성하기 용이하고 가격도 저렴하여 박막 트랜지스터 기판(1)의 제조 원가를 절감할 수 있다. 화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명한 도전 물질 또는 구리(Cu)나 은(Ag)과 같은 반사성 도전 물질로 이루어질 수도 있으나 ZAO를 사용하는 경우 박막 트랜지스터 기판(1)의 제조 원가가 ITO 등을 사용하는 경우에 비해 훨씬 저렴하고 전류-전압 특성도 떨어지지 않는다.
이하, 도 2 내지 도 13 및 도 1a와 도 1b을 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 도 2 내지 도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
먼저, 도 2 및 도 1a를 참조하면, 절연 기판(10) 상에 게이트 전극(24)을 포함하는 게이트 배선(22, 24) 및 스토리지 배선(28)을 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 예컨대 스퍼터링 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트선(22), 게이트 전극(24) 및 스토리지 배선(28)을 형성한다.
이어서, 도 3 및 도 1a를 참조하면, 상기 결과물 상에 게이트 절연막(30), 수소화 비정질 규소 등으로 이루어진 액티브층(40), 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 또는 p형 불순물이 도핑되어 있는 ITO 따위의 물질 등으로 이루어진 저항성 접촉층(50)을 적층한다. 게이트 절연 막(30), 액티브층(40) 및 저항성 접촉층(50)의 적층은 예컨대, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 이루어질 수 있다.
이어서, 저항성 접촉층(50) 상에 예컨대 스퍼터링 등을 이용하여 데이터 배선용 도전층(60)을 적층하고, 저항성 접촉층(50) 상에 포토레지스트층(110)을 도포한다.
이어서, 도 3, 도 4 및 도 1a를 참조하면, 포토레지스트층(110)을 패터닝하여 데이터 배선용 도전층(60) 상에 데이터 배선 형성용 포토레지스트 패턴(112, 114)을 형성한다. 데이터 배선 형성용 포토레지스트 패턴(112, 114)은 두께가 서로 다른 두 영역으로 이루어지며, 두께가 두꺼운 데이터 배선 형성용 포토레지스트 패턴(114)은 데이터선(62), 드레인 전극 확장부(67), 소스 전극(65) 및 드레인 전극(66) 형성 영역을 덮고, 두께가 얇은 데이터 배선 형성용 포토레지스트 패턴(112)은 소스 전극(65)과 드레인 전극(66)의 이격 공간을 덮는다. 상술한 바와 같은 영역별로 다른 두께를 갖는 데이터 배선 형성용 포토레지스트 패턴(112, 114)은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
이어서, 도 4, 도 5 및 도 1a를 참조하면, 데이터 배선 형성용 포토레지스트 패턴(112, 114)을 식각마스크로 이용하여 노출된 데이터 배선용 도전층(60)을 식각한다. 데이터 배선용 도전층(60)의 식각은 데이터 배선용 도전층(60)의 종류, 두께 등에 따라 다르지만, 바람직한 일예로서 습식 식각으로 진행될 수 있다. 그 결과, 데이터선(62) 및 데이터 배선용 도전층 패턴(61)이 형성된다. 한편, 채널 영역의 소스 전극(65) 및 드레인 전극(66)의 패턴은 완성되지 않으며, 이 영역에서 데이터 배선용 도전층 패턴(61)은 분리되지 않고 여전히 일체형으로 잔류한다.
이어서, 도 5, 도 6 및 도 1a를 참조하면, 데이터 배선용 도전층 패턴(61)의 형성에 따라 노출된 저항성 접촉층(50) 및 그 하부의 액티브층(40)을 식각하여 미완성 저항성 접촉층 패턴(51) 및 그 하부의 미완성 액티브층 패턴(41)을 형성한다. 저항성 접촉층(50) 및 액티브층(40)의 식각은 예컨대, 건식 식각으로 진행될 수 있다. 저항성 접촉층(50) 및 액티브층(40)의 식각 결과 게이트 절연막(30)이 노출된다.
이어서, 도 6, 도 7 및 도 1a를 참조하면, 데이터 배선 형성용 포토레지스트 패턴(112, 114)의 두께가 얇은 데이터 배선 형성용 포토레지스트 패턴(112)을 제거하여 하부의 데이터 배선용 도전층 패턴(61)을 노출한다. 두께가 얇은 데이터 배선 형성용 포토레지스트 패턴(112)은 예를 들어 산소 등을 이용한 애슁 공정에 의해 제거할 수 있다. 한편, 상술한 저항성 접촉층(50) 및 액티브층(40)의 식각 단계에서 데이터 배선 형성용 포토레지스트 패턴(112, 114)의 두께가 얇은 데이터 배선 형성용 포토레지스트 패턴(112)이 이미 제거될 수도 있으며, 이 경우 애슁 공정은 생략될 수 있다.
이어서, 도 7, 도 8 및 도 1a를 참조하면, 두께가 두꺼운 데이터 배선 형성용 포토레지스트 패턴(114)을 식각마스크로 이용하여 노출되어 있는 채널 영역의 데이터 배선용 도전층 패턴(61)을 식각한다. 그 결과 소스 전극(65), 드레인 전극(66) 및 드레인 전극 확장부(67)가 형성되며, 소스 전극(65)과 드레인 전극(66)의 이격 공간 사이로 미완성 저항성 접촉층 패턴(51)이 노출된다. 계속해서, 노출 된 미완성 저항성 접촉층 패턴(51)을 식각하여 분리한다. 그 결과, 저항성 접촉층 패턴(55, 56)이 완성된다. 미완성 저항성 접촉층 패턴(51)이 식각된 영역에서는 미완성 액티브층 패턴(41)이 노출되며, 이 경우 미완성 액티브층 패턴(41)도 일부 식각되어 액티브층 패턴(42)이 형성된다.
이어서, 도 9를 참조하면, 상기 결과물 상에 예컨대 CVD를 이용하여 보호막(70)을 적층한다.
이어서, 도 10 및 도 1a를 참조하면, 보호막(70) 상에 포토레지스트 물질을 도포하고 패터닝하여 포토레지스트 패턴(122, 124)을 형성한다. 포토레지스트 패턴(122, 124)은 제1 영역(122) 및 제2 영역(124)을 포함한다. 제1 영역(122)은 게이트 배선(22, 24) 상의 보호막(70) 및 드레인 전극 확장부(67)를 제외한 데이터 배선(62, 65, 66) 상의 보호막(70) 상에 형성된다. 제1 영역(122)은 마스크로 전부 차단되어 노광되지 않으며, 화소 영역을 노출시킨다. 제2 영역(124)은, 예를 들어 슬릿 마스크로 포토레지스트 물질을 노광하여 제1 영역(122)보다 두께가 작게 형성된다. 제2 영역(124)은 드레인 전극 확장부(67)보다 돌출된 액티브층 패턴(42) 상의 보호막(70) 및 상기 액티브층 패턴(42)보다 돌출된 게이트 절연막(30) 상의 보호막(70) 상에 형성된다. 또한, 제2 영역(124)은 스토리지 배선(28) 상의 보호막(70) 상에도 형성될 수 있다. 제2 영역(124)은 제1 영역(122)과 이격되어 형성되며, 이러한 이격 부위에서 드레인 전극 확장부(67) 상의 보호막(70)이 적어도 일부 노출된다. 이격 부위는 마스크로 차단되지 않아 노광되어 형성된다.
이어서, 도 10 및 도 11을 참조하면, 포토레지스트 패턴(122, 124)을 식각마 스크로 이용하여 노출된 보호막(70)을 1차 식각하여 보호막 패턴(72)을 형성한다. 보호막(70)의 식각은 건식 식각으로 진행된다. 보호막 패턴(72)은 포토레지스트 패턴(122, 124)의 하부에 드레인 전극 확장부(67)를 일부 노출시키도록 서로 이격되어 형성된다. 이와 함께 게이트 절연막(30)도 식각되어 게이트 절연막 패턴(32)이 형성될 수 있다. 이러한 1차 식각에서는 보호막(70)의 과식각은 거의 발생하지 않을 수 있다. 1차 식각의 식각 가스는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 포함할 수 있으며, 구성 요소의 조합이나 이들 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다.
이어서, 도 11 및 도 12를 참조하면, 스트리퍼를 이용하여 제2 영역(124)을 제거하는 에치백(etch back) 공정을 수행한다. 이 경우 제1 영역(122)의 두께도 감소하게 된다. 이후, 제1 영역(122)을 식각마스크로 이용하여 보호막 패턴(72)을 2차 식각하여 과식각 보호막 패턴(74)을 형성한다. 이에 따라 제1 영역(122)이 과식각 보호막 패턴(74)보다 돌출되는 언더컷(undercut)이 제1 영역(122)에 발생하고, 드레인 전극 확장부(67)의 노출 면적이 증가한다. 이 경우 2차 식각 가스는 상술한 1차 식각 가스와 동일하거나 구성 요소의 조합이나 이들 조합의 조성비가 상이할 수도 있다. 과식각 보호막 패턴(74)보다 돌출된 제1 영역(122)의 길이는, 후술하는 화소 전극용 도전 물질(도 13의 80 참조) 도포시 절개 부위가 형성되도록, 예를 들어 3㎛ 이상인 것이 바람직하다.
상술한 1차 식각 및 2차 식각의 결과, 드레인 전극 확장부(67)가 노출되고, 화소 영역의 절연 기판(10)이 노출된다.
이어서, 도 12, 도 13 및 도 1a를 참조하면, 상기 결과물의 전면(whole surface)에 스퍼터링 등의 증착 방식을 이용하여, 예를 들어 산화 아연을 포함하는 화소 전극용 도전 물질(80)을 적층한다. 구체적으로 화소 전극용 도전 물질(80)은 산화 아연에 Al2O3, AlF3, B2O3, Ga2O3, Y2O3, SiO2, SiO, TiO2, ZrO3, HfO2, 및 GeO2로 이루어진 군으로부터 선택된 어느 하나 이상을 첨가재로 포함하는 물질로 이루어질 수 있다. 이러한 첨가재는 이들 물질의 비저항과 박막 트랜지스터 기판의 전류 특성을 고려하여 결정한다. 이러한 화소 전극용 도전 물질(80)에 포함되는 물질로서 ZAO가 적합하게 예시될 수 있다. 화소 전극용 도전 물질(80)로서, ZAO를 사용한 경우를 예로 들어 설명하면, ZAO의 증착시 증착 압력은 0.3~3.0Pa, 온도는 25~120℃로 설정하여 100~2000Å의 두께로 증착할 수 있다. ZAO의 일부는 두께가 얇아진 제1 영역(122) 상에, 나머지는 제1 영역(122)에 의해 덮여지지 않은 노출된 구조물 상에 바로 적층된다. 이 경우 ZAO로 이루어진 화소 전극용 도전 물질(80)은 스텝 커버리지가 양호하지 않으므로 제1 영역(122)의 언더컷 형성 영역 및 과식각 보호막 패턴(74)에는 적층되지 않는다. 즉, 제1 영역(122)에 적층된 화소 전극용 도전 물질(80)과 그 이외의 부분에 적층된 화소 전극용 도전 물질(80)은 서로 연결되지 않고 제1 영역(122)의 끝단에 절개 부위를 포함한다. 이와 같이 화소 전극용 도전 물질(80)이 절개 부위를 포함함으로써 이후의 리프트 오프(lift off) 공정 효율이 높아질 수 있으며, 이는 화소 전극용 도전 물질(80)로서 ZAO를 채택한 결과이다. 이러한 ZAO의 리프트 오프 성능에 대하여는 이후에 상세히 설명한다.
이어서, 도 13 및 다시 도 1a와 도 1b를 참조하면, 리프트 오프법을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전 물질(80)을 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 스트리퍼를 분사 방식 또는 딥 방식 등으로 상술한 절개 부위로 주입하여 포토레지스트 패턴(122, 124)의 제1 영역(122)에 접촉시키면 스트리퍼가 제1 영역(122)을 용해시켜 과식각 보호막 패턴(74)으로부터 제1 영역(122)을 박리하며, 동시에 제1 영역(122) 상에 존재하는 ZAO로 이루어진 화소 전극용 도전 물질(80)도 제거한다.
여기서, 제1 영역(122) 및 상부의 화소 전극용 도전 물질(80)의 제거율은 제1 영역(122)과 스트리퍼의 접촉 시간, 접촉 면적 및 화소 전극용 도전 물질(80)의 스텝 커버리지 및 증착 온도에 관계된다. 본 단계에서는 상술한 바와 같이 제1 영역(122) 하부의 과식각 보호막 패턴(74)에 의해 형성된 제1 영역(122)의 언더컷의 폭이 일정하다고 할 때 화소 전극용 도전 물질(80)의 스텝 커버리지에 따라 제1 영역(122) 및 상부의 화소 전극용 도전 물질(80)의 제거율, 즉 리프트 오프 성능이 우수함을 이해할 수 있다.
일반적으로 화소 전극용 도전 물질(80)의 증착 온도가 낮을수록 리프트 오프 성능이 증가하지만, 화소 전극용 도전 물질(80)의 증착 온도가 낮은 경우 고온의 챔버의 온도를 낮추어야 하며, 증착 설비가 대부분 100℃ 정도의 고온에서 가동되므로 설비상의 어려움이 있다. 따라서, 증착 챔버의 가동 온도와 유사한 고온에서 증착하여도 리프트 오프 성능이 우수한 화소 전극용 도전 물질(80)이 요구되며, 이 러한 성능을 가지는 화소 전극용 도전 물질(80)은 산화 아연을 포함할 수 있다. 구체적으로는 이러한 화소 전극용 도전 물질(80)은 산화 아연에 Al2O3, AlF3, B2O3, Ga2O3, Y2O3, SiO2, SiO, TiO2, ZrO3, HfO2, 및 GeO2로 이루어진 군으로부터 선택된 어느 하나 이상을 첨가재로 포함하는 물질로 이루어질 수 있으며, ZAO가 적합하게 예시될 수 있음은 상술한 바와 같다. 상술한 ZAO 등으로 이루어진 화소 전극용 도전 물질(80)의 스텝 커버리지와 리프트 오프 성능 및 이러한 화소 전극용 도전 물질(80)을 이용하여 제조한 박막 트랜지스터 기판(1)의 전류-전압 특성은 이후에 상세히 설명한다.
제1 영역(122) 및 그 상부의 화소 전극용 도전 물질(80)의 제거 결과, 절연 기판(10)의 바로 위에 형성되어 드레인 전극 확장부(67)와 직접 접촉하는 화소 전극(82)이 완성된다. 상술한 바와 같이 화소 전극용 도전 물질(80)로 예를 들어 ZAO를 채택하고, 식각에 의한 패터닝이 아닌 리프트 오프법에 의해 화소 전극(82)을 형성함으로써, 식각에 의한 ZAO의 패터닝 시 ZAO의 식각률이 지나치게 빨라 스큐(skew) 현상이 발생하는 것을 방지할 수 있다.
이하, 도 14 내지 도 17을 참조하여, 본 발명의 제1 실시예의 변형례에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다. 이하에서는 도 2 내지 도 13 및 도 1a와 도 1b를 참조하여 설명한 본 발명의 일 실시예와 동일한 구조, 구성 및 방법에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다. 도 14 내지 도 17은 본 발명의 제1 실시예의 변형례에 따른 박막 트랜 지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
본 변형례에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판(10) 상에 보호막(70)을 형성하는 단계까지는 본 발명의 제1 실시예와 동일하다.
도 14를 참조하면, 보호막(70) 상에 포토레지스트 패턴의 제1 영역(122)을 형성한다. 본 변형례에서는 본 발명의 제1 실시예와 상이하게 제2 영역(도 10의 124 참조)은 포함되지 않는다. 본 변형례의 포토레지스터 패턴의 제1 영역(122)은 본 발명의 제1 실시예의 제1 영역(도 10의 122 참조)과 동일하므로 그 설명을 생략한다.
이어서, 도 14 및 도 15를 참조하면, 제1 영역(122)을 식각마스크로 이용하여 노출된 보호막(70)을 식각한다. 그 결과 과식각 보호막 패턴(74')이 형성된다. 이에 따라 제1 영역(122)이 과식각 보호막 패턴(74')보다 돌출되는 언더컷이 제1 영역(122)에 발생한다. 즉, 본 변형례에서는 이전 실시예와 달리 2차 식각을 수행하지 않고 1회의 식각만 수행한다. 이를 위해 식각 가스는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 포함할 수 있으며, 구성 요소의 조합이나 이들 조합의 조성비를 조절함으로써 과식각이 되도록 식각률을 제어할 수 있다. 이와 같은 1회의 식각에 의해 액티브층 패턴(42) 및 드레인 전극(66)측의 저항성 접촉층 패턴(55, 56)도 과식각되어 액티브층 패턴(42') 및 저항성 접촉층 패턴(55', 56')을 형성한다. 이에 따라, 드레인 전극 확장부(67)의 끝단은 과식각 보호막 패턴(74') 및 저항성 접촉층(56')보다 돌출된다. 이와 함께 게이트 절연막(30)도 패터닝되어 게이트 절연막 패턴(32')을 형성한다.
이어서, 도 15 및 도 16을 참조하면, 돌출된 드레인 전극 확장부(67)를 식각하여 변형된 드레인 전극 확장부(67')를 형성한다. 이에 따라, 과식각 보호막 패턴(74'), 변형된 드레인 전극 확장부(67'), 저항성 접촉층 패턴(55', 56') 및 액티브층 패턴(42')은 급경사를 이루게 되고, 결과적으로 제1 영역(122)의 언더컷이 완전히 돌출된다. 이어서, 상기 결과물의 전면에 스퍼터링 등의 증착 방식을 이용하여, 예를 들어 산화 아연을 포함하는 화소 전극용 도전 물질(80)을 적층한다. 화소 전극용 도전 물질(80)의 적합한 예는 이전 실시예와 동일하다. 화소 전극용 도전 물질(80)의 일부는 제1 영역(122) 상에, 나머지는 제1 영역(122)에 의해 덮혀지지 않은 노출된 구조물 상에 바로 적층되며, 이들 두 부분은 화소 전극용 도전 물질(80)의 스텝 커버리지가 우수하지 않아 서로 연결되지 않고 절개된다.
이어서, 도 16 및 도 17을 참조하면, 리프트 오프법을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전 물질(80)을 제거한다. 구체적으로 스트리퍼를 상술한 절개 부위로 주입하여 과식각 보호막 패턴(74')으로부터 제1 영역(122)을 박리하며, 동시에 제1 영역(122) 상에 존재하는 화소 전극용 도전 물질(80)도 제거한다. 이에 따라 화소 전극(82')이 형성된다. 리프트 오프 성능은 화소 전극용 도전 물질(80)의 스텝 커버리지 및 이의 증착 온도 등과 밀접한 관련이 있음은 상술한 바와 같다.
이하, 도 18 내지 도 21를 참조하여, 본 발명의 제1 실시예 및 이의 변형례에 따라 제조한 박막 트랜지스터 기판의 화소 전극용 도전 물질로 이용된 ZAO의 리 프트 오프 성능을 다른 도전 물질과 비교하여, 본 실시예 및 이의 변형례에 따라 제조한 박막 트랜지스터 기판의 특성에 대하여 설명한다.
도 18, 도 13, 도 1a와 도 1b, 및 도 16과 도 17를 참조하면, 본 발명의 제1 실시예 및 이의 변형례에 따른 화소 전극용 도전 물질(80)로 이용된 ZAO와 IZO의 스트리퍼에 대한 용해도를 비교하여 확인할 수 있다. 도 18은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 사용되는 화소 전극용 도전 물질의 스트리퍼에 대한 용해 정도를 나타낸 개략도이다.
제1 영역(122) 상부에 증착된 화소 전극용 도전 물질(80)은 스트리퍼를 이용한 리프트 오프법에 의해 제거되는데, 이 과정에서 사용된 스트리퍼는 필터에서 여과된 후 스트리퍼 탱크를 거쳐 재순환된다. 이 경우 스트리퍼에는 포토레지스트 물질뿐만 아니라 화소 전극용 도전 물질(80)도 잔류하게 된다. 따라서 스트리퍼를 재순환하여 사용하는 경우, 이후의 리프트 오프 공정에서 스트리퍼에 잔류하는 화소 전극용 도전 물질(80)이 화소 영역에 증착되어 화소 불량을 일으킬 우려가 있다. 이를 방지하기 위해서는 화소 전극용 도전 물질(80)의 스트리퍼에 대한 용해도가 우수해야 한다.
도 18을 참조하면, 본 실시예 및 변형례에서 사용된 ZAO의 스트리퍼에 대한 용해도와 IZO의 스트리퍼에 대한 용해도를 서로 동일한 실험 조건 하에 비교하였다. 즉, (1) 140초 동안 일반적인 리프트 오프 공정에 의한 스트립을 실시한 후, (2) 140초 동안 일반적인 스트립을 실시하고 화소 전극용 도전 물질(80)을 1분 동안 스트리퍼에 디핑한 후, (3) 140초 동안 일반적인 스트립을 실시하고 화소 전극 용 도전 물질(80)을 5분 동안 스트리퍼에 디핑한 후, (4) 140초 동안 일반적인 스트립을 실시하고 화소 전극용 도전 물질(80)을 10분 동안 스트리퍼에 디핑한 후로 나누어 스트리퍼에 대한 ZAO와 IZO의 용해도를 비교한 결과 모든 실험 조건에서 IZO에 비해 ZAO가 스트리퍼에 대한 용해되는 정도가 우수하였다. 특히, (3)의 조건에서는 ZAO가 스트리퍼에 완전히 용해되므로, 스트리퍼를 이용한 리프트 오프 실시 후, 스트리퍼가 필터 및 스트리퍼 탱크를 거치는 동안 ZAO는 모두 용해되어 이후의 리프트 오프 공정에서 ZAO가 화소 영역에 증착되는 화소 불량이 방지될 수 있음을 확인할 수 있었다. 또한, 필터를 자주 교체하여야 하는 문제도 더불어 해결할 수 있으므로, 박막 트랜지스터 제조 시 원가 절감에 도움이 된다.
도 19와 도 20, 도 13, 도 1a와 도 1b, 및 도 16과 도 17을 참조하면, 본 실시예 및 변형례에 사용된 화소 전극용 도전 물질(80)의 스텝 커버리지 및 리프트 오프 성능을 비교하여 확인할 수 있다. 도 19는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 사용되는 화소 전극용 도전 물질의 스텝 커버리지를 나타낸 개략도이다. 도 20은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 사용되는 화소 전극용 도전 물질의 리프트 오프 성능을 나타낸 개략도이다.
이들 화소 전극용 도전 물질(80)을 제1 영역(122)에 증착하되, IZO는 상온 증착하고, ZAO는 100℃로 증착하였다. 이후, 이들 화소 전극용 도전 물질(80)이 증착된 증착면의 평면도와 단면도를 주사 현미경(SEM: Scanning Electron Microscope)으로 촬영하여 도 19에 나타내었다. 도 19에 나타낸 바와 같이 평면도 에서는 IZO와 ZAO의 증착 특성에 큰 차이가 없었으나, 수직 단면도에서는 화살표로 표시되고 밝은 색으로 나타난 IZO의 스텝 커버리지가 ZAO에 비해 양호함을 알 수 있다. 일반적으로 저온 증착하는 경우가 고온 증착하는 경우에 비해 스텝 커버리지가 불량함은 당업계에 공지되어 있다. IZO의 증착을 저온에서 수행한 것을 고려하면, ZAO의 스텝 커버리지는 IZO보다 불량함을 확인할 수 있다. 스텝 커버리지가 양호한 경우 리프트 오프 성능이 저하되는 점은 상술한 바와 같다.
상술한 조건으로 증착한 양 화소 전극용 도전 물질(80)의 리프트 오프 성능을 도 20에 나타내었다. 스트립 시간을 (1) 30초, (2) 60초, 및 (3) 50초 동안 1회 및 50초 동안 다시 1회로 변화시키며 IZO와 ZAO의 리프트 오프 성능을 비교하였다. 각각의 화소 전극용 도전 물질(80)별로 좌측은 절연 기판(10)의 중앙부, 우측은 절연 기판(10)의 가장자리에 남아있는 포토레지스트 패턴의 제1 영역(122) 및 화소 전극용 도전 물질(80)을 의미하며, 얼룩 무늬 또는 선으로 나타낸 부분이 절연 기판(10) 상에 제거되지 않고 잔류하는 포토레지스트 패턴의 제1 영역(122) 및 화소 전극용 도전 물질(80)이다. 상술한 모든 조건에서 ZAO의 리프트 오프 성능이 IZO에 비해 훨씬 우수함을 확인할 수 있다. 일반적으로 화소 전극용 도전 물질(80)을 저온으로 증착한 경우가 이를 고온으로 증착한 경우에 비해 스텝 커버리지가 불량하여 리프트 오프 성능이 양호해지는 것을 고려하면, ZAO의 리프트 오프 성능이 IZO에 비해 월등함을 알 수 있다. 또한, ZAO는 100℃ 부근에서 증착하므로, 증착 이전 공정까지 마친 챔버의 온도를 낮추지 않고도 ZAO의 증착을 수행할 수 있어, 온도를 낮추는 데 드는 시간 및 비용 상의 손실을 방지할 수 있는 잇점도 있다.
이하, 도 21을 참조하여, 본 실시예 및 이의 변형례에 따른 방법으로 제조한 박막 트랜지스터 기판의 전류-전압 특성에 대해 설명한다. 도 21은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 따라 제조한 박막 트랜지스터 기판의 성능 특성을 나타낸 개략도이다.
도 21을 참조하면, 화소 전극용 도전 물질(도 13 및 도 16의 80 참조)로서 ZAO를 이용한 박막 트랜지스터 기판(도 1b의 1 참조)은 화소 전극용 도전 물질로서 IZO를 이용한 경우와 전류-전압 특성에 큰 차이가 없었다. ZAO를 이용하여 화소 전극(도 1b의 82, 도 17의 82' 참조)을 형성한 박막 트랜지스터 기판이 IZO를 이용하여 화소 전극을 형성한 경우와 비슷한 성능을 가지면서도 훨씬 저렴하고, 리프트 오프 성능이 우수함을 확인할 수 있다.
이하, 도 22a 및 도 22b를 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 22a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 22b는 도 22a의 박막 트랜지스터 기판을 B-B'선을 따라 자른 단면도이다.
설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다. 본 실시예에 따른 박막 트랜지스터 기판은 도 22a 및 도 22b에 나타낸 바와 같이, 본 발명의 이전 실시예에 따른 박막 트랜지스터 기판(1)과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 본 실시예에 따른 박막 트랜지스터 기판(1'')은 액티브층 패턴(42''), 데이터 배선(62'', 65'', 66'', 67'') 및 과식각 보호막 패 턴(74'')의 구조 또는 형성 위치가 상이하다.
본 실시예에 따른 박막 트랜지스터 기판은, 액티브층 패턴(42'') 및 그 상부의 저항성 접촉층 패턴(55'', 56'')이 섬형으로 형성된다. 즉 본 실시예의 액티브층 패턴(42'') 및 그 상부의 저항성 접촉층 패턴(55'', 56'')은 게이트 전극(24)과 오버랩될 수 있다. 따라서, 데이터선(62'') 하부에는 액티브층 패턴(42'') 및 그 상부의 저항성 접촉층 패턴(55'', 56'')이 형성되지 않을 수 있다.
소스 전극(65'') 및 드레인 전극(66'')은 저항성 접촉층 패턴(55'', 56'')을 일부 노출시키도록 이격되어 형성되며, 저항성 접촉층 패턴(55'', 56'')에 의해 전부 오버랩되지 않고 일부만 오버랩되어, 저항성 접촉층 패턴(55'', 56'') 및 게이트 절연막 패턴(32) 상에 형성된다. 한편 드레인 전극 확장부(67'')는 게이트 절연막 패턴(32) 상에 형성된다.
과식각 보호막 패턴(74'')의 일부는 드레인 전극 확장부(67'')를 제외한 데이터 배선(62'', 65'', 66'') 상에 형성되고, 다른 일부는 이와 이격되어 게이트 절연막 패턴(32) 상에 형성된다.
화소 전극(82'')은 화소 영역에서 절연 기판(10)의 바로 위에 형성될 수 있으며, 게이트 절연막 패턴(32) 상에 형성된 과식각 보호막 패턴(74'') 상부 및 드레인 전극 확장부(67'')를 덮는다. 본 실시예의 화소 전극(82'')은 이전 실시예와 마찬가지로 산화 아연을 포함하며, 그 적합한 예도 이전 실시예와 동일하다.
이하, 도 23 내지 도 29 및 도 22a와 도 22b를 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 본 실 시예에서, 상술한 실시예 및 변형례에 따른 방법과 동일한 방법에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다. 도 23 내지 도 29는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
먼저 도 23, 도 22a 및 도 22b를 참조하면, 절연 기판(10) 상에 게이트선(22), 게이트 전극(24)을 포함하는 게이트 배선(22, 24) 및 스토리지 배선(28)을 형성한다. 이어서, 이러한 결과물 상에 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층 및 도핑된 비정질 규소층을 예컨대, 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 진성 비정질 규소층과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 액티브층 패턴(42'')과 미완성 저항성 접촉층 패턴(51'')을 형성한다. 본 실시예의 액티브층 패턴(42'')은 채널 영역을 제외하고는 데이터 배선(62'', 65'', 66'', 67'')보다 돌출되거나 노출되지 않아 안전성을 가질 수 있다.
이어서, 도 23, 도 24 및 도 22a를 참조하면, 상기 결과물 상에 스퍼터링 등의 방법으로 데이터 배선(62'', 65'', 66'', 67'')을 형성한다. 데이터 배선(62'', 65'', 66'', 67'')은, 게이트선(22)과 교차하는 데이터선(62''), 데이터선(62'')과 연결되어 게이트 전극(24) 상부까지 연장되어 있는 소스 전극(65''), 소스 전극(65'')과 분리되어 있으며 게이트 전극(24)을 중심으로 소스 전극(65'')과 마주하는 드레인 전극(66'') 및 드레인 전극(66'')으로부터 연장되어 스토리지 배 선(28)과 중첩하는 넓은 면적의 드레인 전극 확장부(67'')를 포함한다.
이어서, 데이터 배선(62'', 65'', 66'', 67'')으로 가리지 않는 미완성 저항성 접촉층(51'')을 식각하여 저항성 접촉층 패턴(55'', 56'')을 형성하는 한편, 양쪽의 저항성 접촉층 패턴(55'', 56'') 사이의 액티브층 패턴(42'')을 노출시킨다. 이때, 노출된 액티브층 패턴(42'')의 표면을 안정화시키기 위하여 산소 플라즈마를 실시하는 것이 바람직하다.
이어서, 도 24 및 도 25를 참조하면, 상기 결과물 상에 보호막(70'')을 형성한다.
이어서, 도 25 및 도 26을 참조하면, 보호막(70'') 상에 포토레지스트 물질을 도포하고 패터닝하여 포토레지스트 패턴(122, 124)을 형성한다. 포토레지스트 패턴(122, 124)은 제1 영역(122) 및 이와 이격되어 제1 영역(122)보다 두께가 작게 형성된 제2 영역(124)을 포함한다. 이들이 형성되는 위치 및 형성 방법 등은 이전 실시예와 동일하다.
이어서, 도 26 및 도 27을 참조하면, 포토레지스트 패턴(122, 124)을 식각마스크로 이용하여 노출된 보호막(70'')을 1차 식각하여 보호막 패턴(72'')을 형성한다. 보호막 패턴(72'')을 형성하기 위한 식각 가스 및 보호막 패턴(72'')의 형성 위치 등은 이전 실시예와 동일하며, 보호막 패턴(72'')의 과식각은 거의 발생하지 않는다.
이어서, 도 27 및 도 28을 참조하면, 스트리퍼를 이용하여 제2 영역(124)을 제거하는 에치백 공정을 수행하고, 이에 따라 두께가 감소한 제1 영역(122)을 식각 마스크로 이용하여 보호막 패턴(72'')을 2차 식각하여 과식각 보호막 패턴(74'')을 형성한다. 이에 따라 제1 영역(122)이 과식각 보호막 패턴(74'')보다 돌출되는 언더컷이 제1 영역(122)에 발생하고, 드레인 전극 확장부(67'')의 노출 면적이 증가한다. 식각 가스의 조성 등은 과식각 보호막 패턴(74'')이 형성될 수 있도록 조절한다. 다만, 액티브층 패턴(42'') 및 저항성 접촉층 패턴(55'', 56'')은 소스 전극(55''), 드레인 전극(56'') 및 드레인 전극 확장부(67'')에 의해 덮혀 있으므로, 본 발명의 제1 실시예와 상이하게 본 실시예의 1차 및 2차 식각 공정에서 식각이 일어나지 않는다.
이어서, 도 28, 도 29 및 도 1a를 참조하면, 상기 결과물의 전면에 스퍼터링 등의 증착 방식을 이용하여, 화소 전극용 도전 물질(80)을 적층한다. 이 경우 증착 조건은 이전 실시예의 경우와 동일하며, 스텝 커버리지가 과도하게 양호하지 않은 화소 전극용 도전 물질(80)을 이용함으로써, 제1 영역(122)의 언더컷 형성 영역 및 과식각 보호막 패턴(74'')에는 화소 전극용 도전 물질(80)이 적층되지 않고, 절개 부위가 형성됨은 이전 실시예와 동일하다.
이어서, 도 29 및 다시 도 22a와 도 22b를 참조하면, 리프트 오프법을 이용하여, 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전 물질(80)을 제거함으로써 화소 전극(82'')을 형성한다. 스트리퍼가 화소 전극용 도전 물질(80)이 형성된 층의 절개 부위로 주입되어 과식각 보호막 패턴(74'')으로부터 제1 영역(122)을 박리하며, 그 상부의 화소 전극용 도전 물질(80)이 제거되는 점 등은 이전 실시예와 동일하다.
이하 도 30 내지 도 33을 참조하여, 본 발명의 제2 실시예의 변형례에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다. 이하에서는 도 23 내지 도 29 및 도 22a와 도 22b를 참조하여 설명한 본 발명의 일 실시예와 동일한 구조, 구성 및 방법에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다. 도 30 내지 도 33은 본 발명의 제2 실시예의 변형례에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단계별 단면도이다.
본 변형례에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판(10) 상에 보호막(70'')을 형성하는 단계까지는 본 발명의 제2 실시예와 동일하다.
도 30을 참조하면, 보호막(70'') 상에 포토레지스트 패턴의 제1 영역(122)을 형성한다. 본 변형례에서는 본 발명의 제2 실시예와 상이하게 제2 영역(도 26의 124 참조)은 포함되지 않는다.
이어서, 도 30 및 도 31을 참조하면, 제1 영역(122)을 식각마스크로 이용하여 노출된 보호막(70'')을 1회 식각한다. 그 결과 과식각 보호막 패턴(74''')이 형성된다. 이에 따라 제1 영역(122)이 과식각 보호막 패턴(74''')보다 돌출되는 언더컷이 제1 영역(122)에 발생한다. 즉, 본 변형례에서는 2차 식각을 수행하지 않고 1회의 식각만 수행한다. 이를 위해 식각 가스의 조성비는 과식각이 일어나도록 조절한다. 이러한 식각에서 드레인 전극 확장부(67'')의 끝단은 과식각 보호막 패턴(74''')보다 돌출된다. 이와 함께 식각에서 게이트 절연막(30)도 패터닝되어 게이트 절연막 패턴(32')을 형성한다. 한편, 액티브층 패턴(42'') 및 저항성 접촉층 패턴(55'', 56'')은 소스 전극(55''), 드레인 전극(56'') 및 드레인 전극 확장 부(67'')에 의해 덮혀있으므로, 본 발명의 제1 실시예와 상이하게 본 단계의 식각 공정에서 식각이 일어나지 않는다.
이어서, 도 31 및 도 32를 참조하면, 상기 결과물의 전면에 스퍼터링 등의 증착 방식을 이용하여, 화소 전극용 도전 물질(80)을 적층한다. 화소 전극용 도전 물질(80)은 이전 실시예와 동일하게 산화 아연을 포함하며, 그 적합한 예도 이전 실시예와 동일하다. 화소 전극용 도전 물질(80)의 일부는 제1 영역(122) 상에, 나머지는 제1 영역(122)에 의해 덮여지지 않은 노출된 구조물 상에 바로 적층되며, 이들 두 부분은 화소 전극용 도전 물질(80)의 스텝 커버리지가 우수하지 않아 서로 연결되지 않고 절개되는 점은 이전 실시예들과 동일하다.
이어서, 도 32 및 도 33을 참조하면, 리프트 오프법을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전 물질(80)을 제거한다. 이에 따라 화소 전극(82''')이 형성된다. 리프트 오프 방법 및 그 성능은 이전 실시예들과 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들 및 이들의 변형례들에 따른 박막 트랜 지스터 기판 및 이의 제조 방법에 의하면, 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 단가가 저렴한 산화 아연을 포함하는 화소 전극을 포함함으로써, 박막 트랜지스터 기판의 제조 원가를 절감할 수 있다.
둘째, 산화 아연을 포함하는 화소 전극용 도전 물질의 스트립을 포함하는 리프트 오프법을 이용함으로써, 용이하게 박막 트랜지스터 기판을 제조할 수 있다.
셋째, 산화 아연을 포함하는 화소 전극용 도전 물질은 스트리퍼에 쉽게 용해되어, 스트리퍼 재사용시 필터의 수명을 연장하고, 화소 전극용 도전 물질이 화소 영역에 부착되는 화소 불량을 방지할 수 있다.
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- 절연 기판 상에, 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;상기 게이트 배선 상에, 소스 전극 및 드레인 전극을 포함하고 상기 게이트 배선과 절연된 데이터 배선을 형성하는 단계;상기 데이터 배선 상에, 상기 드레인 전극의 일부 및 화소 영역을 노출하는 보호막 패턴을 형성하는 단계; 및상기 드레인 전극과 전기적으로 접속되고, 산화 아연을 포함하는 화소 전극을 형성하는 단계를 포함하고,상기 보호막 패턴을 형성하는 단계는,상기 게이트 배선 및 상기 데이터 배선 상에 보호막을 형성하는 단계;상기 보호막 상에 상기 드레인 전극의 일부 및 상기 화소 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 보호막을 과식각하는 단계를 포함하고,상기 포토레지스트 패턴은,상기 게이트 배선 및 상기 노출된 드레인 전극의 일부를 제외한 상기 데이터 배선 상에 형성된 제1 영역 및 상기 노출된 드레인 전극의 일부와 상기 화소 영역 사이에 형성되고 상기 제1 영역보다 두께가 작은 제2 영역을 포함하는 박막 트랜지스터 기판의 제조 방법.
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- 제8 항에 있어서,상기 보호막을 과식각하는 단계는,상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 보호막을 1차 식각하는 단계;상기 제2 영역을 스트리핑하는 단계; 및상기 제1 영역 아래의 상기 보호막에 언더컷이 발생하도록 상기 보호막을 2차 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제8 항에 있어서,상기 포토레지스트 패턴은 상기 게이트 배선 및 상기 노출된 드레인 전극의 일부를 제외한 상기 데이터 배선 상에 형성된 박막 트랜지스터 기판의 제조 방법.
- 제11 항에 있어서,상기 보호막을 과식각하는 단계는, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 보호막에 언더컷이 발생하도록 상기 보호막을 식각하는 단계인 박막 트랜지스터 기판의 제조 방법.
- 제8 항에 있어서,상기 화소 전극을 형성하는 단계는,상기 포토레지스트 패턴이 형성된 부위를 포함하여 상기 절연 기판의 전면에 화소 전극용 도전 물질을 도포하는 단계; 및상기 포토레지스트 패턴을 제거하여 상기 포토레지스트 패턴 상에 형성된 화소 전극용 도전 물질을 리프트 오프하여 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제14 항에 있어서,상기 화소 전극용 도전 물질을 리프트 오프하는 단계는, 스트리퍼를 이용하여 상기 게이트 배선 및 상기 노출된 드레인 전극의 일부를 제외한 상기 데이터 배선 상의 상기 포토레지스트 패턴을 제거함으로써 상기 게이트 배선 및 상기 노출된 드레인 전극의 일부를 제외한 상기 데이터 배선 상의 상기 화소 전극용 도전 물질을 제거하는 단계인 박막 트랜지스터 기판의 제조 방법.
- 제15 항에 있어서,상기 화소 전극용 도전 물질은 상기 스트리퍼에 용해되는 박막 트랜지스터 기판의 제조 방법.
- 제14 항에 있어서,상기 화소 전극용 도전 물질은 Al2O3, AlF3, B2O3, Ga2O3, Y2O3, SiO2, SiO, TiO2, ZrO3, HfO2, 및 GeO2로 이루어진 군으로부터 선택된 어느 하나 이상을 첨가재로 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제14 항에 있어서,상기 화소 전극용 도전 물질은 ZAO를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제8 항에 있어서,상기 게이트 배선을 형성하는 단계 이후에 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 보호막 패턴을 형성하는 단계는 상기 게이트 절연막을 식각하여 게이트 절연막 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제19 항에 있어서,상기 화소 전극은 상기 화소 영역에서 상기 절연 기판과 직접 접촉하도록 형성된 박막 트랜지스터 기판의 제조 방법.
- 제8 항에 있어서,상기 데이터 배선을 형성하는 단계 이전에 상기 게이트 배선 상에 액티브층을 형성하는 단계를 더 포함하고, 상기 보호막 패턴을 형성하는 단계는 상기 액티브층을 식각하여 액티브층 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제21 항에 있어서,상기 액티브층 패턴 및 상기 데이터 배선은 동일한 마스크를 이용하여 형성된 박막 트랜지스터 기판의 제조 방법.
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