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KR101085450B1 - 박막트랜지스터 기판과 그 제조방법 - Google Patents

박막트랜지스터 기판과 그 제조방법 Download PDF

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KR101085450B1
KR101085450B1 KR1020050011136A KR20050011136A KR101085450B1 KR 101085450 B1 KR101085450 B1 KR 101085450B1 KR 1020050011136 A KR1020050011136 A KR 1020050011136A KR 20050011136 A KR20050011136 A KR 20050011136A KR 101085450 B1 KR101085450 B1 KR 101085450B1
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정창오
석준형
김진관
배양호
조범석
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삼성전자주식회사
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Abstract

본발명은 박막트랜지스터 기판과 그 제조방법에 관한 것이다. 본발명에 따른 박막트랜지스터 기판은 알루미늄층과, 상기 알루미늄층 상에 위치하며 상기 알루미늄층 두께의 10 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 것을 특징으로 한다. 이에 의하여 알루미늄 배선에서 발생하는 힐록을 감소시킬 수 있다.

Description

박막트랜지스터 기판과 그 제조방법{TFT SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
도 1a 내지 도 1c는 상부 몰리브덴층이 제1두께를 가질 경우의 배선을 설명하기 위한 그림이며,
도 2a 내지 도 2c는 상부 몰리브덴층이 제2두께를 가질 경우의 배선을 설명하기 위한 그림이며,
도 3a 내지 도 3c는 상부 몰리브덴층이 제3 두께를 가질 경우의 배선을 설명하기 위한 그림이며,
도 4는 상부 몰리브덴층/알루미늄층의 두께비에 따른 몰리브덴과 알루미늄의 식각 속도 변화를 설명하기 위한 그림이며,
도 5a 및 도 5b는 표 1의 실험예 1에 대한 광학 현미경 사진이며,
도 6a 및 도 6b는 표 1의 실험예 2에 대한 광학 현미경 사진이며,
도 7a 및 도 7b는 표 1의 실험예 3에 대한 광학 현미경 사진이며,
도 8은 표 1의 실험예 4에 대한 광학 현미경 사진이며
도 9는 표 1의 실험예 5에 대한 광학 현미경 사진이며,
도 10a 및 도 10b는 표 1의 실험예 6에 대한 광학 현미경 사진이며,
도 11는 본 발명의 제1실시예에 따른 박막트랜지스터 기판의 평면도이며,
도 12은 도 11의 ⅩⅡ-ⅩⅡ를 따라 도시한 단면도이며,
도 13 내지 도 16는 본 발명의 제1실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이며,
도 17은 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 평면도이며,
도 18는 도 17의 ⅩⅧ-ⅩⅧ선을 따라 도시한 단면도이며,
도 19는 도 17의 ⅩⅨ-ⅩⅨ선을 따라 도시한 단면도이며,
도 20a 내지 도 27b는 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
22 : 게이트선 26 : 게이트 전극
62 : 데이터선 65 : 소스 전극
66 : 드레인 전극
본 발명은, 박막트랜지스터 기판과 그 제조방법에 관한 것이다.
액정표시장치는 박막트랜지스터 기판과 칼라필터 기판 사이에 액정이 주입되어 있는 액정표시패널을 포함한다. 액정표시패널은 비발광소자이기 때문에 박막트랜지스터 기판 후면에는 빛을 공급하기 위한 백라이트 유닛이 위치하고 있다. 백라이트에서 조사된 빛은 액정의 배열상태에 따라 투과량이 조정된다.
최근의 액정표시장치는 화면의 대면적화, 고해상도 그리고 고개구율을 요구하고 있다. 이에 따라 박막트랜지스터 기판에 형성되는 배선(게이트 배선, 데이터 배선)이 길어지고 있으며 반면 그 폭은 줄어들고 있다. 이러한 추세에서 배선 재료의 비저항이 높으면 RC 지연이 유발되어 화면이 왜곡되는 문제가 심각해진다.
지금까지 배선 재료로 사용된 크롬(Cr), 몰리브덴-텅스텐 합금(MoW) 등의 금속은 10μΩ/cm이상의 높은 비저항으로 20인치 이상의 액정표시장치에는 적용이 어렵다. 이에 따라 비저항이 작은 배선 재료를 사용하려는 요구가 커지고 있다.
비저항이 낮은 금속으로는 은, 구리, 알루미늄 등이 있다. 이 중 은과 구리의 경우 유리 기판과의 접착성이 현격히 낮다. 특히 구리는 비정질 규소 내로 침투하여 소자를 망가뜨리거나 반대로 비정질 규소가 구리 내로 침투하여 비저항 값을 높이는 문제가 있다.
이러한 은과 구리의 단점으로 인하여 현재 가장 일반적으로 사용되고 있는 배선 물질은 알루미늄을 기본 물질로 하고 있다. 알루미늄은 비저항이 3μΩ/㎝ 정도로 매우 낮고 배선 형성 공정이 용이하며 또한 저가격이라는 장점이 있다.
그러나 알루미늄은 화학약품에 대한 내식성이 약하여 쉽게 산화되거나 단선되는 문제가 있다. 이를 보완하기 위하여 화학약품에 대한 내식성이 강한 몰리브덴을 상부층으로 형성한다.
그런데 알루미늄층/몰리브덴층의 2중층 구조에서는 힐록이 발생하는 문제가 있다.
따라서 본발명의 목적은, 힐록 발생이 감소된 알루미늄 배선을 가지는 박막트랜지스터 기판을 제공하는 것이다.
본발명의 다른 목적은, 힐록 발생이 감소된 알루미늄 배선을 가지는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
본발명의 또 다른 목적은, 힐록 발생이 감소된 알루미늄 배선을 가지는 액정표시장치를 제공하는 것이다.
상기의 목적은 알루미늄층과, 상기 알루미늄층 상에 위치하며 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 박막트랜지스터 기판에 의하여 달성될 수 있다.
상기 알루미늄층과 상기 상부 몰리브덴층은 직접 접촉하고 있는 것이 바람직하다.
상기 상부 몰리브덴층의 두께는 상기 알루미늄층 두께의 20% 내지 27%인 것이 바람직하다.
상기 상부 몰리브덴층은 텅스텐(W), 지르코늄(Zr), 탄탈(Ta), 티타늄(Ti), 니오븀(niobium), 질소(nitrogen)로 이루어진 군 중에서 선택되는 적어도 어느 하나 이상의 원소를 더 포함하는 것이 바람직하다.
상기 알루미늄층 하부에 형성되어 있는 하부 몰리브덴층을 더 포함하는 것이 바람직하다.
상기의 목적은 게이트 배선과 데이터 배선을 포함하는 박막트랜지스터 기판에 있어서, 상기 게이트 배선과 데이터 배선 중 적어도 어느 하나는 순차적으로 형성되어 있는 알루미늄층과 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 것에 의하여도 달성될 수 있다.
상기 본발명의 다른 목적은 절연기판 상에 알루미늄층을 증착하는 단계와, 상기 알루미늄층 상에 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 증착하는 단계와, 상기 알루미늄층과 상기 몰리브덴층을 패터닝하여 배선을 형성하는 단계를 포함하는 박막트랜지스터 기판의 제조방법에 의하여 달성될 수 있다.
상기 배선 상에 절연막, 반도체층, 저항성 접촉층을 플라즈마 강화 화학기상증착 방법으로 순차적으로 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 본발명의 또 다른 목적은 게이트 배선과 데이터 배선을 포함하며, 상기 게이트 배선과 데이터 배선 중 적어도 어느 하나는 순차적으로 형성되어 있는 알루미늄층과 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 제1기판과, 상기 제1기판과 마주하는 제2기판과, 상기 제1기판과 상기 제2기판 사이에 위치하는 액정층을 포함하는 액정표시장치에 의하여 달성될 수 있다.
습식 식각(wet etching)에서 다중층으로 이루어진 배선의 형상 조절은 두 가지 측면이 중요하다. 첫째는 단일 금속층의 식각 속도이며 둘째는 각 금속층의 표준환원전위이다.
습식 식각에 사용되는 인산, 질산, 초산을 포함하는 식각액에 대한 단일 금 속층의 식각 속도를 살펴보면 몰리브덴층이 알루미늄층보다 2배정도 식각 속도가 빠르다.
그러나 알루미늄층을 하부층으로 그리고 몰리브덴층을 상부층으로 하는 2중층에서는 계면에서 몰리브덴층의 식각 속도가 느려진다. 이는 각 금속층 간의 표준환원전위가 다르기 때문이다. 접합된 두 금속층에 대하여 습식 식각을 행하면 상대적으로 표준환원전위가 작은 금속(애노드)은 상대적으로 표준환원전위가 큰 금속(캐소드)에 전자를 주게 된다. 이에 의하여 캐소드 금속은 단일층의 경우보다 식각 속도가 감소한다. 이를 갈바닉 효과(galvanic effect)라 한다.
알루미늄의 표준환원전위는 －1.76V이고 몰리브덴의 표준환원전위는 －0.2V이다. 몰리브덴층/알루미늄층(Mo/Al)의 경우 표준환원전위가 작은 알루미늄층이 애노드가 되어 캐소드인 몰리브덴층에 전자를 공급해 준다. 전자를 공급받는 몰리브덴층은 단일층인 경우보다 식각 속도가 저하된다.
한편 알루미늄 배선에서 발생하는 힐록(hillock)의 원인은 다음과 같다.
박막트랜지스터 기판의 제조에 있어 알루미늄 배선의 형성 후 절연막, 반도체층 등이 플라즈마 강화 화학기상증착(PECVD) 방법을 통해 증착된다. PECVD 공정은 약 300℃ 이상의 고온에서 이루어지는데, 이 과정에서 알루미늄이 압축응력을 가지게 되어 알루미늄 표면에서 확산이 잘 되는 결정립계(grain boundary)를 통하여 알루미늄이 이동하는데, 절연막을 뚫고 측면이나 상부 방향으로 이동한 알루미늄을 힐록(hillock)이라 한다.
몰리브덴층/알루미늄층 2중층의 경우 갈바닉 효과와 힐록 발생에 의해 배선 을 테이퍼(taper) 형상으로 만들기가 용이하지 않다. 본발명에서는 몰리브덴층과 알루미늄층의 두께비를 조절하여 몰리브덴층/알루미늄층 2중층을 바람직한 형상으로 형성한다.
이하 본발명을 첨부도면을 참조하여 설명한다.
도 1a 내지 도 1c는 상부 몰리브덴층(3)이 제1두께(d2)를 가질 경우의 배선을 설명하기 위한 그림이다.
도 1a와 같이 절연기판(1) 상에 알루미늄층(2)과 상부 몰리브덴층(3)이 순차적으로 증착되어 있다. 상부 몰리브덴층(3)의 상부에는 패터닝된 감광막(4)이 형성되어 있다. 이 상태에서 감광막(4)의 형상대로 배선을 형성하기 위하여 습식 식각이 진행된다. 식각액은 감광막(4)으로 가려지지 않은 알루미늄층(2)과 상부 몰리브덴층(3)을 동시에 식각한다. 여기서 알루미늄층(2)의 두께(d1)는 상부 몰리브덴층(3)의 두께(d2)에 비하여 비교적 크게 형성되어 있다. 설명한 바와 같이 상대적으로 표준환원전위가 작은 알루미늄층(2)은 애노드가 되어 표준환원전위가 큰 상부 몰리브덴층(3)에 전자를 공급하게 된다.
알루미늄층(2)으로부터 전자를 공급받는 상부 몰리브덴층(3)은 갈바닉 효과에 의해 식각 속도가 감소한다. 알루미늄층(2)의 두께(d1)가 상부 몰리브덴층(3)의 두께(d2)에 비하여 비교적 크게 형성되면 상부 몰리브덴층(3)은 단위 질량당 비교적 많은 전자를 공급받게 되어 식각 속도가 크게 감소된다. 이 결과 알루미늄층(2)이 상대적으로 많이 식각되어 배선은 도 1b와 같은 형태가 된다. 상부 몰리브덴층(3)은 알루미늄층(2)의 바깥쪽으로 연장되어 있는 오버행(A, overhang) 을 가지게 된다.
도 1b와 같은 배선 상에 도 1c와 같이 질화 규소(silicon nitride) 등으로 이루어진 절연막(4), 비정질 규소 등으로 이루어진 반도체층(5), n형 불순물이 고농도로 도핑되어 있는n+ 수소화 비정질 규소 등으로 이루어진 저항성 접촉층(6)의 3중층이 순차적으로 적층된다. 3중층은 통상 플라즈마 강화 화학기상증착(PECVD) 방법에 의해 적층되는데, 이 때 배선에는 300℃이상의 고온이 가해진다. 이 과정에서 알루미늄층(2)이 압축응력을 가지게 되어 힐록(7, 8)이 발생한다. 힐록(7, 8)은 측면으로 발생한 측면 힐록(side hillock, 7)과 상부로 발생한 상부 힐록(top hillock, 8)을 포함한다. 상부 몰리브덴층(3)은 알루미늄층(2)에서 발생하는 힐록(7, 8)을 캡핑(capping)하는 역할도 하는데 상부 몰리브덴층(3)의 두께(d1)가 작아서 상부 몰리브덴층(3)을 뚫고 힐록(7, 8)이 형성되는 것이다. 힐록(7, 8)이 발생하면 배선간의 단락과 같은 불량이 발생되어 배선의 신뢰성이 저하된다.
도 1c의 배선은 상부 몰리브덴층(3)에 오버행(A)이 형성되어 있기 때문에 오버행(A)과 인접하여 적층되는3중층은 적층각도가 크게 되어 연결이 끊어지는 스텝 오픈(step open)이 발생할 수도 있다. 스텝 오픈(step open) 역시 배선간의 단락을 유발시킨다.
도 2a 내지 도 2c는 상부 몰리브덴층(3)이 제2두께(d3)를 가질 경우의 배선을 설명하기 위한 그림이다. 상부 몰리브덴층(3)의 두께(d3)는 제1두께(d2)에 비해 비교적 크게 형성되어 있다.
도 2a와 같이 알루미늄층(2)의 전자는 상부 몰리브덴층(3)으로 공급된다. 상 부 몰리브덴층(3)의 두께(d3)가 비교적 크기 때문에 상부 몰리브덴층(3)의 단위 질량당 공급되는 전자의 수는 적게 된다. 이에 따라 상부 몰리브덴층(3)은 갈바닉 효과에 의한 영향보다 단일 금속층의 식각 속도에 더 큰 영향을 받는다. 이 결과 상부 몰리브덴층(3)이 알루미늄층(2)보다 식각이 많이 일어나 도 2b와 같은 배선이 형성된다. 알루미늄층(2)의 상부에는 상부 몰리브덴층(3)에 의해 가려지지 않는 부분(B)이 형성되어 있다.
도 2b와 같은 배선 상에 도 2c와 같이 3중층이 순차적으로 적층된다. 3중층의 적층 각도는 감소되어 스텝 오픈의 가능성은 줄어든다. 반면 상부 몰리브덴층(3)에 의해 가려지지 않은 알루미늄층(2) 부분(B)에는 측면 힐록(7)이 발생하고 외부로부터의 빛이 반사되어 화면에 얼룩이 발생한다.
도 3a 내지 도 3c는 상부 몰리브덴층이 제3두께(d4)를 가질 경우의 배선을 설명하기 위한 그림이다. 상부 몰리브덴층(3)의 두께(d4)는 제1두께(d2)와 제2두께(d3) 사이 값을 가진다..
도 3a와 같이 알루미늄층(2)의 전자는 상부 몰리브덴층(3)으로 공급된다. 상부 몰리브덴층(3)의 두께(d4)를 적절히 조절하면 갈바닉 효과에 의한 영향과 단일 금속층의 식각 속도 차이를 상쇄시켜 알루미늄층(2)과 상부 몰리브덴층(3)의 식각 속도를 유사하게 조절할 수 있다. 알루미늄층(2)과 상부 몰리브덴층(3)의 식각 속도를 유사하게 하면 도 3b와 같은 배선이 형성된다. 알루미늄층(2)과 상부 몰리브덴층(3)은 테이퍼 형상을 이루고 있다.
도 3b와 같은 배선 상에 도 3c와 같이 3중층이 순차적으로 적층된다. 3중층 의 적층각도는 비교적 작어 스텝 오픈의 가능성은 줄어든다. 한편 상부 몰리브덴층(3)에 의해 알루미늄층(2)이 캡핑되어 힐록 발생이 감소한다.
이상과 같이 알루미늄층(2)과 상부 몰리브덴층(3)의 두께비를 조절하면 힐록 발생을 감소시킬 수 있다. 또한 힐록이 방지되면 배선도 테이퍼 형상을 가지게 된다.
도 4를 보면 특정한 몰리브덴층/알루미늄층의 두께비에서 몰리브덴과 알루미늄의 식각 속도가 동일하게 되며 이 두께비에서 멀어질수록 몰리브덴과 알루미늄의 식각 속도에 차이가 발생함을 알 수 있다. 구체적으로 보면 몰리브덴층(3)의 두께가 작아지면 알루미늄의 식각 속도가 몰리브덴의 식각 속도에 비해 빨라지는데 이는 작은 두께의 몰리브덴층은 갈바닉 효과에 의한 영향을 크게 받기 때문이다. 반면 몰리브덴층의 두께가 커지면 몰리브덴의 식각 속도가 알루미늄 식각 속도에 비해 빨라지는데 이는 몰리브덴이 갈바닉 효과보다 단일층의 식각 속도에 큰 영향을 받기 때문이다.
도 4로부터 적절한 몰리브덴층/알루미늄층 두께비에서 알루미늄과 몰리브덴의 식각 속도를 유사하게 할 수 있음을 알 수 있다.
실험예
알루미늄과 몰리브덴의 식각 속도가 유사해져 힐록 발생이 억제되는 몰리브덴층/알루미늄층 두께비를 찾기 위하여 다음과 같은 실험을 실시하였다.
절연기판 상에 알루미늄층과 몰리브덴층을 스퍼터링 방법으로 순차적으로 증착하였다. 알루미늄층의 두께는 3000Å으로 일정하게 하였으며 상부 몰리브덴층의 두께는 200Å 내지 1500Å사이에서 변화시켰다.
이후 알루미늄층과 몰리브덴층을 습식 식각 방법으로 패터닝한 후 약320℃에서 플라즈마 강화 화학기상증착법을 사용하여 질화 규소층, 비정질 규소층, n+ 비정질 수소화 규소층을 순차적으로 증착하였다. 질화 규소층의 두께는 약 4500Å, 비정질 규소층의 두께는 약 2000Å, n+ 비정질 수소화 규소층의 두께는 약 500Å이었다.
3중층 증착후 광학 현미경(optical microscope)을 이용해 배선 상태를 관찰하여 상부 힐록(top hillock)과 측면 힐록(side hillock)의 발생 여부를 관찰하였다.
표 1에 실험조건과 힐록 발생여부를 나타내었으며 도 5a 내지 도 10b는 광학 현미경 이미지를 나타낸 것이다.
표 1
Figure 112005007127893-pat00001
도 5a 및 도 5b를 보면 배선 상에 위치하는 상부 힐록과 배선 측면으로 돌출 되어 있는 측면 힐록이 많이 발생했음을 알 수 있다. 이는 실험예 1에서는 몰리브덴층/알루미늄층 두께비가 6.67%로 작아 몰리브덴층을 뚫고 힐록이 발생하였기 때문이다.
몰리브덴층/알루미늄층 두께비가 10%인 실험예 2에서는 힐록이 많이 감소하였으며 특히 측면 힐록이 급격히 감소하였다. 몰리브덴층/알루미늄층 두께비가 20%인 실험예 3에서는 측면 힐록은 관찰되지 않았다. 이는 몰리브덴층의 두께가 두꺼워져 힐록을 방지하기 때문이다.
몰리브덴층/알루미늄층 두께비가 27%인 실험예 4에서는 상부 힐록이 관찰되지 않은 반면 측면 힐록의 소량 발생이 관찰되었다. 몰리브덴층/알루미늄층 두께비가 각각 40%와 50%인 실험예 5와 실험예 6에서는 상부 힐록은 여전히 발생하지 않는 반면 측면 힐록은 증가하며 특히 실험예 6에서 급격히 증가하였다. 상부 힐록은 몰리브덴층의 두께가 두꺼워지면 더욱 효과적으로 방지된다. 반면 몰리브덴층/알루미늄층 두께비가 커질수록 몰리브덴층의 식각 속도가 증가하여 알루미늄층 상부 중 몰리브덴층에 의해 가려지지 않는 부분이 발생하여 이 부분에서 측면 힐록이 발생하는 것이다.
이상의 실험예로부터 힐록을 감소시키기 위해서는 몰리브덴층/알루미늄층 두께비가 10% 내지 40%인 것이 바람직함을 알 수 있다. 특히 상부 힐록과 측면 힐록 모두를 효과적으로 감소시키기 위해서는 몰리브덴층/알루미늄층의 두께비가 20 내지 27%사이인 것이 더 바람직함을 알 수 있다.
이하에서는 본 발명에 따른 박막트랜지스터 기판과 그 제조방법을 실시예를 통하여 설명한다.
도 11은 본 발명의 제1 실시예에 따른 박막트랜지스터 기판의 평면도이며, 도 12은 도 11에 도시한 박막트랜지스터 기판의 ⅩⅡ-ⅩⅡ선을 따라 도시한 단면도이다. 또한, 도 13 내지 도 16은 본 발명의 제1 실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
절연기판(10) 위에 게이트 배선(22, 24, 26)이 형성되어 있다. 여기서 게이트 배선(22, 24, 26)은 각각 알루미늄층(221, 241, 261), 상부 몰리브덴층(222, 242, 262)의 2중층으로 이루어져 있으며 상부 몰리브덴층(222, 242, 262)의 두께는 알루미늄층(221, 241, 261) 두께의 10% 내지 40%이다.
게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. 여기서 게이트선(22)의 한 쪽 끝 부분(24)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
절연기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(65, 66, 68)이 형성되어 있다. 데이터 배선(65, 66, 68) 역시 알루미늄층(651, 661, 681), 상부 몰리브덴층(652, 662, 682)의 2중층으로 이루어져 있으며 상부 몰리브덴층(652, 662, 682) 두께는 알루미늄층(651, 661, 681) 두께의 10 내지 40%이다.
데이터선(62)도 도시하지는 않았지만 데이터 배선(65, 66, 68)과 같은 2중층이다.
데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 이 때, 데이터선(62)의 한 쪽 끝 부분(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크릴계 유기 절연막 등으로 이루어진 보호막(70)이 형성되어 있다. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4 내지 10배 빠르므로 공정 시간 면에서도 매우 유리하다.
보호막(70)에는 드레인 전극(66) 및 데이터선의 끝 부분(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선의 끝 부분(24)을 드러내는 접촉 구멍(74)이 형성되어 있다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68)과 연결되어 있는 접촉 보조 부재(86, 88)가 형성되어 있다. 여기서, 화소 전극(82)과 접촉 보조 부재(86, 88)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명전도막으로 이루어져 있다. 즉 드레인 전극(66)은 몰리브덴층(664)를 통해 화소 전극(82)과 접촉하게 된다.
여기서, 화소 전극(82)은 도 11 및 도 12에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화할 수 있다. 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도, 보호막(70)의 저유전율 CVD막 등으로 형성하면 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다.
제 1실시예에 따른 박막트랜지스터 기판의 제조방법을 살펴보면, 먼저, 도 13에 도시한 바와 같이, 절연기판(10) 위에 알루미늄층(221, 241, 261)과 상부 몰리브덴층(222, 242, 262)의 2중층으로 이루어진 게이트 금속층을 증착하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22) 및 게이트 전극(26)을 포함하며 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다.
다음, 도 14에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다.
다음, 도 15에 도시한 바와 같이, 알루미늄층(621, 651, 661), 상부 몰리브덴층(622, 652, 662)의 2중층으로 이루어진 데이터 금속층을 증착하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65) 및 소스 전극(65)과 분리되어 되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다.
이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것 이 바람직하다.
다음으로, 도 16에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.
이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트선의 끝 부분(24), 드레인 전극(66) 및 데이터선의 끝 부분(68)을 드러내는 접촉구멍(74, 76, 78)을 형성한다.
다음, 도 11 및 도 12에 도시한 바와 같이, ITO 또는 IZO막을 증착하고 사진 식각하여 접촉구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68)과 각각 연결되는 있는 접촉 보조 부재(86, 88)를 각각 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다.
이상의 제1실시예는 박막트랜지스터 기판의 제조에 있어 마스크를 5개 사용한 경우이며 아래에서 설명한 제2실시예는 마스크를 4매 사용한 경우이다.
도 17은 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 평면도이고, 도 18은 도 17의 ⅩⅧ-ⅩⅧ선을 따라 도시한 단면도, 도 19은 도 17의 ⅩⅨ-ⅩⅨ선을 따라 도시한 단면도이다. 또한, 도 20a 내지 도 27b는 본 발명의 제2실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
절연기판(10) 위에는 제1실시예와 동일하게 알루미늄층(221, 241, 261)과 상 부 몰리브덴층(222, 242, 262)의 2중층으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. 상부 몰리브덴층(222, 242, 262) 두께는 알루미늄층(221, 241, 261) 두께의 10 내지 40%이다.
또한, 기판 소재(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. 유지 전극선(28)도 게이트 배선(22, 24, 26)과 같이 4중층으로 되어 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체(64)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.
게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 알루미늄층(621, 641, 651, 661, 681)과 상부 몰리브덴층(622, 642, 652, 662, 682)의 2중층으로 이루어진 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 상부 몰리브덴층(622, 642, 652, 662, 682) 두께는 알루미늄층(621, 641, 651, 661, 681) 두께의 10 내지 40%이다. 데이터 배선은 세로 방향으로 형성되어 있으며 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터선의 끝 부분(68)을 가지는 데이터선(62), 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체(64) 또한 형성하지 않는다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체(64)와 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지 스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 드레인 전극(66), 데이터선의 끝 부분(68) 및 유지 축전기용 도전체(64)를 드러내는 접촉 구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트선의 끝 부분(24)을 드러내는 접촉 구멍(74)을 가지고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 또는 IZO(indium tin oxide) 따위의 투명전도 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적ㅇ전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체(64)와도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트선의 끝 부분(24) 및 데이터선의 끝 부분(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 접촉 보조 부재(86, 88) 가 형성되어 있다. 이 접촉 보조 부재(86, 88)는 끝 부분(24, 68)과 외부 회로 장치와의 접착성을 보완하고 게이트선 및 데이터선 각각의 끝 부분(24, 68)을 보호하는 역할을 하며 역시 투명전도막으로 형성되어 있다.
제2 실시예에 따른 박막트랜지스터 기판의 제조방법을 살펴보면, 도 20a 및 도 20b와 같이 제1 실시예와 동일하게 알루미늄층(221, 241, 261, 281)과 상부 몰리브덴층(222, 242, 262, 282)을 사진 식각하여 게이트선(22), 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다. 이때, 외부 회로와 연결되는 게이트선(22)의 한 쪽 끝 부분(24)은 폭이 확장되어 있다.
다음, 도 21a 및 21b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 데이터 배선을 형성하기 위해 알루미늄층(601), 상부 몰리브덴층(602)의 2중층으로 이루어진 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다.
그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 21a 및 21b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(E), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(D)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감 광막(114)의 두께와 데이터 배선부(E)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, C 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 고분자 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광 막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고, 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(E)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 기타 부분(D)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 22a 및 22b에 도시한 것처럼, 기타 부분(D)에 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나 건식식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 23a 및 도 23b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(E)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체(64) 만이 남고 기타 부분(D)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이 때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 24a 및 24b에 도시한 바와 같이, 기타 부분(D)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6 과 HCl의 혼합 기체나, SF6 과 O2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 24a 및 24b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(D)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(E)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체(64) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 25a 및 25b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우, 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF4 와 HCl의 혼합 기체나 CF4 와 O2 의 혼합 기체를 들 수 있으며, CF4 와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 24b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(E)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
다음, 도 26a 및 도 26b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.
이어, 도 27a 및 도 27b에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트선의 끝 부분(24), 데이 터선의 끝 부분(68) 및 유지 축전기용 도전체(64)를 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다.
마지막으로, 도 18 및 도 19에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여, 드레인 전극(66) 및 유지 축전기용 도전체(64)와 연결된 화소 전극(82), 게이트선의 끝 부분(24)과 게이트 접촉 보조 부재(86) 및 데이터선의 끝 부분(68)과 연결된 데이터 접촉 보조 부재(88)를 형성한다.
한편, ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.
이상의 실시예는 다양하게 변형이 가능하다. 상부 몰리브덴층은 텅스텐(W), 지르코늄(Zr), 탄탈(Ta), 티타늄(Ti), 니오븀(niobium) 중 어느 하나를 더 포함할 수 있다. 또한 알루미늄층 하부에는 하부 몰리브덴층이 추가로 형성되어 3중층 배선을 형성할 수도 있다.
본발명에 따른 박막트랜지스터 기판은 액정표시장치 또는 유기전기발광장치(organic light emitting diode) 등의 표시장치에 사용될 수 있다.
유기전기발광장치는 전기적인 신호를 받아 발광하는 유기물을 이용한 자발광형 소자이다. 유기전기발광장치에는 음극층(화소전극), 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층, 양극층(대향전극)이 적층되어 있다. 본발명에 따른 박막트랜지스터 기판의 드레인 전극은 음극층과 전기적으로 연결되어 데이터 신호를 인가할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 힐록 발생이 감소하는 알루미늄 배선을 가지는 박막트랜지스터 기판과 제조방법이 제공된다.

Claims (9)

  1. 알루미늄층과;
    상기 알루미늄층 상에 위치하며 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 알루미늄층과 상기 상부 몰리브덴층은 직접 접촉하고 있는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제1항에 있어서,
    상기 상부 몰리브덴층의 두께는 상기 알루미늄층 두께의 20% 내지 27%인 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 상부 몰리브덴층은 텅스텐(W), 지르코늄(Zr), 탄탈(Ta), 티타늄(Ti), 니오븀(niobium), 질소(nitrogen)로 이루어진 군 중에서 선택되는 하나 이상의 원소를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 알루미늄층 하부에 형성되어 있는 하부 몰리브덴층을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 게이트 배선과 데이터 배선을 포함하는 박막트랜지스터 기판에 있어서,
    상기 게이트 배선과 데이터 배선 중 하나는 순차적으로 형성되어 있는 알루미늄층과 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 절연기판 상에 알루미늄층을 증착하는 단계와;
    상기 알루미늄층 상에 상기 알루미늄층 두께의 10& 내지 40%의 두께를 가지는 상부 몰리브덴층을 증착하는 단계와;
    상기 알루미늄층과 상기 몰리브덴층을 패터닝하여 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  8. 제7항에 있어서,
    상기 배선 상에 절연막, 반도체층, 저항성 접촉층을 플라즈마 강화 화학기상증착 방법으로 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  9. 게이트 배선과 데이터 배선을 포함하며, 상기 게이트 배선과 데이터 배선 중 하나는 순차적으로 형성되어 있는 알루미늄층과 상기 알루미늄층 두께의 10% 내지 40%의 두께를 가지는 상부 몰리브덴층을 포함하는 제1기판과;
    상기 제1기판과 마주하는 제2기판과;
    상기 제1기판과 상기 제2기판 사이에 위치하는 액정층을 포함하는 것을 특징으로 하는 액정표시장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4155317B2 (ja) * 2006-07-11 2008-09-24 セイコーエプソン株式会社 電気光学装置、及びこれを備えた電子機器
KR101411677B1 (ko) * 2007-11-27 2014-06-25 엘지디스플레이 주식회사 유기전계발광소자
KR102069158B1 (ko) * 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
JP6278633B2 (ja) * 2013-07-26 2018-02-14 三菱電機株式会社 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW329500B (en) * 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
US6081308A (en) * 1996-11-21 2000-06-27 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
US6337520B1 (en) * 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
US6445004B1 (en) * 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
KR100229678B1 (ko) * 1996-12-06 1999-11-15 구자홍 박막트랜지스터 및 그의 제조방법
KR100229613B1 (ko) * 1996-12-30 1999-11-15 구자홍 액정 표시 장치 및 제조 방법
KR100338008B1 (ko) * 1997-11-20 2002-10-25 삼성전자 주식회사 질화 몰리브덴-금속 합금막과 그의 제조 방법, 액정표시장치용 배선과 그의 제조 방법 및 액정 표시 장치와 그의 제조방법
KR100303348B1 (ko) 1998-06-26 2002-06-20 박종섭 액정표시소자의 데이터 라인 형성방법
JP3488681B2 (ja) * 1999-10-26 2004-01-19 シャープ株式会社 液晶表示装置
US6930732B2 (en) * 2000-10-11 2005-08-16 Lg.Philips Lcd Co., Ltd. Array substrate for a liquid crystal display
JP4113387B2 (ja) * 2002-07-24 2008-07-09 シャープ株式会社 携帯端末装置並びに情報読取プログラム及びそのプログラムを記録した記録媒体

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법

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