KR20080045961A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
화소 불량 및 배선 불량이 감소되고 공정 시간이 단축된 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 절연 기판 상에 형성되고, 게이트선, 게이트 전극 및 게이트 끝단을 포함하는 게이트 배선과, 게이트 끝단을 제외한 게이트 배선의 적어도 일부 위에 순서대로 배치된 게이트 절연막 패턴, 액티브층 패턴 및 저항성 접촉층 패턴과, 게이트 끝단과 직접 접촉하여 게이트 끝단을 덮는 캡핑 패턴, 게이트선과 교차하는 데이터선, 및 저항성 접촉층 패턴 상에 서로 이격되어 형성된 소스 전극과 드레인 전극을 포함하는 데이터 배선과, 게이트 끝단과 전기적으로 접속되는 보조 게이트 끝단을 포함한다.
게이트 끝단, 캡핑 패턴, 게이트 절연막 패턴
Description
도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
28: 유지 전극 30: 게이트 절연막
32: 게이트 절연막 패턴 40: 액티브층
44: 액티브층 패턴 50: 도핑된 비정질 규소층
55, 56: 저항성 접촉층 61: 캡핑 패턴
62: 데이터선 65: 소스 전극
66: 드레인 전극 67: 드레인 전극 확장부
68: 데이터 끝단 70: 보호막
74: 제1 컨택홀 77: 제2 컨택홀
78: 제3 컨택홀 82: 화소 전극
84: 보조 게이트 끝단 88: 보조 데이터 끝단
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 화소 불량 및 배선 불량이 감소되고 공정 시간이 단축된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 박막 트랜지스터 기판에는 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자소자인 박막 트랜지스터를 각 화소 전극에 연결하고, 이 박막 트랜 지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line) 등 다수의 배선 및 절연막을 형성하며, 다수의 배선에 전기적 신호를 인가하기 위해 끝단 및 이러한 끝단과 연결되어 직접 외부 구동 회로로부터 전기적 신호를 인가받는 보조 끝단이 형성된다.
일반적으로 끝단과 보조 끝단은 표준 환원 전위차가 큰 서로 다른 물질로 이루어져 있어 접속 부위에 부식이 발생할 수 있다.
이를 방지하기 위해 끝단을 다른 물질로 캡핑하는 구조가 연구되고 있으나, 이 또한 공정 시간이 증가되고, 공정 중에 이용되는 포토레지스트에 의해 화소 불량이 발생하는 문제점이 있다.
따라서, 끝단과 보조 끝단 접속 부위의 부식 및 화소 불량을 방지하고, 공정 시간을 단축할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 화소 불량 및 배선 불량이 감소되고 공정 시간이 단축된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연 기판 상에 형성되고, 게이트선, 게이트 전극 및 게이트 끝단을 포함하는 게이트 배선과, 상기 게이트 끝단을 제외한 상기 게이트 배선의 적어도 일부 위에 순서대로 배치된 게이트 절연막 패턴, 액티브층 패턴 및 저항성 접촉층 패턴과, 상기 게이트 끝단과 직접 접촉하여 상기 게이트 끝단을 덮는 캡핑 패턴, 상기 게이트선과 교차하는 데이터선, 및 상기 저항성 접촉층 패턴 상에 서로 이격되어 형성된 소스 전극과 드레인 전극을 포함하는 데이터 배선과, 상기 게이트 끝단과 전기적으로 접속되는 보조 게이트 끝단을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에, 게이트선, 게이트 전극 및 게이트 끝단을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 끝단을 제외한 상기 게이트 배선의 적어도 일부 위에 순서대로 배치되도록 게이트 절연막 패턴, 액티브층 패턴 및 미분리 저항성 접촉층 패턴을 형성하는 단계와, 상기 게이트 끝단과 직접 접촉하여 상기 게이트 끝단을 덮는 캡핑 패턴, 상기 게이트선과 교차하는 데이터선, 및 상기 미분리 저항성 접촉층 패턴 상에서 서로 이격되는 소스 전극과 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와, 상기 게이트 끝단과 전기적으로 접속되는 보조 게이트 끝단을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다.
먼저 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조에 대해 설명한다. 도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
박막 트랜지스터 기판(100)은 절연 기판(10) 상에 형성된 다수의 배선들로 이루어진다.
절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선(22, 24, 26, 28)이 형성되어 있다. 게이트 배선(22, 24, 26, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선(22)으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)의 폭이 확장되어 게이트선(22)과 평행하게 형성되어 있는 유지 전극(28)을 포함한다.
게이트 끝단(24)은 후술하는 게이트 절연막 패턴(32)에 의해 덮여지지 않고, 직접 캡핑 패턴(61)에 의해 덮여진다. 캡핑 패턴(61)과 게이트 끝단(24)을 구성하는 물질은 표준 환원 전위차가 크지 않아 부식이 발생할 위험이 작다. 이에 대하여 이후에 상세히 설명한다. 유지 전극(28)은 후술하는 화소 전극(82)과 오버랩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있다.
게이트 배선(22, 24, 26, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 네오디뮴(Nd) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24, 26, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24, 26, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨, 네오디뮴 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막, 및 알루미늄 하부막과 네오디뮴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24, 26, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트선(22) 중 후술하는 데이터선(62)과 오버랩되는 부위의 상부, 게이트 전극(26)의 상부에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막 패턴(32)이 형성되어 있다. 한편, 게이트 끝단(24)과 화소 영역 등에는 게이트 절연막 패턴(32)이 형성되어 있지 않으며, 게이트 끝단(24)은 후술하는 캡핑 패 턴(61)에 전부 덮여지게 된다.
게이트 절연막 패턴(32) 상부에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 액티브층 패턴(44)이 게이트 절연막 패턴(32)과 동일한 패턴의 섬 모양으로 형성되어 있으며, 액티브층 패턴(44)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층 패턴(55, 56)이 각각 형성되어 있다.
저항성 접촉층 패턴(55, 56) 위에는 데이터 배선(61, 62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(61, 62, 65, 66, 67, 68)은 게이트 끝단(24)을 전부 오버랩하도록 형성되어 게이트 끝단(24)과 직접 접촉하여 게이트 끝단(24)을 덮는 캡핑 패턴(61), 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝으로부터 연장되어 외부로부터 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 이격되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 화소 전극(82)과 접촉하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(61, 62, 65, 66, 67, 68)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질의 상부막(미도시)으로 이 루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
캡핑 패턴(61)은 다른 데이터 배선(62, 65, 66, 67, 68)들과 마찬가지로 예를 들어 몰리브덴으로 이루어질 수 있는바, 몰리브덴은 후술하는 화소 전극(82)을 구성하는 ITO와 표준 환원 전위차가 크지 않아, 갈바닉 효과에 의한 부식이 방지될 수 있다. 이에 대하여 이후에 상세히 설명한다.
소스 전극(65)은 액티브층 패턴(44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 액티브층 패턴(44)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층 패턴(55, 56)은 그 하부의 액티브층 패턴(44)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 개재되며 접촉 저항을 낮추어 주는 역할을 한다.
데이터 배선(61, 62, 65, 66, 67, 68) 및 이들이 가리지 않는 액티브층 패턴(44) 상부 및 노출된 절연 기판(10) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 액티브층 패턴(44)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(미도시)이 추가로 형성될 수도 있다.
보호막(70)에는 캡핑 패턴(61)을 드러내는 제1 컨택홀(74), 드레인 전극(66), 구체적으로 드레인 전극 확장부(67)를 노출시키는 제2 컨택홀(77) 및 데이터 끝단(68)을 각각 드러내는 제3 컨택홀(78)이 형성되어 있다. 보호막(70) 위에는 제1 컨택홀(74)을 통하여 캡핑 패턴(61)과 전기적으로 접속되는 보조 게이트 끝단(84), 제2 컨택홀(77)을 통하여 드레인 전극(66) 또는 드레인 전극 확장부(67)와 전기적으로 접속되는 화소에 위치하는 화소 전극(82), 및 제3 컨택홀(78)을 통하여 데이터 끝단(68)과 전기적으로 접속되는 보조 데이터 끝단(88)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(82)은 상부 기판(미도시)의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터 끝단(84, 88)은 ITO로 이루어져 있다.
화소 전극(82)은 드레인 전극(66)또는 드레인 전극 확장부(67)와 접속되는 부위 및 유지 전극(28)과 오버랩되는 부위를 제외하고는 절연 기판(10)의 바로 위에 형성될 수 있다. 화소 전극(82)이 게이트 절연막(30)을 개재하지 않고 절연 기판(10)의 바로 위에 형성됨으로써, 백라이트 어셈블리(미도시)로부터 출사된 빛의 투과율이 향상될 수 있다.
보조 게이트 끝단(84)은 캡핑 패턴(61)과 전기적으로 접속되어 게이트 끝 단(24)에 게이트 신호를 전달한다. 보조 게이트 끝단(84)이 직접 캡핑 패턴(61)과 전기적으로 접속되는 반면, 보조 게이트 끝단(84)이 게이트 끝단(24)과는 직접 접촉되지 않게 되어, 갈바닉 효과에 의한 부식이 방지될 수 있다. 구체적으로 설명하면, 일반적으로 ITO로 이루어진 보조 게이트 끝단(84)이 예를 들어 알루미늄과 네오디뮴의 합금으로 이루어진 게이트 끝단(24)과 직접 전기적으로 접속되는 경우, 알루미늄/네오디뮴 합금과 ITO간의 표준 환원 전위차가 커서 접속 부위에 갈바닉 효과에 의한 부식이 발생할 수 있으나, 본 실시예의 경우 ITO로 이루어진 보조 게이트 끝단(84)이 예를 들어 몰리브덴으로 이루어진 캡핑 패턴(61)과 접촉함으로써 부식이 방지된다. 이는 ITO와 몰리브덴의 표준 환원 전위차가 크지 않기 때문이다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 2 내지 도 6 및 도 1a와 도 1b를 참조하여 상세히 설명한다.
먼저 도 2 및 도 1a를 참조하면, 절연 기판(10) 상에 게이트선(22), 게이트 끝단(24), 게이트 전극(26), 유지 전극(28)을 포함하는 게이트 배선(22, 24, 26, 28)을 형성한다.
이어서, 도 3 및 도 1a를 참조하면, 상기 결과물 상에 질화 규소로 이루어진 게이트 절연막(30), 액티브층(40) 및 도핑된 비정질 규소층(50)을 예컨대, 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한다.
이어서, 도 4 및 도 1a를 참조하면, 상기 결과물 상에 포토레지스트 물질을 도포하고 식각마스크를 통하여 포토레지스트 물질을 패터닝하여 포토레지스트 패 턴(110)을 형성한다.
이때, 포토레지스트 패턴(110)은 게이트 전극(26) 상부 및 후술하는 소스 전극(65) 및 드레인 전극(66)이 형성될 도핑된 비정질 규소층(50) 상부를 커버하도록 형성된다. 포토레지스트 패턴(110)은 이러한 부위에 두께의 차이 없이 균일한 두께로 형성된다. 따라서, 이후의 공정에서 포토레지스트 패턴(110)을 에치백(etch back)하는 공정이 포함되지 않으므로, 포토레지스트 물질의 파티클(particle)에 의한 화소 불량이나, 챔버 오염이 방지될 수 있다. 또한, 두께가 얇은 포토레지스트 패턴(미도시)을 별도로 형성하기 위해 하프톤 마스크나 슬릿 마스크를 이용하지 않을 수 있어 경제적일 수 있다. 또한, 에치백 공정을 이용하지 않아 RIE(Reactive Ion Etch) 설비뿐만 아니라 PE(Plasma Etch) 설비도 이용할 수 있으므로 공정 다각화가 가능하다.
이어서, 도 4, 도 5 및 도 1a를 참조하면, 포토레지스트 패턴(110)을 식각마스크로 이용하여, 도핑된 비정질 규소층(50), 액티브층(40) 및 게이트 절연막(30)을 동시에 식각하여, 게이트 절연막 패턴(32), 액티브층 패턴(44), 및 미분리 저항성 접촉층 패턴(51)을 형성한다. 이 경우 식각 기체는 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용할 수 있다. 이에 따라 게이트 끝단(24)이 외부로 노출되고, 화소 영역 등에서 절연 기판(10)이 노출된다. 이와 같이, 1회의 식각에 의해 게이트 절연막 패턴(32), 액티브층 패턴(44), 및 미분리 저항성 접촉층 패턴(51)을 형성함으로써, 게이트 끝단(24)을 노출시키는 공정, 포토레지스트 패 턴(110)을 식각마스크로 이용하여 액티브층 패턴(44) 등을 형성하는 공정, 및 두께가 얇은 포토레지스트 패턴을 에치백하여 제거하는 공정 등 다단계의 공정을 거치지 않고 간단히 상술한 패턴들을 형성하고, 게이트 끝단(24)을 노출시킬 수 있으므로 공정 시간을 단축할 수 있다. 또한, 게이트 끝단(24)의 노출 시간이 최소화되어, 액티브층 패턴(44) 등을 형성하기 위한 식각 공정에서 게이트 끝단(24)이 손상되는 것을 방지할 수 있다.
이어서, 도 5, 도 6 및 도 1a를 참조하면, 상기 결과물 상에 데이터 배선용 도전 물질을 예를 들어 스퍼터링의 방법으로 증착한다. 이어서, 식각마스크를 이용하여 데이터 배선용 도전 물질을 식각함으로써, 게이트 끝단(24)과 직접 접촉하여 게이트 끝단(24)을 덮는 캡핑 패턴(61), 게이트선(22)과 교차하는 데이터선(62), 및 미분리 저항성 접촉층 패턴(51) 상에 서로 이격되어 형성된 소스 전극(65)과 드레인 전극(66)을 포함하는 데이터 배선(61, 62, 65, 66, 67, 68)을 형성한다. 기타 부분의 데이터 배선용 도전 물질은 모두 제거되며, 하부의 절연 기판(10)이 드러난다. 이어서, 이격된 소스 전극(65)과 드레인 전극(66) 사이에 노출된 미분리 저항성 접촉층 패턴(51)을 식각하여 저항성 접촉층 패턴(55, 56)을 형성한다. 저항성 접촉층 패턴(55, 56)의 형성에는 소스 전극(65) 및 드레인 전극(66)을 형성할 때 사용한 식각마스크와 동일한 식각마스크를 이용한다.
이어서, 도 6, 도 1a 및 도 1b를 참조하면, 상기 결과물 상에 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전 율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 끝단(24), 드레인 전극 확장부(67) 및 데이터 끝단(68)을 각각 드러내는 제1 컨택홀(74), 제2 컨택홀(77), 및 제3 컨택홀(78)을 형성한다. 이어서, ITO막을 증착하고 사진 식각하여 제1 컨택홀(74)을 통하여 캡핑 패턴(61)과 전기적으로 접속되는 보조 게이트 끝단(84), 제2 컨택홀을 통하여 드레인 전극(66) 또는 드레인 전극 확장부(67)와 전기적으로 접속되는 화소 전극(82), 및 제3 컨택홀(78)을 통하여 데이터 끝단(68)과 전기적으로 접속되는 보조 데이터 끝단(88)을 형성한다. 특히 ITO로 이루어진 보조 게이트 끝단(84)과 예를 들어 몰리브덴으로 이루어진 캡핑 패턴(61)이 직접 전기적으로 접속되고, 알루미늄과 네오디뮴 합금으로 이루어진 게이트 끝단(24)에 직접 접속되지 않으므로 ITO와 이들 합금 물질의 표준 환원 전위차에 의한 부식을 방지하면서도 보조 게이트 끝단(84)과 캡핑 패턴(61)을 통하여 게이트 끝단(24)에 게이트 신호를 전달할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 의하면, 게이트 끝단 등에 부식이 방지되고, 화소 불량이 방지되며, 공정 시간이 단축될 수 있다.
Claims (11)
- 절연 기판 상에 형성되고, 게이트선, 게이트 전극 및 게이트 끝단을 포함하는 게이트 배선;상기 게이트 끝단을 제외한 상기 게이트 배선의 적어도 일부 위에 순서대로 배치된 게이트 절연막 패턴, 액티브층 패턴 및 저항성 접촉층 패턴;상기 게이트 끝단과 직접 접촉하여 상기 게이트 끝단을 덮는 캡핑 패턴, 상기 게이트선과 교차하는 데이터선, 및 상기 저항성 접촉층 패턴 상에 서로 이격되어 형성된 소스 전극과 드레인 전극을 포함하는 데이터 배선; 및상기 게이트 끝단과 전기적으로 접속되는 보조 게이트 끝단을 포함하는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 데이터 배선 및 상기 절연 기판 상부에 형성된 보호막을 더 포함하고,상기 보호막에는 상기 캡핑 패턴을 노출시키는 제1 컨택홀이 형성되어 있는 박막 트랜지스터 기판.
- 제2 항에 있어서,상기 보조 게이트 끝단은 상기 제1 컨택홀을 통하여 상기 캡핑 패턴과 전기적으로 접속되는 박막 트랜지스터 기판.
- 제2 항에 있어서,상기 보호막에 형성되어 상기 드레인 전극을 노출시키는 제2 컨택홀; 및상기 제2 컨택홀을 통하여 상기 드레인 전극과 전기적으로 접속되며, 적어도 일부가 상기 절연 기판의 바로 위에 형성되는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 게이트 절연막 패턴 및 상기 액티브층 패턴은 상기 게이트 전극 상부 및 상기 게이트선과 상기 데이터선이 오버랩되는 부위의 상부에 형성된 박막 트랜지스터 기판.
- 절연 기판 상에, 게이트선, 게이트 전극 및 게이트 끝단을 포함하는 게이트 배선을 형성하는 단계;상기 게이트 끝단을 제외한 상기 게이트 배선의 적어도 일부 위에 순서대로 배치되도록 게이트 절연막 패턴, 액티브층 패턴 및 미분리 저항성 접촉층 패턴을 형성하는 단계;상기 게이트 끝단과 직접 접촉하여 상기 게이트 끝단을 덮는 캡핑 패턴, 상기 게이트선과 교차하는 데이터선, 및 상기 미분리 저항성 접촉층 패턴 상에서 서로 이격되는 소스 전극과 드레인 전극을 포함하는 데이터 배선을 형성하는 단계; 및상기 게이트 끝단과 전기적으로 접속되는 보조 게이트 끝단을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제6 항에 있어서,상기 게이트 절연막 패턴, 상기 액티브층 패턴, 및 상기 미분리 저항성 접촉층 패턴을 형성하는 단계는,상기 게이트 배선 및 상기 절연 기판 상에 순서대로 배치된 게이트 절연막, 액티브층, 도핑된 비정질 규소층, 및 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 도핑된 비정질 규소층, 상기 액티브층 및 상기 게이트 절연막을 식각하여, 상기 게이트 절연막 패턴, 상기 액티브층 패턴, 및 상기 미분리 저항성 접촉층 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 6항에 있어서,상기 포토레지스트 패턴은 균일한 두께로 형성되는 박막 트랜지스터 기판의 제조 방법.
- 제6 항에 있어서,상기 데이터 배선을 형성하는 단계는,상기 게이트 절연막 패턴, 상기 액티브층 패턴, 및 상기 미분리 저항성 접촉층 패턴 상에 데이터 배선용 도전 물질을 증착하는 단계;상기 데이터 배선용 도전 물질을 식각하여, 상기 캡핑 패턴, 서로 이격된 상기 소스 전극과 상기 드레인 전극을 포함하는 상기 데이터 배선을 형성하는 단계; 및상기 소스 전극과 상기 드레인 전극 형성 시 사용한 식각마스크와 동일한 상기 식각마스크를 이용하여 상기 이격 공간에 노출된 상기 미분리 저항성 접촉층 패턴을 식각하여 저항성 접촉층 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제6 항에 있어서,상기 데이터 배선 및 상기 절연 기판 상부에 보호막을 형성하는 단계; 및상기 보호막에 상기 캡핑 패턴을 노출시키는 제1 컨택홀 및 상기 드레인 전극을 노출시키는 제2 컨택홀을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제10 항에 있어서,상기 게이트 끝단과 전기적으로 접속되는 상기 보조 게이트 끝단을 형성하는 단계는 상기 제1 컨택홀을 통하여 상기 캡핑 패턴과 전기적으로 접속되는 상기 보조 게이트 끝단 및 상기 제2 컨택홀을 통하여 상기 드레인 전극과 전기적으로 접속 되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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