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KR20120075048A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

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KR20120075048A
KR20120075048A KR1020100137067A KR20100137067A KR20120075048A KR 20120075048 A KR20120075048 A KR 20120075048A KR 1020100137067 A KR1020100137067 A KR 1020100137067A KR 20100137067 A KR20100137067 A KR 20100137067A KR 20120075048 A KR20120075048 A KR 20120075048A
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KR
South Korea
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layer
inorganic
film
substrate
copper
Prior art date
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Withdrawn
Application number
KR1020100137067A
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English (en)
Inventor
강민
장종섭
유형석
주진호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100137067A priority Critical patent/KR20120075048A/ko
Priority to US13/216,326 priority patent/US20120161131A1/en
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Abstract

박막 트랜지스터 기판 및 이의 제조 방법이 개시된다. 본 발명의 박막 트랜지스터 기판은 기판 상에 구리 또는 구리 합금으로 형성된 금속 배선, 상기 금속 배선과 직접 접하면서 상기 금속 배선을 둘러싸는 무기막, 상기 무기막과 직접 접하면서 상기 무기막 상에 형성된 평탄화막을 포함한다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{Thin film transistor substrate and method for manufacturing thereof}
본 발명은 저저항 배선이 적용되는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
최근, 액정 표시 장치 또는 유기 발광 다이오드 등은 점차 대면적화되고 해상도가 높아지게 됨에 따라, 주사시간이 짧아지며 신호처리 속도가 빨라지게 되었다. 이에 따라 액정 표시 장치 또는 유기 발광 다이오드에서는 이에 대응할 수 있도록 저저항 금속 배선을 형성하는 것이 불가피하게 되었다.
따라서, 저저항 배선을 구현하기 위하여 금속 배선의 두께를 증가시키고 있다. 그러나, 금속 배선의 두께를 증가시키는 경우 박막 트랜지스터에서는 게이트 전극의 높이가 증가하여 게이트 전극 상에 형성되는 소스 전극 및 드레인 전극의 단락이 발생할 염려가 있다.
또한, 종래에는 금속 배선 물질로 알루미늄(Al) 또는 알루미늄 합금(Al alloy)이 주로 이용되고 있었으나, 최근에는 우수한 비저항 특성 및 전자이동(electromigration) 특성을 가지는 구리로 대체하고 있다. 그러나, 구리는 비교적 저온에서도 절연층이나 액티브층으로의 확산이 강하게 작용하여 금속 배선 물질로 적용하는 데에 어려움이 있다.
본 발명이 해결하려는 과제는 구리로 저저항 배선을 형성하는 경우 구리의 확산을 방지할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위해 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 형성된 구리 또는 구리 합금으로 형성된 금속 배선, 상기 금속 배선과 직접 접하면서 상기 금속 배선을 둘러싸는 무기막, 상기 무기막과 직접 접하면서 상기 무기막 상에 형성된 평탄화막을 포함한다.
상기 과제를 해결하기 위해 본 발명의 일 실시예에 따른 박막 트랜지스터기판의 제조 방법은, 기판 상에 구리 또는 구리 합금으로 금속 배선을 형성하는 단계, 상기 금속 배선과 직접 접하면서 상기 금속 배선을 둘러싸는 무기막을 형성하는 단계, 상기 기판 상에 유기 물질을 도포하여 유기막을 형성하는 단계, 및 상기 기판의 표면과 상기 유기막의 상면 간 최대 거리가 상기 기판의 표면과 상기 무기막의 상면 간 최대 거리보다 작거나 같도록 상기 유기막의 소정 부분을 제거하여 평탄화하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따른 박막 트랜지스터 기판은 금속 배선으로 구리를 사용하는 경우에 구리의 확산을 방지할 수 있다. 따라서, 구리로 저저항 배선을 구현할 수 있어 액정 표시 장치의 RC 지연을 개선할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 기판은 금속 후막으로 저저항 배선을 구현하는 경우에도 평탄화막의 존재로 인해 소스 전극 및 드레인 전극의 단락이 발생하지 않는다. 따라서, 금속 배선 형성시 금속층의 두께를 보다 크게 증가시킬 수 있어 저저항 배선을 구현할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용으로 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I - I´ 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 순서도이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 박막 트랜지스터 기판을 I - I´ 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터기판은 게이트 전극(26), 무기막(31), 평탄화막(32), 절연막(30), 액티브층(active layer)(40), 오믹 콘택층(ohmic contact layer)(55, 56), 소스 전극(65) 및 드레인 전극(66)을 포함한다. 또한, 보호막(70) 및 화소 전극(82)을 더 포함할 수 있다.
게이트 전극(26)은 기판(10) 상에 형성되며, 게이트선(22)에 연결되어 돌기 형태로 형성될 수 있다.
기판(10)은 투명한 절연 물질로 이루어져 있으며, 예를 들어 유리 또는 플라스틱 등으로 형성되는 절연 기판일 수 있다.
게이트 전극(26)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 전극(26)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어지고, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 타이타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 전극(26)은 다양한 여러 가지 금속과 도전체로 형성될 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 구리 또는 구리 합금으로 형성된 구리층(26b) 및 상기 구리층(26b)과 기판(10)사이에 접촉 특성이 구리보다 우수한 타이타늄으로 형성된 타이타늄층(26a)으로 이루어질 수 있다. 구리는 우수한 비저항 특성 및 전자 이동 특성을 가져 RC 지연 저감 등을 가져올 수 있다.
게이트 전극(26)은 5,000 Å 이상의 두께로 형성될 수 있다. 게이트 전극(26)이 5,000 Å 이상의 두께로 형성되는 경우 저항이 감소되어 저저항 배선을 구현할 수 있으나, 박막 트랜지스터의 단차 특성이 저하될 염려가 있다.
무기막(31)은 기판(10) 및 게이트 전극(26) 상에 형성될 수 있다. 즉, 무기막(31)은 게이트 전극(26)을 둘러싸는 형태로 형성되면서, 도 2에 도시된 바와 같이 게이트 전극(26)이 형성되지 않은 기판(10) 상까지 연장되어 형성될 수 있다.
RC 지연 저감을 위해 저저항 배선을 구현하는 경우 상술한 바와 같이 게이트 전극(26)은 구리 또는 구리 합금으로 형성될 수 있다. 그러나, 구리는 저온에서도 확산력이 강하게 작용하여 절연막 또는 액티브층 등으로 구리의 확산(diffusion)이 발생하게 된다. 무기막(31)은 게이트 전극(26)을 구리로 형성하는 경우에 구리의 확산을 막아주는 역할을 한다. 무기막(31)은 구리의 확산을 막기 위해 게이트 전극(26)과 직접적으로 접하여 형성된다.
무기막(31)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등의 무기물 등으로 형성될 수 있으며, 구체적으로 질화 실리콘으로 형성될 수 있다.
무기막(31)은 200 내지 5000 Å의 두께로 형성될 수 있으며, 바람직하게는 1000 내지 5000 Å의 두께로 형성될 수 있다. 상기 범위로 형성되는 경우 구리의 확산을 효과적으로 방지할 수 있다.
평탄화막(32)은 무기막(31) 상에 형성되며, 무기막(31)을 둘러싸는 형태로 기판(10)의 전면에 형성될 수 있다. 이 때, 평탄화막(32)은 무기막(31)과 직접 접하여 형성될 수 있다. 평탄화막(32)은 기판(10)과 후술할 제1 절연막(30a)의 사이의 공간을 채워 게이트 전극(26) 및 무기막(31)의 단차를 감소시키는 역할을 한다.
평탄화막(32)은 게이트 전극(26)과 무기막(31)의 단차를 보정해주는 역할을 하는 것인 바, 게이트 전극(26) 상에 형성된 무기막(31)보다 기판(10)으로부터 같거나 낮은 높이까지 형성될 수 있다. 즉, 기판(10)의 표면과 평탄화막(32)의 상면 간 최대 거리가 기판(10)의 표면과 무기막(31)의 상면 간 최대 거리보다 작거나 같도록 형성될 수 있다. RC 지연 저감을 위해 저저항 배선을 구현하는 경우 게이트 전극(26) 등의 금속 배선의 두께는 증가하게 되고 이에 따라 게이트 전극(26)과 기판(10) 의 단차가 증가하여 게이트 전극(26) 상으로부터 기판(10) 상까지 형성되는 소스 전극 및 드레인 전극이 단락되는 현상이 발생한다. 즉, 금속 배선이 절연막 등에 비해 두꺼운 경우 절연막의 두께가 단차면에서 고르지 못하게되어 전기적으로 쇼트(short)현상을 일으키게 된다. 따라서, 게이트 전극(26)과 기판(10)과의 단차를 보정해주는 평탄화막(32)이 필요하다. 이와 같이 평탄화막(32)에 의해 단차가 감소하여 게이트 전극(26) 상에 형성될 소스 전극 및 드레인 전극이 단락되는 현상을 개선할 수 있다.
평탄화막(32)은 유기 물질로 형성되는 유기막일 수 있다. 유기 물질은 무기 물질보다 평탄화 특성이 더 우수하여 게이트 전극을 두껍게 형성하는 경우라도 용이하게 단차 특성을 향상시킬 수 있다. 구체적으로, 상기 유기 물질은 아크릴, 폴리이미드 및 폴리아크릴이미드로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물일 수 있으나, 이에 한정되는 것은 아니며, 본 발명의 목적을 해치지 않는 범위내에서 당업계에 공지된 것을 제한없이 사용할 수 있다.
절연막(30)은 무기막(31) 및 평탄화막(32) 상에 무기막(31) 및 평탄화막(32)을 덮도록 형성될 수 있다. 또한, 무기막(31) 및 평탄화막(32) 상에 형성되는 제1 절연막(30a) 및 제1 절연막(30a) 상에 형성되는 제2 절연막(30b)으로 이루어질 수 있다.
제1 절연막(30a)은 무기막(31) 및 평탄화막(32) 상에 형성되며, 질화 실리콘 또는 산화 실리콘 등의 무기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 제1 절연막(30a)은 이와 같은 절연 물질을 제1 속도로 무기막(31) 및 평탄화막(32) 상에 증착하여 형성될 수 있다. 제1 절연막(30a)은 빠른 속도로 막을 형성하여 절연막(30)이 일정 두께가 되도록 하는 층으로 막의 물리적, 전기적 특성이 크게 고려되지 않는다.
제2 절연막(30b)은 제1 절연막(30a) 상에 제1 절연막(30a)과 동일 또는 상이한 물질로 형성될 수 있다. 구체적으로, 질화 실리콘 또는 산화 실리콘 등의 무기물, 평탄화 특성이 우수하며 감광성을 가지는 유기물 또는 플라스마 화학 기상 증착으로 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 제2 절연막(30b)은 이와 같은 절연 물질을 상기 제1 속도보다 느린 제2 속도로 제1 절연막(30a) 상에 도포하여 형성될 수 있다. 제2 절연막(30b)은 후술할 액티브층(40)과 접촉하는 막인 바, 트랜지스터의 특성을 향상시키기 위해 유전율 등 물리적, 전기적 특성을 향상시키기 위해 제1 절연막(30a)의 증착 속도보다 낮은 속도로 증착시킬 수 있다. 또한, 제2 절연막(30b)은 박막 트랜지스터 채널에서 전자의 이동도를 증가시키며, 외부로 누설되는 전류를 감소시키는 역할을 한다.
액티브층(40)은 게이트 전극(26)과 중첩되도록 절연막(30) 상에 형성된다.
액티브층(40)은 수소화 비정질 실리콘(hydrogenated amorphous silicon) 또는 다결정 실리콘 등으로 이루어질 수 있다. 액티브층(40)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있다. 도 2는 게이트 전극(26) 상에 섬형으로 형성된 경우를 예시한다. 액티브층(40)에는 후술할 오믹 콘택층(55, 56)이 형성되지 않은 노출된 영역이 존재하며 이는 전자가 이동하는 채널의 역할을 한다.
오믹 콘택층(55, 56)은 액티브층(40) 상에 액티브층(40)을 중심으로 양쪽으로 분리되어 형성되며, 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 물질로 이루어진다.
오믹 콘택층(55, 56)은 액티브층(40)과 소스 전극(65) 및 액티브층(40)과 드레인 전극(66) 사이에 개재되어 이들 사이에 접촉 저항을 낮추어 주는 역할을 한다.
오믹 콘택층(55, 56)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 도 2에 도시된 바와 같이 오믹 콘택층(55, 56)이 섬형인 경우 오믹 콘택층(55, 56)은 드레인 전극(66) 및 소스 전극(65) 아래에 위치할 수 있다. 오믹 콘택층(55, 56) 및 게이트 절연막(30) 위에는 데이터선(62)이 형성되어 있다. 데이터선(62)은 제2 방향, 예를 들어 세로 방향으로 뻗어 있으며 게이트선(22)과 교차하여 화소 영역을 정의할 수 있다.
소스 전극(65)은 데이터선(62)의 분지로 액티브층(40) 및 오믹 콘택층(55, 56)의 상부까지 연장되어 형성된다. 소스 전극(65)은 액티브층(40)과 적어도 일부분이 중첩된다.
드레인 전극(66)은 오믹 콘택층(55, 56) 및 게이트 절연막(30) 위에 형성되고, 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하도록 액티브층(40)의 상부에 위치한다. 이러한 데이터선(62), 소스 전극(65) 및 드레인 전극(66)을 데이터 배선이라고 한다. 데이터 배선(62, 65, 66)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 타이타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다.
소스 전극(65) 및 드레인 전극(66)은 바람직하게는 구리 또는 구리의 합금으로 형성될 수 있으며, 이 때, 소스 전극(65) 및 드레인 전극(66)은 구리 또는 구리 합금층(65b, 66b)과 오믹 콘택층(55, 56)과의 접촉 특성을 향상시키기 위한 티타늄층(65a, 66a)의 이중층으로 형성될 수 있다. 소스 전극(65) 및 드레인 전극(66)이 구리 또는 구리 합금으로 형성되는 경우 5,000 Å이상의 두께로 형성될 수 있다. 소스 전극(65) 및 드레인 전극(66)이 5,000 Å이상의 두께로 형성되는 경우 배선의 저항을 낮추어 RC 지연을 저감할 수 있다.
보호막(70)은 데이터선(62), 드레인 전극(66) 및 노출된 액티브층(40) 위에 형성되며, 절연막으로 이루어진다. 보호막(70)은 질화 실리콘 또는 산화 실리콘으로 이루어진 무기물, 평탄화 특성이 우수하며 감광성을 가지는 유기물 또는 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한, 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 액티브층(40)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 보호막(70)에는 드레인 전극(66)을 노출시키는 콘택홀(76)이 형성되어 있다.
화소 전극(82)은 보호막(70) 위에 형성되며 각 화소마다 콘택홀(76)을 통하여 드레인 전극(66)과 전기적으로 연결된다. 즉, 화소 전극(82)은 콘택홀(76)을 통하여 드레인 전극(66)과 물리적?전기적으로 연결되어 드레인 전극(66)으로부터 데이터 전압을 인가받는다. 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어진다. 화소 전극(82) 및 보호막(70) 위에는 액정 분자들을 배향할 수 있는 배향막(미도시)이 도포될 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명한다. 설명의 편의상, 도 1 및 도 2에서 설명한 실시예에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 그 설명은 생략한다. 도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도로, 도 2의 박막 트랜지스터 기판의 변형례이다. 도 3을 참조하면 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 게이트 전극(26), 무기막(31′), 평탄화막(32), 절연막(30), 액티브층(40), 오믹 콘택층(55, 56), 소스 전극(65) 및 드레인 전극(65)을 포함한다. 본 실시예의 박막 트랜지스터 기판은 도 3에 도시된 바와 같이, 이전 실시예의 박막 트랜지스터 표시판과 무기막(31′)을 제외하고는 기본적으로 동일한 구조를 갖는 바, 여기서는 이를 중심으로 설명한다.
무기막(31′)은 게이트 전극(26)을 둘러싸는 형태로 형성되며, 게이트 전극(26)이 형성되지 않은 기판(10) 상에는 형성되지 않는다.
무기막(31′)은 저저항 배선을 구현하기 위해 게이트 전극(26)이 구리로 형성되는 경우 구리의 확산을 방지하는 역할을 한다. 따라서, 무기막(31′)이 게이트 전극(26)을 둘러싸기만 한다면 게이트 전극(26)이 형성되지 않은 기판(10) 상에는 형성되지 않아도 무방하다.
이 때, 평탄화막(32)은 무기막(31) 상에 형성되는 제1 절연막(30a)과 기판(10) 사이에 형성된다. 즉, 무기막(31′)의 제1 절연막(30a)과 기판(10) 사이에 형성되어 무기막(31)의 단차를 줄여줄 수 있다.
이하, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판은 도 1 및 도 2에 도시된 박막 트랜지시스트 기판과 비교할 때, 소스 전극(65) 및 드레인 전극(66) 상에 무기막(91), 평탄화막(92) 및 절연막(93)이 형성된 점을 제외하고는 동일한 구성을 포함하고 동일한 작용을 한다. 이에 따라 동일한 구성은 동일한 도면 부호를 붙이고 자세한 설명을 생략하며, 이하에서는 무기막(91), 평탄화막(92) 및 절연막(93)을 중심으로 설명한다.
소스 전극(65) 및 드레인 전극(66)은 바람직하게는 구리 또는 구리의 합금으로 형성될 수 있다. 이 때, 구리 또는 구리 합금과 오믹 콘택층(55, 56)과의 접촉 특성을 향상시키기 위해 소스 전극(65) 및 드레인 전극(66)은 구리 또는 구리 합금층(65b, 66b)과 티타늄층(65a, 66a)의 이중층으로 형성될 수 있다.
구리는 우수한 비저항 특성 및 전자 이동 특성을 가져 소스 전극(65) 및 드레인 전극(66)이 구리 또는 구리 합금으로 형성되는 경우 배선의 저항을 낮추어 RC 지연을 저감할 수 있다.
소스 전극(65) 및 드레인 전극(66) 상에 무기막(91)이 형성될 수 있다. 도 4는 무기막(91)이 소스 전극(65) 및 드레인 전극(66)상에 형성된 예를 도시한 것이나, 소스 전극(65) 및 드레인 전극(66)을 완전히 둘러싸는 형태로 형성되어도 무방하며, 소스 전극(65) 및 드레인 전극(66)과 직접 접하여 형성된다.
RC 지연 저감을 위해 소스 전극 및 드레인 전극과 같은 금속 배선을 구리로 형성하는 경우 구리는 저온에서도 확산력이 강하게 작용하여 절연막 등으로 구리의 확산이 발생하게 된다. 이러한 경우 무기막(91)은 구리의 확산을 막아주는 역할을 한다.
무기막(91)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등의 무기물 등으로 형성될 수 있으며, 구체적으로 질화 실리콘으로 형성될 수 있다.
평탄화막(92)은 무기막(91)과 직접 접하여 무기막(91) 상에 형성된다. 평탄화막(92)은 소스 전극(65), 드레인 전극(66) 및 무기막(91)의 단차를 감소시키는 역할을 한다. RC 지연 저감을 위해 금속 배선의 두께는 증가하게 되고 이에 따라 층간 단차가 증가하므로 단차를 보정해주는 평탄화막(92)이 필요하게 된다. 단차를 보정하는 역할을 하는 것인 바, 기판(10)의 표면과 평탄화막(92)의 상면 간 최대 거리가 기판(10)의 표면과 무기막(91)의 상면 간 최대 거리보다 작거나 같도록 형성되는 것이 바람직하다.
평탄화막(92)은 유기 물질로 형성되는 유기막일 수 있다. 유기 물질은 무기 물질보다 평탄화 특성이 더 우수하여 금속 배선을 두껍게 형성하는 경우라도 용이하게 단차 특성을 향상시킬 수 있다. 구체적으로, 아크릴, 폴리이미드 및 폴리아크릴이미드로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성될 수 있으나, 이에 한정되는 것은 아니며, 본 발명의 목적을 해치지 않는 범위내에서 당업계에 공지된 것을 제한없이 사용할 수 있다.
절연막(93)은 기판(10)의 전면에 무기막(91) 및 평탄화막(92)을 덮도록 형성될 수 있다. 절연막(93)은 질화 실리콘 또는 산화 실리콘 등의 무기물 또는 플라스마 화학 기상 증착으로 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 일 실시예 또는 다른 실시예에 따른 박막 트랜지스터는 구리 등으로 두껍게 형성된 저저항 배선을 포함하여 RC 지연을 저감시킬 수 있다. 또한, 금속 배선을 둘러싸는 무기막(31, 31′)에 의해 구리의 확산을 방지할 수 있으며, 평탄화막(32)을 포함하여 금속 배선이 두껍게 형성되는 경우라도 단차에 의한 단락 현상을 개선할 수 있다.
이하, 도 5 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 순서도이며, 도 6 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 박막 트랜지스터 기판의 제조 방법은 게이트 전극 형성 단계(S10), 무기막 형성 단계(S20), 유기 물질 도포 단계(S30), 평탄화막 형성 단계(S40), 절연막 형성 단계(S50), 액티브층 형성 단계(S60), 소스 전극 및 드레인 전극 형성 단계(S70) 및 보호막 형성 단계(S80)를 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 게이트 전극물질의 확산을 방지할 수 있는 무기막을 형성하고 평탄화막을 형성하여 게이트 전극이 두껍게 형성되는 경우라도 단차에 의한 단락을 방지할 수 있다. 본 실시예에서는 게이트 전극을 예로 하고 있으나, 본 발명은 금속 배선이 형성되는 경우에는 모두 적용될 수 있으며, 소스 전극 및 드레인 전극이 형성되는 경우에도 적용할 수 있다.
도 6을 참조하면, 게이트 전극 형성 단계(S10)는 기판(10) 상에 게이트 전극(26)을 형성하는 단계이다.
구체적으로, 기판(10) 상에 스퍼터링 또는 도금 등의 방법으로 금속층을 형성하고 상기 금속층을 사진식각 공정을 이용하여 패터닝함으로써 게이트 전극(26)을 형성하는 단계이다. 기판(10)은 유리, 석영 또는 플라스틱 등의 절연 기판일 수 있으며, 금속층은 알루미늄과 알루미늄 합금 등 알루미늄 계열의 금속, 은과 은 합금 등 은 계열의 금속, 구리와 구리 합금 등 구리 계열의 금속, 몰리브덴과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬, 타이타늄, 탄탈륨 등으로 이루어질 수 있다. 바람직하게는, 도 6에 도시된 바와 같이, 구리 또는 구리 합금으로 이루어진 구리층(26b) 및 구리층(26b)과 기판(10) 사이에 구리보다 접촉 특성이 우수한 타이타늄으로 형성된 타이타늄층(26a)의 이중층으로 형성될 수 있다.
게이트 전극(26)은 저항을 낮추어 RC 지연 현상을 감소시시키 위해 적어도 5,000 Å이상의 두께로 형성될 수 있다.
도 7을 참조하면, 무기막 형성 단계(S20)는 상기 게이트 전극(26)을 둘러싸도록 게이트 전극(26) 상에 무기막(31)을 형성하는 단계이다.
구체적으로, 산화 실리콘 또는 질화 실리콘 등의 무기 물질을 플라즈마 화학 기상 증착 등의 방법으로 적층하는 무기막(31)을 형성하는 단계이다.
무기막(31)은 도 7에 예시된 바와 같이, 게이트 전극(26)을 둘러싸면서 기판(10) 상까지 연장되어 형성될 수 있다. 또는, 게이트 전극(26)을 둘러싸도록 형성되나 게이트 전극(26)이 형성되지 않은 기판(10) 상까지는 연장되지 않을 수도 있다.
무기막(31)은 200 내지 5000 Å의 두께로 형성될 수 있으며, 바람직하게는 1000 내지 5000 Å의 두께로 형성될 수 있다. 상기 범위로 형성되는 경우 게이트 전극(26)이 구리로 형성되는 경우 구리의 확산을 효과적으로 방지할 수 있다.
도 8을 참조하면, 유기 물질 도포 단계(S30)는 무기막(31) 상에 유기 물질을 도포하여 유기막(32′)을 형성하는 단계이다. 만약, 무기막(31)이 게이트 전극(26)을 둘러싸기만 할 뿐, 기판(10) 상까지 연장되어 형성된 경우가 아니라며, 상기 유기 물질은 기판(10) 및 무기막(31) 상에 도포될 수 있다.
구체적으로, 무기막(31) 상에 유기 물질이 용매에 용해된 코팅액을 도포하고 용매를 휘발시키는 코팅 공정으로 유기막(32′)을 형성하는 단계이다. 상기 유기 물질은 아크릴 수지, 폴리이미드 또는 폴리아크릴아미드 등을 사용할 수 있으나 이에 한정되는 것은 아니다. 상기 코팅 공정은 당업계에 공지된 방법을 제한없이 사용할 수 있으며, 구체적으로 스핀 코팅, 슬릿 코팅 또는 스프레이 코팅 등의 방법을 사용할 수 있다.
상기 유기 물질은 기판(10)으로부터 게이트 전극(26) 상의 무기막(31)의 상면 이상의 높이까지 채워지며 코팅되거나 적어도 게이트 전극(26) 상면 이상의 높이까지는 채워지며 코팅되는 것이 바람직하다. 따라서, 게이트 전극(26) 및 무기막(31)의 측면의 빈 공간은 유기 물질로 채워지게 된다.
도 9를 참조하면, 평탄화막 형성 단계(S40)는 상기 유기 물질 도포 단계(S30)에서 생성된 유기막(32′)의 높이가 게이트 전극(26) 상의 무기막(31)의 높이보다 낮아지도록 유기막(32′)의 상부의 일정 영역을 제거하는 것이다. 즉, 기판(10)의 표면과 유기막(32´)의 상면 간 최대 거리가 기판(10)의 표면과 상기 무기막(31)의 상면 간 최대 거리보다 작거나 같도록 유기막(32′)의 상부의 일정 두께를 제거하는 것이다.
구체적으로, 유기 물질 도포 단계(S30)에서 생성된 유기막(32′)의 상부를 애싱(ashing)공정으로 처리하여 유기막(32′)의 높이를 낮출 수 있다. 상기 애싱은 당업계에 공지된 통상의 방법으로 수행할 수 있으며, 구체적으로 O2 플라즈마 애싱 또는 오존 애싱 등을 사용할 수 있다.
게이트 전극(26)이 저저항 배선을 구현하기 위해 적어도 5,000 Å이상의 두께로 두껍게 형성되는 경우 단차가 심하여 단차 특성이 저하된다. 즉, 절연막이 단차면에서 고르게 형성되지 못하여 단락될 우려가 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 상기와 같이 평탄화막(32)을 형성함으로써 금속 배선이 두껍게 형성되는 경우 단차 특성을 개선한다. 따라서, 평탄화막(32)은 게이트 전극(26) 또는 무기막(31)의 단차를 감소시키기 위한 것으로 기판(10)으로부터 게이트 전극(26) 상의 무기막(31)의 높이 이상으로 형성되지 않는 것이 바람직하다.
도 10을 참조하면, 절연막 형성 단계(S50)는 무기막(31) 및 평탄화막(32) 상에 절연막(30)을 형성시키는 단계이다.
절연막(30)은 무기막(31) 및 평탄화막(32) 상에 형성된 제1 절연막(30a) 및 제1 절연막(30a) 상에 형성된 제2 절연막(30b)으로 형성될 수 있다.
구체적으로, 질화 실리콘 또는 산화 실리콘으로 이루어진 무기물 또는 평탄화 특성이 우수하며 감광성을 가지는 유기물 등을 무기막(31) 및 평탄화막(32) 상에 제1 속도로 플라스마 화학 기상 증착하여 제1 절연막(30a)을 형성한 후에, 제1 절연막(30a) 상에 질화 실리콘 또는 산화 실리콘으로 이루어진 무기물 또는 평탄화 특성이 우수하며 감광성을 가지는 유기물 등을 제1 속도보다 빠른 제2 속도로 화학 기상 증착하여 제2 절연막(30b)을 형성하는 단계이다. 이와 같이 증착 속도를 달리함으로써 제2 절연막(30b)의 막의 특성을 제1 절연막(30a)보다 향상시킬 수 있다.
도 11을 참조하면, 액티브층 형성 단계(S60)는 제2 절연막(30b)상에 다결정 실리콘막 또는 비정질 실리콘막 및 도핑된 비정질 실리콘막을 순차적으로 적층하고 패터닝하여 액티브층(40)을 형성하는 단계이다.
구체적으로, 제2 절연막(30b)의 상부에 다결정 실리콘막 또는 비정질 실리콘막 및 도핑된 비정질 실리콘막을 플라즈마 화학 기상 증착 등의 방법으로 순차적으로 적층하고, 이어서 도핑된 비정질 실리콘막 상에 감광막을 형성하고 노광하여 감광성 패턴을 형성한 뒤, 다결정 또는 비정질 실리콘막 및 도핑된 비정질 실리콘막을 식각하여 섬 모양의 액티브층(40)과 도핑된 비정질 실리콘막 패턴(50)을 형성하는 단계이다. 상기 식각은 당업계에 공지된 통상의 방법으로 수행될 수 있으며, 구체적으로는 건식 식각 등으로 수행될 수 있다.
도 12를 참조하면, 소스 전극 및 드레인 전극 형성 단계(S70)는 액티브층(40) 상에 오믹 콘택층(55, 56)과 소스 전극(65) 및 드레인 전극(66)을 형성하는 단계이다.
구체적으로, 도핑된 비정질 실리콘막 패턴(50) 상에 스퍼터링 등의 방법으로 금속층을 적층한다. 이어 상기 금속층의 상부에 감광막을 도포하고 노광하여 감광성 패턴을 형성한 뒤, 금속층을 식각하여 소스 전극(65) 및 드레인 전극(66)을 형성한다. 소스 전극(65) 및 드레인 전극(66)의 생성 후에, 노출된 도핑된 비정질 실리콘막 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리된 오믹 콘택층(55, 56)을 형성하는 한편, 오믹 콘택층(55, 56)사이의 액티브층(40)을 노출시킨다. 상기 노출된 액티브층(40)의 표면을 안정화시키기 위해 산소 플라즈마를 실시할 수도 있다. 상기 식각 공정 등은 당업계에 공지된 방법을 제한없이 사용할 수 있다.
상기 금속층은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 타이타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 도 12에 도시된 바와 같이, 금속층은 저항을 낮추기 위해 구리 또는 구리 합금으로 형성된 구리층(65b, 66b) 및 구리층과 오믹 콘택층(55, 56) 사이에 구리보다 접촉 특성이 우수한 타이타늄으로 형성된 타이타늄층(65a, 66a)의 이중층으로 형성될 수 있다. 또한, 상기 금속층은 저저항 배선을 구현하기 위해 5,000 Å이상의 두께로 형성될 수 있다.
도 13을 참조하면, 보호막 형성 단계(S80)은 소스 전극(65), 드레인 전극(66) 및 액티브층(40, 41) 상에 보호막(70)을 형성하는 단계이다.
구체적으로, 소스 전극(65), 드레인 전극(66) 및 노출된 액티브층(40) 상에 무기 물질인 질화 실리콘, a-Si:O:F 등의 저유전율 절연 물질을 플라즈마 화학 기상 증착하여 절연막을 형성하는 단계이다.
이 때, 소스 전극(65) 및 드레인 전극(66)이 구리로 형성되는 경우 보호막(70)은 무기 물질로 형성하는 것이 바람직하다. 보호막(70)이 무기 물질로 형성된 무기막인 경우 구리의 확산을 방지할 수 있기 때문이다. 또한, 보호막(70)은 단차가 없이 평탄하게 형성되는 바, 별도의 평탄화막을 형성하지 않아도 무방하다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 따라, 구리로 저저항 배선을 형성하는 경우에도 구리의 확산 등이 일어나지 않을 뿐만 아니라 배선의 두께가 두꺼운 경우에도 단차에 의한 단락이 발생하지 않는 박막 트랜지스터를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 26: 게이트 전극
31: 무기막 32: 평탄화막
30: 절연막 40: 액티브층
55, 56: 오믹 콘택층 65: 소스 전극
66: 드레인 전극 70: 보호막
82: 화소 전극

Claims (17)

  1. 기판 상에 구리 또는 구리 합금으로 형성된 금속 배선;
    상기 금속 배선을 둘러싸면서 상기 금속 배선과 직접 접하여 형성된 무기막; 및
    상기 무기막과 직접 접하면서 상기 무기막 상에 형성된 평탄화막을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 금속 배선이 게이트 전극, 소스 전극 또는 드레인 전극인 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 평탄화막이 유기 물질로 형성된 유기막인 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 무기막이 SiNx로 형성된 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 기판의 표면과 상기 평탄화막의 상면간 최대 거리가 상기 기판의 표면과 상기 무기막의 상면간 최대 거리보다 같거나 작은 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 게이트 전극의 두께가 5,000 Å이상인 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 무기막이 상기 게이트 전극을 둘러싸면서 상기 게이트 전극이 형성되지 않은 기판 상까지 연장되어 형성된 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 무기막 상에 상기 게이트 전극과 중첩되어 형성된 액티브층;
    상기 액티브층 상에 상기 액티브층을 중심으로 양쪽으로 분리되어 형성된 오믹 콘택층; 및
    상기 오믹 콘택층 상에 형성된 구리 또는 구리 합금으로 형성된 소스 전극 및 드레인 전극을 더 포함하는 박막 트랜지스터 기판.
  9. 제8 항에 있어서,
    상기 드레인 전극 및 소스 전극의 두께가 5,000 Å이상인 박막 트랜지스터 기판.
  10. 제8 항에 있어서,
    상기 소소 전극 및 드레인 전극 상에 상기 소스 전극 및 드레인 전극과 직접 접하면서 무기물로 형성된 무기막을 더 포함하는 박막 트랜지스터 기판.
  11. 제1 항에 있어서,
    상기 무기막 및 상기 평탄화막을 덮는 절연막을 더 포함하는 박막 트랜지스터 기판.
  12. 기판 상에 구리 또는 구리 합금으로 금속 배선을 형성하는 단계;
    상기 금속 배선과 직접 접하면서 상기 금속 배선을 둘러싸는 무기막을 형성하는 단계;
    상기 기판 상에 유기 물질을 도포하여 유기막을 형성하는 단계; 및
    상기 기판의 표면과 상기 유기막의 상면 간 최대 거리가 상기 기판의 표면과 상기 무기막의 상면 간 최대 거리보다 작거나 같도록 상기 유기막의 소정 부분을 제거하여 평탄화하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제12 항에 있어서,
    상기 금속 배선의 두께가 5,000 Å이상으로 형성되는 박막 트랜지스터 기판의 제조 방법.
  14. 제12 항에 있어서,
    상기 평탄화하는 단계가 상기 유기막 상부의 소정 두께를 애싱하여 제거하는 단계인 박막 트랜지스터 기판의 제조 방법.
  15. 제12 항에 있어서,
    상기 기판 상에 유기 물질 도포시 상기 유기막이 상기 게이트 전극 이상의 높이로 형성되도록 도포하는 박막 트랜지스터 기판의 제조 방법.
  16. 제12 항에 있어서,
    상기 유기막이 코팅 공정에 의해 형성되는 박막 트랜지스터 기판의 제조 방법.
  17. 제12 항에 있어서,
    상기 금속 배선이 게이트 전극, 소스 전극 또는 드레인 전극인 박막 트랜지스터 기판의 제조 방법.
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