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KR101302847B1 - 화합물 반도체 장치 및 그의 제조 방법 - Google Patents

화합물 반도체 장치 및 그의 제조 방법 Download PDF

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KR101302847B1
KR101302847B1 KR1020120083190A KR20120083190A KR101302847B1 KR 101302847 B1 KR101302847 B1 KR 101302847B1 KR 1020120083190 A KR1020120083190 A KR 1020120083190A KR 20120083190 A KR20120083190 A KR 20120083190A KR 101302847 B1 KR101302847 B1 KR 101302847B1
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electrode
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후지쯔 가부시끼가이샤
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Abstract

전류 붕괴를 억제하면서 노멀리 오프 동작을 실현할 수 있는 화합물 반도체 장치 및 그의 제조 방법을 제공한다.
화합물 반도체 장치의 일 형태에는 기판(1)과, 기판(1) 상방에 형성된 화합물 반도체 적층 구조(7)와, 화합물 반도체 적층 구조 상방에 형성된 게이트 전극(11g), 소스 전극(11s) 및 드레인 전극(11d)이 설치되어 있다. 화합물 반도체 적층 구조(7)에는 전자 주행층(3)과, 전자 주행층(3) 상방에 형성된 전자 공급층(5)을 포함하는 질화물 반도체층이 설치되어 있다. 질화물 반도체층의 표면의 In 조성은 평면에서 보아 게이트 전극(11g)과 소스 전극(11s) 사이에 위치하는 영역 및 게이트 전극(11g)과 드레인 전극(11d) 사이에 위치하는 영역에서, 게이트 전극(11g)의 하방보다도 낮아져 있다.

Description

화합물 반도체 장치 및 그의 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 화합물 반도체 장치 및 그의 제조 방법에 관한 것이다.
질화물 반도체는 높은 포화 전자 속도 및 와이드 밴드갭 등의 특징을 갖고 있다. 이로 인해, 이들 특성을 이용하여 질화물 반도체를 고내압 및 고출력의 반도체 디바이스에 적용하는 것에 대하여 다양한 검토가 행해지고 있다. 예를 들어, 질화물 반도체 중의 1종인 GaN의 밴드갭은 3.4 eV로서, Si의 밴드갭(1.1 eV) 및 GaAs의 밴드갭(1.4 eV)보다도 크다. 이로 인해, GaN은 높은 파괴 전계 강도를 갖고 있으며, 고전압 동작 및 고출력을 얻는 전원용의 반도체 디바이스의 재료로서 지극히 유망하다.
질화물 반도체를 사용한 반도체 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT)에 관한 보고가 수많이 이루어져 있다. 예를 들어, GaN계 HEMT에서는, GaN을 전자 주행층, AlGaN을 전자 공급층으로서 사용한 AlGaN/GaN-HEMT가 주목받고 있다. AlGaN/GaN-HEMT에서는, GaN과 AlGaN의 격자상수차에 기인한 왜곡이 AlGaN에 발생한다. 그리고, 이 왜곡에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)가 얻어진다. 그로 인해, AlGaN/GaN-HEMT는, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스 등으로서 기대되고 있다.
단, 이차원 전자 가스가 고농도로 존재하기 때문에, 노멀리 오프형의 트랜지스터의 실현이 곤란하다. 이 과제를 해결하기 위하여 여러가지 기술에 대하여 검토가 행해지고 있다. 예를 들어, 게이트 전극과 전자 공급층의 사이에 InAlN층을 형성하여 게이트 전극 직하의 2DEG을 상쇄하는 기술이 제안되어 있다.
그러나, InAlN층이 평면에서 보아 게이트 전극과 소스 전극 사이의 영역 및 게이트 전극과 드레인 전극 사이의 영역에도 존재하면, 이들 영역(액세스부)에서도 2DEG가 소실해버려, 온 저항이 증가해버린다. 이로 인해, 종래에 액세스부 내의 InAlN층을 건식 에칭하는 것에 대해 검토가 행해지고 있다. 그런데, 액세스부 내의 InAlN층의 건식 에칭을 행하면, 전류 붕괴가 발생하여 충분한 드레인 전류를 얻는 것이 곤란해지게 된다.
일본 특허 공개 제2009-76845호 공보 일본 특허 공개 제2007-19309호 공보
본 발명의 목적은, 전류 붕괴를 억제하면서 노멀리 오프 동작을 실현할 수 있는 화합물 반도체 장치 및 그의 제조 방법을 제공하는 데에 있다.
화합물 반도체 장치의 일 형태에는 기판과, 상기 기판 상방에 형성된 화합물 반도체 적층 구조와, 상기 화합물 반도체 적층 구조 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극이 설치되어 있다. 상기 화합물 반도체 적층 구조에는 전자 주행층과, 상기 전자 주행층 상방에 형성된 전자 공급층을 포함하는 질화물 반도체층이 설치되어 있다. 상기 질화물 반도체층의 표면의 In 조성은 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 게이트 전극의 하방보다도 낮아져 있다.
화합물 반도체 장치의 제조 방법의 일 형태에서는, 기판 상방에 화합물 반도체 적층 구조를 형성하고, 상기 화합물 반도체 적층 구조 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성한다. 상기 화합물 반도체 적층 구조를 형성할 때에는 전자 주행층을 형성하고, 상기 전자 주행층 상방에 전자 공급층을 포함하는 질화물 반도체층을 형성한다. 상기 질화물 반도체층의 표면의 In 조성은 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 게이트 전극의 하방보다도 낮아져 있다.
상기 화합물 반도체 장치 등에 따르면, 전자 주행층 상방에 In 조성이 적절하게 규정된 질화물 반도체층이 형성되어 있기 때문에, 전류 붕괴를 억제하면서 노멀리 오프 동작을 실현할 수 있다.
도 1a는 제1 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 1b는 In 함유층에 있어서의 In 함유율의 분포를 도시하는 도면이다.
도 2는 In 함유층의 작용의 일례를 도시하는 도면이다.
도 3a는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 3b는 도 3a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 3c는 도 3b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 3d는 도 3c에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 4는 제2 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 5는 제3 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 6a는 제4 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 6b는 도 6a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 7은 제5 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 8a는 제5 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 8b는 도 8a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 8c는 도 8b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 8d는 도 8c에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 9는 제6 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 10은 제7 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 11a는 제8 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 11b는 도 11a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 12는 제9 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
도 13은 제10 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
도 14는 제11 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
도 15는 제12 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
도 16은 제1 실험의 결과를 도시하는 도면이다.
도 17은 제2 실험의 결과를 도시하는 도면이다.
도 18은 참고예에 관한 화합물 반도체 장치를 도시하는 단면도이다.
도 19는 제3 실험 및 제4 실험의 결과를 도시하는 도면이다.
이하, 실시 형태에 대해서, 첨부의 도면을 참조하여 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대하여 설명한다. 도 1a는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 도 1a에 도시한 바와 같이 Si 기판 등의 기판(1) 상에 화합물 반도체 적층 구조(7)가 형성되어 있다. 화합물 반도체 적층 구조(7)에는 초기층(2a), 버퍼층(2b), 전자 주행층(3), 스페이서층(4), 전자 공급층(5) 및 In 함유층(6)이 포함되어 있다. 초기층(2a)으로서는, 예를 들어 두께가 160 nm 정도인 AlN층이 사용된다. 버퍼층(2b)으로서는, 예를 들어 Al 조성이 초기층(2a) 측으로부터 전자 주행층(3) 측까지 서서히 낮아지는 복수의 AlxGa1 - xN층(0.2<x<0.8)의 적층체가 사용된다. 버퍼층(2b)의 두께는 예를 들어 500 nm 정도이다. 전자 주행층(3)으로서는, 예를 들어 두께가 1 ㎛ 정도인, 불순물의 의도적인 도핑이 행해져 있지 않은 i-GaN층이 사용된다. 스페이서층(4)으로서는, 예를 들어 두께가 5 nm 정도인, 불순물의 의도적인 도핑이 행해져 있지 않은 i-Al0 .2Ga0 .8N층이 사용된다. 전자 공급층(5)으로서는, 예를 들어 두께가 20 nm 정도인 n형의 n-Al0 .2Ga0 .8N층이 사용된다. 전자 공급층(5)에는 n형의 불순물로서, 예를 들어 Si가 5×1018 cm-3 정도의 농도로 도핑되어 있다. In 함유층(6)으로서는, 예를 들어 두께가 10 nm 정도인 InAlN층이 사용된다. 스페이서층(4), 전자 공급층(5) 및 In 함유층(6)은 질화물 반도체층의 일례이다.
화합물 반도체 적층 구조(7)에 소자 영역을 획정하는 소자 분리 영역(20)이 형성되어 있고, 소자 영역 내에 있어서, In 함유층(6) 상에 소스 전극(11s) 및 드레인 전극(11d)이 형성되어 있다. 또한, 소스 전극(11s) 및 드레인 전극(11d)을 덮는 절연막(12)이 In 함유층(6) 상에 형성되어 있다. 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분에 개구부(13g)가 형성되어 있고, 개구부(13g) 내에 게이트 전극(11g)이 형성되어 있다. 그리고, 절연막(12) 상에 게이트 전극(11g)을 덮는 절연막(14)이 형성되어 있다. 절연막(12 및 14)의 재료는 특별히 한정되지 않지만, 예를 들어 Si 질화막이 사용된다. 절연막(12 및 14)은 종단화막의 일례이다.
In 함유층(6)에 In 탈리 영역(6a)이 포함되어 있다. In 탈리 영역(6a)은 평면에서 보아 게이트 전극(11g)과 중첩되는 영역을 제외하고, In 함유층(6)의 표층부에 위치하고 있다. In 함유층(6)의 In 함유층(6)을 제외하는 영역의 In 조성은 후술하는 바와 같이 일정한데 비하여, In 탈리 영역(6a)의 In 함유율(In 조성)은 도 1b에 도시한 바와 같이 표면에 접근할수록 낮게 되어 있다.
여기서, In 함유층(6) 및 In 탈리 영역(6a)의 조성에 대하여 설명한다. 본 실시 형태에서는, In 함유층(6)이 존재하지 않는 경우, 전자 주행층(3)의 GaN과 전자 공급층(5)의 AlGaN의 격자상수의 차이에 기인하여 전자 주행층(3)의 표면 근방에 2DEG가 발생한다. 한편, 전자 공급층(5) 상에 In 함유층(6)이 존재하면, 그의 조성에 따라서 2DEG가 상쇄된다. 본 실시 형태에서는, 게이트 전극(11g)의 하방의 영역에서 2DEG가 대부분 소실되는 조성(예를 들어, In 조성: 0.35 내지 0.40)이 채용되어 있다.
따라서, 본 실시 형태에서는, 게이트 전극(11g)의 하방에 2DEG가 대부분 존재하지 않고, 노멀리 오프 동작이 가능하게 된다. 한편, 평면에서 보아, In 탈리 영역(6a)이 존재하는 영역의 하방에서는, 즉 액세스부에서는, In 탈리 영역(6a)의 In 조성이 2DEG의 대부분을 상쇄할 정도의 것보다 낮아져 있기 때문에, 2DEG가 충분한 농도로 존재한다. 따라서, 온 저항을 낮게 억제할 수 있다. 또한, In 탈리 영역(6a)의 형성을 위해서는, 상세한 것은 후술하지만, 건식 에칭은 필요하지 않고, 예를 들어 열처리를 행하면 되기 때문에, 건식 에칭에 의한 데미지에 수반하는 전류 붕괴의 발생을 방지할 수 있다.
또한, In 탈리 영역(6a)의 조성은, In 함유층(6)의 다른 영역의 조성보다도 AlN에 가깝기 때문에, 도 2의 (a)에 도시한 바와 같이 밴드갭이 크다. 이로 인해, 도 2의 (b)에 도시한 바와 같이 In 탈리 영역(6a)이 존재하지 않는 경우와 비교하면, 게이트 전극(11g)에 대하여 높은 쇼트키 배리어가 형성되어, 가로 방향의 표면에의 전자 주입(누설 전류)이 억제된다. 표면에의 전자 주입은 트랩의 하전 상태를 변화시켜서, 전류 붕괴 등의 동작 불안정성의 요인이 될 수 있지만, 본 실시 형태는 이것을 억제할 수 있다.
이와 같이, 본 실시 형태에 따르면 우수한 특성을 얻을 수 있다.
이어서, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 3a 내지 도 3d는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 3a의 (a)에 도시한 바와 같이 기판(1) 상에 화합물 반도체 적층 구조(7)를 형성한다. 화합물 반도체 적층 구조(7)의 형성에서는, 초기층(2a), 버퍼층(2b), 전자 주행층(3), 스페이서층(4), 전자 공급층(5) 및 In 함유층(6)을 예를 들어 유기 금속 기상 성장(MOVPE: metal organic vapor phase epitaxy)법 또는 분자선 애피택시(MBE: Molecular Beam Epitaxy)법 등의 결정 성장법에 의해 형성한다. MOVPE법에 의해 AlN층, AlGaN층, GaN층을 형성하는 경우, 예를 들어, Al원인 트리메틸알루미늄(TMA) 가스, Ga원인 트리메틸갈륨(TMG) 가스, 및 N원인 암모니아(NH3) 가스의 혼합 가스를 사용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라, 트리메틸알루미늄 가스 및 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은 100 ccm 내지 10 LM 정도로 한다. 또한, 예를 들어, 성장 압력은 50 Torr 내지 300 Torr 정도, 성장 온도는 1000℃ 내지 1200℃ 정도로 한다. 또한, n형의 화합물 반도체층을 성장시킬 때에는, 예를 들어, Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하고, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는 1×1018/cm3 정도 내지 1×1020/cm3 정도, 예를 들어 5×1018/cm3 정도로 한다. 또한, MOVPE법에 의해 InAlN층을 형성하는 경우, 예를 들어, Al원인 TMA 가스, In원인 트리메틸인듐(TMI) 가스, 및 N원인 NH3 가스의 혼합 가스를 사용한다. 그리고, 예를 들어, 성장 압력은 50 Torr 내지 200 Torr 정도, 성장 온도는 650℃ 내지 800℃ 정도로 한다.
계속해서, 도 3a의 (b)에 도시한 바와 같이 화합물 반도체 적층 구조(7)에 소자 영역을 획정하는 소자 분리 영역(20)을 형성한다. 소자 분리 영역(20)의 형성에서는, 예를 들어, 소자 분리 영역(20)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 화합물 반도체 적층 구조(7) 상에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 사용한 건식 에칭을 행해도 된다.
그 후, 도 3a의 (c)에 도시한 바와 같이 전체면에 실리콘 질화막(21)을 형성한다. 실리콘 질화막(21)은 예를 들어 플라즈마 화학 기상 성장(CVD: chemical vapor deposition)법에 의해 100 nm 정도의 두께로 형성한다. 또한, 소자 분리 영역(20)의 형성 전에, In 함유층(6)에 계속되어서 MOCVD법으로 연속적으로 성장시켜도 된다. 이 경우, 예를 들어 SiH4 가스를 원료 가스로서 사용하고, 실리콘 질화막(21)의 두께는 10nm 정도로 한다.
계속해서, 도 3b의 (d)에 도시한 바와 같이 포토레지스트의 도포 및 패터닝을 행함으로써, 게이트 전극을 형성할 예정의 영역을 덮고 다른 영역을 노출하는 레지스트 패턴(22)을 형성한다.
계속해서, 도 3b의 (e)에 도시한 바와 같이 레지스트 패턴(22)을 에칭마스크로 하여 HF계의 용액을 사용하여 실리콘 질화막(21)의 습식 에칭을 행한다. 이 결과, GaN계 HEMT의 액세스부의 In 함유층(6)의 표면이 노출된다. 그리고, 레지스트 패턴(22)을 제거한다.
그 후, 비산화 분위기에서의 열처리를 행함으로써, In 함유층(6)의 표층부로부터 In을 탈리시킨다. 이 결과, 도 3b의 (f)에 도시한 바와 같이 In 함유층(6)의 표층부에, In이 저하한 In 탈리 영역(6a)이 형성된다(도 1b 참조). 또한, 비산화 분위기의 가스는 특별히 한정되지 않지만, 예를 들어, N2 가스 분위기, H2 가스 분위기, N2 가스 및 H2 가스의 혼합 가스 분위기를 사용할 수 있다. 또한, 열처리의 온도는 특별히 한정되지 않지만, 700℃ 내지 800℃ 정도로 하는 것이 바람직하고, 예를 들어 750℃ 정도로 한다. In 탈리 영역(6a)의 형성에 수반하여, In 탈리 영역(6a)의 하방에서는, 전자 주행층(3)의 표면 근방에 고농도의 2DEG가 발생한다.
계속해서, 도 3c의 (g)에 도시한 바와 같이 In 함유층(6) 상에 소스 전극(11s) 및 드레인 전극(11d)을 형성한다. 소스 전극(11s) 및 드레인 전극(11d)은 예를 들어 리프트 오프법에 의해 형성할 수 있다. 즉, 소스 전극(11s) 및 드레인 전극(11d)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들어, 두께가 100 nm 정도인 Ti막을 형성한 후에, 두께가 300 nm 정도인 Al막을 형성한다. 계속해서, 예를 들어, N2 가스 분위기 중에서 400℃ 내지 1000℃(예를 들어 600℃)에서 열처리(예를 들어 급속 가열처리(RTA: rapid thermal annealing))를 행하여 오믹 특성을 확립한다.
그 후, 도 3c의 (h)에 도시한 바와 같이 습식 에칭에 의해 실리콘 질화막(21)을 제거한다. 계속해서, 도 3c의 (i)에 도시한 바와 같이 전체면에 절연막(12)을 형성한다. 절연막(12)은 예를 들어 원자층 퇴적(ALD: atomic layer deposition)법, 플라즈마 CVD법 또는 스퍼터링법에 의해 형성하는 것이 바람직하다.
계속해서, 도 3d의 (j)에 도시한 바와 같이 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분에 개구부(13g)를 형성한다. 이때, 예를 들어, 평면에서 보아 In 함유층(6)의 In 탈리 영역(6a)이 형성되어 있지 않은 부분과 개구부(13g)가 중첩되도록 한다.
계속해서, 도 3d의 (k)에 도시한 바와 같이 개구부(13g) 내에 게이트 전극(11g)을 형성한다. 게이트 전극(11g)은 예를 들어 리프트 오프법에 의해 형성할 수 있다. 즉, 게이트 전극(11g)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들어, 두께가 50 nm 정도인 Ni막을 형성한 후에, 두께가 300 nm 정도인 Au막을 형성한다. 그리고, 도 3d의 (l)에 도시한 바와 같이 절연막(12) 상에 게이트 전극(11g)을 덮는 절연막(14)을 형성한다.
이와 같이 하여, 제1 실시 형태에 따른 화합물 반도체 장치를 제조할 수 있다.
(제2 실시 형태)
이어서, 제2 실시 형태에 대하여 설명한다. 도 4는 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 게이트 전극(11g)이 화합물 반도체 적층 구조(7)에 쇼트키 접합하고 있는 것에 비해, 제2 실시 형태에서는, 게이트 전극(11g)과 화합물 반도체 적층 구조(7) 사이에 절연막(12)이 개재하고 있어, 절연막(12)이 게이트 절연막으로서 기능한다. 즉, 절연막(12)에 개구부(13g)가 형성되어 있지 않아, MIS형 구조가 채용되어 있다.
이러한 제2 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, In 탈리 영역(6a)의 존재에 수반하는, 노멀리 오프 동작을 실현하면서 전류 붕괴를 억제할 수 있다는 효과 등을 얻을 수 있다.
또한, 절연막(12)의 재료는 특별히 한정되지 않지만, 예를 들어 Si, Al, Hf, Zr, Ti, Ta 또는 W의 산화물, 질화물 또는 산질화물이 바람직하고, 특히 Al 산화물이 바람직하다. 또한, 절연막(12)의 두께는 2 nm 내지 200 nm, 예를 들어 10 nm 정도이다.
(제3 실시 형태)
이어서, 제3 실시 형태에 대하여 설명한다. 도 5는 제3 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 소스 전극(11s) 및 드레인 전극(11d)이 평탄한 In 함유층(6) 상에 형성되어 있는 것에 비해, 제3 실시 형태에서는, In 함유층(6)에 리세스(10s 및 10d)가 형성되어 있고, 리세스(10s 및 10d) 내에, 각각, 소스 전극(11s) 및 드레인 전극(11d)이 형성되어 있다.
이러한 제3 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, In 탈리 영역(6a)의 존재에 수반하는, 노멀리 오프 동작을 실현하면서 전류 붕괴를 억제할 수 있다는 효과 등을 얻을 수 있다.
이러한 제3 실시 형태에 따른 화합물 반도체 장치는, In 탈리 영역(6a)의 형성(도 3b의 (f)) 후, 또한 소스 전극(11s) 및 드레인 전극(11d)의 형성(도 3c의 (g)) 전에 리세스(10s 및 10d)를 형성해 두고, 리세스(10s 및 10d) 내에 소스 전극(11s) 및 드레인 전극(11d)을 형성하도록 하면 제조할 수 있다. 리세스(10s 및 10d)의 형성에서는, 예를 들어, 리세스(10s 및 10d)를 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 화합물 반도체 적층 구조(7) 상에 형성하고, 이 패턴을 에칭마스크로 하여 염소계 가스를 사용한 건식 에칭을 행한다. 또한, 이하에 나타내는 제4 실시 형태의 제조 방법에 의해서도, 제3 실시 형태와 동일한 구조를 얻을 수 있다.
(제4 실시 형태)
이어서, 제4 실시 형태에 대하여 설명한다. 도 6a 내지 도 6b는 제4 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
본 실시 형태에서는, 우선, 제1 실시 형태와 마찬가지로 하여, 실리콘 질화막(21)의 습식 에칭(패터닝) 및 레지스트 패턴(22)의 제거까지의 처리를 행한다(도 3b의 (e)). 계속해서, 도 6a의 (a)에 도시한 바와 같이 In 함유층(6)에 리세스(10s 및 10d)를 형성한다. 그 후, 도 6a의 (b)에 도시한 바와 같이 리세스(10s 및 10d) 내에 소스 전극(11s) 및 드레인 전극(11d)을 형성한다.
계속해서, 예를 들어, N2 가스 분위기 중에서 400℃ 내지 1000℃(예를 들어 600℃)에서 열처리(예를 들어 RTA)를 행함으로써, 오믹 특성을 확립함과 함께, In 함유층(6)의 표층부로부터 In을 탈리시킨다. 이 결과, 도 6a의 (c)에 도시한 바와 같이 In 함유층(6)의 표층부에 In이 저하한 In 탈리 영역(6a)이 형성된다. 즉, 본 실시 형태에서는, 오믹 특성을 확립하기 위한 열처리가 In 탈리 영역(6a)을 형성하기 위한 열처리를 겸한다.
계속해서, 도 6b의 (d)에 도시한 바와 같이 습식 에칭에 의해 실리콘 질화막(21)을 제거한다. 그 후, 제1 실시 형태와 마찬가지로 하여, 도 6b의 (e)에 도시한 바와 같이 절연막(12)의 형성으로부터 절연막(14)의 형성까지의 처리를 행한다.
제4 실시 형태에 따르면, 제1 실시 형태와 비교하여 열처리의 횟수를 저감할 수 있다.
(제5 실시 형태)
이어서, 제5 실시 형태에 대하여 설명한다. 도 7은 제5 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제5 실시 형태에서는, 도 7에 도시한 바와 같이 Si 기판 등의 기판(31) 상에 화합물 반도체 적층 구조(37)가 형성되어 있다. 화합물 반도체 적층 구조(37)에는 초기층(32a), 버퍼층(32b), 전자 주행층(33) 및 In 함유층(36)이 포함되어 있다. 초기층(32a)으로서는, 예를 들어 두께가 160 nm 정도인 AlN층이 사용된다. 버퍼층(32b)으로서는 예를 들어 Al 조성이 초기층(32a) 측으로부터 전자 주행층(33) 측까지 서서히 낮아지는 복수의 AlxGa1 - xN층(0.2<x<0.8)의 적층체가 사용된다. 버퍼층(32b)의 두께는 예를 들어 500 nm 정도이다. 전자 주행층(33)으로서는, 예를 들어 두께가 1 ㎛ 정도인, 불순물의 의도적인 도핑이 행해져 있지 않은 i-GaN층 또는 i-AlGaN층이 사용된다. In 함유층(36)으로서는, 예를 들어 두께가 10 nm 정도인 InAlN층이 사용된다. In 함유층(36)은 질화물 반도체층의 일례이다.
화합물 반도체 적층 구조(37)에 소자 영역을 획정하는 소자 분리 영역(20)이 형성되어 있고, 소자 영역 내에 있어서, In 함유층(36) 상에 소스 전극(11s) 및 드레인 전극(11d)이 형성되어 있다. 또한, 소스 전극(11s) 및 드레인 전극(11d)을 덮는 절연막(12)이 In 함유층(36) 상에 형성되어 있다. 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분에 개구부(13g)가 형성되어 있고, 개구부(13g) 내에 게이트 전극(11g)이 형성되어 있다. 그리고, 절연막(12) 상에 게이트 전극(11g)을 덮는 절연막(14)이 형성되어 있다. 절연막(12 및 14)의 재료는 특별히 한정되지 않지만, 예를 들어 Si 질화막이 사용된다. 절연막(12 및 14)은 종단화막의 일례이다.
In 함유층(36)에 In 탈리 영역(36a)이 포함되어 있다. In 탈리 영역(36a)은 평면에서 보아 게이트 전극(11g)과 중첩되는 영역을 제외하고, In 함유층(36)의 표층부에 위치하고 있다. In 함유층(36)의 In 함유층(36)을 제외하는 영역의 In 조성은 일정한 것에 비해, In 탈리 영역(36a)의 In 함유율은 제1 실시 형태의 In 탈리 영역(6a)과 마찬가지로, 표면이 접근할수록 낮게 되어 있다.
여기서, In 함유층(36) 및 In 탈리 영역(36a)의 InAlN의 조성에 대하여 설명한다. 본 실시 형태에서는, 평면에서 보아 In 탈리 영역(36a)이 존재하지 않는 영역, 즉, 게이트 전극(11g)의 하방의 영역에서, 전자 주행층(33)의 GaN과 In 함유층(36)의 InAlN과의 격자상수의 관계에 기초하여, 전자 주행층(33)의 표면 근방에 2DEG가 거의 발생하지 않는 조성(예를 들어, In 조성: 0.30)이 In 함유층(36)에 채용되어 있다.
따라서, 본 실시 형태에서는, 게이트 전극(11g)의 하방에 2DEG가 거의 존재하지 않고, 노멀리 오프 동작이 가능하게 된다. 한편, 평면에서 보아, In 탈리 영역(36a)이 존재하는 영역의 하방에서는, 즉 액세스부에서는, In 탈리 영역(36a)의 In 조성이, 2DEG가 거의 발생하지 않는 정도의 것보다 낮아져 있기 때문에, 2DEG가 충분한 농도로 발생하고 있다. 즉, 본 실시 형태에서는, In 탈리 영역(36a)이 전자 공급층으로서 기능한다. 따라서, 온 저항을 낮게 억제할 수 있다. 또한, In 탈리 영역(36a)의 형성을 위해서는, 상세한 것은 후술하지만, 건식 에칭은 필요하지 않고, 예를 들어 열처리를 행하면 되기 때문에, 건식 에칭에 의한 데미지에 수반하는 전류 붕괴의 발생을 방지할 수 있다. 또한, 제1 실시 형태와 마찬가지로, 전자 주입을 억제하여, 전자 주입에 수반하는 동작의 불안정성을 억제할 수도 있다.
또한, 제5 실시 형태에 포함되는 질화물 반도체층의 수가 제1 실시 형태의 그것보다도 적다. 즉, 이종 재료의 층간의 계면이 적다. 이 계면이 많을수록, 트랩 준위가 많아져서 동작의 불안정성이 일어난다. 따라서, 제5 실시 형태에 따르면, 제1 실시 형태보다도 안정된 동작을 실현할 수 있다. 또한, 제조 과정에서는, 이종 재료의 층간의 계면에 있어서, 성장 조건의 대폭적인 변경 및 치밀한 제어를 행하는데, 이 횟수를 저감시킬 수도 있다.
이와 같이, 본 실시 형태에 따르면 보다 우수한 특성을 얻을 수 있다.
이어서, 제5 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 8a 내지 도 8d는 제5 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 8a의 (a)에 도시한 바와 같이 기판(31) 상에 화합물 반도체 적층 구조(37)를 형성한다. 화합물 반도체 적층 구조(37)의 형성에서는, 초기층(32a), 버퍼층(32b), 전자 주행층(33) 및 In 함유층(36)을 예를 들어 MOVPE법 또는 MBE법 등의 결정 성장법에 의해 형성한다. 이들 성장 조건은, In 함유층(36)의 형성 시의 혼합 가스의 조성을 제외하고, 제1 실시 형태의 초기층(2a), 버퍼층(2b), 전자 주행층(3) 및 In 함유층(6)과 동일한 것으로 할 수 있다.
계속해서, 도 8a의 (b) 내지 도 8b의 (d)에 도시한 바와 같이 화합물 반도체 적층 구조(37)에 소자 영역을 획정하고, 전체면에 실리콘 질화막(21)을 형성하고, 게이트 전극을 형성할 예정의 영역을 덮고 다른 영역을 노출하는 레지스트 패턴(22)을 형성한다. 그 후, 도 8b의 (e)에 도시한 바와 같이 제1 실시 형태와 마찬가지로 하여, 레지스트 패턴(22)을 에칭마스크로 하여 HF계의 용액을 사용하여 실리콘 질화막(21)의 습식 에칭을 행한다. 이 결과, GaN계 HEMT의 액세스부의 In 함유층(36)의 표면이 노출된다. 그리고, 레지스트 패턴(22)을 제거한다.
계속해서, 제1 실시 형태와 마찬가지로 하여, 비산화 분위기에서의 열처리를 행함으로써, In 함유층(36)의 표층부로부터 In을 탈리시킨다. 이 결과, 도 8b의 (f)에 도시한 바와 같이 In 함유층(36)의 표층부에, In이 저하한 In 탈리 영역(36a)이 형성된다. In 탈리 영역(36a)의 형성에 수반하여, In 탈리 영역(36a)의 하방에서는, 전자 주행층(33)의 표면 근방에 고농도의 2DEG가 발생한다.
그 후, 도 8c의 (g) 내지 도 8c의 (i)에 도시한 바와 같이 제1 실시 형태와 마찬가지로 하여, 소스 전극(11s) 및 드레인 전극(11d)을 형성하고, 열처리를 행하여 오믹 특성을 확립하고, 습식 에칭에 의해 실리콘 질화막(21)을 제거하고, 절연막(12)을 형성한다.
계속해서, 도 8d의 (j) 내지 도 8d의 (l)에 도시한 바와 같이 제1 실시 형태와 마찬가지로 하여, 개구부(13g)를 형성하고, 게이트 전극(11g)을 형성하고, 절연막(14)을 형성한다.
이와 같이 하여, 제5 실시 형태에 따른 화합물 반도체 장치를 제조할 수 있다.
(제6 실시 형태)
이어서, 제6 실시 형태에 대하여 설명한다. 도 9은 제6 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제5 실시 형태에서는, 게이트 전극(11g)이 화합물 반도체 적층 구조(37)에 쇼트키 접합하고 있는 것에 비해, 제6 실시 형태에서는, 제2 실시 형태와 마찬가지로, 게이트 전극(11g)과 화합물 반도체 적층 구조(37) 사이에 절연막(12)이 개재하고 있어, 절연막(12)이 게이트 절연막으로서 기능한다. 즉, 절연막(12)에 개구부(13g)가 형성되어 있지 않아, MIS형 구조가 채용되어 있다.
이러한 제6 실시 형태에 의해서도, 제5 실시 형태와 마찬가지로, In 탈리 영역(36a)의 존재에 수반하는, 노멀리 오프 동작을 실현하면서 전류 붕괴를 억제할 수 있다는 효과 등을 얻을 수 있다.
또한, 제2 실시 형태와 마찬가지로, 절연막(12)의 재료는 특별히 한정되지 않지만, 예를 들어 Si, Al, Hf, Zr, Ti, Ta 또는 W의 산화물, 질화물 또는 산질화물이 바람직하고, 특히 Al 산화물이 바람직하다. 또한, 절연막(12)의 두께는 2 nm 내지 200 nm, 예를 들어 10 nm 정도이다.
(제7 실시 형태)
이어서, 제7 실시 형태에 대하여 설명한다. 도 10은 제7 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제5 실시 형태에서는, 소스 전극(11s) 및 드레인 전극(11d)이 평탄한 In 함유층(36) 상에 형성되어 있는 것에 비해, 제7 실시 형태에서는, 제3 실시 형태와 마찬가지로, In 함유층(36)에 리세스(10s 및 10d)가 형성되어 있고, 리세스(10s 및 10d) 내에, 각각, 소스 전극(11s) 및 드레인 전극(11d)이 형성되어 있다.
이러한 제7 실시 형태에 의해서도, 제6 실시 형태와 마찬가지로, In 탈리 영역(36a)의 존재에 수반하는, 노멀리 오프 동작을 실현하면서 전류 붕괴를 억제할 수 있다는 효과 등을 얻을 수 있다.
이러한 제7 실시 형태에 따른 화합물 반도체 장치는, 제3 실시 형태와 마찬가지로, In 탈리 영역(36a)의 형성(도 8b의 (f)) 후, 또한 소스 전극(11s) 및 드레인 전극(11d)의 형성(도 8c의 (g)) 전에, 리세스(10s 및 10d)를 형성해 두고, 리세스(10s 및 10d) 내에 소스 전극(11s) 및 드레인 전극(11d)을 형성하도록 하면 제조할 수 있다. 또한, 이하에 나타내는 제8 실시 형태의 제조 방법에 의해서도, 제7 실시 형태와 동일한 구조를 얻을 수 있다.
(제8 실시 형태)
이어서, 제8 실시 형태에 대하여 설명한다. 도 11a 내지 도 11b는, 제8 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
본 실시 형태에서는, 우선, 제5 실시 형태와 마찬가지로 하여, 실리콘 질화막(21)의 습식 에칭(패터닝) 및 레지스트 패턴(22)의 제거까지의 처리를 행한다(도 8b의 (e)). 계속해서, 도 11a의 (a)에 도시한 바와 같이 In 함유층(36)에 리세스(10s 및 10d)를 형성한다. 그 후, 도 11a의 (b)에 도시한 바와 같이 리세스(10s 및 10d) 내에 소스 전극(11s) 및 드레인 전극(11d)을 형성한다.
계속해서, 예를 들어, N2 가스 분위기 중에서 400℃ 내지 1000℃(예를 들어 600℃)에서 열처리(예를 들어 RTA)를 행함으로써, 오믹 특성을 확립함과 함께, In 함유층(36)의 표층부로부터 In을 탈리시킨다. 이 결과, 도 11a의 (c)에 도시한 바와 같이 In 함유층(36)의 표층부에, In이 저하한 In 탈리 영역(36a)이 형성된다. 즉, 제4 실시 형태와 마찬가지로, 본 실시 형태에서는, 오믹 특성을 확립하기 위한 열처리가 In 탈리 영역(36a)을 형성하기 위한 열처리를 겸한다.
계속해서, 도 11b의 (d)에 도시한 바와 같이 습식 에칭에 의해 실리콘 질화막(21)을 제거한다. 그 후, 제5 실시 형태와 마찬가지로 하여, 도 11b의 (e)에 도시한 바와 같이 절연막(12)의 형성부터 절연막(14)의 형성까지의 처리를 행한다.
제8 실시 형태에 따르면, 제5 실시 형태와 비교하여 열처리의 횟수를 저감할 수 있다.
(제9 실시 형태)
제9 실시 형태는, GaN계 HEMT의 디스크리트 패키지에 관한 것이다. 도 12는 제9 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제9 실시 형태에서는, 도 12에 도시한 바와 같이 제1 내지 제8 실시 형태 중의 어느 하나의 GaN계 HEMT의 HEMT칩(210)의 이면이 땜납 등의 다이 어태치제(234)를 사용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(11d)이 접속된 드레인 패드(226d)에 Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단부가, 랜드(233)와 일체화되어 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(11s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단부가 랜드(233)로부터 독립한 소스 리드(232s)에 접속되어 있다. 게이트 전극(11g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단부가 랜드(233)로부터 독립한 게이트 리드(232g)에 접속되어 있다. 그리고, 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 하고, 랜드(233) 및 HEMT칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이러한 디스크리트 패키지는, 예를 들어, 다음과 같이 하여 제조할 수 있다. 우선, HEMT칩(210)을 땜납 등의 다이 어태치제(234)를 사용하여 리드 프레임의 랜드(233)에 고정한다. 계속해서, 와이어(235g, 235d 및 235s)를 사용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법으로 몰드 수지(231)를 사용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제10 실시 형태)
이어서, 제10 실시 형태에 대하여 설명한다. 제10 실시 형태는, GaN계 HEMT를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 13은 제10 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는 스위치 소자(트랜지스터)(251), 다이오드(252), 초크코일(253), 콘덴서(254 및 255), 다이오드 브리지(256) 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크코일(253)의 1 단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 콘덴서(254)의 1 단자 및 콘덴서(255)의 1 단자가 접속되어 있다. 콘덴서(254)의 타 단자와 초크코일(253)의 타 단자가 접속되어 있다. 콘덴서(255)의 타 단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 콘덴서(254)의 양쪽 단자간에는 다이오드 브리지(256)를 개재하여 AC(257)가 접속된다. 콘덴서(255)의 양쪽 단자 사이에는 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에 제1 내지 제8 실시 형태 중의 어느 하나의 GaN계 HEMT가 사용되고 있다.
PFC 회로(250)의 제조 시에는 예를 들어, 땜납 등을 사용하여, 스위치 소자(251)를 다이오드(252) 및 초크코일(253) 등에 접속한다.
(제11 실시 형태)
이어서, 제11 실시 형태에 대하여 설명한다. 제11 실시 형태는, GaN계 HEMT를 구비한 전원 장치에 관한 것이다. 도 14는 제11 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는 고압의 1차측 회로(261) 및 저압의 2차측 회로(262) 및 1차측 회로(261)와 2차측 회로(262) 사이에 배치되는 트랜스(263)가 설치되어 있다.
1차측 회로(261)에는 제10 실시 형태에 따른 PFC 회로(250) 및 PFC 회로(250)의 콘덴서(255)의 양쪽 단자 사이에 접속된 인버터 회로, 예를 들어 풀브릿지 인버터 회로(260)가 설치되어 있다. 풀브릿지 인버터 회로(260)에는 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251) 및 풀브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에 제1 내지 제8 실시 형태 중의 어느 하나의 GaN계 HEMT가 사용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는 실리콘을 사용한 통상의 MIS형 FET(전계 효과 트랜지스터)가 사용되고 있다.
(제12 실시 형태)
이어서, 제12 실시 형태에 대하여 설명한다. 제12 실시 형태는, GaN계 HEMT를 구비한 고주파 증폭기에 관한 것이다. 도 15는 제12 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는 디지털 프리디스토션 회로(271), 믹서(272a 및 272b) 및 파워 증폭기(273)가 설치되어 있다.
디지털 프리디스토션 회로(271)는 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 증폭기(273)는 제1 내지 제8 실시 형태 중의 어느 하나의 GaN계 HEMT를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들어, 스위치의 전환에 의해, 출력측의 신호를 믹서(272b)로 교류 신호와 믹싱하여 디지털 프리디스토션 회로(271)에 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 사용되는 화합물 반도체층의 조성은 특별히 한정되지 않고 예를 들어, GaN, AlN 및 InN 등을 사용할 수 있다. 또한, 이것들의 혼정을 사용할 수도 있다. 특히, In 함유층을 포함하는 질화물 반도체층의 재료로서는, InAlN에 한하지 않고, InxAlyGa1 -x-yN(0<x≤1, 0≤y<1, x+y≤1) 등을 사용할 수도 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것에 한정되지 않는다. 예를 들어, 이것들이 단층으로 구성되어 있어도 된다. 또한, 이것들의 형성 방법은 리프트 오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이라면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 기판으로서 탄화 실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 사용해도 된다. 기판이 도전성, 반절연성 또는 절연성 중 어느 것이어도 된다. 단, 비용을 고려하면, Si 기판(예를 들어 표면이 (111)면의 Si 기판), SiC 기판 또는 사파이어 기판을 사용하는 것이 바람직하다. 각 층의 두께 및 재료 등도 상술한 실시 형태의 것에 한정되지 않는다.
이어서, 본원 발명자가 행한 실험에 대하여 설명한다.
(제1 실험)
제1 실험에서는, In0 .4Al0 .6N층을 형성한 후, 다양한 온도에서 열처리를 행하고, 열처리 후의 In 조성을 측정하였다. 또한, 열처리는 N2 분위기에서 행하고, 그 시간은 10분간으로 하였다. 이 결과를 도 16에 나타내었다.
도 16에 도시한 바와 같이 In 조성은 열처리 온도에 강하게 의존하고, 특히 700℃ 내지 800℃의 경우에, In의 탈리를 효과적으로 발생시킬 수 있었다.
(제2 실험)
제2 실험에서는, In을 탈리시키기 위한 열처리를 여러가지의 온도에서 행하고, 제5 실시 형태와 마찬가지의 화합물 반도체 장치를 제조하였다. 그리고, 열처리의 온도와 최대 드레인 전류의 관계를 구하였다. 이 결과를 도 17에 도시하였다.
도 17에 도시한 바와 같이 열처리 온도가 높을수록 액세스 저항이 저감하고, 최대 드레인 전류가 커졌다. 이것은, 열처리 온도가 높고, In의 탈리가 현저해져서 In 조성이 낮을수록, 보다 강한 자발 분극 및 피에조 분극이 작용하고, 2DEG가 유기되는 것에 기인한다.
(제3 실험)
제3 실험에서는, 제5 실시 형태 및 도 18의 (a)에 도시하는 제1 참고예에 대해서, 게이트 전압과 드레인 전류의 관계를 구하였다. 이 결과를 도 19의 (a)에 나타내었다. 또한, 제1 참고예에는 제5 실시 형태의 In 함유층(36) 대신에, In 탈리 영역(36a)을 포함하지 않는 In 함유층(136)이 사용되고 있다.
도 19의 (a)에 도시한 바와 같이 제5 실시 형태에서는, In 탈리 영역(36a)이 존재하고 있기 때문에, 액세스 저항이 낮고, 최대 드레인 전류가 높아졌다. 또한, 액세스 저항의 저하에 수반하여, 게이트 제어성(상호 컨덕턴스 gm)도 증가하였다. 이것으로부터, 제5 실시 형태에 따르면, 게이트 제어성의 향상 및 최대 드레인 전류의 증가라고 하는 효과가 얻어진다고 할 수 있다.
(제4 실험)
제4 실험에서는, 제5 실시 형태 및 도 18의 (b)에 도시하는 제2 참고예에 대해서, 드레인 전극(11d)에 고바이어스를 인가하여 스트레스를 가한 후에 드레인 전압 VDS와 드레인 전류의 관계를 구하였다. 즉, 전류 붕괴의 정도에 관한 조사를 행하였다. 이 결과를 도 19의 (b)에 나타내었다. 또한, 제2 참고예에는 제1 실시 형태의 In 함유층(6) 대신에, In 탈리 영역(6a)을 포함하지 않고, 또한, 2DEG을 발생시키기 위하여 건식 에칭이 행해진 In 함유층(106)이 사용되고 있다.
도 19의 (b)에 도시한 바와 같이 제5 실시 형태에서는, 제2 참고예와 비교하여 전류 붕괴가 대폭 억제되었다. 이것은, 주로 다음 3가지의 요인에 의한다.
첫째로, 제2 참고예에서는, In 함유층(106)에 건식 에칭이 행해지고 있기 때문에, 액세스부의 표면에 많은 에칭 데미지가 남아있다. 이로 인해, 전류 붕괴의 원인이 되는 고밀도의 트랩 준위가 존재하고, 고드레인 바이어스 부하가 인가된 후에, 드레인 전류가 대폭 저하한 것이다. 이에 비해, 제5 실시 형태에서는, In 함유층(36)에 건식 에칭이 행해지고 있지 않기 때문에, 트랩 준위를 일으키는 에칭 데미지가 존재하지 않는다. 이러한 이유에 의해, 전류 붕괴가 억제된 것이다.
둘째로, 제2 참고예에는 InAlN/AlGaN의 계면이 존재한다. 이들 질화물 반도체의 성장 시에는 계면에 있어서 성장 조건이 크게 상이하게 하기 때문에, 트랩 준위가 많이 발생하기 쉽다. 이에 비해, 제5 실시 형태에서는, InAlN/AlGaN의 계면이 존재하지 않기 때문에, 그만큼, 전류 붕괴의 원인이 되는 트랩 준위가 적다. 이러한 이유에 의해, 전류 붕괴가 억제된 것이다.
세째로, In 탈리 영역(6a)을 포함하는 In 함유층(6)의 표면의 In 조성은, In 함유층(106)의 In 조성보다도 낮다. 이로 인해, 제5 실시 형태쪽이 게이트 전극(11g)과 접하는 표면의 반도체층의 밴드갭이 높아져 있어, 게이트 전극(11g)에 대한 쇼트키 배리어가 커져 있다. 따라서, 게이트 전극(11g)으로부터 누설 전류가 표면에 흐르기 어려워, 전류 붕괴의 원인이 될 수 있는 표면에의 전자 주입이 억제된다. 이러한 이유에 의해, 전류 붕괴가 억제된 것이다.
이하, 본 발명의 제 형태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판 상방에 형성된 화합물 반도체 적층 구조와,
상기 화합물 반도체 적층 구조 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극
을 갖고,
상기 화합물 반도체 적층 구조는,
전자 주행층과,
상기 전자 주행층 상방에 형성된 전자 공급층을 포함하는 질화물 반도체층
을 갖고,
상기 질화물 반도체층의 표면의 In 조성은 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 게이트 전극의 하방보다도 낮아져 있는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 질화물 반도체층은 상기 전자 공급층 상방에 형성된 In 함유층을 갖는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 질화물 반도체층은 상기 전자 공급층으로서 기능하는 In 함유층을 갖는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 4)
상기 In 함유층은 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이 및 상기 게이트 전극과 상기 드레인 전극 사이에, 표면에 접근할수록 In 조성이 작아지는 In 탈리 영역을 갖는 것을 특징으로 하는 부기 2 또는 3에 기재된 화합물 반도체 장치.
(부기 5)
상기 질화물 반도체층의 조성이 InxAlyGa1 -x-yN(0<X≤1, 0≤y<1, x+y≤1)로 표현되는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6)
상기 게이트 전극과 상기 화합물 반도체 적층 구조 사이에 형성된 게이트 절연막을 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 7)
평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 화합물 반도체 적층 구조를 덮는 종단화막을 갖는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 8)
부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 9)
부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 10)
기판 상방에 화합물 반도체 적층 구조를 형성하는 공정과,
상기 화합물 반도체 적층 구조 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정
을 갖고,
상기 화합물 반도체 적층 구조를 형성하는 공정은,
전자 주행층을 형성하는 공정과,
상기 전자 주행층 상방에 전자 공급층을 포함하는 질화물 반도체층을 형성하는 공정
을 갖고,
상기 질화물 반도체층의 표면의 In 조성은 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 게이트 전극의 하방보다도 낮아져 있는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 11)
상기 질화물 반도체층을 형성하는 공정은,
상기 전자 공급층 상방에 In 함유층을 형성하는 공정과,
상기 In 함유층의, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역으로부터 In을 탈리시키는 공정
을 갖는 것을 특징으로 하는 부기 10에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12)
상기 질화물 반도체층을 형성하는 공정은, 상기 전자 공급층으로서 기능하는 In 함유층을 형성하는 공정과,
상기 In 함유층의, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역으로부터 In을 탈리시키는 공정
을 갖는 것을 특징으로 하는 부기 10에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13)
상기 In을 탈리시키는 공정은, 상기 게이트 전극을 형성할 예정의 영역을 덮는 마스크를 사용한 비산화 분위기에서의 열처리를 행하는 공정을 갖는 것을 특징으로 하는 부기 11 또는 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 비산화 분위기는, N2 가스 분위기, H2 가스 분위기, N2 가스 및 H2 가스의 혼합 가스 분위기인 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 열처리에 의해 상기 소스 전극 및 상기 드레인 전극의 오믹 특성을 확립하는 것을 특징으로 하는 부기 13 또는 14에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 게이트 전극을 형성하기 전에 상기 화합물 반도체 적층 구조 상에 게이트 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 15 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에, 상기 화합물 반도체 적층 구조를 덮는 종단화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 16 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
1, 31: 기판
2a, 32a: 초기층
2b, 32b: 버퍼층
3, 33: 전자 주행층
4: 스페이서층
5: 전자 공급층
6, 36: In 함유층
6a, 36a: In 탈리 영역
7, 37: 화합물 반도체 적층 구조
11g: 게이트 전극
11s: 소스 전극
11d: 드레인 전극

Claims (10)

  1. 기판과,
    상기 기판 상방에 형성된 화합물 반도체 적층 구조와,
    상기 화합물 반도체 적층 구조 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극
    을 갖고,
    상기 화합물 반도체 적층 구조는,
    전자 주행층과,
    상기 전자 주행층 상방에 형성된 전자 공급층을 포함하는 질화물 반도체층
    을 갖고,
    상기 질화물 반도체층의 표면의 In 조성은, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 게이트 전극의 하방보다도 낮아져 있는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서, 상기 질화물 반도체층은, 상기 전자 공급층 상방에 형성된 In 함유층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항에 있어서, 상기 질화물 반도체층은, 상기 전자 공급층으로서 기능하는 In 함유층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제2항 또는 제3항에 있어서, 상기 In 함유층은, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이 및 상기 게이트 전극과 상기 드레인 전극 사이에, 표면에 접근할수록 In 조성이 작아지는 In 탈리 영역을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 질화물 반도체층의 조성이 InxAlyGa1-x-yN(0<X≤1, 0≤y<1, x+y≤1)로 표현되는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  8. 기판 상방에 화합물 반도체 적층 구조를 형성하는 공정과,
    상기 화합물 반도체 적층 구조 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정
    을 갖고,
    상기 화합물 반도체 적층 구조를 형성하는 공정은,
    전자 주행층을 형성하는 공정과,
    상기 전자 주행층 상방에 전자 공급층을 포함하는 질화물 반도체층을 형성하는 공정
    을 갖고,
    상기 질화물 반도체층의 표면의 In 조성은, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 게이트 전극의 하방보다도 낮아져 있는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 질화물 반도체층을 형성하는 공정은,
    상기 전자 공급층 상방에 In 함유층을 형성하는 공정과,
    상기 In 함유층의, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역으로부터, In을 탈리시키는 공정
    을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 질화물 반도체층을 형성하는 공정은, 상기 전자 공급층으로서 기능하는 In 함유층을 형성하는 공정과,
    상기 In 함유층의, 평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역으로부터, In을 탈리시키는 공정
    을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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