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KR101437274B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

화합물 반도체 장치 및 그 제조 방법 Download PDF

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KR101437274B1
KR101437274B1 KR20130030166A KR20130030166A KR101437274B1 KR 101437274 B1 KR101437274 B1 KR 101437274B1 KR 20130030166 A KR20130030166 A KR 20130030166A KR 20130030166 A KR20130030166 A KR 20130030166A KR 101437274 B1 KR101437274 B1 KR 101437274B1
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electron
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doped
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요우이찌 가마다
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후지쯔 가부시끼가이샤
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Abstract

본 발명의 과제는, 양호한 특성을 얻으면서 노말리 오프 동작할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것이다.
화합물 반도체 장치의 일 양태에는, 기판(11)과, 기판(11) 상방에 형성된 전자 주행층(15) 및 전자 공급층(17)과, 전자 공급층(17) 상방에 형성된 게이트 전극(19g), 소스 전극(19s) 및 드레인 전극(19d)이 형성되어 있다. 또한, 기판(11)과 전자 주행층(15)과의 사이에서, 또한 평면에서 보아 게이트 전극(19g)과 겹치는 영역에 위치하고, Fe가 도핑되어 게이트 전극(19g) 하방의 2차원 전자 가스(100)를 억제하는 Fe 도핑층(14)이 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 질화물계 화합물 반도체의 높은 포화 전자 속도 및 넓은 밴드갭 등의 특징을 이용한, 고내압·고출력의 화합물 반도체 장치의 개발이 활발하게 행해지고 있다. 예를 들면, 고전자 이동도 트랜지스터(HEMT:high electron mobility transistor) 등의 전계 효과 트랜지스터의 개발이 행해지고 있다. 그 중에서도, 특히 AlGaN층을 전자 공급층으로서 포함하는 GaN계 HEMT가 주목받고 있다. 이러한 GaN계 HEMT에서는, AlGaN과 GaN과의 격자 상수의 차에 기인하는 왜곡이 AlGaN층에 발생하고, 이 왜곡에 수반하여 피에조 분극이 발생하고, 고농도의 2차원 전자 가스가 AlGaN층 아래의 GaN층의 상면 근방에 발생한다. 이로 인해, 높은 출력이 얻어지는 것이다.
단, 2차원 전자 가스가 고농도로 존재하므로, 노말리 오프형의 트랜지스터의 실현이 곤란하다. 이 과제를 해결하기 위해 다양한 기술에 대해 검토가 행해지고 있다. 예를 들면, p형 불순물인 Mg를 함유하는 p형 GaN층을 형성하여 2차원 전자 가스를 상쇄하는 기술이 제안되어 있다. p형 GaN층을 형성하는 위치는, 어느 기술에서는 전자 공급층과 게이트 전극과의 사이이며, 다른 어느 기술에서는, 버퍼층과 전자 주행층과의 사이이다.
그러나 종래의 p형 GaN층을 포함하는 GaN계 HEMT에서는, 노말리 오프 동작이 실현되어도, 충분한 특성이 얻어지지 않는 경우가 있다.
일본 특허 출원 공개 제2009-206123호 공보 일본 특허 출원 공개 제2011-82415호 공보
본 발명의 목적은, 양호한 특성을 얻으면서 노말리 오프 동작할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판 상방에 형성된 전자 주행층 및 전자 공급층과, 상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있다. 또한, 상기 기판과 상기 전자 주행층과의 사이에서, 또한 평면에서 보아 상기 게이트 전극과 겹치는 영역에 위치하고, Fe가 도핑되어 상기 게이트 전극 하방의 2차원 전자 가스를 억제하는 Fe 도핑층이 형성되어 있다.
화합물 반도체 장치의 제조 방법에서는, 기판 상방에 전자 주행층 및 전자 공급층을 형성하고, 상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성한다. 상기 전자 주행층을 형성하는 공정 전에, 상기 기판 상방에, 평면에서 보아 상기 게이트 전극과 겹치는 영역에 위치하고, Fe가 도핑되어 상기 게이트 전극 하방의 2차원 전자 가스를 억제하는 Fe 도핑층을 형성한다.
상기한 화합물 반도체 장치 등에 따르면, Fe 도핑층의 작용에 의해 노말리 오프 동작이 가능해지고, 또한, 후술하는 바와 같이, Fe 도핑층으로부터는 불순물의 확산이 발생하기 어려우므로, 양호한 특성을 얻을 수 있다.
도 1은 제1 실시 형태에 따른 화합물 반도체 장치의 구조를 나타내는 단면도.
도 2는 제1 실시 형태의 특성을 나타내는 도면.
도 3a는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 3b는 도 3a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 3c는 도 3b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 3d는 도 3c에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 제2 실시 형태에 따른 화합물 반도체 장치의 구조를 나타내는 단면도.
도 5a는 제2 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 5b는 도 5a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 5c는 도 5b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 제3 실시 형태에 따른 화합물 반도체 장치의 구조를 나타내는 단면도.
도 7a는 제3 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 7b는 도 7a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 7c는 도 7b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 제4 실시 형태에 따른 디스크리트 패키지를 도시하는 도면.
도 9는 제5 실시 형태에 따른 PFC 회로를 도시하는 결선도.
도 10은 제6 실시 형태에 따른 전원 장치를 도시하는 결선도.
도 11은 제7 실시 형태에 따른 고주파 증폭기를 도시하는 결선도.
본원 발명자는, 노말리 오프 동작의 실현을 위해 p형 GaN층을 형성한 GaN계 HEMT에 있어서, 충분한 출력이 얻어지지 않는 원인에 대해 검토를 행하였다. 이 결과, 게이트 전극과 전자 공급층과의 사이에 형성한 경우에는, p형 GaN층의 에칭이 필요하게 되고, 이 에칭 시에 전자 공급층에 데미지가 발생하고, 데미지에 수반하여 많은 트랩이 발생하고 있는 것이 판명되었다. 또한, 버퍼층과 전자 주행층과의 사이에 형성한 경우에는, p형 GaN층의 형성 후의 다른 화합물 반도체층의 형성 시에 Mg가 널리 확산되어 버려, 특성에 영향을 미치고 있는 것이 판명되었다. 본원 발명자는, 이들 지식에 기초하여, 버퍼층의 하방에, Mg를 포함하는 p형 GaN층 대신에, Fe가 도핑된 화합물 반도체층을 노말리 오프 동작의 실현을 위해 형성하는 것에 상도하였다.
이하, 실시 형태에 대해 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대해 설명한다. 도 1은 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 나타내는 단면도이다.
제1 실시 형태에서는, 도 1에 도시하는 바와 같이, Si 기판 등의 기판(11) 상에 화합물 반도체 적층 구조(10)가 형성되어 있다. 화합물 반도체 적층 구조(10)에는, 초기층(12), 버퍼층(13), 전자 주행층(15), 스페이서층(16) 및 전자 공급층(17)이 포함되어 있다. 초기층(12)으로서는, 예를 들면 두께가 1㎚ 내지 300㎚(예를 들면 160㎚)의 AlN층이 이용된다. 버퍼층(13)으로서는, 예를 들면 두께가 1㎚ 내지 300㎚(예를 들면 150㎚) 정도의 AlGaN층이 이용된다. 전자 주행층(15)으로서는, 예를 들면 두께가 3㎛ 정도의, 불순물의 의도적인 도핑이 행해져 있지 않은 i―GaN층이 이용된다. 스페이서층(16)으로서는, 예를 들면 두께가 5㎚ 정도의, 불순물의 의도적인 도핑이 행해져 있지 않은 i―AlGaN층이 이용된다. 전자 공급층(17)으로서는, 예를 들면 두께가 30㎚ 정도의 n형의 n―AlGaN층이 이용된다. 전자 공급층(17)에는, n형의 불순물로서, 예를 들면 Si가 5×1018㎝-3 정도의 농도로 도핑되어 있다.
화합물 반도체 적층 구조(10)에, 소자 영역을 획정하는 소자 분리 영역(18)이 형성되어 있다. 소자 영역 내에 있어서, 전자 공급층(17) 상에 소스 전극(19s) 및 드레인 전극(19d)이 형성되어 있다. 전자 공급층(17) 상에는, 소스 전극(19s) 및 드레인 전극(19d)을 덮는 절연막(20)이 형성되어 있다. 절연막(20)에는, 소스 전극(19s)과 드레인 전극(19d)과의 사이에 위치하는 개구부(21)가 형성되어 있고, 개구부(21)를 개재하여 전자 공급층(17)과 쇼트키 접촉하는 게이트 전극(19g)이 형성되어 있다. 그리고 절연막(20) 상에, 게이트 전극(19g)을 덮는 절연막(22)이 형성되어 있다. 절연막(20 및 22)의 재료는 특별히 한정되지 않지만, 예를 들면 Si 질화막이 이용된다. 절연막(20 및 22)은 종단화막의 일례이다.
또한, 버퍼층(13)의 평면에서 보아 게이트 전극(19g)과 겹치는 부분에 리세스(13r)가 형성되어 있다. 리세스(13r)의 깊이는, 예를 들면 100㎚ 내지 500㎚이다. 그리고 리세스(13r) 내에 2DEG(2차원 전자 가스) 억제층(14)이 형성되어 있다. 2DEG 억제층(14)으로서는, 예를 들면 Fe가 도핑된 GaN층이 이용된다. Fe의 농도는, 게이트 전극(19g) 바로 아래의 2DEG를 상쇄할 수 있는 정도이며, 예를 들면 1×1017㎝-3 이상이다. 또한, Fe의 농도는 2×1017㎝-3 이상인 것이 바람직하다. 그리고 전자 주행층(15)은 2DEG 억제층(14)을 덮도록 하여 형성되어 있다. 2DEG 억제층(14)도 화합물 반도체 적층 구조(10)에 포함된다. 즉, 본 실시 형태에서는, Fe가 도핑된 2DEG 억제층(14)이, 기판(11)과 전자 주행층(15)과의 사이에서, 또한 평면에서 보아 게이트 전극(19g)과 겹치는 영역에 위치하고 있다. 2DEG 억제층(14)은, Fe 도핑층의 일례이다.
이와 같이 구성된 GaN계 HEMT에서는, 전자 주행층(15)의 상면 근방에 2DEG(100)가 발생한다. 단, 2DEG를 상쇄할 수 있는 정도로 Fe가 도핑된 2DEG 억제층(14)이 형성되어 있으므로, 게이트 전극(19g)의 하방에서는, 컨덕션 밴드(EC)가 올라가고, 페르미 레벨(EF)을 하회하는 컨덕션 밴드(EC)의 영역이 실질적으로 존재하지 않는다. 따라서, 게이트 전극(19g)에 인가되는 전압이 0V인 상태, 즉 오프의 상태에서, 게이트 전극(19g)의 하방에 2DEG가 존재하지 않고, 노말리 오프 동작이 실현된다. 또한, Fe는 Mg와 비교하여 화합물 반도체층 중으로 확산되기 어려우므로, 2DEG 억제층(14)의 형성 후에 전자 주행층(15) 등을 형성해도, Fe의 확산에 수반하는 특성의 저하는 발생하기 어렵다.
또한, 노말리 오프 동작을 실현하기 위해, 2DEG 억제층(14)이 아니라, 게이트 전극과 전자 공급층과의 사이에 p형 GaN층을 형성한 참고예와 비교하면, 도 2에 나타내는 바와 같이, 제1 실시 형태에 따르면, 높은 온 전류를 얻을 수 있다. 이것은, p형 GaN층의 형성 시에 필요한 에칭을 행할 필요가 없고, 이 에칭에 수반하는 전자 공급층의 데미지를 회피할 수 있기 때문이다. 도 2 중의 횡축은 게이트―소스간의 전압(Vgs)이며, 종축은 드레인―소스간의 전류(Ids)를 나타낸다.
또한, 2DEG 억제층(14)의 Fe 농도가 높을수록, 게이트 전극(19g)의 바로 아래의 2DEG(100)를 보다 확실하게 상쇄하여 노말리 오프 동작을 실현하는 것이 가능하지만, Fe 농도가 지나치게 높으면, 온 동작시키기 위해 필요한 게이트 전압이 지나치게 높아질 우려가 있다. 따라서, 2DEG 억제층(14)의 Fe 농도는, 이들을 고려하여 결정하는 것이 바람직하다.
다음으로, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대해 설명한다. 도 3a 내지 도 3d는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 3a의 (a)에 도시하는 바와 같이, 기판(11) 상에 초기층(12) 및 버퍼층(13)을 형성한다. 초기층(12) 및 버퍼층(13)은, 예를 들면 유기 금속 기상 성장(MOVPE:metal organic vapor phase epitaxy)에 의해 형성한다. 이어서, 도 3a의 (b)에 도시하는 바와 같이, 버퍼층(13) 상에, 리세스(13r)를 형성할 예정인 영역을 노출하고, 다른 영역을 덮는 레지스트 패턴(101)을 형성한다. 그 후, 도 3a의 (c)에 도시하는 바와 같이, 레지스트 패턴(101)을 에칭 마스크로서 이용한 드라이 에칭을 행함으로써, 버퍼층(13)에 리세스(13r)를 형성한다. 그리고 레지스트 패턴(101)을 제거한다. 계속해서, 도 3a의 (d)에 도시하는 바와 같이, 버퍼층(13) 상에 2DEG 억제층(14)을 형성한다. 2DEG 억제층(14)의 두께는, 예를 들면 2DEG 억제층(14)의 리세스(13r) 내의 부분의 상면이, 버퍼층(13)의 리세스(13r) 밖의 부분의 상면보다도 높아지는 정도로 한다.
다음으로, 도 3b의 (e)에 도시하는 바와 같이, 2DEG 억제층(14) 상에, 2DEG 억제층(14)을 잔존시키는 부분을 덮고, 다른 영역을 노출하는 레지스트 패턴(102)을 형성한다. 그 후, 도 3b의 (f)에 도시하는 바와 같이, 레지스트 패턴(102)을 에칭 마스크로서 이용한 드라이 에칭을 행함으로써, 2DEG 억제층(14)의 레지스트 패턴(102)에 의해 덮어져 있었던 부분을 남기고, 다른 부분을 제거한다. 그리고 레지스트 패턴(102)을 제거한다. 계속해서, 도 3b의 (g)에 도시하는 바와 같이, 버퍼층(13) 상에, 2DEG 억제층(14)을 덮도록 하여 전자 주행층(15)을 형성하고, 전자 주행층(15) 상에 스페이서층(16) 및 전자 공급층(17)을 형성한다. 전자 주행층(15), 스페이서층(16) 및 전자 공급층(17)은, 예를 들면 MOVPE에 의해 형성한다. 이와 같이 하여, 초기층(12), 버퍼층(13), 2DEG 억제층(14), 전자 주행층(15), 스페이서층(16) 및 전자 공급층(17)을 포함하는 화합물 반도체 적층 구조(10)가 얻어진다. 또한, 전자 주행층(15)의 상면 근방에는, 2DEG 억제층(14)의 바로 위를 제외하고, 2DEG(100)가 발생한다.
화합물 반도체 적층 구조(10)에 포함되는 화합물 반도체층의 형성 시에는, 예를 들면, Al원인 트리메틸알루미늄(TMA) 가스, Ga원인 트리메틸갈륨(TMG) 가스, 및 N원인 암모니아(NH3) 가스의 혼합 가스를 이용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라, 트리메틸알루미늄 가스 및 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은, 100ccm 내지 10LM 정도로 한다. 또한, 예를 들면, 성장 압력은 50Torr 내지 300Torr 정도, 성장 온도는 1000℃ 내지 1200℃ 정도로 한다. 또한, n형의 화합물 반도체층[예를 들면 전자 공급층(17)]을 성장시킬 때에는, 예를 들면, Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하고, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는, 1×1018㎝-3 정도 내지 1×1020㎝-3 정도, 예를 들면 5×1018㎝-3 정도로 한다. Fe가 도핑된 화합물 반도체층[예를 들면 2DEG 억제층(14)]을 성장시킬 때에는, 예를 들면, Cp2Fe(시클로펜타디에닐철, 페로센) 등의 Fe 화합물의 가스 및 염화수소 가스로부터 Fe 함유 가스를 생성하고, 이것을 혼합 가스에 첨가한다. 혼합 가스가 갈륨 함유 가스 및 질소 함유 가스로 이루어지는 경우, Fe가 도핑된 GaN층을 형성할 수 있다. 2DEG 억제층(14)으로의 Fe의 도핑 농도는 1×1017㎝-3 이상으로 한다.
이어서, 도 3c의 (h)에 도시하는 바와 같이, 화합물 반도체 적층 구조(10)에, 소자 영역을 획정하는 소자 분리 영역(18)을 형성한다. 소자 분리 영역(18)의 형성에서는, 예를 들면, 소자 분리 영역(18)을 형성할 예정인 영역을 노출하는 포토레지스트의 패턴을 전자 공급층(17) 상에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행해도 된다. 그 후, 도 3c의 (i)에 도시하는 바와 같이, 전자 공급층(17) 상에 소스 전극(19s) 및 드레인 전극(19d)을, 이들이 평면에서 보아 2DEG 억제층(14)을 사이에 끼우도록 하여 형성한다. 소스 전극(19s) 및 드레인 전극(19d)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 소스 전극(19s)을 형성할 예정인 영역 및 드레인 전극(19d)을 형성할 예정인 영역을 노출하고, 다른 영역을 덮는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면, Ti막을 형성한 후에 Al막을 형성한다. 이어서, 예를 들면, 질소 분위기 중에서 400℃ 내지 1000℃(예를 들면 550℃)에서 열처리를 행하고, 오믹 특성을 확립한다. 소스 전극(19s) 및 드레인 전극(19d)의 형성 후에는, 도 3c의 (j)에 도시하는 바와 같이, 전자 공급층(17) 상에, 소스 전극(19s) 및 드레인 전극(19d)을 덮는 절연막(20)을 형성한다. 절연막(20)은, 예를 들면 원자층 퇴적(ALD:atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD:chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
계속해서, 도 3d의 (k)에 도시하는 바와 같이, 절연막(20)의 게이트 전극을 형성할 예정인 영역, 예를 들면 2DEG 억제층(14)의 상방에 위치하는 영역에 개구부(21)를 형성한다. 개구부(21)는, 예를 들면 드라이 에칭, 웨트 에칭 또는 이온 밀링에 의해 형성할 수 있다. 이어서, 도 3d의 (l)에 도시하는 바와 같이, 개구부(21) 내에 게이트 전극(19g)을 형성한다. 게이트 전극(19g)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 게이트 전극(19g)을 형성할 예정인 영역을 노출하는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면, Ni막을 형성한 후에 Au막을 형성한다. 게이트 전극(19g)의 형성 후에는, 절연막(20) 상에, 게이트 전극(19g)을 덮는 절연막(22)을 형성한다. 절연막(22)은, 절연막(20)과 마찬가지로, 예를 들면 ALD법, 플라즈마 CVD법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
이와 같이 하여, 제1 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대해 설명한다. 제1 실시 형태에서는, 전자 주행층(15)의 하면 근방에 미량의 트랩이 발생하여 특성에 영향을 미치는 경우가 있다. 제2 실시 형태에서는, 이러한 트랩의 발생을 억제한다. 도 4는 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 나타내는 단면도이다.
제1 실시 형태에서는, 2DEG 억제층(14)이, 버퍼층(13)의 리세스(13r) 내에 형성되어 있는 것에 반해, 제2 실시 형태에서는, 도 4에 도시하는 바와 같이, 버퍼층(13) 상에 트랩 억제층(31)이 형성되고, 트랩 억제층(31)에 형성된 리세스(31r) 내에 2DEG 억제층(14)이 형성되어 있다. 트랩 억제층(31)의 두께는, 예를 들면 100㎚ 내지 500㎚이다. 트랩 억제층(31)으로서는, 예를 들면 Fe가 2DEG 억제층(14)보다도 저농도로 도핑된 GaN층이 이용된다. 트랩 억제층(31)의 Fe의 농도는, 전자 주행층(15)의 하면 근방의 트랩을 상쇄할 수 있는 정도이며, 예를 들면 1×1017㎝-3 미만이다. 또한, Fe의 농도는 5×1016㎝-3 이하인 것이 바람직하다. 그리고 전자 주행층(15)은 2DEG 억제층(14) 및 트랩 억제층(31)을 덮도록 하여 형성되어 있다. 트랩 억제층(31)도 화합물 반도체 적층 구조(10)에 포함된다. 즉, 본 실시 형태에서는, Fe가 도핑된 트랩 억제층(31)이, 기판(11)과 전자 주행층(15)과의 사이에서, 또한 2DEG 억제층(14)보다도 소스 전극(19g)측 및 드레인 전극(19d)측에 위치하고 있다. 트랩 억제층(31)의 소스 전극(19g)측에 위치하는 부분은, 제2 Fe 도핑층의 일례이며, 드레인 전극(19d)측에 위치하는 부분은, 제3 Fe 도핑층의 일례이다. 다른 구성은 제1 실시 형태와 마찬가지이다.
이와 같이 구성된 GaN계 HEMT에서는, 전자 주행층(15)의 하면 근방에 있어서의 트랩의 발생을 억제할 수 있다. 전자 주행층(15)의 하면 근방에 트랩이 존재하고 있는 경우, 이 주위를 경로로 하여 예기치 않은 전류가 흘러 특성에 영향이 미치는 경우가 있지만, 본 실시 형태에 따르면, 이러한 영향을 억제하여, 보다 양호한 특성을 얻을 수 있다.
다음으로, 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대해 설명한다. 도 5a 내지 도 5c는 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 제1 실시 형태와 마찬가지로 하여, 버퍼층(13)의 형성까지의 처리를 행한다. 이때, 버퍼층(13)의 두께는, 예를 들면 트랩 억제층(31)의 두께분만큼 얇게 해도 된다. 이어서, 도 5a의 (a)에 도시하는 바와 같이, 버퍼층(13) 상에 트랩 억제층(31)을 형성한다. 이어서, 도 5a의 (b)에 도시하는 바와 같이, 트랩 억제층(31) 상에, 리세스(31r)를 형성할 예정인 영역을 노출하고, 다른 영역을 덮는 레지스트 패턴(101)을 형성한다. 그 후, 도 5a의 (c)에 도시하는 바와 같이, 레지스트 패턴(101)을 에칭 마스크로서 이용한 드라이 에칭을 행함으로써, 트랩 억제층(31)에 리세스(31r)를 형성한다. 그리고 레지스트 패턴(101)을 제거한다. 계속해서, 도 5a의 (d)에 도시하는 바와 같이, 버퍼층(13) 및 트랩 억제층(31) 상에 2DEG 억제층(14)을 형성한다. 2DEG 억제층(14)의 두께는, 예를 들면 트랩 억제층(31)의 두께 정도로 한다.
이어서, 도 5b의 (e)에 도시하는 바와 같이, 2DEG 억제층(14) 상에, 2DEG 억제층(14)을 잔존시키는 부분을 덮고, 다른 영역을 노출하는 레지스트 패턴(102)을 형성한다. 그 후, 도 5b의 (f)에 도시하는 바와 같이, 레지스트 패턴(102)을 에칭 마스크로서 이용한 드라이 에칭을 행함으로써, 2DEG 억제층(14)의 레지스트 패턴(102)에 의해 덮어져 있었던 부분을 남기고, 다른 부분을 제거한다. 그리고 레지스트 패턴(102)을 제거한다. 계속해서, 도 5b의 (g)에 도시하는 바와 같이, 트랩 억제층(31) 상에, 제1 실시 형태와 마찬가지로, 2DEG 억제층(14)을 덮도록 하여 전자 주행층(15)을 형성하고, 전자 주행층(15) 상에 스페이서층(16) 및 전자 공급층(17)을 형성한다. 이와 같이 하여, 초기층(12), 버퍼층(13), 2DEG 억제층(14), 전자 주행층(15), 스페이서층(16), 전자 공급층(17) 및 트랩 억제층(31)을 포함하는 화합물 반도체 적층 구조(10)가 얻어진다. 또한, 전자 주행층(15)의 상면 근방에는, 2DEG 억제층(14)의 바로 위를 제외하고, 2DEG(100)가 발생한다.
이어서, 도 5c의 (h)에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로, 화합물 반도체 적층 구조(10)에 소자 분리 영역(18)을 형성한다. 그 후, 도 5c의 (i)에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로, 소스 전극(19s) 및 드레인 전극(19d)을 형성하고, 전자 공급층(17) 상에 절연막(20)을 형성한다. 계속해서, 도 5c의 (j)에 도시하는 바와 같이, 개구부(21)의 형성 이후의 처리를 행한다.
이와 같이 하여, 제2 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대해 설명한다. 제2 실시 형태에서는, 2DEG 억제층(14)의 소스 전극(19s)측 및 드레인 전극(19d)측의 쌍방에 트랩 억제층(31)이 형성되어 있지만, 어느 한쪽에만 형성되어 있어도 된다. 도 6은 제3 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 나타내는 단면도이다.
제3 실시 형태에서는, 도 6에 도시하는 바와 같이, 제1, 제2 실시 형태와 마찬가지의 위치에 2DEG 억제층(14)이 형성되고, 그 소스 전극(19s)측에만 트랩 억제층(31)이 형성되어 있다. 2DEG 억제층(14)의 드레인 전극(19d)측에서는, 버퍼층(13)에 전자 주행층(15)이 접하고 있다. 다른 구성은 제2 실시 형태와 마찬가지이다.
이러한 제3 실시 형태에 의해서도, 제1 실시 형태와 비교하여, 트랩의 영향을 억제할 수 있다. 또한, 2DEG 억제층(14)이, 2DEG 억제층(14)의 소스 전극(19s)측이 아니라 드레인 전극(19d)측에 형성되어 있어도 된다. 단, 소스 전극(19s)측에 발생한 트랩 쪽이, 드레인 전극(19d)측에 발생한 트랩보다도 GaN계 HEMT의 특성에 영향을 미치기 쉽다. 따라서, 2DEG 억제층(14)은 소스 전극(19s)측에 형성되어 있는 것이 바람직하다.
다음으로, 제3 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대해 설명한다. 도 7a 내지 도 7c는 제3 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 7a의 (a)에 도시하는 바와 같이, 제2 실시 형태와 마찬가지로 하여, 트랩 억제층(31)의 형성까지의 처리를 행한다. 이어서, 도 7a의 (b)에 도시하는 바와 같이, 트랩 억제층(31) 상에, 트랩 억제층(31)을 잔존시키는 부분을 덮고, 다른 영역을 노출하는 레지스트 패턴(103)을 형성한다. 그 후, 도 7a의 (c)에 도시하는 바와 같이, 레지스트 패턴(103)을 에칭 마스크로서 이용한 드라이 에칭을 행함으로써, 트랩 억제층(31)의 레지스트 패턴(103)에 의해 덮어져 있었던 부분을 남기고, 다른 부분을 제거한다. 그리고 레지스트 패턴(103)을 제거한다. 계속해서, 도 7a의 (d)에 도시하는 바와 같이, 버퍼층(13) 및 트랩 억제층(31) 상에 2DEG 억제층(14)을 형성한다.
이어서, 도 7b의 (e)에 도시하는 바와 같이, 2DEG 억제층(14) 상에, 2DEG 억제층(14)을 잔존시키는 부분을 덮고, 다른 영역을 노출하는 레지스트 패턴(102)을 형성한다. 그 후, 도 7b의 (f)에 도시하는 바와 같이, 레지스트 패턴(102)을 에칭 마스크로서 이용한 드라이 에칭을 행함으로써, 2DEG 억제층(14)의 레지스트 패턴(102)에 의해 덮어져 있었던 부분을 남기고, 다른 부분을 제거한다. 그리고 레지스트 패턴(102)을 제거한다. 계속해서, 도 7b의 (g)에 도시하는 바와 같이, 트랩 억제층(31) 상에, 제1 실시 형태와 마찬가지로, 2DEG 억제층(14)을 덮도록 하여 전자 주행층(15)을 형성하고, 전자 주행층(15) 상에 스페이서층(16) 및 전자 공급층(17)을 형성한다. 이와 같이 하여, 초기층(12), 버퍼층(13), 2DEG 억제층(14), 전자 주행층(15), 스페이서층(16), 전자 공급층(17) 및 트랩 억제층(31)을 포함하는 화합물 반도체 적층 구조(10)가 얻어진다. 또한, 전자 주행층(15)의 상면 근방에는, 2DEG 억제층(14)의 바로 위를 제외하고, 2DEG(100)가 발생한다.
이어서, 도 7c의 (h)에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로, 화합물 반도체 적층 구조(10)에 소자 분리 영역(18)을 형성한다. 그 후, 도 7c의 (i)에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로, 소스 전극(19s) 및 드레인 전극(19d)을 형성하고, 전자 공급층(17) 상에 절연막(20)을 형성한다. 계속해서, 도 7c의 (j)에 도시하는 바와 같이, 개구부(21)의 형성 이후의 처리를 행한다.
이와 같이 하여, 제3 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
(제4 실시 형태)
제4 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치의 디스크리트 패키지에 관한 것이다. 도 8은 제4 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제4 실시 형태에서는, 도 8에 도시하는 바와 같이, 제1 내지 제3 실시 형태 중 어느 하나의 화합물 반도체 장치의 HEMT 칩(210)의 이면이 땜납 등의 다이 어태치제(234)를 이용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(19d)이 접속된 드레인 패드(226d)에, Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단이, 랜드(233)와 일체화되어 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(19s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단이 랜드(233)로부터 독립된 소스 리드(232s)에 접속되어 있다. 게이트 전극(19g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단이 랜드(233)로부터 독립된 게이트 리드(232g)에 접속되어 있다. 그리고 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 하여, 랜드(233) 및 HEMT 칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이러한 디스크리트 패키지는, 예를 들면, 다음과 같이 하여 제조할 수 있다. 우선, HEMT 칩(210)을 땜납 등의 다이 어태치제(234)를 이용하여 리드 프레임의 랜드(233)에 고정한다. 이어서, 와이어(235g, 235d 및 235s)를 이용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법에 의해 몰드 수지(231)를 이용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대해 설명한다. 제5 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 9는 제5 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 컨덴서(254 및 255), 다이오드 브릿지(256), 및 교류 전원(AC)(257)이 설치되어 있다. 그리고 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 일 단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 컨덴서(254)의 일 단자 및 컨덴서(255)의 일 단자가 접속되어 있다. 컨덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 컨덴서(255)의 타단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 컨덴서(254)의 양 단자간에는, 다이오드 브릿지(256)를 개재하여 AC(257)가 접속된다. 컨덴서(255)의 양 단자간에는, 직류 전원(DC)이 접속된다. 그리고 본 실시 형태에서는, 스위치 소자(251)에, 제1 내지 제3 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되어 있다.
PFC 회로(250)의 제조 시에는, 예를 들면, 땜납 등을 이용하여, 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대해 설명한다. 제6 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 전원 장치에 관한 것이다. 도 10은 제6 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262)와의 사이에 배설되는 트랜스(263)가 설치되어 있다.
1차측 회로(261)에는, 제5 실시 형태에 따른 PFC 회로(250), 및 PFC 회로(250)의 컨덴서(255)의 양 단자간에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀 브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251), 및 풀 브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제1 내지 제3 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되어 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 이용한 통상적인 MIS형 FET(전계 효과 트랜지스터)가 이용되어 있다.
(제7 실시 형태)
다음으로, 제7 실시 형태에 대해 설명한다. 제7 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 고주파 증폭기(고출력 증폭기)에 관한 것이다. 도 11은 제7 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털·프리 디스토션 회로(271), 믹서(272a 및 272b), 및 파워 앰프(273)가 설치되어 있다.
디지털·프리 디스토션 회로(271)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(273)는, 제1 내지 제3 실시 형태 중 어느 하나의 화합물 반도체 장치를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면, 스위치의 절환에 의해, 출력측의 신호를 믹서(272b)에서 교류 신호와 믹싱하여 디지털·프리 디스토션 회로(271)에 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 이용되는 화합물 반도체층의 조성은 특별히 한정되지 않고, 예를 들면, GaN, AlN 및 InN 등을 이용할 수 있다. 또한, 이들의 혼정을 이용할 수도 있다.
또한, 어느 실시 형태에 있어서도, 기판으로서, 탄화 실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판이, 도전성, 반 절연성 또는 절연성 중 어느 것이어도 된다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들의 형성 방법은 리프트 오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다. 게이트 전극에, Ni 및 Au 외에 Pd 및/또는 Pt가 포함되어 있어도 된다.
이하, 본 발명의 여러 양태를 부기로서 정리하여 기재한다.
(부기 1)
기판과, 상기 기판 상방에 형성된 전자 주행층 및 전자 공급층과, 상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과, 상기 기판과 상기 전자 주행층과의 사이에서, 또한 평면에서 보아 상기 게이트 전극과 겹치는 영역에 위치하고, Fe가 도핑되어 상기 게이트 전극 하방의 2차원 전자 가스를 억제하는 Fe 도핑층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 Fe 도핑층에, 1×1017㎝-3 이상의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 Fe 도핑층에, 2×1017㎝-3 이상의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 4)
상기 Fe 도핑층은, GaN층인 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 5)
상기 기판과 상기 전자 주행층과의 사이에서, 또한 상기 Fe 도핑층보다도 상기 소스 전극측에 위치하고, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제2 Fe 도핑층을 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6)
상기 제2 Fe 도핑층에, 1×1017㎝-3 미만의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 5에 기재된 화합물 반도체 장치.
(부기 7)
상기 제2 Fe 도핑층에, 5×1016㎝-3 이하의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 5에 기재된 화합물 반도체 장치.
(부기 8)
상기 기판과 상기 전자 주행층과의 사이에서, 또한 상기 Fe 도핑층보다도 상기 드레인 전극측에 위치하고, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제3 Fe 도핑층을 갖는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 9)
상기 제3 Fe 도핑층에, 1×1017㎝-3 미만의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 8에 기재된 화합물 반도체 장치.
(부기 10)
상기 제3 Fe 도핑층에, 5×1016㎝-3 이하의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 8에 기재된 화합물 반도체 장치.
(부기 11)
상기 전자 주행층 및 상기 전자 주행층은, GaN계 재료를 포함하는 것을 특징으로 하는 부기 1 내지 10 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 12)
부기 1 내지 11 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 13)
부기 1 내지 11 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 14)
기판 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과, 상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고, 상기 전자 주행층을 형성하는 공정 전에, 상기 기판 상방에, 평면에서 보아 상기 게이트 전극과 겹치는 영역에 위치하고, Fe가 도핑되어 상기 게이트 전극 하방의 2차원 전자 가스를 억제하는 Fe 도핑층을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 Fe 도핑층에, 1×1017㎝-3 이상의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 14에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 Fe 도핑층은, GaN층인 것을 특징으로 하는 부기 14 또는 15에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
상기 전자 주행층을 형성하는 공정 전에, 상기 기판 상방에, 상기 Fe 도핑층보다도 상기 소스 전극측에 위치하고, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제2 Fe 도핑층을 형성하는 공정을 갖는 것을 특징으로 하는 부기 14 내지 16 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18)
상기 제2 Fe 도핑층에, 1×1017㎝-3 미만의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 17에 기재된 화합물 반도체 장치의 제조 방법.
(부기 19)
상기 전자 주행층을 형성하는 공정 전에, 상기 기판 상방에, 상기 Fe 도핑층보다도 상기 드레인 전극측에 위치하고, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제3 Fe 도핑층을 형성하는 공정을 갖는 것을 특징으로 하는 부기 14 내지 18 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 20)
상기 제3 Fe 도핑층에, 1×1017㎝-3 미만의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 부기 19에 기재된 화합물 반도체 장치의 제조 방법.
11 : 기판
14 : 2DEG 억제층
15 : 전자 주행층
17 : 전자 공급층
19g : 게이트 전극
19s : 소스 전극
19d : 드레인 전극
31 : 트랩 억제층

Claims (10)

  1. 기판과,
    상기 기판 상방에 형성된 전자 주행층 및 전자 공급층과,
    상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 기판과 상기 전자 주행층과의 사이에서, 또한 상기 전자 주행층에서 상기 기판 방향으로 바라본 평면에서 보아 상기 게이트 전극과 겹치는 영역에 위치하고, Fe가 도핑되어 상기 게이트 전극 하방의 2차원 전자 가스를 억제하는 Fe 도핑층과,
    상기 기판과 상기 전자 주행층과의 사이에서, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제2 Fe 도핑층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 Fe 도핑층에, 1×1017㎝-3 이상의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 Fe 도핑층은, GaN층인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 Fe 도핑층은 상기 Fe 도핑층보다도 상기 소스 전극측에 위치하는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 Fe 도핑층에, 1×1017㎝-3 미만의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 기판과 상기 전자 주행층과의 사이에서, 또한 상기 Fe 도핑층보다도 상기 드레인 전극측에 위치하고, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제3 Fe 도핑층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 Fe 도핑층에, 1×1017㎝-3 미만의 농도로 Fe가 도핑되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  8. 제1항 또는 제2항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  9. 제1항 또는 제2항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  10. 기판 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
    상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고,
    상기 전자 주행층을 형성하는 공정 전에, 상기 기판 상방에, 상기 전자 주행층에서 상기 기판 방향으로 바라본 평면에서 보아 상기 게이트 전극과 겹치는 영역에 위치하고, Fe가 도핑되어 상기 게이트 전극 하방의 2차원 전자 가스를 억제하는 Fe 도핑층과, 상기 기판과 상기 전자 주행층과의 사이에서, Fe가 상기 Fe 도핑층보다도 저농도로 도핑된 제2 Fe 도핑층을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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