[go: up one dir, main page]

KR101151167B1 - Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프 - Google Patents

Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프 Download PDF

Info

Publication number
KR101151167B1
KR101151167B1 KR1020097014525A KR20097014525A KR101151167B1 KR 101151167 B1 KR101151167 B1 KR 101151167B1 KR 1020097014525 A KR1020097014525 A KR 1020097014525A KR 20097014525 A KR20097014525 A KR 20097014525A KR 101151167 B1 KR101151167 B1 KR 101151167B1
Authority
KR
South Korea
Prior art keywords
layer
iii nitride
nitride compound
compound semiconductor
group iii
Prior art date
Application number
KR1020097014525A
Other languages
English (en)
Other versions
KR20090094138A (ko
Inventor
히로아끼 가지
야스노리 요꼬야마
히로미쯔 사까이
Original Assignee
쇼와 덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쇼와 덴코 가부시키가이샤 filed Critical 쇼와 덴코 가부시키가이샤
Publication of KR20090094138A publication Critical patent/KR20090094138A/ko
Application granted granted Critical
Publication of KR101151167B1 publication Critical patent/KR101151167B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0617—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
    • H01S5/32025—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth non-polar orientation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0213—Sapphire, quartz or diamond based substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Nanotechnology (AREA)
  • Electromagnetism (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Led Devices (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

본 발명의 Ⅲ족 질화물 화합물 반도체 소자는, 기판과, 상기 기판 상에 형성된 중간층과, 상기 중간층 상에 설치되고, (0002)면의 로킹 커브 반가폭이 100arcsec 이하이며, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층을 구비한다. 또한, 본 발명의 Ⅲ족 질화물 화합물 반도체 소자의 제조 방법은 상기 중간층을 스퍼터법으로 형성하는 공정을 갖는다.
Figure R1020097014525
Ⅲ족 질화물 화합물 반도체 소자, 적층 반도체, n형 반도체층, n형 클래드층, 발광층, 투광성 정극

Description

Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, Ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프{Ⅲ NITRIDE COMPOUND SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME, Ⅲ NITRIDE COMPOUND SEMICONDUCTOR LIGHT EMITTING ELEMENT AND METHOD FOR MANUFACTURING THE SAME, AND LAMP}
본 발명은, 발광 다이오드(LED), 레이저 다이오드(LD), 전자 디바이스 등에 적절하게 사용되는 Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, Ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 Ⅲ족 질화물 화합물 반도체 발광 소자를 사용한 램프에 관한 것이다.
본원은, 일본에 2007년 1월 16일에 출원된 일본 특허 출원 제2007-6790호, 2007년 7월 13일에 출원된 일본 특허 출원 제2007-184456호, 2007년 10월 22일에 출원된 일본 특허 출원 제2007-274458호, 및 2007년 11월 2일에 출원된 일본 특허 출원 제2007-286691호에 기초하는 우선권을 주장하고, 그 내용을 여기에 원용한다.
Ⅲ족 질화물 화합물 반도체는, 예를 들어 발광 소자로 한 경우에, 발광 스펙트럼이 자외로부터 적색의 광범위에 걸친 직접 천이형의 반도체이며, 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 발광 소자에 응용되고 있다. 이와 같은 발광 소자는, 종래의 조명 관련 소자에 비해 발광 효율이 높으므로, 소비 에너지가 작아진다. 또한, 이와 같은 발광 소자는, 수명이 긴 등의 장점도 있어, 시장이 급속하게 확대되고 있다.
통상, Ⅲ족 질화물 화합물 반도체는 사파이어 기판 상에 형성되어 있다. 그러나, 사파이어 기판 상에 Ⅲ족 질화물 화합물 반도체를 형성하면, 사파이어와 Ⅲ족 질화물 화합물 반도체의 격자 상수의 미스피트에 의해 전위(misfit dislocation)가 발생하고, 이에 의해 소자 특성에 악영향을 초래하는 문제가 있다. 미스피트에 의해 발생하는 전위는, 반도체층을 종방향(기판면에 수직 방향)으로 관통하는 관통 전위이다. 발광 소자의 반도체층 중에 있어서의 관통 전위에서는, 전자가 산란하여 전자의 이동도(모빌리티)가 낮아지거나, 누설 전류가 발생하는 등의 현상이 일어난다. 이로 인해, 발광 소자의 반도체층 중의 관통 전위는, 발광 소자의 발광 효율을 저하시켜 발광 강도를 저하시킨다.
미스피트를 억제하기 위해, 종래부터, 기판 상에 중간층을 통해 Ⅲ족 질화물 화합물 반도체를 성장시키고 있다(예를 들어, 특허 문헌 1, 특허 문헌 2 참조). 중간층은, Ⅲ족 질화물 화합물 반도체와 동일한 조성의 GaN이나 동일한 우르차이트 구조(wurtzite structure)의 AlN 등을, 유기 금속 기상 성장법(MOCVD법)으로 성막하여 이루어지는 것이다.
그러나, 기판 상에 중간층을 통해 Ⅲ족 질화물 화합물 반도체를 성장시킨 경우라도, 반도체층 중의 관통 전위를 충분히 방지할 수는 없고, 한층 더, 관통 전위가 적은 반도체층이 요구되고 있다.
특허 문헌 1 : 일본 특허 제3026087호 공보
특허 문헌 2 : 일본 특허 출원 공개 평4-297023호 공보
본 발명은 상기 과제에 비추어 이루어진 것으로, 반도체층 중의 관통 전위가 적어, 우수한 발광 특성을 얻을 수 있는 Ⅲ족 질화물 화합물 반도체 발광 소자를 제공하는 것을 목적으로 한다.
또한, 반도체층 중의 관통 전위가 적어, 우수한 발광 특성을 갖는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 상기의 Ⅲ족 질화물 화합물 반도체 발광 소자를 사용한 램프를 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 문제를 해결하기 위해 예의 검토를 거듭하여, 관통 전위와 발광 소자의 발광 특성과의 관계를 조사하였다.
반도체층 중의 관통 전위를 검출하는 방법으로서는, 투과 전자 현미경(TEM)을 사용하여 시료의 단면을 관찰하는 방법을 고안할 수 있다. 그러나, TEM에 의한 관찰에서 얻어지는 관통 전위의 평가 결과는, 어느 한정된 범위에 존재하는 관통 전위의 평가 결과이므로, 반도체층 전체를 대표한 결과로 되어 있는지가 문제가 된다. 또한, TEM으로 관통 전위를 관찰하기 위해서는, 시료를 가공할 필요가 있기 때문에, 관찰에 사용한 시료는 소자로서 사용할 수 없다. 이로 인해, 관통 전위의 평가 결과와 소자의 특성을 정확하게 관련시킬 수 없다는 문제가 있다.
그래서, 본 발명자들은, 반도체층 중의 관통 전위를 검출하는 방법으로서, 비파괴로 관통 전위를 평가하는 방법을 사용하는 것을 검토하였다.
도 1은, 발광 소자의 반도체층을 구성하는 Ⅲ족 질화물 화합물 반도체의 결정의 관통 전위를 설명하기 위한 도면으로, 기판면에 수직 방향으로부터 본 개략 모식도이다. 도 1에 있어서, 부호 41은 Ⅲ족 질화물 화합물 반도체의 결정을 나타내고 있다. Ⅲ족 질화물 화합물 반도체의 결정(41)은, 도 1에 도시한 바와 같이, 최밀 충전 결정 구조를 갖고 있고, 기판 상에 육각 기둥이 수직으로 성장된 구조를 하고 있다. 여기서, 예를 들어 Ⅲ족 질화물 화합물 반도체의 결정(41)인 육각 기둥의 평면 내에서의 배치가, 동일한 방향으로 정렬되어 있으면 간극은 생기지 않지만, 도 1에 도시한 바와 같이, 방향이 조금이라도 다르면 육각 기둥과 육각 기둥 사이에 간극(42)이 발생한다. 이 간극(42)은 결정(41)의 배향 정도를 나타내는 것으로, 관통 전위에 상당한다고 생각된다.
결정의 배향 정도를 평가하는 방법의 하나로서, X선을 사용하여 측정하는 로킹 커브법이 있다.
도 2는, 발광 소자의 반도체층을 구성하는 Ⅲ족 질화물 화합물 반도체의 (10-10)면의 로킹 커브 반가폭(full width at half maximum in rocking curve)과 발광 소자의 누설 전류와의 관계를 나타낸 그래프이다.
로킹 커브법으로 검출되는 반가폭은, 도 1에 도시하는 육각 기둥의 결정(41) 사이의 간극(42)의 양에 대응하므로, 도 2에 도시하는 바와 같이, 로킹 커브법으로 검출되는 반가폭이 작을수록 육각 기둥의 결정(41) 사이의 간극이 작고, 양호하게 배향하고 있는 것이 된다. 이 결과, 디바이스로 하였을 때의 누설 전류가 작아지는 등의 효과를 얻을 수 있다.
그래서, 본 발명자들은, 로킹 커브법으로 검출되는 반가폭과 발광 소자의 특성과의 관계에 대해 예의 연구를 거듭한 결과, 발광 소자의 반도체층의 반가폭을 소정 범위로 함으로써, 반도체층 중의 관통 전위가 적어, 양호한 발광 특성을 얻을 수 있는 발광 소자를 제공할 수 있는 것을 발견하여, 본 발명에 상도하였다.
즉, 본 발명은 이하에 관한 것이다.
[1] 기판과, 상기 기판 상에 형성된 중간층과, 상기 중간층 상에 형성되고, (0002)면의 로킹 커브 반가폭이 100arcsec 이하이며, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층을 구비하여 이루어지는 Ⅲ족 질화물 화합물 반도체 소자.
[2] 상기 (0002)면의 로킹 커브 반가폭이 50arcsec 이하이고, 또한 상기 (10-10)면의 로킹 커브 반가폭이 250arcsec 이하인 [1]에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[3] 상기 기판이 사파이어인 [1] 또는 [2]에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[4] 상기 중간층이 상기 사파이어 기판의 c면 상에 형성되어 있는 [3]에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[5] 상기 중간층이 AlxGa1-xN(0≤x≤1)으로 이루어지는 [1] 내지 [4] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[6] 상기 중간층이 AlN으로 이루어지는 [1] 내지 [5] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[7] 상기 하지층이 AlGaN으로 이루어지는 [1] 내지 [6] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[8] 상기 하지층이 GaN으로 이루어지는 [1] 내지 [6] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자.
[9] [1] 내지 [8] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자와, n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되어 이루어지는 반도체층을 구비하고,
상기 Ⅲ족 질화물 화합물 반도체 소자에 구비되는 하지층 상에 상기 반도체층이 형성되어 있는 Ⅲ족 질화물 화합물 반도체 발광 소자.
[10] 상기 n형 반도체층에 n형 클래드층이 구비되어 있는 동시에, 상기 p형 반도체층에는 p형 클래드층이 구비되어 있고, 상기 n형 클래드층 및/또는 상기 p형 클래드층이, 적어도 초격자 구조를 포함하는 [9]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자.
또한, 본 발명자들은, 관통 전위의 생성 기구에 착안하였다. 특히, 중간층이 균일성이 우수한 것이면, 하지층 중의 관통 전위를 적게 할 수 있으므로, 기판과 하지층 사이에 개재시키는 중간층에 있어서 우수한 균일성이 얻어지는 방법에 대해 검토하였다. 그 결과, 스퍼터법으로 형성된 중간층은, MOCVD법으로 형성된 중간층과 비교하여, 막 두께가 얇아도 면내 균일성이 우수한 것이 되는 것, 및 기판과 하지층 사이에 개재시키는 중간층을 스퍼터법으로 형성된 것으로 함으로써, 하지층 중의 관통 전위를 적게 할 수 있는 것을 발견하여, 본 발명에 상도하였다.
[11] [1] 내지 [8] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자의 제조 방법이며, 상기 중간층을 스퍼터법으로 형성하는 공정을 갖는, Ⅲ족 질화물 화합물 반도체 소자의 제조 방법.
[12] 상기 하지층을 MOCVD법으로 형성하는 공정을 더 갖는 [11]에 기재된 Ⅲ족 질화물 화합물 반도체 소자의 제조 방법.
[13] [1] 내지 [8] 중 어느 하나에 기재된 Ⅲ족 질화물 화합물 반도체 소자에 구비되는 하지층 상에, n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하여 이루어지는 반도체층을 형성하는 공정과, 상기 중간층을 스퍼터법으로 형성하는 공정을 갖는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[14] 상기 하지층을 MOCVD법으로 형성하는 공정을 더 갖는 [13]에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
[15] [11] 또는 [12]에 기재된 제조 방법에 의해 얻어지는 Ⅲ족 질화물 화합물 반도체 소자.
[16] [13] 또는 [14]에 기재된 제조 방법에 의해 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자.
[17] 청구항 9, 청구항 10, 청구항 16 중 어느 한 항에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자가 사용되어 이루어지는 램프.
본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자는, 기판 상에 형성된 중간층 상에 설치되고, (0002)면의 로킹 커브 반가폭이 100arcsec 이하이고, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층을 구비하고 있으므로, 반도체층 중의 관통 전위가 적어, 우수한 발광 특성을 얻을 수 있다.
또한, 본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법에 따르면, 중간층을 스퍼터법으로 형성하므로, 균일한 중간층을 형성할 수 있고, 중간층 상에 용이하게 (0002)면의 로킹 커브 반가폭이 100arcsec 이하이며, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층을 형성할 수 있다. 따라서, 본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법에 따르면, 반도체층 중의 관통 전위가 적어, 우수한 발광 특성을 갖는 본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자를 용이하게 제공할 수 있다.
또한, 본 발명에 있어서는, n형 클래드층 및/또는 p형 클래드층을 초격자 구조를 포함한 층 구성으로 함으로써, 출력이 현격히 향상되고, 전기 특성이 우수한 발광 소자로 할 수 있다.
또한, 본 발명의 램프는, 본 발명의 Ⅲ족 질화물 화합물 반도체 발광 소자를 사용한 것이므로, 우수한 발광 특성을 구비한 것이 된다.
도 1은, 발광 소자의 반도체층을 구성하는 Ⅲ족 질화물 화합물 반도체의 결정의 관통 전위를 설명하기 위한 도면으로, 기판면에 수직 방향으로부터 본 개략 모식도이다.
도 2는, 발광 소자의 반도체층을 구성하는 Ⅲ족 질화물 화합물 반도체의 (10-10)면의 로킹 커브 반가폭과 발광 소자의 누설 전류와의 관계를 나타낸 그래프이다.
도 3은, 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 발광 소자의 일례를 모식적으로 나타낸 개략 단면도이다.
도 4는, 도 3에 나타내는 Ⅲ족 질화물 화합물 반도체 발광 소자의 평면 구조를 도시하는 개략도이다.
도 5는, 도 3에 나타내는 Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법을 설명하기 위한 도면으로, 적층 반도체를 모식적으로 도시한 개략 단면도이다.
도 6은, 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 나타낸 개략도이다.
[부호의 설명]
1 : Ⅲ족 질화물 화합물 반도체 발광 소자(Ⅲ족 질화물 화합물 반도체 소자, 발광 소자)
3 : 램프
10 : 적층 반도체
11 : 기판
11a : 표면
12 : 중간층
14 : n형 반도체층
14c : n형 클래드층
14a : 하지층
15 : 발광층
16 : p형 반도체층
16a : p형 클래드층
17 : 투광성 정극
20 : 반도체층
이하, 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, Ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프의 일 실시 형태에 대해, 도면을 적절하게 참조하여 설명한다.
[Ⅲ족 질화물 화합물 반도체 발광 소자]
도 3은, 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 발광 소자(Ⅲ족 질화물 화합물 반도체 소자 : 이하, 발광 소자라 약칭하는 경우가 있음)의 일례를, 모식적으로 나타낸 개략 단면도이다. 또한, 도 4는, 도 3에 도시하는 Ⅲ족 질화물 화합물 반도체 발광 소자의 평면 구조를 도시하는 개략도이다.
본 실시 형태의 발광 소자는, 도 3에 도시한 바와 같이 일면 전극형(一面電極型)의 것이고, 기판(11) 상에, 중간층(12)과, 하지층(14a)과, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체를 포함하는 반도체층(20)이 형성되어 있는 것이다. 반도체층(20)은, 도 3에 도시한 바와 같이, n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)의 각 층이 이 순서로 적층되어 이루어지는 것이다.
[발광 소자의 적층 구조]
<기판>
본 실시 형태의 발광 소자(1)에 있어서, 기판(11)에 사용할 수 있는 재료로서는, Ⅲ족 질화물 화합물 반도체 결정이 표면에 에피택셜 성장되는 기판 재료이면, 특별히 한정되지 않고, 각종 재료를 선택하여 사용할 수 있다. 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티탄, 산화티탄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다.
또한, 상기 기판 재료 중에서도 특히, 사파이어를 사용하는 것이 바람직하고, 사파이어 기판의 c면 상에 중간층(12)이 형성되어 있는 것이 바람직하다.
또한, 상기 기판 재료 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 일으키는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 사용하고, 암모니아를 사용하지 않고 중간층(12)을 성막하는 동시에, 암모니아를 사용하는 방법으로 후술하는 n형 반도체층(14)을 구성하는 하지층을 성막한 경우에는, 상세를 후술하는 중간층(12)이 코트층으로서도 작용하므로, 기판(11)의 화학적인 변질을 방지하는 면에서 효과적이다.
또한, 일반적으로, 스퍼터법은 기판(11)의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해해 버리는 성질을 갖는 재료로 이루어지는 기판(11)을 사용한 경우라도, 기판(11)에 데미지를 부여하지 않고 기판 상에의 각 층의 성막이 가 능하다.
<중간층>
본 실시 형태의 발광 소자(1)에 있어서는, 기판(11) 상에 육방정계의 결정 구조를 갖는 중간층(12)이 성막되어 있다.
중간층(12)을 이루는 Ⅲ족 질화물 반도체의 결정은, 다결정의 AlxGa1-xN(0≤x≤1)으로 이루어지는 것이 바람직하고, 단결정의 AlxGa1-xN(0≤x≤1)의 것이 보다 바람직하다.
Ⅲ족 질화물 반도체의 결정은, 성장 조건을 제어함으로써, 상방향뿐만 아니라, 면내 방향으로도 성장하여 단결정 구조를 형성한다. 이로 인해, 중간층(12)의 성막 조건을 제어함으로써, 단결정 구조의 Ⅲ족 질화물 반도체의 결정으로 이루어지는 중간층(12)으로 할 수 있다.
이와 같은 단결정 구조를 갖는 중간층(12)을 기판(11) 상에 성막한 경우, 중간층(12)의 버퍼 기능이 유효하게 작용하므로, 그 위에 성막된 Ⅲ족 질화물 반도체는 양호한 배향성 및 결정성을 갖는 결정막이 된다.
또한, 중간층(12)을 이루는 Ⅲ족 질화물 반도체의 결정은, 성막 조건을 컨트롤함으로써, 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 주상 결정(다결정)으로 하는 것도 가능하다. 또한, 여기서의 집합 조직으로 이루어지는 주상 결정이라 함은, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로 하여 주상으로 되어 있는 결정의 것을 말한다.
중간층(12)은, 기판(11)을 고온에 있어서의 화학 반응으로부터 지킬 목적이나, 기판(11)의 재료와 반도체층(20)의 격자 상수의 차이를 완화할 목적, 혹은 결정 성장을 위한 핵 발생을 촉구하기 위한 층으로서 형성된다.
중간층(12)의 재료로서는, Ga를 포함하는 Ⅲ족 질화물 화합물을 사용하는 것이 바람직하고, 특히 AlxGa1-xN층(0≤x≤1, 바람직하게는 0.5≤x≤1, 더욱 바람직하게는 0.9≤x≤1)으로 구성되는 것이 보다 바람직하다. 또한, 중간층(12)에 사용하는 재료로서, AlN을 사용하는 것도 바람직하다.
또한, 중간층(12)은 기판(11)의 표면(11a)의 적어도 60％ 이상을 덮고 있을 필요가 있고, 80％ 이상을 덮도록 형성되어 있는 것이 바람직하고, 90％ 이상을 덮도록 형성되어 있는 것이 보다 바람직하다. 또한, 중간층(12)은 표면(11a)의 100％, 즉, 기판(11)의 표면(11a) 상을 간극 없이 덮도록 형성되어 있는 것이 가장 바람직하다.
중간층(12)이 기판(11)의 표면(11a)을 덮는 영역이 작아지면, 기판(11)이 크게 노출된 상태가 된다. 이와 같은 경우, 중간층(12) 상에 성막되는 하지층(14a)과 기판(11) 상에 직접 성막되는 하지층(14a)의 격자 상수가 다른 것이 되고, 균일한 결정이 되지 않아, 힐록이나 피트를 발생시켜 버릴 우려가 있다.
또한, 중간층(12)은 기판(11)의 표면(11a)에 부가하여, 측면을 덮도록 하여 형성되어 있어도 좋고, 또한 기판(11)의 이면을 덮도록 하여 형성해도 좋다.
<하지층>
본 실시 형태의 n형 반도체층(14)의 하지층(14a)은, Ⅲ족 질화물 화합물 반도체로 이루어지고, Ⅲ족 질화물 화합물 반도체 소자를 구성한다. 하지층(14a)의 재료는, 중간층(12)과 동일해도 상관없고 달라도 상관없지만, Ga를 포함하는 Ⅲ족 질화물 화합물, 즉 GaN계 화합물 반도체가 전위의 루프화가 발생하기 쉽기 때문에 바람직하고, AlxGa1-xN층(0≤x≤1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 보다 바람직하다. 또한, 본 발명자들이 실험한 결과, 하지층(14a)에 사용하는 재료로서, Ga를 포함하는 Ⅲ족 질화물, 특히 AlGaN이 바람직하고, GaN도 적합하였다.
본 실시 형태에 있어서, 하지층(14a)의 두께에 대해서는 특별한 제한은 없지만, 0.1㎛ 내지 20㎛의 범위로 하는 것이 바람직하고, 0.5㎛ 내지 15㎛로 하는 것이 보다 바람직하다. 하지층(14a)은, 결정 계면이 명료한 주상 결정의 집합체인 중간층(12)의 결정성을 그대로 이어받지 않도록, 마이그레이션에 의해 전위를 루프화시킬 필요가 있지만, 하지층(14a)의 두께가 0.5㎛ 미만이면, 전위의 루프화가 불충분해지는 경우가 있다. 또한, 20㎛를 초과하는 하지층(14a)의 두께로 해도, 기능에는 변화가 없고, 불필요하게 제조 시간을 연장시킬 뿐이다.
하지층(14a)에는, 필요에 따라서, n형 불순물을 1×1017 내지 1×1019/㎤의 범위 내이면 도프해도 좋지만, 언도프(＜1×1017/㎤)로 할 수도 있고, 언도프 쪽이 양호한 결정성의 유지라는 면에서 바람직하다.
예를 들어, 기판(11)이 도전성을 갖는 경우에는, 하지층(14a)에 도펀트를 도 프하여 도전성으로 함으로써, 발광 소자(1)의 상하에 전극을 형성할 수 있다. 한편, 기판(11)으로서 절연성의 재료를 사용하는 경우에는, 발광 소자(1)의 동일 면에 정극 및 부극의 각 전극이 설치된 칩 구조를 취하게 되므로, 기판(11) 바로 위의 층은 도프하지 않는 결정으로 한 쪽이, 결정성이 양호해지기 때문에 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
하지층(14a)은, (0002)면의 로킹 커브 반가폭이 100arcsec 이하이고, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 것이다. 또한, 하지층(14a)은, 상기 (0002)면의 로킹 커브 반가폭이 50arcsec 이하이고, 또한 상기 (10-10)면의 로킹 커브 반가폭이 250arcsec 이하인 것이 바람직하다.
또한, 본 발명에 있어서,「로킹 커브 반가폭」이라 함은, X선 회절의 로킹 커브 반가폭인 것을 의미한다. 또한, 본 발명에 있어서의「로킹 커브 반가폭」의 측정에는, X선 발생 장치로서, 출력이 전압 45㎸, 전류 40㎃이며, 입사부 광학계에 모노크로미터로서 Ge 하이브리드 모노크로미터 2회 회절 장치가 설치되고, X선 관구로부터의 발산 빔을 단색 평행 빔으로 변환한 것을 사용하였다. 한편, 수광부 광학계로서는, 분해능 12"의 트리플 액시스 모듈을 사용하고, X선 검출기로서는 프로포셔널 카운터(proportional counter)를 사용하였다. 또한, X선 발생 장치측에는 발산 슬릿으로서 1/8"의 것을 사용하여, X선 빔 직경을 세로 10㎜×가로 0.365㎜의 크기로 줄였다.
Ⅲ족 질화물 화합물 반도체로 이루어지는 하지층(14a) 상에는, 반도체 적층 구조가 적층된 구성을 마련할 수 있다. 예를 들어, 발광 소자를 위한 반도체 적층 구조를 형성하는 경우, Si, Ge, Sn 등의 n형 도펀트를 도프한 n형 도전성의 층이나, 마그네슘 등의 p형 도펀트를 도프한 p형 도전성의 층 등을 적층하여 형성할 수 있다. 또한, 재료로서는, 발광층 등에는 InGaN을 사용할 수 있고, 클래드층 등에는 AlGaN을 사용할 수 있다. 이와 같이, 하지층(14a) 상에, 또한 기능을 갖게 한 Ⅲ족 질화물 반도체 결정층을 형성함으로써, 발광 다이오드나 레이저 다이오드, 혹은 전자 디바이스 등의 제작에 사용되는, 반도체 적층 구조를 갖는 웨이퍼를 제작할 수 있다.
<반도체층>
도 3에 도시한 바와 같이, 반도체층(20)은 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 구비하고 있다.
「n형 반도체층」
n형 반도체층(14)은 하지층(14a) 상에 적층되고, n형 콘택트층(14b)과, n형 클래드층(14c)으로 구성되어 있다.
또한, n형 콘택트층은, 하지층 및/또는 n형 클래드층을 겸하는 것이 가능하지만, 하지층이 n형 콘택트층 및/또는 n형 클래드층을 겸하는 것도 가능하다.
(n형 콘택트층)
n형 콘택트층(14b)은 Ⅲ족 질화물 화합물 반도체로 이루어진다. n형 콘택트층(14b)은, 하지층(14a)과 마찬가지로 AlxGa1-xN층(0≤x≤1, 바람직하게는 0≤x≤ 0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다.
또한, n형 콘택트층(14b)에는, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1019/㎤, 바람직하게는 1×1018 내지 1×1019/㎤의 농도로 함유하면, 부극과의 양호한 오믹 접촉의 유지, 균열 발생의 억제, 양호한 결정성 유지의 면에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge이다.
또한, 하지층(14a) 및 n형 콘택트층(14b)을 구성하는 질화갈륨계 화합물 반도체는 동일 조성인 것이 바람직하고, 이들 합계의 막 두께를 0.1 내지 20㎛, 바람직하게는 0.5 내지 15㎛, 더욱 바람직하게는 1 내지 12㎛의 범위로 설정하는 것이 바람직하다. 막 두께가 이 범위이면, 반도체의 결정성이 양호하게 유지된다.
(n형 클래드층)
n형 콘택트층(14b)과 발광층(15) 사이에는 n형 클래드층(14c)을 형성하는 것이 바람직하다. n형 클래드층(14c)을 형성함으로써, 활성층[발광층(15)]에의 전자 공급, 격자 상수차의 완화 등의 효과를 갖게 할 수 있다. n형 클래드층(14c)은, AlGaN, GaN, GaInN 등에 의해 성막하는 것이 가능하다. 또한, 이들 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 해도 좋다. n형 클래드층(14c)을 GaInN으로 하는 경우에는, 발광층(15)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n형 클래드층(14c)의 n형 도프 농도는 1×1017 내지 1×1020/㎤의 범위가 바 람직하고, 보다 바람직하게는 1×1018 내지 1×1019/㎤의 범위이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 발광 소자의 동작 전압 저감의 면에서 바람직하다.
또한, n형 클래드층(14c)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 화합물 반도체로 이루어지는 n측 제1 층과, 상기 n측 제1 층과 조성이 다른 동시에 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 화합물 반도체로 이루어지는 n측 제2 층이 적층된 구조를 포함하는 것이라도 좋다. 또한, n형 클래드층(14c)은, n측 제1 층과 n측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이라도 좋다. 또한, 바람직하게는, 상기 n측 제1 층 또는 n측 제2 층의 어느 하나가, 활성층[발광층(15)]에 접하는 구성으로 하면 좋다.
상술한 바와 같은 n측 제1 층 및 n측 제2 층은, 예를 들어 Al을 포함하는 AlGaN계(단순히 AlGaN이라 기재하는 경우가 있음), In을 포함하는 GaInN계(단순히 GaInN이라 기재하는 경우가 있음), GaN의 조성으로 할 수 있다. 또한, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 다른 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 다르다"라는 설명은, 각 원소 조성비가 다른 것을 가리키고, 이하 마찬가지임), 조성이 다른 AlGaN/AlGaN의 교대 구조라도 좋다. 본 발명에 있어서는, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN인 것이 바람 직하다.
상기 n측 제1 층 및 n측 제2 층의 초격자층은, 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1 층과 n측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함이 포함되기 쉬워 바람직하지 않다.
상기 n측 제1 층 및 n측 제2 층은, 각각 도프한 구조라도 좋고, 또한 도프 구조/미도프 구조의 조합이라도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 아무런 제한없이 적용할 수 있다. 예를 들어, n형 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은, GaInN이나 AlGaN, GaN으로 대표되는 조성이 같아도, 도핑을 적절하게 온(ON), 오프(OFF) 하면서 제작해도 좋다.
<발광층>
발광층(15)은, n형 반도체층(14) 상에 적층되는 동시에 p형 반도체층(16)이 그 위에 적층되는 층이다. 발광층은 다중 양자 우물 구조, 단일 우물 구조, 벌크 구조 등을 채용할 수 있다. 본 실시 형태에 있어서, 발광층(15)은, 도 3에 도시한 바와 같이, 질화갈륨계 화합물 반도체로 이루어지는 장벽층(15a)과, 인듐을 함유하는 질화갈륨계 화합물 반도체로 이루어지는 우물층(15b)이 교대로 반복하여 적층되고, 또한 n형 반도체층(14)측 및 p형 반도체층(16)측에 장벽층(15a)이 배치되어 있 다. 도 3에 나타내는 예에서는, 발광층(15)은 6층의 장벽층(15a)과 5층의 우물층(15b)이 교대로 반복하여 적층되고, 발광층(15)의 최상층 및 최하층에 장벽층(15a)이 배치되고, 각 장벽층(15a) 사이에 우물층(15b)이 배치되는 다중 양자 우물 구성으로 되어 있다.
장벽층(15a)으로서는, 예를 들어 우물층(15b)보다도 밴드 갭 에너지가 큰 AlcGa1-cN(0≤c＜0.3) 등의 질화갈륨계 화합물 반도체를 적절하게 사용할 수 있다.
또한, 우물층(15b)에는, 인듐을 함유하는 질화갈륨계 화합물 반도체로서, 예를 들어 Ga1-sInsN(0＜s＜0.4) 등의 질화갈륨인듐을 사용할 수 있다.
<p형 반도체층>
p형 반도체층(16)은, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 구성되어 있다. 또한, p형 콘택트층이 p형 클래드층을 겸하는 구성이라도 좋다.
(p형 클래드층)
p형 클래드층(16a)으로서는, 발광층(15)의 밴드 갭 에너지보다 커지는 조성이며, 발광층(15)에의 캐리어의 폐입이 가능한 것이면 특별히 한정되지 않지만, 바람직하게는 AldGa1-dN(0＜d≤0.4, 바람직하게는 0.1≤d≤0.3)의 것을 들 수 있다. p형 클래드층(16a)이, 이와 같은 AlGaN으로 이루어지면, 발광층(15)에의 캐리어의 폐입의 면에서 바람직하다.
p형 클래드층(16a)의 p형 도프 농도는, 1×1018 내지 1×1021/㎤가 바람직하 고, 보다 바람직하게는 1×1019 내지 1×1020/㎤이다. p형 도프 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정을 얻을 수 있다. p형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 바람직하게는 Mg을 들 수 있다. p형 클래드층(16a)은 복수회 적층한 초격자 구조로 해도 좋다.
또한, p형 클래드층(16a)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 화합물 반도체로 이루어지는 p측 제1 층과, 상기 p측 제1 층과 조성이 다른 동시에 100옹스트롬 이하의 막 두께를 가진 Ⅲ족 질화물 화합물 반도체로 이루어지는 p측 제2 층이 적층된 구조를 포함하는 것이라도 좋다. 또한, p측 제1 층과 p측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이라도 좋다.
상술한 바와 같은 p측 제1 층 및 p측 제2 층은, 각각 조성이 다른, 예를 들어 AlGaN, GaInN 또는 GaN 중 어떠한 조성이라도 좋고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조라도 좋다. 본 발명에 있어서는, p측 제1 층 및 p측 제2 층은, AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1 층 및 p측 제2 층의 초격자층은, 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1 층과 p측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함 등을 많이 포함하는 층이 되어, 바람직하지 않다.
상기 p측 제1 층 및 p측 제2 층은, 각각 도프한 구조라도 좋고, 또한 도프 구조/미도프 구조의 조합이라도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을, 아무런 제한없이 적용할 수 있다. 예를 들어, p형 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 다른 AlGaN/AlGaN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은, GaInN이나 AlGaN, GaN로 대표되는 조성이 같아도, 도핑을 적절하게 온, 오프 하면서 제작해도 좋다.
(p형 콘택트층)
p형 콘택트층(16b)은, 적어도 AleGa1-eN(0≤e＜0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 포함하여 이루어지는 질화갈륨계 화합물 반도체층이다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극[후술하는 투광성 전극(17)을 참조]과의 양호한 오믹 접촉의 면에서 바람직하다.
또한, p형 콘택트층(16b)은, p형 도펀트를 1×1018 내지 1×1021/㎤의 범위의 농도로 함유하고 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 면에서 바람직하고, 보다 바람직하게는 5×1019 내지 5×1020/㎤의 범위이다. p형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 바람직하게는 Mg를 들 수 있다.
또한, 본 발명의 발광 소자(1)를 구성하는 반도체층(20)은, 상술한 실시 형 태의 것에 한정되는 것은 아니다.
예를 들어, 본 발명을 구성하는 반도체층의 재료로서는, 상기한 것 외에, 예를 들어 일반식 AlXGaYInZN1-AMA[0≤X≤1, 0≤Y≤1, 0≤Z≤1이며 또한 X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V 족 원소를 나타내고, 0≤A＜1임]로 나타내어지는 질화갈륨계 화합물 반도체가 알려져 있고, 본 발명에 있어서도, 그들 주지의 질화갈륨계 화합물 반도체를 아무런 제한없이 사용할 수 있다.
또한, Ⅲ족 원소로서 Ga를 함유하는 Ⅲ족 질화물 화합물 반도체는, Al, Ga 및 In 이외에 다른 Ⅲ족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn, Be, P, As 및 B 등의 원소를 함유할 수도 있다. 또한, 의도적으로 첨가한 원소에 한정되지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
<투광성 정극>
투광성 정극(17)은, p형 반도체층(16) 상에 형성된 투광성을 갖는 전극이다.
투광성 정극(17)의 재질로서는, 특별히 한정되지 않고, ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등의 재료를 사용할 수 있다. 또한, 투광성 정극(17)으로서는, 종래 공지의 구조를 포함하여 어떠한 구조의 것도 아무런 제한없이 사용할 수 있다.
또한, 투광성 정극(17)은 p형 반도체층(16) 상의 전체면을 덮도록 형성해도 상관없고, 간극을 두고 격자 형상이나 트리 형상으로 형성해도 좋다.
<정극 본딩 패드>
정극 본딩 패드(18)는, 도 4에 도시한 바와 같이 투광성 정극(17) 상에 형성된 대략 원형의 전극이다.
정극 본딩 패드(18)의 재료로서는, Au, Al, Ni 및 Cu 등을 사용한 각종 구조가 주지이며, 이들 주지의 재료, 구조의 것을 아무런 제한없이 사용할 수 있다.
정극 본딩 패드(18)의 두께는 100 내지 1000㎚의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두께가 큰 쪽이 본더빌리티가 높아지므로, 정극 본딩 패드(18)의 두께는 300㎚ 이상으로 하는 것이 보다 바람직하다. 또한, 제조 비용의 관점에서 500㎚ 이하로 하는 것이 바람직하다.
<부극>
부극(19)은, 반도체층(20)을 구성하는 n형 반도체층(14)의 n형 콘택트층(14b)에 접하는 것이다. 이로 인해, 부극(19)은, 도 3 및 도 4에 도시한 바와 같이 p형 반도체층(16), 발광층(15), 및 n형 반도체층(14)의 일부를 제거하여 n형 콘택트층(14b)을 노출시켜 이루어지는 노출 영역(14d) 상에 대략 원 형상으로 형성되어 있다. 부극(19)의 재료로서는, 각종 조성 및 구조의 부극이 주지이며, 이들 주지의 부극을 아무런 제한없이 사용할 수 있다.
[발광 소자의 제조 방법]
도 3에 도시하는 발광 소자(1)를 제조하기 위해서는, 우선 기판(11) 상에 반도체층(20)이 형성된 도 5에 도시하는 적층 반도체(10)를 형성한다. 도 5에 도시하는 적층 반도체(10)를 형성하기 위해서는, 우선 기판(11)을 준비한다. 기판(11) 은 전처리를 실시한 후 사용하는 것이 바람직하다.
예를 들어, 실리콘으로 이루어지는 기판(11)을 사용하는 경우에는, 잘 알려진 RCA 세정 방법 등의 습식 방법을 행하여, 표면을 수소 종단시켜 두는 방법을 이용할 수 있다. 이에 의해, 성막 프로세스가 안정된다.
또한, 스퍼터 장치의 챔버 내에 기판(11)을 배치하고, 중간층(12)을 형성하기 전에 스퍼터하는 등의 방법에 의해 전처리를 행해도 좋다. 구체적으로는, 챔버 내에 있어서, 기판(11)을 Ar이나 N2의 플라즈마 중에 노출시킴으로써 표면을 세정하는 전처리를 행할 수 있다. Ar 가스나 N2 가스 등의 플라즈마를 기판(11)의 표면에 작용시킴으로써, 기판(11) 표면에 부착한 유기물이나 산화물을 제거할 수 있다. 이 경우, 타깃에 파워를 인가하지 않고, 기판(11)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효율적으로 기판(11)에 작용한다.
기판(11)에 전처리를 행한 후, 기판(11) 상에 스퍼터법에 의해, 도 5에 도시하는 중간층(12)을 성막한다.
중간층(12)의 성막 방법으로서는, Ⅲ족 질화물 화합물 반도체의 결정 성장 방법으로서 일반적으로 알려지는 방법을 아무런 문제없이 이용할 수 있고, 예를 들어 MOCVD법, MBE법(분자선 에피택시법), 스퍼터법 및 HVPE법(하이드라이드 기상 성장법) 등을 사용할 수 있다.
중간층(12) 상에 형성되는 n형 반도체층(14)의 배향은 중간층(12)의 상태에 의한 영향이 크다. 지금까지 결정성이 높은 중간층(12)을 얻기 위해서는 MOCVD법 이 바람직하다고 되어 왔다. 그러나, MOCVD법은 기판(11) 상에서 분해한 원료로부터 생성된 금속을 쌓아 올리는 방법으로, 처음에 핵이 형성되고, 계속해서 핵의 주위에 결정이 성장하고, 점차 성막되어 가므로, 중간층(12)과 같이 얇은 막을 형성하는 경우에는, 균일성이 불충분해지는 경우가 있다. 이에 대해 스퍼터법은, 얇은 막을 형성하는 경우라도 균일한 막을 생성할 수 있고, 양산에도 적합하므로, 바람직하다. 단결정 구조를 갖는 중간층(12)이나, 적절한 구조를 갖는 주상 결정(다결정) 구조를 갖는 중간층(12)을 용이하게 형성할 수 있다.
중간층(12)을 스퍼터법에 의해 형성하는 경우, DC 스퍼터법으로는 타깃 표면의 차지 업을 초래하고, 성막 속도가 안정되지 않을 가능성이 높으므로, 펄스 DC로 하거나, RF(고주파) 스퍼터법으로 하는 것이 바람직하다. 또한, 스퍼터법으로는, 자기장 내에 플라즈마를 폐입함으로써 효율을 높이는 방법이 일반적으로 실용되고 있고, 균일한 막 두께를 얻는 방법으로서, 마그네트의 위치를 타깃 내에서 이동시키는 것이 바람직하다. 구체적인 운동의 방법은, 장치에 의해 선택할 수 있고, 요동시키거나, 회전 운동시킬 수 있다. 이와 같은 조작에 의해, 단결정 구조를 갖는 중간층(12) 또는 적절한 밀도로 결정 계면의 명료한 주상 결정을 갖는 중간층(12)을 성막할 수 있다.
중간층(12)을 스퍼터법에 의해 형성하는 경우, 성막시의 기판 온도는, 300 내지 800℃인 것이 바람직하다. 상기 범위 미만의 온도에서는, 중간층(12)에 의해 기판(11)의 전체면을 덮을 수 없어, 기판(11) 면이 노출되는 경우가 있다. 또한, 상기 범위를 초과하는 온도에서는, 금속 원료의 마이그레이션이 활발해지고, 결정 계면의 명료한 주상 결정을 갖는 중간층(12)을 형성하기 어려워지므로 바람직하지 않다. 또한, 상기 범위를 초과하는 온도에서는, 결정의 성장 속도가 극단적으로 작아지므로, 단결정 구조를 갖는 중간층(12)을 형성하기 어려워지므로 바람직하지 않다.
또한, 중간층(12)을 스퍼터법에 의해 형성하는 경우, 챔버 내의 압력을 0.3㎩ 이상으로 하는 것이 바람직하다. 상기 범위 미만의 압력에서는, 질소의 존재량이 적어지고, 스퍼터된 금속이 질화물이 되지 않고 부착하는 경우가 있다. 또한, 챔버 내의 압력의 상한은 특별히 정하는 것은 아니지만, 플라즈마를 발생시킬 수 있을 정도의 저압이 필요한 것은 물론이다.
또한, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비에는 바람직한 범위가 있어, 질소 유량비가 너무 낮은 경우에는, 스퍼터 금속이 금속인 상태에서 부착할 우려가 있고, 너무 높은 경우에는, 불활성 가스의 양이 적어, 스퍼터 속도가 저하되어 버린다.
단결정 구조를 갖는 중간층(12)을 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 50％ 이상 100％ 이하, 바람직하게는 60％ 이상 90％ 이하, 더욱 바람직하게는 70％ 이상 80％ 이하, 특히 바람직하게는 75％가 되도록 한다.
또한, 주상 결정(다결정)을 갖는 중간층(12)을 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 1％ 이상 50％ 이하, 바람직하게는 10％ 이상 40％ 이하, 더욱 바람직하게는 20％ 이상 30％ 이하, 특히 바람직하게는 25％가 되도록 한다.
여기서, 본 기술에 사용하는 질소 원료로서는, 일반적으로 알려져 있는 화합물을 아무런 문제없이 사용할 수 있다. 질소 가스를 질소 원료로서 사용한 경우, 장치가 간편해지는 대신에, 높은 반응 속도는 얻을 수 없다. 그러나, 질소를 전계나 열 등에 의해 분해한 후 장치에 도입함으로써, 암모니아로는 열화되지만 이용 가능한 정도의 성막 속도를 얻을 수 있다.
따라서, 장치 비용과의 균형을 생각하면, 질소가 가장 적합한 질소 원료이다.
중간층(12)을 스퍼터법에 의해 형성하는 경우, 성막시의 기판 온도, 챔버 내의 압력, 챔버 내의 질소와 불활성 가스의 유량에 대한 질소 유량의 비를, 상기 범위로 함으로써, 단결정 구조를 갖는 중간층(12) 또는 결정 계면이 명료하고 주상 결정을 바람직한 밀도로 포함하는 중간층(12)을 성막할 수 있다.
이와 같이 중간층(12)을 스퍼터법에 의해 형성함으로써, 단결정 구조 또는 결정면이 정렬된 주상 결정층으로 이루어지는 면내 균일성의 양호한 중간층(12)을 형성할 수 있고, 면내 균일성이 양호한 중간층(12) 상에 결정 배향성이 높은 n형 반도체층(14)을 에피택셜 성장(epitaxial growth)시킬 수 있다.
예를 들어, 중간층(12) 상에 MOCVD법으로 GaN계 화합물 반도체를 형성함으로써, 중간층(12)을 구성하는 단결정 구조 또는 결정면이 정렬된 주상 결정층을 성장핵으로 하여, 전위 밀도가 작은 결정 성장이 실현된다.
그 후, 중간층(12)이 성막된 기판(11) 상에, 도 5에 도시한 바와 같이 하지 층(14a)을 형성한다.
중간층(12)의 성막 후, 하지층(14a)을 성막하기 전의 어닐은 특별히 필요하지 않다. 단, 하지층(14a)을 MOCVD법, MBE법 및 HVPE법 등의 기상 화학 성막 방법으로 실시하는 경우에는, 일반적으로, 성막을 수반하지 않는 승온 과정과 온도의 안정화 과정을 거친다. 이들 과정에 있어서, V족의 원료 가스를 유통하는 일이 많으므로, 결과적으로 어닐의 효과를 발생시킬 가능성은 있다. 그러나, 이는 특별하게 어닐의 효과를 이용하는 것은 아니며, 일반적인 공지의 기술이다.
또한, 그때에 유통하는 캐리어 가스는, 일반적인 것을 문제없이 사용할 수 있다. 즉 MOCVD 등 기상 화학 성막 방법으로 널리 사용되는 수소나 질소를 사용하면 된다.
그러나, 화학적으로 비교적 활성된 수소 중에서의 승온은 결정성이나 결정 표면의 평탄성을 손상시킬 우려가 있어, 장시간 행하지 않는 편이 좋다.
하지층(14a)을 적층하는 방법은, 상기한 바와 같은 전위의 루프화를 발생시킬 수 있는 결정 성장 방법이면 좋고, 특별히 한정되지 않지만, MOCVD법, MBE법 및 HVPE법은, 마이그레이션에 의해 전위를 루프화시킬 수 있으므로, 양호한 결정성의 막을 성막할 수 있어 적합하다. 그중에서도, MOCVD법은, 가장 결정성이 좋은 막을 얻을 수 있으므로, 바람직하다.
하지층(14a)을 MOCVD법으로 성막하는 경우의 기판 온도는, 800℃ 이상인 것이 바람직하다. 기판 온도가 높으면, 원자의 마이그레이션을 발생시키기 쉬워, 전위의 루프화가 용이하게 진행하기 때문이다. 더욱 바람직하게는 900℃ 이상, 특히 바람직하게는 1000℃ 이상이다. 또한, 하지층(14a)을 성막할 때의 기판 온도는, 결정이 분해되는 온도보다도 저온이 되는 것은 물론이고, 1200℃ 이상의 온도는 하지층(14a)의 성장 온도로서는 적합하지 않다.
또한, 하지층(14a)은 스퍼터법을 사용하여 성막할 수도 있다. 하지층(14a)을 스퍼터법에 의해 성막하는 경우, MOCVD법이나 MBE법에 비교하여 장치를 간편하게 만들 수 있어 바람직하다.
하지층(14a)을 스퍼터법으로 성막하는 경우, 예를 들어 스퍼터 장치의 챔버 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 승온시켜, 기판(11)측에 고주파 바이어스를 인가하는 동시에, 금속 Ga로 이루어지는 스퍼터 타깃측에 파워를 인가하여, 챔버 내의 압력을 소정 압력으로 유지하면서, 기판(11) 상에 하지층(14a)을 성막할 수 있다.
스퍼터법으로서는, RF(고주파) 스퍼터법, 또는 DC 스퍼터법을 사용함으로써, 스퍼터 타깃에 대해 파워를 인가하는 것이 바람직하다.
또한, 하지층(14a)을 스퍼터법에 의해 성막하는 경우, 질화물 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로재현할 수 있는 면에서 보다 바람직하다.
리액티브 스퍼터법을 사용한 경우에는, 성막률을 용이하게 컨트롤할 수 있으므로, RF 스퍼터법을 사용하는 것이 보다 바람직하다. DC 스퍼터법으로는, 리액티브 스퍼터법을 사용하는 경우, DC로 전기장을 연속해서 가한 상태로 하면 스퍼터 타깃이 차지 업되어 버려, 성막률을 높게 하는 것이 곤란해지므로, 펄스적으로 바이어스를 부여하는 펄스식 DC 스퍼터법으로 하는 것이 바람직하다.
또한, 스퍼터법으로 반도체층을 성막할 때, 스퍼터 타깃에 대해, 자기장을 회전시키거나, 또는 자기장을 요동시키는 것이 바람직하다. 특히, RF 스퍼터를 사용한 경우, 균일한 막 두께를 얻는 방법으로서, 마그네트의 위치를 스퍼터 타깃 내에서 이동시키면서 성막하는 것이 바람직하다.
본 실시 형태에서는, 질소(N2)와 아르곤(Ar)의 유량에 대한 N2 유량의 비가 20％ 이상 90％ 이하의 범위인 것이 바람직하다. 이 범위를 하회하는 N2 유량비이면, 스퍼터 금속이 금속 상태로 기판에 부착되어 버린다. 또한, 상기 범위를 상회하는 유량비이면, Ar의 양이 너무 적기 때문에 스퍼터율이 저하되어 버린다.
또한, 본 실시 형태에서는, 스퍼터 장치의 챔버 내에 있어서의 가스 중의 N2 농도를 높게 하고, 또한 중량이 큰 기체인 Ar를 상기 유량비로 혼합하고 있다. 챔버 내의 가스가 N2뿐인 경우이면, 금속 타깃을 치는 힘이 약하기 때문에, 성막률이 제한되어 버린다. 본 실시 형태에서는, 중량이 큰 Ar과 상기 유량비로 혼합함으로써, 성막률을 향상시키는 동시에, 기판(11) 상에 있어서의 마이그레이션을 활발하게 할 수 있다.
본 실시 형태에서 사용하는 질소 원료로서는, 상술한 N2 가스 외에, 일반적으로 알려져 있는 질소 화합물을 전혀 제한되지 않게 사용할 수 있지만, 암모니아 나 N2 가스는 취급이 간단한 동시에, 비교적 저렴하여 입수 가능하므로 바람직하다. 질소 가스는, 전계나 열 등에 의해 분해되고 나서 장치에 도입하는 방법으로 하면, 암모니아보다는 낮지만 공업 생산적으로 이용 가능한 정도의 성막 속도를 얻을 수 있으므로, 장치 비용과의 균형을 생각하면, N2 가스가 가장 적합한 질소원이다.
본 실시 형태의 제조 방법에서는, 하지층(14a)을 성막할 때, 챔버 내의 압력을 10㎩ 이하로 하는 것이 바람직하고, 5㎩ 이하로 하는 것이 보다 바람직하고, 1㎩ 이하로 하는 것이 가장 바람직하다. 챔버 내의 압력이 상기 범위이면, 결정성이 양호한 하지층(14a)을 고효율로 성막할 수 있다. 챔버 내의 압력이 10㎩를 초과하면, 결정성이 양호한 하지층(14a)을 얻을 수 없게 될 우려가 있다.
또한, 스퍼터법으로 하지층(14a)을 성막할 때의 챔버 내의 압력은, 0.3㎩ 이상인 것이 바람직하다. 챔버 내의 압력을 0.3㎩ 미만으로 하면, 질소의 존재량이 너무 작아져, 스퍼터된 금속이 질화물이 되지 않은 상태에서 기판(11) 상에 부착할 우려가 있다.
하지층(14a)을 스퍼터로 성막할 때의 기판(11)의 온도는, 400 내지 1300℃의 범위로 하는 것이 바람직하다. 하지층(14a)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워져, 전위의 루프화가 용이하게 진행된다. 또한, 하지층(14a)을 성막할 때의 기판(11)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1300℃ 미만으로 하는 것이 바람직하다.
본 실시 형태의 제조 방법에서는, 스퍼터법에 의한 하지층(14a) 성막시의 기 판(11)의 온도를 상기 범위로 함으로써, 기판(11)에 도달한 반응종(금속 타깃으로부터 취출된 금속)의 결정 표면에서의 운동을 활성화할 수 있고, 결정성이 좋은 하지층(14a)을 얻을 수 있다.
또한, 스퍼터법에 의해 하지층(14a)을 성막할 때의 성막 속도는 0.1 내지 10㎚/sec의 범위로 하는 것이 바람직하다. 성막률이 0.1㎚/s 미만이면, 성막 프로세스가 장시간이 되어 버려, 공업 생산적으로 낭비가 커진다. 또한, 성막률이 10㎚/s를 초과하면, 양호한 막을 얻는 것이 곤란해진다.
또한, 스퍼터법을 사용하여 하지층(14a)을 성막함으로써, MOCVD법에 비해, 성막률을 높게 할 수 있고, 성막(제조) 시간을 단축하는 것이 가능해진다. 또한, 제조 시간이 단축됨으로써, 스퍼터 장치 내의 챔버 내에 불순물이 인입하는 것을 최소한으로 억제할 수 있고, 고품질의 하지층(14a)을 성막할 수 있다.
그 후, 하지층(14a)이 성막된 기판(11) 상에, 도 5에 도시한 바와 같이 n형 콘택트층(14b), n형 클래드층(14c), 장벽층(15a)과 우물층(15b)으로 이루어지는 발광층(15), p형 반도체층(16)의 p형 클래드층(16a) 및 p형 콘택트층(16b)을, 결정성이 양호한 층을 형성 가능한 MOCVD(유기 금속 화학 기상 성장법)법으로 성막한다.
MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), Ⅲ족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아, 하이드라진 등이 사용된다.
또한, 도펀트 원소의 n형 불순물로는, Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르만 가스(GeH4)나, 테트라메틸게르마늄[(CH3)4Ge]이나 테트라에틸게르마늄[(C2H5)4Ge] 등의 유기 게르마늄 화합물을 이용할 수 있다.
도펀트 원소의 p형 불순물로는, Mg 원료로서 예를 들어 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 이용할 수 있다.
이와 같이 하여 얻어진 도 5에 도시하는 적층 반도체(10)의 p형 콘택트층(16b) 상에, 포토리소그래피법을 사용하여 투광성 정극(17) 및 정극 본딩 패드(18)를 순차 형성한다.
계속해서, 투광성 정극(17) 및 정극 본딩 패드(18)가 형성된 적층 반도체(10)를 드라이 에칭함으로써, n형 콘택트층(14b) 상의 노출 영역(14d)을 노출시킨다.
그 후, 노출 영역(14d) 상에, 포토리소그래피법을 사용하여 부극(19)을 형성함으로써, 도 3 및 도 4에 도시하는 발광 소자(1)를 얻을 수 있다.
본 실시 형태의 발광 소자(1)는 기판(11) 상에 형성된 중간층(12) 상에 설치되고, (0002)면의 로킹 커브 반가폭이 100arcsec 이하이며, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층(14a)을 구비하고 있으므로, 하지층(14a) 중의 관통 전위가 적어, 우수한 발광 특성을 얻을 수 있다.
또한, 본 실시 형태의 발광 소자(1)의 제조 방법에 따르면, 중간층(12)을 스 퍼터법으로 형성하므로, 얇아도 균일한 중간층(12)을 형성할 수 있고, 중간층(12) 상에 용이하게 (0002)면의 로킹 커브 반가폭이 100arcsec 이하이며, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층(14a)을 형성할 수 있다. 따라서, 본 발명의 발광 소자(1)의 제조 방법에 따르면, 반도체층(20) 중의 관통 전위가 적어, 우수한 발광 특성을 갖는 발광 소자(1)를 용이하게 제공할 수 있다.
또한, 본 실시 형태의 발광 소자(1)는 관통 전위가 적은 하지층(14a) 상에 n형 반도체층(14)의 n형 콘택트층(14b)과 n형 클래드층(14c)과, 발광층(15), p형 반도체층(16)을 순서대로 형성한 것이므로, 발광층(15) 및 p형 반도체층(16) 중의 관통 전위도 적은 것이 되고, 반도체층(20) 중의 관통 전위가 적어, 우수한 발광 특성을 갖는 것이 된다.
또한, 본 발명의 발광 소자(1)의 제조 방법은, 상술한 예에 한정되는 것은 아니며, 반도체층(20)의 성막은, 스퍼터법, MOCVD법(유기 금속 화학 기상 성장법), HVPE법(할라이드 기상 성장법), MBE법(분자선 에피택시법) 등, 반도체층을 성장시킬 수 있는 어떠한 방법을 조합하여 행해도 좋다.
또한, 본 발명의 Ⅲ족 질화물 화합물 반도체 소자는, 상술의 발광 소자 외에, 레이저 소자나 수광 소자 등의 광 전기 변환 소자, 또는 HBT나 HEMT 등의 전자 디바이스 등에 사용할 수 있다. 이들 반도체 소자는, 각종 구조의 것이 다수 알려져 있고, 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 발광 소자의 구조는, 이들 주지의 소자 구조를 포함하여 전혀 제한되지 않는다.
[램프]
본 발명의 램프는, 본 발명의 발광 소자가 사용되어 이루어지는 것이다.
본 발명의 램프로서는, 예를 들어 본 발명의 발광 소자와 형광체를 조합하여 이루어지는 것을 들 수 있다. 발광 소자와 형광체를 조합한 램프는, 당업자 주지의 수단에 의해 당업자 주지의 구성으로 할 수 있다. 또한, 종래부터, 발광 소자와 형광체와 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 본 발명의 램프에 있어서도 이와 같은 기술을 전혀 제한받지 않고 채용하는 것이 가능하다.
예를 들어, 램프에 사용하는 형광체를 적정하게 선정함으로써, 발광 소자보다 장파장의 발광을 얻는 것도 가능해지고, 또한 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 혼합함으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
도 6은 본 발명에 관한 Ⅲ족 질화물 화합물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 나타낸 개략도이다. 도 6에 도시하는 램프(3)는, 포탄형의 것이며, 도 3에 도시하는 발광 소자(1)가 사용되고 있다. 도 6에 도시한 바와 같이, 발광 소자(1)의 정극 본딩 패드(도 3에 나타내는 부호 18 참조)가 와이어(33)로 2개의 프레임(31, 32) 중 한쪽[도 6에서는 프레임(31)]에 접착되고, 발광 소자(1)의 부극(도 4에 나타내는 부호 19 참조)이 와이어(34)로 다른 쪽 프레임(32)에 접합됨으로써, 발광 소자(1)가 실장되어 있다. 또한, 발광 소자(1)의 주변은, 투명한 수지로 이루어지는 몰드(35)로 밀봉되어 있다.
본 발명의 램프는, 본 발명의 발광 소자(1)가 사용되어 이루어지는 것이므로, 우수한 발광 특성을 구비한 것이 된다.
또한, 본 발명의 램프는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등 어떠한 용도로도 사용할 수 있다.
다음에, 본 발명을, 실시예 및 비교예를 나타내어 보다 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[제1 실시예]
사파이어 기판의 c면 상에 중간층으로서 RF 스퍼터법을 사용하여 AlN으로 이루어지는 층을 형성하고, 그 위에 하지층으로서 MOCVD법을 사용하여 GaN으로 이루어지는 층을 형성하였다.
<중간층의 형성>
C면 사파이어 기판을 스퍼터 장치에 도입하고, 챔버 내에서 기판을 500℃까지 가열하고, 질소 가스를 15sccm의 유량으로 도입하였다. 그 후, 챔버 내의 압력을 1㎩로 유지하고, 기판측에 500W의 고주파 바이어스를 인가하여 질소 플라즈마에 노출시킴으로써, 기판 표면을 세정하였다.
계속해서, 아르곤과 질소 가스를 도입하고, 기판 온도를 500℃로 하였다. 그 후 2000W의 고주파 파워를 타깃측에 인가하고, 노 내의 압력을 0.5㎩로 유지하고, 아르곤 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 75％)에서, 사파이어 기판의 c면 상에 AlN층의 성막을 개시하였다. 그리고, 0.08㎚/s의 성장 속도로 단결정 구조를 갖는 두께 50㎚의 AlN층을 성막 후, 플라즈마를 세우는 것을 멈추고, 기판 온도를 저하시켰다.
또한, 중간층의 형성에는, 스퍼터 장치로서, 고주파식 전원을 갖고, 타깃 내 에서 마그네트의 위치를 움직이게 하는 기구를 갖는 것을 사용하고, 타깃으로서, 금속 Al 타깃을 사용하였다. 그리고, 타깃 내의 마그네트는, 기판 세정시에도 성막시에도 요동시켜 두었다.
<하지층의 형성>
스퍼터 장치로부터 취출한 AlN이 성막된 기판을 MOCVD로(爐)에 도입하고, 이하에 나타내는 방법에 의해 GaN층의 성막을 행하였다.
우선, MOCVD로 내에 배치된 가열용 카본제 서셉터 상에 기판을 적재하고, MOCVD로 내에 질소 가스를 유통한 후, 히터를 작동시켜 기판 온도를 1150℃로 승온시켰다. 그 후, 온도가 안정된 것을 확인하고, MOCVD로 내에의 암모니아의 유통을 개시하였다. 계속해서, 트리메틸갈륨(TMG)의 증기를 포함하는 수소를 MOCVD로 내에 공급하고, 기판 상으로의 GaN층의 성막을 개시하였다. 이때, V족 원소/Ⅲ족 원소비가 6000이 되도록 조절하였다. 약 1시간에 걸쳐서 언도프로 2㎛의 막 두께의 GaN층의 성장을 행한 후, 원료의 MOCVD로로의 공급을 종료하여 성장을 정지하였다. 그 후, 히터에의 통전을 정지하고, 기판의 온도를 실온까지 강온하였다. 취출한 기판은 무색 투명의 미러 형상을 나타냈다.
[제2 실시예]
제2 실시예에 있어서는, 기판 표면을 세정할 때의 조건과 중간층을 성막하는 조건 이외는, 제1 실시예와 마찬가지로 하여, 기판 상에 중간층 및 하지층을 형성하였다.
<중간층의 형성>
C면 사파이어 기판을 스퍼터 장치에 도입하고, 챔버 내에서 기판을 750℃까지 가열하고, 질소 가스를 15sccm의 유량으로 도입하였다. 그 후, 챔버 내의 압력을 0.08㎩로 유지하고, 기판측에 500W의 고주파 바이어스를 인가하여, 질소 플라즈마에 노출시킴으로써, 기판 표면을 세정하였다.
계속해서, 아르곤과 질소 가스를 도입하고, 기판 온도를 500℃까지 저하시켰다. 그 후 2000W의 고주파 파워를 타깃측에 인가하고, 노 내의 압력을 0.5㎩로 유지하고, 아르곤 가스를 15sccm, 질소 가스를 5sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 25％)에서, 사파이어 기판의 c면 상에 AlN층의 성막을 개시하였다. 그리고, 0.08㎚/s의 성장 속도로 주상 결정의 집합체(다결정)로 이루어지는 두께 50㎚의 AlN층을 성막 후, 플라즈마를 세우는 것을 멈추고, 기판 온도를 저하시켰다.
그 후, 제1 실시예와 마찬가지로 하여, 하지층의 성막을 행하였다. MOCVD로 내로부터 취출한 기판은 무색 투명한 미러 형상을 나타냈다.
[비교예]
제1 실시예와 같은 사파이어 기판의 c면 상에 중간층으로서 MOCVD법을 사용하여 AlN으로 이루어지는 층을 형성하고, 그 위에 제1 실시예와 마찬가지로 하여, 제1 실시예와 같은 하지층을 형성하였다.
<중간층 및 하지층의 형성>
MOCVD로 내에 배치된 가열용 카본제 서셉터 상에 C면 사파이어 기판을 적재하고, MOCVD로 내에 질소 가스를 유통한 후, 히터를 작동시켜 기판 온도를 1150℃ 로 승온시켰다. 그 후, 온도가 안정된 것을 확인하고, MOCVD로 내에 트리메틸알루미늄(TMA)의 증기를 포함하는 수소를 공급하여, 기판 상에의 AlN의 부착을 개시하였다.
그리고, 약 10분에 걸쳐서 AlN의 성장을 행한 후, 제1 실시예와 마찬가지로 하여 GaN층의 성장을 행하였다. 취출한 기판은 무색 투명의 미러 형상을 나타냈다.
그리고, 기판 상에 제1 실시예 및 제2 실시예의 중간층 및 하지층이 형성된 20개의 시험체와, 기판 상에 비교예의 중간층 및 하지층이 형성된 40개의 시험체를 준비하고, 각각 GaN층의 로킹 커브 반가폭을 측정하였다. 로킹 커브 반가폭의 측정은 (0002)면과 (10-10)면에 대해 행하였다.
X선원(X線源)으로서는, CuKα선을 사용하고, 발산각이 0.01°인 입사광을 사용하여 스펙트리스사제 PANalytical X'pert Pro MRD 장치를 사용하여 측정하였다.
또한, (0002)면의 로킹 커브 측정은 (0002)면에 상당하는 피크를 발견한 후, 2θ와 ω을 최적화하고, 그 후, Psi를 조정하여 피크 강도가 최대가 되는 방향에서의 로킹 커브 측정을 행함으로써 행하였다. 이와 같이 로킹 커브 측정을 행함으로써, 기판의 장치에의 설치 방법이나 기판에 대한 배향 방향이 피측정 시료에 따라 다른 것에 의한 오차를 보정하고, 제1 실시예 및 제2 실시예와, 비교예 사이에서의 로킹 커브 반가폭의 비교를 가능하게 하였다.
(10-10)면의 로킹 커브 측정은, X선이 전반사하는 조건에서 면내를 투과하는 X선을 사용하여 행하였다. 구체적으로는 수평하게 놓은 피측정 시료에 대해 수직 방향으로 발산하는 X선원을 수평 방향으로부터 입사하면 일부가 전반사하므로, 그 X선을 이용하였다. 또한, 검출기를 (10-10)면 상당의 2θ 위치에 고정하여 φ스캔을 행하였다. 그리고, 6회 대칭의 피크가 측정되어, 최대 강도를 나타내는 피크 위치에 광학계를 고정한 후, 2θ 및 ω를 최적화하여, 로킹 커브 측정을 행하였다.
제1 실시예 및 제2 실시예, 비교예의 GaN 하지층의 로킹 커브 반가폭을 측정한 결과, 제1 실시예 및 제2 실시예의 GaN층의 (0002)면의 로킹 커브 반가폭은 40arcsec정도이며, (10-10)면의 반가폭은 220 내지 250arcsec의 범위였다.
이에 대해, 비교예의 GaN층의 (0002)면의 로킹 커브 반가폭은 200arcsec 정도이며, (10-10)면의 반가폭은 400 내지 500arcsec의 범위였다.
제1 실시예 및 제2 실시예와, 비교예의 GaN층의 로킹 커브 반가폭의 결과의 차는, MOCVD법으로 성막한 중간층에 비해 스퍼터법으로 성막한 AlN층 쪽이, 면내 균일성이 우수하므로, AlN층 상에 성장시킨 GaN층의 배향성이 좋아졌기 때문이라 생각된다.
[제3 실시예]
다음에, 제3 실시예로서, 도 3 및 도 4[도 5의 적층 반도체(10)도 참조]에 도시하는 발광 소자(1)를 제작하고, 도 6에 도시하는, 발광 소자(1)가 사용되어 이루어지는 램프(3)(발광 다이오드 : LED)를 제작하였다.
본 예에 있어서는, 우선, 사파이어로 이루어지는 기판(11)의 c면 상에, 중간층(12)으로서 RF 스퍼터법을 사용하여 AlN으로 이루어지는 단결정의 층을 형성한 것 위에, 하지층(14a)으로서, MOCVD법을 사용하여 GaN(Ⅲ족 질화물 화합물 반도체) 으로 이루어지는 층을 이하의 방법으로 형성한 후, 각 층을 적층하였다.
<중간층의 형성>
우선, 표면을 경면 연마한 직경 2인치의 (0001)c면 사파이어로 이루어지는 기판(11)을 챔버 내로 도입하였다. 이때, 고주파식의 스퍼터 장치를 사용하고, 타깃으로서는, 금속 Al로 이루어지는 것을 사용하였다.
그리고, 챔버 내에서 기판(11)을 500℃까지 가열하고, 질소 가스를 도입한 후, 기판(11)측에 고주파 바이어스를 인가하여, 질소 플라즈마에 노출시킴으로써 기판(11) 표면을 세정하였다.
계속해서, 기판(11)의 온도는 그대로, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입하였다. 그리고, 고주파 바이어스를 금속 Al 타깃측에 인가하여, 노 내의 압력을 0.5㎩로 유지하고, Ar 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건 하에서, 사파이어로 이루어지는 기판(11) 상에 AlN으로 이루어지는 단결정의 중간층(12)을 성막하였다. 그리고, 미리 측정한 성막 속도에 따라서, 규정한 시간의 처리에 의해, 40㎚의 AlN[중간층(12)]을 성막 후, 플라즈마 동작을 정지하고, 기판(11)의 온도를 저하시켰다.
그리고, 기판(11) 상에 형성한 중간층(12)의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 형번 : X'pert Pro MRD)를 사용하여 측정하였다. 이 측정은 CuKα선 X선 발생원을 광원으로서 사용하여 행하였다. 이 결과, 중간층(12)의 XRC 반치폭은 0.1°로 우수한 특성을 나타내고 있고, 중간층(12)이 양호하게 배향하고 있는 것을 확인할 수 있었다.
<하지층의 형성>
계속해서, AlN[중간층(12)]이 성막된 기판(11)을 스퍼터 장치 내로부터 취출하여 MOCVD 장치 내에 반송하고, 중간층(12) 상에 이하의 순서로 GaN으로 이루어지는 하지층(14a)을 성막하였다.
우선, 당해 기판(11)을 반응로(MOCVD 장치) 내에 도입하였다. 계속해서, 반응로 내에 질소 가스를 유통시킨 후, 히터를 작동시켜, 기판 온도를 실온으로부터 500℃로 승온하였다.
그리고, 기판의 온도를 500℃로 유지한 상태에서, NH3 가스 및 질소 가스를 유통시켜, 기상 성장 반응로 내의 압력을 95㎪로 하였다. 계속해서, 기판 온도를 1000℃까지 승온시켜, 기판의 표면을 서멀 클리닝(thermal cleaning)하였다. 또한, 서멀 클리닝의 종료 후에도, 기상 성장 반응로 내로의 질소 가스의 공급을 계속시켰다.
그 후, 암모니아 가스의 유통을 계속하면서, 수소 분위기 중에서 기판의 온도를 1100℃로 승온시키는 동시에, 반응로 내의 압력을 40㎪로 하였다. 기판 온도가 1100℃에서 안정되는 것을 확인한 후, 트리메틸갈륨(TMG)의, 기상 성장 반응로 내로의 공급을 개시하고, 중간층(12) 상에 하지층(14a)을 구성하는 Ⅲ족 질화물 화합물 반도체(GaN)를 성막하는 공정을 개시하였다. 이와 같이 하여 GaN을 성장시킨 후, TMG의 배관의 밸브를 절환하고, 원료의 반응로로의 공급을 종료하여 GaN의 성장을 정지하였다.
이상의 공정에 의해, 기판(11) 상에 성막된 단결정 조직의 AlN으로 이루어지는 중간층(12) 상에, 언도프로 8㎛의 막 두께의 GaN으로 이루어지는 하지층(14a)을 성막하였다.
<n형 콘택트층의 형성>
하지층(14a)의 형성에 이어서, 동일한 MOCVD 장치에 의해 GaN으로 이루어지는 n형 콘택트층(14b)의 초기층을 형성하였다. 이때, n형 콘택트층(14b)에는 Si를 도프하였다. 결정 성장은, Si의 도펀트 원료로서 SiH4를 유통시킨 이외는, 하지층과 동일 조건에 의해 행하였다.
이상 설명한 바와 같은 공정에 의해, 표면에 역스퍼터를 실시한 사파이어로 이루어지는 기판(11) 상에 단결정 조직을 갖는 AlN의 중간층(12)을 형성하고, 그 위에 언도프로 8㎛의 막 두께의 GaN층[n형 하지층(14a)]과, 5×1018cm-3의 캐리어 농도를 갖는 2㎛의 Si 도프 GaN층[n형 콘택트층(14b)을 이루는 초기층]을 형성하였다. 성막 후에 장치 내로부터 취출한 기판은 무색 투명이며, GaN층[여기서는 n형 콘택트층(14b)의 초기층]의 표면은 경면이었다.
상술한 바와 같이 하여 형성한 Si 도프 GaN층의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 형번 : X'pert Pro MRD)를 사용하여 측정하였다. 이 측정은, Cuβ선 X선 발생원을 광원으로서 사용하고, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행하였다. 일반적으로, Ⅲ족 질화물 화합물 반도체의 경우, (0002)면의 XRC 스펙트럼 반치폭은 결정의 평탄성(모자익시티)의 지표가 되고, (10-10)면의 XRC 스펙트럼 반치폭은 전위 밀도(트위스트)의 지표가 된다. 이 측정 결과, 본 발명의 제조 방법으로 제작한 Si 도프 GaN층(n형 콘택트층)은, (0002)면의 측정에서는 반치폭 46arcsec, (10-10)면에서는 220arcsec를 나타냈다.
<n형 클래드층 및 발광층의 형성>
상기 순서로 제작한 n형 콘택트층(14b) 상에 MOCVD법에 의해, n형 클래드층(14c) 및 발광층(15)을 적층하였다.
「n형 클래드층(14c)의 형성」
상기 순서로 n형 콘택트층(14b)을 성장시킨 기판을 MOCVD 장치에 도입한 후, 암모니아를 유통시키면서, 캐리어 가스를 질소로 하여, 기판 온도를 760℃로 저하시켰다.
이때, 노 내의 온도의 변경을 기다리는 동안에, SiH4의 공급량을 설정하였다. 유통시키는 SiH4의 양에 대해서는 사전에 계산을 행하고, Si 도프층의 전자 농도가 4×1018cm-3가 되도록 조정하였다. 암모니아는 그 상태의 유량으로 노 내에 계속해서 공급하였다.
계속해서, 암모니아를 챔버 내에 유통시키면서, SiH4 가스와, 버블링에 의해 발생시킨 TMI 및 TEG의 증기를 노 내에 유통시켜, Ga0.99In0.01N으로 이루어지는 층을 1.7㎚, GaN으로 이루어지는 층을 1.7㎚으로 각각 성막하였다. 이와 같은 성막 처리를 19사이클 반복한 후, 마지막으로, Ga0.99In0.01N으로 이루어지는 층을 1.7㎚로 다시 성장시켰다. 또한, 이 공정 처리를 행하고 있는 동안은, SiH4의 유통을 계속하였다. 이에 의해, Si 도프의 Ga0.99In0.01N과 GaN의 초격자 구조로 이루어지는 n형 클래드층(14c)을 형성하였다.
「발광층의 형성」
발광층(15)은, GaN으로 이루어지는 장벽층(15a)과, Ga0.92In0.08N으로 이루어지는 우물층(15b)으로 구성되고, 다중 양자 우물 구조를 갖는다. 이 발광층(15)의 형성에 있어서는, Si 도프의 GaInN과 GaN의 초격자 구조로 이루어지는 n형 클래드층(14c) 상에, 우선 장벽층(15a)을 형성하고, 이 장벽층(15a) 상에 In0.2Ga0.8N으로 이루어지는 우물층(15b)을 형성하였다. 본 예에서는, 이와 같은 적층 순서를 6회 반복한 후, 6번째로 적층한 우물층(15b) 상에 7번째의 장벽층(15a)을 형성하고, 다중 양자 우물 구조를 갖는 발광층(15)의 양측에 장벽층(15a)을 배치한 구조로 하였다[또한, 도 3 및 도 5에 있어서는, 장벽층(15a)을 6층, 우물층(15b)을 5층으로 한 예를 나타내고 있음].
우선, 기판 온도는 760℃의 상태에서 TEGa와 SiH4의 노 내로의 공급을 개시하고, 소정 시간 Si를 도프한 GaN으로 이루어지는 초기 장벽층을 0.8㎚ 형성하고, TEGa와 SiH4의 공급을 정지하였다. 그 후, 서셉터의 온도를 920℃로 승온하였다. 그리고, TEGa와 SiH4의 노 내로의 공급을 재개하여, 기판 온도 920℃의 상태에서, 또한 1.7㎚의 중간 장벽층의 성장을 행한 후, TEGa와 SiH4의 노 내 공급을 정지하였 다. 계속해서, 서셉터 온도를 760℃로 낮추고, TEGa와 SiH4의 공급을 개시하고, 또한 3.5㎚의 최종 장벽층의 성장을 행한 후, 다시 TEGa와 SiH4의 공급을 정지하여, GaN 장벽층의 성장을 종료하였다. 상술한 바와 같은 3단계의 성막 처리에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 6㎚인 Si 도프 GaN 장벽층[장벽층(15a)]을 형성하였다. SiH4의 양은, Si 농도가 1×1017cm-3가 되도록 조정하였다.
상기 GaN 장벽층[장벽층(15a)]의 성장 종료 후, TEGa와 TMIn을 노 내로 공급하여 우물층의 성막 처리를 행하고, 3㎚의 막 두께를 이루는 Ga0.92In0.08N층[우물층(15b)]을 형성하였다.
그리고, Ga0.92In0.08N으로 이루어지는 우물층(15b)의 성장 종료 후, TEGa의 공급량의 설정을 변경하였다. 계속해서, TEGa 및 SiH4의 공급을 재개하고, 2번째 층의 장벽층(15a)의 형성을 행하였다.
상술한 바와 같은 순서를 6회 반복함으로써, 6층의 Si 도프 GaN으로 이루어지는 장벽층(15a)과, 6층의 Ga0.92In0.08N으로 이루어지는 우물층(15b)을 형성하였다.
그리고, 6번째 층의 Ga0.92In0.08N으로 이루어지는 우물층(15b)을 형성한 후, 계속해서 7번째 층의 장벽층의 형성을 행하였다. 7번째 층의 장벽층의 형성 처리에 있어서는, 우선 SiH4의 공급을 정지하고, 언도프 GaN으로 이루어지는 초기 장벽 층을 형성한 후, TEGa의 노 내로의 공급을 계속한 상태에서 기판 온도를 920℃로 승온하고, 이 기판 온도 920℃로 규정 시간에 중간 장벽층의 성장을 행한 후, TEGa의 노 내로의 공급을 정지하였다. 계속해서, 기판 온도를 760℃로 낮추고, TEGa의 공급을 개시하여, 최종 장벽층의 성장을 행한 후, 다시 TEGa의 공급을 정지하고, GaN 장벽층의 성장을 종료하였다. 이에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 4㎚인 언도프 GaN으로 이루어지는 장벽층을 형성하였다[도 3에 있어서의 발광층(15) 중, 최상층의 장벽층(15a)을 참조].
이상의 순서로, 두께가 불균일한 우물층[도 3에 있어서의 n형 반도체층(14)측으로부터 1 내지 5번째 층의 우물층(15b)]과, 두께가 균일한 우물층[도 3에 있어서의 n형 반도체층(14)측으로부터 6번째 층의 우물층(15b)을 참조]을 포함한 다중 양자 우물 구조의 발광층(15)을 형성하였다.
<p형 반도체층의 형성>
상술한 각 공정에 이어서, 동일한 MOCVD 장치를 사용하여, 4층의 논도프의 Al0.06Ga0.94N과 3층의 Mg를 도프한 GaN으로 이루이지는 초격자 구조를 갖는 p형 클래드층(16a)을 성막하고, 또한 그 위에 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)을 성막하여, p형 반도체층(16)으로 하였다.
우선, NH3 가스를 공급하면서 기판 온도를 975℃로 승온한 후, 이 온도에서 캐리어 가스를 질소로부터 수소로 절환하였다. 계속해서, 기판 온도를 1050℃로 변경하였다. 그리고, 노 내에 TMGa와 TMAl을 공급함으로써, 논도프의 Al0.06Ga0.94N으로 이루어지는 층 2.5㎚을 성막하였다. 이어서, 인터벌을 취하지 않고, TMAl의 밸브를 폐쇄하고, Cp2Mg의 밸브를 개방하여, Mg를 도프한 GaN의 층을 2.5㎚ 성막하였다.
이상과 같은 조작을 3회 반복하여, 마지막에 언도프 Al0.06Ga0.94N의 층을 형성함으로써, 초격자 구조로 이루어지는 p형 클래드층(16a)을 형성하였다.
그 후, Cp2Mg와 TMGa만을 노 내에 공급하여, 200㎚의 p형 GaN으로 이루어지는 p형 콘택트층(16b)을 형성하였다.
상술한 바와 같이 하여 제작한 LED용 에피택셜 웨이퍼는, c면을 갖는 사파이어로 이루어지는 기판(11) 상에 단결정 구조를 갖는 AlN층[중간층(12)]을 형성한 후, 기판(11)측으로부터 차례로, 8㎛의 언도프 GaN층[하지층(14a)], 5×1018cm-3의 전자 농도를 갖는 2㎛의 Si 도프 GaN 초기층과 200㎚의 Si 도프 GaN 재성장층으로 이루어지는 n형 콘택트층(14b), 4×1018cm-3의 Si 농도를 갖고, 20층의 1.7㎚의 Ga0.99In0.01N이 19층의 1.7㎚의 GaN으로 이루어지는 초격자 구조를 갖는 클래드층[n형 클래드층(14c)], GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나고, 층 두께가 6㎚로 된 6층의 Si 도프의 GaN 장벽층[장벽층(15a)]과, 층 두께가 3㎚로 된 6층의 논도프의 Ga0.92In0.08N 우물층[우물층(15b)]과, 논도프의 GaN으로 이루어지는 최종 장벽층을 구비하는 최상위 장벽층[도 4에 있어서의 발광층(15) 중, 최상층의 장벽층(15a)을 참조]으로 이루어지는 다중 양자 우물 구조[발광층(15)], 막 두께가 2.5㎚인 논도프 Al0.06Ga0.94N으로 이루어지는 4개의 층과, 막 두께가 2.5㎚인 Mg 도프Al0.01Ga0.99N으로 이루어져 초격자 구조를 갖는 3개의 층으로 구성되는 p형 클래드층(16a), 및 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)으로 구성되는 p형 반도체층(106)을 적층한 구조를 갖는다.
[제4 실시예]
상기 제3 실시예에서 설명한 바와 같은 발광층(15)을 형성하는 공정에 있어서, 7층의 장벽층(15a) 중, 마지막에 형성하는 장벽층에 대해서는 논도프로 한 점을 제외하고, 제3 실시예와 같은 조작 순서에 의해, n형 반도체층(14), 발광층(15), p형 반도체층(16)이 순차 적층되어 이루어지는, LED용 에피택셜 웨이퍼를 제조하였다[또한, 도 3 및 도 5에 있어서는, 장벽층(15a)을 6층, 우물층(15b)을 5층으로 한 예를 나타내고 있음].
[제5 실시예]
상기 제3 실시예 및 제4 실시예에서 설명한 바와 같은, 발광층(15) 상에 p형 반도체층(16)을 형성하는 공정을 이하에 설명하는 순서로 한 점을 제외하고, 제3 실시예와 같은 조작 순서에 따라 LED용 에피택셜 웨이퍼를 제조하였다.
본 예에서는, 발광층(15) 상에 상기 발광층(15)의 형성에 사용한 것과 같은 MOCVD 장치를 사용하여, 4층의 논도프의 Al0.06Ga0.94N과 3층의 Mg를 도프한 Al0.01Ga0.99로 이루어지는 초격자 구조를 갖는 p형 클래드층(16a)을, TMGa, TMAl 및 Cp2Mg의 공급량을 적절하게 조정하여 성막하고, 또한 그 위에 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)을 성막하여, p형 반도체층(16)으로 하였다.
[제6 실시예]
계속해서, 상기 각 실시예의 방법으로 얻어진 LED용 에피택셜 웨이퍼를 사용하여 LED를 제작하였다.
즉, 예를 들어, 상기 에피택셜 웨이퍼의 Mg 도프 GaN층[p형 콘택트층(16b)]의 표면에, 공지의 포토리소그래피 기술에 의해 IZO로 이루어지는 투광성 정극(17)을 형성하고, 그 위에 크롬, 티탄 및 금을 순서대로 적층한 구조를 갖는 정극 본딩 패드(18)(p 전극 본딩 패드)를 형성하여, p측 전극으로 하였다. 또한, 웨이퍼에 대해 드라이 에칭을 실시하고, n형 콘택트층(14b)의 n측 전극(부극)을 형성하는 영역을 노출시켜, 이 노출 영역(14d)에 Cr, Ti 및 Au의 3층이 순서대로 적층되어 이루어지는 부극(19)(n측 전극)을 형성하였다. 이와 같은 순서에 의해, 웨이퍼 상에 도 3 및 도 4에 도시하는 바와 같은 형상을 갖는 각 전극을 형성하였다.
그리고, 상술한 순서로 p측 및 n측의 각 전극이 형성된 웨이퍼에 대해, 사파이어로 이루어지는 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 하였다. 그리고, 이 웨이퍼를 한 변이 350㎛인 정사각형의 칩으로 절단하여, 도 3 및 도 4에 도시하는 바와 같은 발광 소자(1)로 하였다. 그리고, 각 전극이 상부가 되 도록 리드 프레임 상에 배치하고, 금선으로 리드 프레임에 결선하여 발광 다이오드(LED)로 하였다[도 6의 램프(3)를 참조]. 상술한 바와 같이 하여 제작한 발광 다이오드의 p측 및 n측의 전극 사이에 순방향 전류를 흐르게 한 결과, 전류 20mA에 있어서의 순방향 전압은 3.1V였다. 또한, p측의 투광성 정극(17)을 통해 발광 상태를 관찰한 결과, 발광 파장은 460㎚이며, 발광 출력은 20mW를 나타냈다. 이와 같은 발광 다이오드의 특성은, 제작한 웨이퍼의 대략 전체면으로부터 제작된 발광 다이오드에 대해, 편차없이 얻어졌다.
본 발명에서 얻어지는 Ⅲ족 질화물 화합물 반도체 발광 소자는, 양호한 결정성을 갖는 Ⅲ족 질화물 화합물 반도체층을 갖고, 우수한 발광 특성을 갖는다. 따라서, 우수한 발광 특성을 갖는 발광 다이오드, 레이저 다이오드, 혹은 전자 디바이스 등의 반도체 소자를 제작하는 것이 가능해진다.

Claims (19)

  1. 기판과,
    상기 기판 상에 형성된 AlN으로 이루어지는 중간층과,
    상기 중간층 상에 형성되고, (0002)면의 로킹 커브 반가폭이 100arcsec 이하이며, 또한 (10-10)면의 로킹 커브 반가폭이 300arcsec 이하인 하지층
    을 구비하여 이루어지며,
    상기 하지층은 AlGaN으로 이루어지는, Ⅲ족 질화물 화합물 반도체 소자.
  2. 제1항에 있어서, 상기 (0002)면의 로킹 커브 반가폭이 50arcsec 이하이고, 또한 상기 (10-10)면의 로킹 커브 반가폭이 250arcsec 이하인, Ⅲ족 질화물 화합물 반도체 소자.
  3. 제1항에 있어서, 상기 기판이 사파이어인, Ⅲ족 질화물 화합물 반도체 소자.
  4. 제3항에 있어서, 상기 중간층이 상기 사파이어 기판의 c면 상에 형성되어 있는, Ⅲ족 질화물 화합물 반도체 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 기재된 Ⅲ족 질화물 화합물 반도체 소자와, n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되어 이루어지는 반도체층을 구비하고,
    상기 Ⅲ족 질화물 화합물 반도체 소자에 구비되는 하지층 상에 상기 반도체층이 형성되어 있는, Ⅲ족 질화물 화합물 반도체 발광 소자.
  10. 제9항에 있어서, 상기 n형 반도체층에 n형 클래드층이 구비되어 있는 동시에, 상기 p형 반도체층에는 p형 클래드층이 구비되어 있고, 상기 n형 클래드층 및 상기 p형 클래드층 중 하나 이상이 적어도 초격자 구조를 포함하는, Ⅲ족 질화물 화합물 반도체 발광 소자.
  11. 제1항에 기재된 Ⅲ족 질화물 화합물 반도체 소자의 제조 방법이며,
    상기 중간층을 스퍼터법으로 형성하는 공정을 갖는, Ⅲ족 질화물 화합물 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 하지층을 MOCVD법으로 형성하는 공정을 더 갖는, Ⅲ족 질화물 화합물 반도체 소자의 제조 방법.
  13. 제1항에 기재된 Ⅲ족 질화물 화합물 반도체 소자에 구비되는 하지층 상에, n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하여 이루어지는 반도체층을 형성하는 공정과,
    상기 중간층을 스퍼터법으로 형성하는 공정을 갖는, Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  14. 제13항에 있어서, 상기 하지층을 MOCVD법으로 형성하는 공정을 더 갖는, Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법.
  15. 제11항에 기재된 제조 방법에 의해 얻어지는, Ⅲ족 질화물 화합물 반도체 소자.
  16. 제13항에 기재된 제조 방법에 의해 얻어지는, Ⅲ족 질화물 화합물 반도체 발 광 소자.
  17. 제9항에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자가 사용되어 이루어지는, 램프.
  18. 제10항에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자가 사용되어 이루어지는, 램프.
  19. 제16항에 기재된 Ⅲ족 질화물 화합물 반도체 발광 소자가 사용되어 이루어지는, 램프.
KR1020097014525A 2007-01-16 2008-01-15 Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프 KR101151167B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2007006790 2007-01-16
JPJP-P-2007-006790 2007-01-16
JP2007184456 2007-07-13
JPJP-P-2007-184456 2007-07-13
JPJP-P-2007-274458 2007-10-22
JP2007274458 2007-10-22
JPJP-P-2007-286691 2007-11-02
JP2007286691A JP2009123718A (ja) 2007-01-16 2007-11-02 Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ

Publications (2)

Publication Number Publication Date
KR20090094138A KR20090094138A (ko) 2009-09-03
KR101151167B1 true KR101151167B1 (ko) 2012-06-04

Family

ID=39635934

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097014525A KR101151167B1 (ko) 2007-01-16 2008-01-15 Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프

Country Status (6)

Country Link
US (1) US20090194784A1 (ko)
EP (1) EP2105973A4 (ko)
JP (1) JP2009123718A (ko)
KR (1) KR101151167B1 (ko)
TW (1) TW200838000A (ko)
WO (1) WO2008087930A1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5272390B2 (ja) * 2007-11-29 2013-08-28 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5262206B2 (ja) * 2008-03-12 2013-08-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体層の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
US7829359B2 (en) * 2008-03-26 2010-11-09 Lattice Power (Jiangxi) Corporation Method for fabricating highly reflective ohmic contact in light-emitting devices
JP5465469B2 (ja) * 2008-09-04 2014-04-09 日本碍子株式会社 エピタキシャル基板、半導体デバイス基板、およびｈｅｍｔ素子
JP5196160B2 (ja) * 2008-10-17 2013-05-15 日亜化学工業株式会社 半導体発光素子
JP5504618B2 (ja) 2008-12-03 2014-05-28 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子及びその製造方法
US8421056B2 (en) * 2009-03-03 2013-04-16 Hitachi Cable, Ltd. Light-emitting device epitaxial wafer and light-emitting device
JP2010263189A (ja) 2009-04-07 2010-11-18 Sharp Corp 窒化物半導体発光ダイオード
JP2011018869A (ja) * 2009-06-09 2011-01-27 Nichia Corp 窒化物半導体素子
JP5220687B2 (ja) 2009-06-15 2013-06-26 昭和電工株式会社 植物栽培用の照明装置および植物栽培システム
JP5246081B2 (ja) * 2009-07-14 2013-07-24 豊田合成株式会社 半導体発光素子の製造方法
TWI447958B (zh) * 2009-07-10 2014-08-01 Toyoda Gosei Kk 半導體發光元件之製造方法及燈、電子機器、及機械裝置
JP5246079B2 (ja) * 2009-07-10 2013-07-24 豊田合成株式会社 半導体素子の製造方法
JP2011029218A (ja) * 2009-07-21 2011-02-10 Sharp Corp 窒化物半導体発光素子構造とその形成方法
JP2011060900A (ja) * 2009-09-08 2011-03-24 Showa Denko Kk 半導体発光素子の製造方法およびランプ、電子機器、機械装置
JP5636693B2 (ja) * 2010-03-01 2014-12-10 豊田合成株式会社 半導体素子の製造方法
JP5310604B2 (ja) * 2010-03-05 2013-10-09 豊田合成株式会社 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置
JP5353802B2 (ja) * 2010-04-12 2013-11-27 豊田合成株式会社 半導体発光素子の製造方法およびランプ、電子機器、機械装置
JP5353821B2 (ja) * 2010-05-31 2013-11-27 豊田合成株式会社 半導体発光素子と、その製造方法およびランプ、電子機器、機械装置
JP5353827B2 (ja) * 2010-06-14 2013-11-27 豊田合成株式会社 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置
JP5934575B2 (ja) * 2012-05-16 2016-06-15 サンケン電気株式会社 窒化物半導体装置の製造方法
KR20140010587A (ko) * 2012-07-13 2014-01-27 삼성전자주식회사 도핑된 버퍼층을 포함하는 반도체 발광 소자 및 그 제조 방법
CN103296157B (zh) * 2013-05-31 2015-08-26 华南理工大学 生长在铝酸锶钽镧衬底上的led外延片及制备方法
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
US11322643B2 (en) 2014-05-27 2022-05-03 Silanna UV Technologies Pte Ltd Optoelectronic device
JP6636459B2 (ja) 2014-05-27 2020-01-29 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドＳｉｌａｎｎａ Ｕｖ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｐｔｅ Ｌｔｄ 半導体構造と超格子とを用いた高度電子デバイス
KR102427203B1 (ko) 2014-05-27 2022-07-29 실라나 유브이 테크놀로지스 피티이 리미티드 n-형 및 p-형 초격자를 포함하는 전자 디바이스
KR102439708B1 (ko) 2014-05-27 2022-09-02 실라나 유브이 테크놀로지스 피티이 리미티드 광전자 디바이스
US9876143B2 (en) * 2014-10-01 2018-01-23 Rayvio Corporation Ultraviolet light emitting device doped with boron
US20160359004A1 (en) * 2015-06-03 2016-12-08 Veeco Instruments, Inc. Stress control for heteroepitaxy
DE102015114478A1 (de) * 2015-08-31 2017-03-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
US10541514B2 (en) 2016-02-25 2020-01-21 Ngk Insulators, Ltd. Surface-emitting device, vertical external-cavity surface-emitting laser, and method for manufacturing surface-emitting device
JP6688109B2 (ja) * 2016-02-25 2020-04-28 日本碍子株式会社 面発光素子、外部共振器型垂直面発光レーザー、および面発光素子の製造方法
JP2017220586A (ja) * 2016-06-08 2017-12-14 国立大学法人 東京大学 半導体発光素子
CN107492478B (zh) * 2016-06-12 2019-07-19 北京北方华创微电子装备有限公司 半导体设备的成膜方法以及半导体设备的氮化铝成膜方法
US10643843B2 (en) 2016-06-12 2020-05-05 Beijing Naura Microelectronics Equipment Co., Ltd. Film forming method and aluminum nitride film forming method for semiconductor apparatus
US10121932B1 (en) * 2016-11-30 2018-11-06 The United States Of America As Represented By The Secretary Of The Navy Tunable graphene light-emitting device
JP2020188143A (ja) * 2019-05-15 2020-11-19 スタンレー電気株式会社 半導体多層膜反射鏡を用いた垂直共振器型発光素子及びその製造方法
GB202014592D0 (en) * 2020-09-16 2020-10-28 Spts Technologies Ltd Deposition method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270516A (ja) 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
JP2002343728A (ja) 2001-05-21 2002-11-29 Nec Corp 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
JP2006108656A (ja) 2004-09-13 2006-04-20 Showa Denko Kk Ｉｉｉ族窒化物半導体の製造方法
KR100659520B1 (ko) 2002-02-15 2006-12-20 쇼와 덴코 가부시키가이샤 Ⅲ족 질화물 반도체 결정의 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6365917A (ja) 1986-09-06 1988-03-24 Kurita Mach Mfg Co Ltd 濾過ユニット
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JP3778609B2 (ja) * 1996-04-26 2006-05-24 三洋電機株式会社 半導体素子の製造方法
JP3644191B2 (ja) * 1996-06-25 2005-04-27 住友電気工業株式会社 半導体素子
JP3897448B2 (ja) * 1998-04-27 2007-03-22 日亜化学工業株式会社 窒化物半導体発光素子
JP3700492B2 (ja) * 1999-09-21 2005-09-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
US6531719B2 (en) * 1999-09-29 2003-03-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device
JP3888668B2 (ja) * 2000-12-28 2007-03-07 日本碍子株式会社 半導体発光素子
JP4683731B2 (ja) * 2001-01-15 2011-05-18 シャープ株式会社 窒化物半導体レーザ素子とこれを含む光学装置
US6891201B2 (en) * 2001-01-15 2005-05-10 Sharp Kabushiki Kaisha Nitride semiconductor laser element and optical device containing it
US7638346B2 (en) * 2001-12-24 2009-12-29 Crystal Is, Inc. Nitride semiconductor heterostructures and related methods
WO2004004085A2 (en) * 2002-06-26 2004-01-08 Ammono Sp.Zo.O. Nitride semiconductor laser device and a method for improving its performance
JP4088111B2 (ja) * 2002-06-28 2008-05-21 日立電線株式会社 多孔質基板とその製造方法、ＧａＮ系半導体積層基板とその製造方法
JP4554287B2 (ja) * 2003-07-02 2010-09-29 パナソニック株式会社 Ｉｉｉ族窒化物結晶の製造方法、および半導体基板の製造方法
US7255742B2 (en) * 2003-07-02 2007-08-14 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride crystals, method of manufacturing semiconductor substrate, Group III nitride crystals, semiconductor substrate, and electronic device
US20050082562A1 (en) * 2003-10-15 2005-04-21 Epistar Corporation High efficiency nitride based light emitting device
JP4396816B2 (ja) * 2003-10-17 2010-01-13 日立電線株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
US7242705B2 (en) * 2003-12-17 2007-07-10 Palo Alto Research Center, Incorporated Grating-outcoupled cavity resonator having uni-directional emission
US7339255B2 (en) * 2004-08-24 2008-03-04 Kabushiki Kaisha Toshiba Semiconductor device having bidirectionally inclined toward <1-100> and <11-20> relative to {0001} crystal planes
US7087922B2 (en) * 2004-11-16 2006-08-08 Formosa Epitaxy Incorporation Light-emitting diode structure
JP4563230B2 (ja) * 2005-03-28 2010-10-13 昭和電工株式会社 ＡｌＧａＮ基板の製造方法
CN101438429B (zh) * 2006-05-10 2011-04-27 昭和电工株式会社 Ⅲ族氮化物化合物半导体叠层结构体
WO2008020599A1 (fr) * 2006-08-18 2008-02-21 Showa Denko K.K. Procédé de fabrication d'un dispositif électroluminescent comportant un semi-conducteur formé d'un nitrure du groupe iii, dispositif électroluminescent correspondant et lampe

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270516A (ja) 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
JP2002343728A (ja) 2001-05-21 2002-11-29 Nec Corp 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
KR100659520B1 (ko) 2002-02-15 2006-12-20 쇼와 덴코 가부시키가이샤 Ⅲ족 질화물 반도체 결정의 제조 방법
JP2006108656A (ja) 2004-09-13 2006-04-20 Showa Denko Kk Ｉｉｉ族窒化物半導体の製造方法

Also Published As

Publication number Publication date
TW200838000A (en) 2008-09-16
WO2008087930A1 (ja) 2008-07-24
US20090194784A1 (en) 2009-08-06
JP2009123718A (ja) 2009-06-04
EP2105973A1 (en) 2009-09-30
EP2105973A4 (en) 2015-08-05
KR20090094138A (ko) 2009-09-03

Similar Documents

Publication Publication Date Title
KR101151167B1 (ko) Ⅲ족 질화물 화합물 반도체 소자 및 그의 제조 방법, ⅲ족 질화물 화합물 반도체 발광 소자 및 그의 제조 방법, 및 램프
KR101066135B1 (ko) Ⅲ족 질화물 화합물 반도체 적층 구조체
KR101159995B1 (ko) Ⅲ족 질화물 반도체 소자 및 그 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프
KR20110045056A (ko) Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프
KR101067122B1 (ko) Ⅲ족 질화물 반도체의 제조 방법, ⅲ족 질화물 반도체 발광 소자의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프
US8421107B2 (en) Group-III nitride semiconductor light emitting device and production method thereof, and lamp
US8198179B2 (en) Method for producing group III nitride semiconductor light-emitting device
US7951617B2 (en) Group III nitride semiconductor stacked structure and production method thereof
KR101268139B1 (ko) Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프
KR101074178B1 (ko) Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자, 및 램프
TWI418057B (zh) Ｉｉｉ族氮化物化合物半導體發光元件之製造方法，及ｉｉｉ族氮化物化合物半導體發光元件及燈
KR20090074092A (ko) Ⅲ족 질화물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 반도체 발광 소자, 및 램프
KR20090048590A (ko) Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자와 램프
JP2008226868A (ja) Ｉｉｉ族窒化物化合物半導体積層構造体
JP2008098224A (ja) Ｉｉｉ族窒化物化合物半導体積層構造体の成膜方法
JP2008198705A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2008177523A (ja) Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
Revelli Development of group III/nitride core/shell heterostructures by atomic layer deposition on nanorods

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20090713

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110217

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110817

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120320

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120522

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120522

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150416

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170409