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KR101146079B1 - 클럭드 인버터 회로, 래치 회로, 시프트 레지스터 회로,표시 장치의 구동 회로, 표시 장치 - Google Patents

클럭드 인버터 회로, 래치 회로, 시프트 레지스터 회로,표시 장치의 구동 회로, 표시 장치 Download PDF

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KR101146079B1
KR101146079B1 KR1020067010433A KR20067010433A KR101146079B1 KR 101146079 B1 KR101146079 B1 KR 101146079B1 KR 1020067010433 A KR1020067010433 A KR 1020067010433A KR 20067010433 A KR20067010433 A KR 20067010433A KR 101146079 B1 KR101146079 B1 KR 101146079B1
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KR
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circuit
transistors
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inverter circuit
transistor
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준이찌 야마시따
가쯔히데 우찌노
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소니 주식회사
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Abstract

본 발명은, 예를 들면 유기 EL 소자에 의한 플랫 디스플레이 장치에 적용하여, 상보적으로 온 오프 동작하는 1조의 트랜지스터 TR1, TR2에 의한 스위치 회로에 의해 직렬 회로를 형성함과 함께, 이 직렬 회로의 접속 중점 출력을 인버터 회로(33)에 출력하고, 이 직렬 회로의 일단에 입력 신호 IN을 입력받음과 함께, 타단에 이 직렬 회로의 접속 중점 출력 등에 대응하는 인버터 회로(34)에 의한 출력 신호를 공급받는다.
접속 중점 출력, 유기 EL 소자, 스위치 회로, 인버터 회로

Description

클럭드 인버터 회로, 래치 회로, 시프트 레지스터 회로, 표시 장치의 구동 회로, 표시 장치{CLOCKED INVERTER CIRCUIT, LATCH CIRCUIT, SHIFT REGISTER CIRCUIT, CIRCUIT FOR DRIVING DISPLAY DEVICE, AND DISPLAY DEVICE}
본 발명은, 클럭드 인버터 회로, 래치 회로, 시프트 레지스터 회로, 표시 장치의 구동 회로, 표시 장치에 관한 것으로, 예를 들면 유기 EL(Electro Luminescence) 소자에 의한 플랫 디스플레이 장치에 적용할 수 있다. 본 발명은, 상보적으로 동작을 절환하는 1조의 트랜지스터에 의한 스위치 회로에 의해 직렬 회로를 형성함과 함께, 이 직렬 회로의 접속 중점 출력을 인버터 회로에 출력하고, 이 직렬 회로의 일단에 입력 신호를 입력함과 함께, 이 직렬 회로의 접속 중점 출력에 대응하는 인버터 회로에 의한 출력 신호를 타단에 공급함으로써, 단채널의 트랜지스터만으로 동작할 수 있도록 한다.
종래, 플랫 디스플레이 장치에서는, 예를 들면 일본 특개평5-265411호 공보에 개시되어 있는 바와 같이, 수직 구동 회로에 설치한 시프트 레지스터 회로에 의해 순차적으로 구동 신호를 전송하여 각 화소의 구동 신호를 생성하도록 이루어져 있다. 이러한 시프트 레지스터 회로는, 예를 들면 일본 특개평5-241201호 공보에 개시되어 있는 바와 같이, 클럭을 기준으로 하여 입력 신호를 래치하여 출력하는 래치 회로를 직렬 접속하여 형성되도록 이루어져 있다.
도 1은, 이 래치 회로를 도시하는 접속도이다. 이 래치 회로(1)는, P 채널 MOS 트랜지스터 TR1, TR2, N 채널 MOS 트랜지스터 TR3, TR4를 전원 Vcc 및 어스 사이에 직렬 접속하고, 도 2의 (A)에 도시한 바와 같이, 전원 Vcc 및 어스측의 트랜지스터 TR1 및 TR4에 전단으로부터 입력 신호 IN이 입력되고, 또한 내측의 트랜지스터 TR2 및 TR3에 각각 클럭 CK 및 클럭 CK의 반전 신호에 의한 클럭 CKX가 입력되고(도 2의 (B) 및 도 2의 (C)), 이에 따라 이들 트랜지스터 TR1～TR4에 의해 클럭 CK를 기준으로 하여 동작하는 클럭드 인버터 회로(2)가 형성된다.
또한 마찬가지로, P 채널 MOS 트랜지스터 TR5, TR6, N 채널 MOS 트랜지스터 TR7, TR8을 전원 Vcc 및 어스 사이에 직렬 접속하여, 트랜지스터 TR1～TR4와는 반대로, 내측의 트랜지스터 TR6 및 TR7에 각각 클럭 CKX 및 클럭 CK이 입력되고, 이에 따라 이들 트랜지스터 TR5～TR8에 의해 클럭 CK와는 역극성의 클럭 CKX를 기준으로 하여 동작하는 클럭드 인버터 회로(3)가 형성된다.
래치 회로(1)는, P 채널 MOS 트랜지스터 TR9 및 N 채널 MOS 트랜지스터 TR10을 전원 Vcc 및 어스 사이에 직렬 접속하여 이루어지는 인버터 회로(4)에, 이들 클럭드 인버터 회로(2 및 3)의 출력이 입력되고, 또한 이 인버터 회로(4)의 출력이 클럭드 인버터 회로(3)의 입력에 귀환되어, 이들에 의해 입력 신호 IN을 클럭 CK에 의해 래치하는 래치 회로가 형성되고, 이 인버터 회로(4)의 출력 OUT(도 2의 (D))을 다음 단에 출력하도록 이루어져 있다.
시프트 레지스터 회로는, 이러한 클럭 CK의 상승에 의해 입력 신호 IN을 래 치하여 다음 단에 출력하는 래치 회로(1)와, 이 래치 회로(1)에 대하여 클럭 CK 및 CKX의 접속을 교체시켜 이루어지는 래치 회로가 교대로 직렬로 접속되어 형성되고,또한 최전단의 래치 회로에는, 타이밍 제너레이터에 의해 생성된 구동 신호가 공급되고, 이에 따라 이 구동 신호를 순차적으로 전송하여 각 화소의 구동 신호를 생성하도록 이루어져 있다.
이러한 시프트 레지스터 회로를 구성하는 래치 회로는, 글래스 기판 상에 형성 가능한 아몰퍼스 실리콘에 의한 TFT(Thin Film Transistor)에 의해서는 작성 곤란한 결점이 있다. 즉 아몰퍼스 실리콘에 의한 TFT(Thin Film Transistor)는, 단결정 실리콘, 폴리실리콘에 의한 트랜지스터에 비하여, 이동도가 1/100 정도로 작고, 또한 P 채널의 트랜지스터를 작성할 수 없는 결점이 있다.
이 때문에 아몰퍼스 실리콘을 이용하여 화소를 구성하는 플랫 디스플레이 장치에서는, 이 화소를 배치하여 이루어지는 화소부를 글래스 기판 상에 형성하고, 단결정 실리콘, 폴리실리콘 등을 이용하여 별도 공정에서 작성한 구동 회로를 이 글래스 기판 상의 화소부에 접속하여 형성되도록 이루어져 있다.
즉 도 3에 도시한 바와 같이, 이러한 종류의 플랫 디스플레이 장치(11)에서는, 화소를 매트릭스 형상으로 배치하여 이루어지는 화소부(12)가 글래스 기판(13) 상에 형성된다. 또한 단결정 실리콘, 폴리실리콘 등을 이용하여, 별도 공정에 의해, 이 화소부(12)의 각 화소를 라인 단위로 순차적으로 구동하는 수직 구동 회로(14A 및 14B)에 의한 집적 회로가 시프트 레지스터에 의해 형성되고, 이 수직 구동 회로(14A 및 14B)의 집적 회로가, 각 화소의 계조를 설정하는 수평 구동 회 로(15)의 집적 회로와 함께 이 글래스 기판(13) 주위에 배치되어 형성되도록 이루어져 있다.
그런데 이러한 시프트 레지스터 회로에 의한 구동 회로를 아몰퍼스 실리콘에 의한 TFT에 의해 작성할 수 있으면, 이러한 종류의 구동 회로와 각 화소를 글래스 기판 상에 일체로 작성할 수가 있고, 그 만큼, 이러한 종류의 플랫 디스플레이 장치의 제조 공정을 간략화할 수 있다고 생각되어진다. 이를 위해서는 아몰퍼스 실리콘에 의한 TFT에 의해 작성하는 것이 가능한 단채널의 트랜지스터만으로 동작하는 클럭드 인버터 회로, 래치 회로가 필요하게 된다.
<발명의 개시>
본 발명은 이상의 점을 고려하여 이루어진 것으로, 단채널의 트랜지스터만으로 동작하는 클럭드 인버터 회로, 래치 회로, 이 래치 회로에 의한 시프트 레지스터 회로, 표시 장치의 구동 회로, 표시 장치를 제안하려는 것이다.
이러한 과제를 해결하기 위해 본 발명에서는, 모든 트랜지스터가 동일 채널의 트랜지스터인 클럭드 인버터 회로에 적용하여, 클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와, 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와, 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로를 구비하도록 한다.
본 발명의 구성에 의해, 클럭에 의해 상보적으로 동작을 절환하는 1조의 트 랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와, 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와, 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로를 구비하도록 하면, 예를 들면 모든 트랜지스터를 N 채널형에 의해 형성하고, 일단측의 스위치 회로의 온 동작에 의해 제1 직렬 회로의 출력을 입력 신호에 대응하도록 설정한 후, 타단측의 스위치 회로의 온 동작에 의해, 이 제1 직렬 회로의 출력을 유지하도록 제1 직렬 회로의 출력을 설정할 수 있고, 이들에 의해 일단측의 스위치 회로의 온 상태에 의해 취득한 입력 신호의 신호 레벨을, 계속해서 유지할 수 있다. 이에 따라 예를 들면 모든 트랜지스터를 N 채널형에 의해 형성하여 클럭드 인버터 회로를 형성할 수 있다.
또한 본 발명에서는, 모든 트랜지스터가 동일 채널의 트랜지스터인 래치 회로에 적용하여, 클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와, 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와, 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로를 구비하도록 한다.
또한 본 발명에서는, 래치 회로에 의해 순차적으로 구동 신호를 전송하는 시프트 레지스터 회로에 적용하여, 래치 회로는, 모든 트랜지스터가 동일 채널의 트 랜지스터에 의해 형성되고, 클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와, 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와, 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로를 갖도록 한다.
또한 본 발명에서는, 매트릭스 형상으로 화소를 배치하여 이루어지는 표시 장치의 구동 회로에 적용하여, 래치 회로에 의한 시프트 레지스터 회로에 의해 순차적으로 구동 신호를 전송하여 화소의 구동 신호를 생성하고, 래치 회로는, 모든 트랜지스터가 동일 채널의 트랜지스터에 의해 형성되고, 클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와, 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와, 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로를 갖도록 한다.
또한 본 발명에서는, 매트릭스 형상으로 화소를 배치하여 이루어지는 표시 장치에 적용하여, 래치 회로에 의한 시프트 레지스터 회로에 의해 구동 신호를 순차적으로 전송하여 화소의 구동 신호를 생성하고, 래치 회로는, 모든 트랜지스터가 동일 채널의 트랜지스터에 의해 형성되고, 클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와, 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와, 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로를 갖도록 한다.
이들에 의해 본 발명의 구성에 따르면, 예를 들면 모든 트랜지스터를 N 채널형에 의해 형성하여 래치 회로, 시프트 레지스터 회로를 형성할 수 있으며, 또한 본 발명의 구성에 따르면, 이러한 시프트 레지스터 회로에 의한 표시 장치의 구동 회로를 형성할 수 있고, 또한 본 발명의 구성에 따르면, 이러한 시프트 레지스터 회로에 의한 표시 장치를 제공할 수 있다.
본 발명에 따르면, 단채널의 트랜지스터만으로 동작하는 클럭드 인버터 회로, 래치 회로, 이 래치 회로에 의한 시프트 레지스터 회로, 이 시프트 레지스터 회로에 의한 표시 장치의 구동 회로, 표시 장치를 얻을 수 있다.
도 1은 종래의 플랫 디스플레이 장치의 수직 구동 회로에 적용되는 클럭드 인버터 회로를 도시하는 접속도.
도 2는 도 1의 클럭드 인버터 회로의 동작의 설명을 위한 타임차트.
도 3은 종래의 플랫 디스플레이 장치의 구성을 도시하는 블록도.
도 4는 본 발명의 제1 실시예에 따른 플랫 디스플레이 장치를 도시하는 블록도.
도 5는 도 4의 플랫 디스플레이 장치에서의 수직 구동 회로를 도시하는 접속 도.
도 6은 도 5의 수직 구동 회로에서의 래치 회로의 동작의 설명을 위한 타임차트.
도 7은 도 5의 수직 구동 회로에서의 래치 회로의 동작의 설명을 위한 접속도.
도 8은 도 7의 이어지는 동작의 설명을 위한 접속도.
도 9은 본 발명의 제2 실시예에 따른 플랫 디스플레이 장치의 수직 구동 회로를 도시하는 접속도.
도 10은 본 발명의 제3 실시예에 따른 플랫 디스플레이 장치의 수직 구동 회로를 도시하는 접속도.
<도면의 주요 부분에 대한 부호의 설명>
1, 31A, 31B, 41A, 41B, 51A, 51B : 래치 회로
2, 3 : 클럭드 인버터 회로
4, 33, 33A, 33B, 34, 34A : 인버터 회로
11, 21 : 플랫 디스플레이 장치
12, 22 : 화소부
13, 25 : 글래스 기판
14A, 14B, 23A, 23B, 40A, 40B, 50A, 50B : 수직 구동 회로
15, 24 : 수평 구동 회로
26 : 타이밍 제너레이터
32 : 버퍼 회로
TR1～TR12 : 트랜지스터
<발명을 실시하기 위한 최량의 형태>
이하, 적절하게 도면을 참조하면서 본 발명의 실시예를 상술한다.
(1) 제1 실시예의 구성
도 4는, 본 발명의 제1 실시예에 따른 플랫 디스플레이 장치를 도시하는 블록도이다. 이 플랫 디스플레이 장치(21)는, 유기 EL 소자에 의한 화소를 매트릭스 형상으로 배치하여 이루어지는 화소부(22), 이 화소부(22)에 수평 방향으로 연장하도록 설치된 주사선을 통하여 화소부(22)에 구동 신호를 출력하는 수직 구동 회로(23A, 23B), 이 화소부(22)에 수직 방향으로 연장하도록 설치된 신호선을 통하여 각 화소의 계조를 설정하는 수평 구동 회로(24)가 아몰퍼스 실리콘에 의한 N 채널측의 TFT에 의해 글래스 기판(25) 상에 일체로 작성되도록 이루어져 있다. 이 플랫 디스플레이 장치(21)는, 수직 구동 회로(23A, 23B), 수평 구동 회로(24)의 동작에 필요한 각종 구동 신호, 클럭 등을 타이밍 제너레이터(TG))(26)에 의해 생성하여 이 글래스 기판(25) 상의 수직 구동 회로(23A, 23B), 수평 구동 회로(24)에 공급하고, 또한 각 화소의 계조를 나타내는 계조 데이터 D1을 수평 구동 회로(24)에 공급하여, 이에 따라 원하는 화상을 표시하도록 이루어져 있다.
도 5는, 수직 구동 회로(23A)를 도시하는 접속도이다. 수직 구동 회로(23A)는, 타이밍 제너레이터(26)로부터 출력되는 구동 신호 IN을 순차적으로 래치 회로(31A, 31B, 31A, ……)에 의해 화소부(22)의 수직 방향으로 전송하고, 각 래치 회로(31A, 31B, 31A, ……)의 출력 신호를 각각 버퍼 회로(32)에 의해 화소부(22)의 각 주사선에 출력한다. 또한 수직 구동 회로(23B)에서는, 이 전송을 위한 타이밍 제너레이터(26)로부터 출력되는 구동 신호가 서로 다른 점을 제외하고, 수직 구동 회로(23A)와 동일하게 구성됨으로써, 이하에서는 수직 구동 회로(23B)에 대한 설명은 생략한다.
이 수직 구동 회로(23A)는, 듀티비가 거의 50〔%〕인 클럭 CK에 의해 입력 신호를 래치하는 래치 회로(31A)와, 이 클럭 CK의 반전 신호에 의한 클럭 CKX에 의해 입력 신호를 래치하는 래치 회로(31B)를 교대로 직렬 접속하여 형성되고, 선두단의 래치 회로(31A)에 타이밍 제너레이터(26)에 의해 생성되는 구동 신호 IN이 입력된다.
여기서 클럭 CK에 의해 입력 신호를 래치하는 래치 회로(31A)는, 트랜지스터 TR1 및 TR2의 게이트를 각각 클럭 CK 및 CKX에 의해 구동함으로써, 각각 트랜지스터 TR1 및 TR2에 의해 상보적으로 동작을 절환하여 온 오프 동작하는 스위치 회로를 형성하고, 이 스위치 회로를 직렬로 접속하여 스위치 회로에 의한 직렬 회로가 형성된다. 선두단의 래치 회로(31A)는, 이 직렬 회로의 일단, 클럭 CK에 의해 온 동작하는 트랜지스터 TR1측에, 타이밍 제너레이터(26)로부터 출력되는 구동 신호 IN을 입력하고, 선두단 이외의 래치 회로(31A)에서는, 이 일단에, 전단의 래치 회로(31B)의 출력 신호가 입력된다. 또한 래치 회로(31A)는, 이 직렬 회로의 타단에, 이 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 입력한다. 이 실시예에서는, 이 출력 신호에, 후술하는 제2 인버터 회로(34)의 출 력 신호가 적용된다.
즉 래치 회로(31A)에서는, 전원 Vcc1 및 어스 사이에, 트랜지스터 TR3 및 TR4을 직렬 접속하여 제1 인버터 회로(33)가 형성되고, 또한 마찬가지의 트랜지스터 TR5 및 TR6을 직렬 접속하여 제2 인버터 회로(34)가 형성된다. 이들 제1 및 제2 인버터 회로(33, 34)는, 전원 전압 Vcc1측의 트랜지스터 TR4 및 TR6의 게이트가 각각 기준 전압 Vcc2에 접속되고, 전단측의 인버터 회로(33)에서는, 어스측 트랜지스터 TR3의 게이트가 트랜지스터 TR1 및 TR2의 접속 중점에 접속되고, 또한 후단측의 인버터(34)에서는, 마찬가지로, 어스측 트랜지스터 TR5의 게이트에 전단의 트랜지스터 TR3 및 TR4에 의한 인버터 회로(33)의 출력이 입력되도록 이루어지고, 이 제2 인버터 회로(34)의 출력이 이 래치 회로(31A)의 출력 OUT으로 설정되도록 이루어져 있다.
이에 따라 래치 회로(31A)에서는, 도 6 및 도 7에 도시한 바와 같이, 소정의 타이밍에서 신호 레벨이 상승하는 입력 신호 IN(도 6의 (A))를 입력받고, 클럭 CK 및 CKX의 상승 및 하강에 의해(도 6의 (B) 및 도 6의 (C)), 트랜지스터 TR1에 의한 스위치 회로를 통하여 트랜지스터 TR3, TR4에 의한 인버터 회로(33), 트랜지스터 TR5, TR6에 의한 인버터 회로(34)에 의한 직렬 회로에 입력 신호 IN을 부여하여, 입력 신호 IN의 상승에 대응하여 출력 신호 OUT(도 6의 (C))를 상승하도록 이루어져 있다.
또한 이와 같이 하여 출력 신호 OUT을 상승시킨 후에, 클럭 CK 및 CKX가 각각 하강 및 상승하면, 도 8에 도시한 바와 같이, 트랜지스터 TR1 및 TR2에 의한 스 위치 회로가 각각 오프 상태 및 온 상태로 절환되고, 이 경우, 이 온 상태로 절환되는 측에 입력되는 제2 인버터 회로(34)의 출력 신호에서는, 게이트 용량에 의해 트랜지스터 TR1이 오프 상태로 절환된 후에도, H 레벨로 유지되며, 이에 따라 이 H 레벨로 유지되어 이루어지는 제2 인버터 회로(34)의 출력 신호가 재빨리 트랜지스터 TR2에 의한 스위치 회로를 통하여 인버터 회로(33, 34)에 의한 직렬 회로에 입력되고, 이에 따라 클럭 CK에 의해 취득한 입력 신호 IN의 신호 레벨이 유지된다.
그러나 래치 회로(31A)에서는, 입력 신호 IN이 하강한 후에는, 마찬가지로 클럭 CK 및 CKX의 상승 및 하강에 의해 이 입력 신호 IN의 신호 레벨이 취해져 유지되는 것으로 된다.
이것에 대하여 클럭 CKX를 기준으로 하여 동작하는 래치 회로(31B)에서는, 트랜지스터 TR1 및 TR2에 의한 스위치 회로를 각각 구동하는 클럭이, 래치 회로(31A)인 경우와는 반대로, 클럭 CKX 및 CK으로 설정되고, 이에 따라 전단의 래치 회로(31A)의 래치 결과를 클럭 CK의 1/2 주기만큼 지연시켜 출력하도록 이루어져 있다.
이들에 의해 수직 구동 회로(23A)에서는, 시프트 레지스터 회로를 구성하고, 순차적으로, 타이밍 제너레이터(26)로부터 출력되는 구동 신호 IN을 클럭 CK의 1/2 주기만큼 지연시켜 출력하도록 이루어져 있다.
이와 같이 하여 인버터 회로(33, 34)의 직렬 회로에 의해 입력 신호 IN을 지연시켜 출력하는 것에 대하여, 이 래치 회로(31A)에서는, 이들 인버터 회로(33, 34)의 출력에서, 출력 신호를 충분한 신호 레벨로 하강시킬 수 있도록, 어스측의 트랜지스터 TR3, TR5가 전원 Vcc측의 트랜지스터 TR4, TR6에 비하여 큰 형상에 의해 작성되어, 온 저항이 작아지도록 이루어져 있다.
또한 전원 Vcc측 트랜지스터 TR4, TR6의 임계값 전압만큼, 전원 Vcc의 전압에 비하여 인버터 회로(33, 34)의 기준 전압 Vcc2가 높은 전압으로 설정되고, 이에 따라 인버터 회로(33, 34)에서, 출력을 컷오프하지 않도록 이루어져 있다.
이들에 의해 이 실시예에서, 트랜지스터 TR1 및 TR2는, 상보적으로 온 상태로 절환되는 1조의 트랜지스터에 의한 제1 직렬 회로를 구성하고, 또한 트랜지스터 TR3, TR4는, 이 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로를 구성하도록 이루어져 있다. 또 트랜지스터 TR5, TR6은, 입력 신호 IN에 대하여, 지연하여 신호 레벨이 절환되는 입력 신호의 동상 신호를 출력하는 한 쌍의 트랜지스터에 의한 제2 인버터 회로를 구성하고, 이 실시예에서는, 제1 직렬 회로의 일단에, 입력 신호 IN을 입력하고, 제1 직렬 회로의 타단에 동상 신호를 입력하도록 이루어져 있다.
(2) 제1 실시예의 동작
이상의 구성에서, 이 플랫 디스플레이 장치(21)에서는(도 4), 수직 구동 회로(23A, 23B)로부터 출력되는 구동 신호에 의해 화소부(22)에 설치된 화소가 라인 단위로 구동되고, 수평 구동 회로(24)로부터 각 신호선에 출력되는 구동 신호에 의해 각 화소의 계조가 순차적으로 설정되며, 이에 따라 원하는 화상이 표시된다. 플랫 디스플레이 장치(21)에서는(도 5), 이러한 수직 구동 회로(23A, 23B)에 의한 화소의 구동이, 타이밍 제너레이터(26)로부터 출력되는 구동 신호 IN을 시프트 레 지스터에 의해 화소부(22)의 수직 방향으로 순차적으로 전송하고, 시프트 레지스터의 각 단의 출력 신호를 화소부(22)의 각 주사선에 각각 출력하여 실행된다. 플랫 디스플레이 장치(21)에서는, 이 시프트 레지스터가 래치 회로(31A, 31B, 31A, 31B……)의 직렬 회로에 의해 형성된다.
이 래치 회로(31A)에서는, 타이밍 제너레이터(26)로부터 출력되는 구동 신호 IN 또는 전단의 래치 회로(31B)로부터 출력되는 구동 신호가, 상보적으로 온 오프 동작하는 트랜지스터 TR1, TR2의 스위치 회로에 의한 제1 직렬 회로에 공급되고, 이 제1 직렬 회로의 접속 중점 출력이, 제1 및 제2 인버터 회로(33, 34)를 통하여 다음 단에 출력된다. 이 래치 회로(31A)에서는, 이 제1 직렬 회로의 트랜지스터 TR1을 통하여 입력 신호 IN이 입력되고, 이에 따라 래치 회로(31A)의 출력 OUT에서는, 이 트랜지스터 TR1을 온 오프 제어하는 클럭 CK의 상승에 의해, 인버터(33, 34)의 동작 시간만큼 지연되어 입력 신호 IN의 신호 레벨로 설정되고, 이에 따라 입력 신호 IN의 신호 레벨이 클럭 CK를 기준으로 하여 취득된다.
또한 이 클럭 CK가 하강하면, 이 클럭 CK의 반전 신호인 클럭 CKX에 의해 트랜지스터 TR2가 온 상태로 절환되고, 인버터 회로(33, 34)의 동작 시간만큼 지연되어 이루어지는 출력 신호 OUT이 이 트랜지스터 TR2를 통하여 제1 직렬 회로에 입력되고, 이에 따라 클럭 CK의 상승에 의해 설정된 출력 신호 OUT의 신호 레벨이 유지된다.
이에 따라 이 래치 회로(31A)에서는, N 채널형의 트랜지스터 TR1～TR6에 의해 입력 신호 IN을 래치하여 출력할 수 있다.
시프트 레지스터 회로에서는, 이러한 클럭 CK에 의해 입력 신호를 래치하는 래치 회로(31A)와, 이 래치 회로(31A)에 대하여 클럭 CK 및 CKX를 교체시켜, 클럭 CK의 반전 신호인 클럭 CKX에 의해 입력 신호를 래치하는 래치 회로(31B)가 교대로 직렬 접속하여 형성되고, 이에 따라 클럭 CK의 1/2 주기에 의해 타이밍 제너레이터(26)로부터 출력되는 구동 신호를 순차적으로 전송하고, 이들에 의해 이 시프트 레지스터 회로에서도, 모든 트랜지스터를 N 채널형에 의해 형성하여 구동 신호를 생성할 수 있다.
이에 따라 이 플랫 디스플레이 장치(21), 이 플랫 디스플레이 장치(21)에 관련하는 구동 회로인 수직 구동 회로를, 아몰퍼스 실리콘에 의한 TFT에 의해 형성할 수 있어, 구동 회로와 화소부를 일체로 글래스 기판 상에 형성하여 간이한 공정에 의해 플랫 디스플레이 장치를 작성할 수 있다.
(3) 제1 실시예의 효과
이상의 구성에 따르면, 상보적으로 동작을 절환하는 1조의 트랜지스터에 의한 스위치 회로에 의해 직렬 회로를 형성함과 함께, 이 직렬 회로의 접속 중점 출력을 인버터 회로에 출력하고, 이 직렬 회로의 일단에 입력 신호를 입력받음과 함께, 이 직렬 회로의 접속 중점 출력에 대응하는 인버터 회로에 의한 출력 신호를 타단에 공급함으로써, 단채널의 트랜지스터만으로 동작하는 래치 회로, 이 래치 회로에 의한 시프트 레지스터 회로, 표시 장치의 구동 회로, 표시 장치를 얻을 수 있다.
또한 직렬 회로의 접속 중점 출력을 입력받는 제1 인버터 회로에 대하여, 이 제1 인버터 회로의 출력 신호를 한 쪽의 트랜지스터의 게이트에 입력하는 제2 인버터 회로를 설치하고, 이 제2 인버터 회로의 출력 신호를 직렬 회로의 타단에 입력함으로써, 입력 신호에 대하여 지연하여 이루어지는 신호를 간이한 구성에 의해 작성할 수 있다.
(4) 제2 실시예
도 9는, 본 발명의 제2 실시예에 따른 플랫 디스플레이 장치의 수직 구동 회로를 도시하는 접속도이다. 이 수직 구동 회로(40A, 40B)에서는, 제1 실시예에 대하여 전술한 래치 회로(31A, 31B) 대신에, 래치 회로(41A, 41B)가 적용된다. 또한 이 실시예에서는, 이 래치 회로(41A, 41B)의 구성이 서로 다른 점을 제외하고, 제1 실시예에 대하여 전술한 플랫 디스플레이 장치(21)와 동일하게 구성됨으로써, 이하에서는, 중복된 설명은 생략한다.
여기서 제1 실시예에 대하여 전술한 래치 회로(31A, 31B)에서는, 충분한 다이내믹 레인지에 의한 출력 신호 OUT를 확보하기 위해서는, 각 인버터 회로(33, 34)의 어스측 트랜지스터 TR3, TR5를 대형으로 작성하여 온 저항을 충분히 작게 할 필요가 있다. 또 이 어스측 트랜지스터 TR3, TR5의 온 동작에 의해 전원 Vcc로부터 어스를 향하여 전류가 흐름으로써, 소비 전력이 커진다. 또한 도 6의 (E)에 도시한 바와 같이, 출력 신호 OUT의 상승, 하강이 둔하게 되는 결점도 있다. 이 실시예에서는, 이들 제1 실시예에 따른 결점을 해소한다.
즉 이 실시예에서, 래치 회로(41A)는, 제1 실시예에 따른 래치 회로(31A)와 마찬가지로, 입력 신호 IN 또는 전단의 출력 신호를 일단에 입력받고, 제2 인버터 회로(34)의 출력 신호를 타단에 입력받는 트랜지스터 TR1, TR2에 의한 제1 직렬 회로가 설치되고, 또한 이 직렬 회로의 접속 중점 출력을 입력받는 트랜지스터 TR3, TR4에 의한 인버터 회로(33), 이 인버터 회로(33)의 출력 신호를 입력받는 트랜지스터 TR5, TR6에 의한 제2 인버터 회로(34)가 설치된다.
래치 회로(41A)는, 이들 제1 직렬 회로, 제1 인버터 회로(33), 제2 인버터 회로(34)에 의한 제1 계통에 대하여, 이들 제1 직렬 회로, 제1 인버터 회로(33), 제2 인버터 회로(34)에 대응하는 제1 직렬 회로, 제1 인버터 회로(33A), 제2 인버터 회로(34A)에 의한 제2 계통이 설치된다.
여기서 제2 계통에서는, 제1 계통과 마찬가지로, 클럭 CK, CKX에 의해 상보적으로 온 오프 동작하여 동작을 절환하는 트랜지스터 TR7, TR8에 의한 스위치 회로에 의해 제1 직렬 회로가 형성되고, 제1 인버터 회로(33A)에서는, 트랜지스터 TR9, TR10을 직렬로 접속하여, 트랜지스터 TR7, TR8에 의한 직렬 회로의 접속 중점 출력을 어스측 트랜지스터 TR9의 게이트에 입력하도록 이루어져 있다. 또 제2 인버터 회로(34A)에서는, 트랜지스터 TR9, TR10을 직렬로 접속하여, 제1 인버터 회로(33A)의 출력 신호를 어스측 트랜지스터 TR11의 게이트에 입력하고, 또한 이 제2 인버터 회로(34A)의 출력 신호가 트랜지스터 TR7, TR8에 의한 직렬 회로의 타단에 귀환되도록 이루어져 있다.
제2 계통에서는, 이와 같이 제1 계통에 대응하도록 형성되고, 트랜지스터 TR7, TR8에 의한 직렬 회로의 클럭 CK측의 일단에, 제1 계통에 입력되는 입력 신호 IN에 대하여, 극성을 반전하여 이루어지는 입력 신호 INX가 입력되고, 이에 따라 제1 계통에 대응하는 각 부에서, 제1 계통과는 역극성의 신호를 생성하도록 이루어져 있다.
래치 회로(41A)는, 이 역극성의 신호에 의해 제1 계통에서의 제1 및 제2 인버터 회로(33, 34)의 전원측 트랜지스터 TR4, TR6을 온 오프 제어하고, 이에 따라 이들 인버터 회로(33, 34)에서, 각각 전원측 트랜지스터 TR4, TR6과 어스측 트랜지스터 TR3, TR5를 상보적으로 온 오프 동작시키고, 이에 따라 이들 인버터 회로(33, 34)의 출력 신호에서의 상승, 하강의 둔화를 방지함과 함께 소비 전력을 저감하고, 게다가 인버터 회로(33, 34)의 트랜지스터 TR3～TR6을 소형으로 형성해도 충분한 다이내믹 레인지에 의해 출력 신호 OUT을 출력할 수 있도록 이루어져 있다.
또한 래치 회로(41A)는, 제2 계통에서의 제1 및 제2 인버터 회로(33A, 34A)에 대해서도, 마찬가지로, 제1 계통에서의 역극성의 신호에 의해 전원측 트랜지스터 TR10, TR12를 온 오프 제어하고, 이에 따라 이들 인버터 회로(33A, 34A)에서도, 각각 전원측 트랜지스터 TR10, TR12와 어스측 트랜지스터 TR9, TR11을 상보적으로 온 오프 동작시키고, 이에 따라 이들 인버터 회로(33A, 34A)의 출력 신호에서의 상승, 하강의 둔화를 방지함과 함께 소비 전력을 저감하고, 게다가 인버터 회로(33A, 34A)의 트랜지스터 TR9～TR12를 소형으로 형성해도 충분한 다이내믹 레인지에 의해 출력 신호를 출력할 수 있도록 이루어져 있다.
즉 래치 회로(41A)에서, 제1 계통에 따른 제1 인버터 회로(33)에서는, 전원측 트랜지스터 TR4의 게이트에, 제2 계통의 트랜지스터 TR7, TR8의 접속 중점 출력이 입력되고, 또한 이 제1 계통에 따른 제2 인버터 회로(34)에서는, 전원측 트랜지 스터 TR6의 게이트에, 제2 계통의 제1 인버터 회로(34A)의 출력 신호가 입력된다. 또한 마찬가지로, 제2 계통에 따른 제1 인버터 회로(33A)에서는, 전원측 트랜지스터 TR10의 게이트에, 제1 계통의 트랜지스터 TR1, TR2의 접속 중점 출력이 입력되고, 또한 이 제2 계통에 따른 제2 인버터 회로(34A)에서는, 전원측 트랜지스터 TR12의 게이트에, 제1 계통의 제1 인버터 회로(34)의 출력 신호가 입력된다.
이들에 의해 이 래치 회로(41A)에서는, 각 트랜지스터 TR1～TR12가, 거의 동일한 크기에 의해 소형으로 형성되도록 이루어져 있다. 또 입력 신호 IN의 반전 신호 INX는, 타이밍 제너레이터(26)에 의해 생성되도록 이루어져 있다.
또한 래치 회로(41A)는, 이들 제1 및 제2 계통에 의한 출력 신호를 다음 단의 래치 회로(41B)에 출력하고, 이 다음 단의 래치 회로(41B)에서는, 클럭 CK에 의해 입력 신호를 래치하는 래치 회로(41A)에 대하여, 클럭 CK 및 CKX가 교체되어 형성되도록 이루어져 있다.
이들에 의해 이 실시예에서는, 이들 래치 회로(41A, 41B, 41A, ……)에 의해 순차적으로 클럭 CK의 1/2주기씩 구동 신호 IN을 지연시켜 전송하고, 각 주사선에 버퍼 회로(32)를 통하여 이 구동 신호를 출력하도록 이루어져 있다.
도 9의 구성에 따르면, 제1 계통에 대응하는 제2 계통을 형성하여 제1 계통과 제2 계통에 의해 역극성의 신호를 생성하고, 이 역극성의 신호에 의해 제1 및 제2 계통에서의 인버터 회로의 전원측 트랜지스터를 온 오프 제어함으로써, 소비 전력을 저감하여 출력 신호의 천이를 개선하고, 소형의 트랜지스터에 의해 형성하여, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(5) 제3 실시예
도 10은, 본 발명의 제3 실시예에 따른 플랫 디스플레이 장치의 수직 구동 회로를 도시하는 접속도이다. 이 수직 구동 회로(50A, 50B)에서는, 제1 실시예에 대하여 전술한 래치 회로(31A, 31B) 대신에, 래치 회로(51A, 51B)가 적용된다. 또 이 실시예에서는, 이 래치 회로(51A, 51B)에 따른 구성이 서로 다른 점을 제외하고, 제1 실시예에 대하여 전술한 플랫 디스플레이 장치(21)와 동일하게 구성됨으로써, 이하에서는, 중복된 설명은 생략한다.
여기서 이 래치 회로(51A)는, 제1 실시예에 따른 래치 회로(31A)와 마찬가지로, 입력 신호 IN 또는 전단의 출력 신호를 일단에 입력받는 트랜지스터 TR1, TR2에 의한 제1 직렬 회로가 설치되고, 이 제1 직렬 회로의 접속 중점 출력을 입력받는 트랜지스터 TR3, TR4에 의한 인버터 회로(33)가 설치된다.
또한 래치 회로(51A)는, 제1 직렬 회로와 마찬가지로, 클럭 CK, CKX에 의해 온 오프 동작하여 상보적으로 동작을 절환하는 트랜지스터 TR5, TR6의 스위치 회로에 의해 제2 직렬 회로가 형성되고, 이 제2 직렬 회로의 클럭 CK측단에, 입력 신호 IN의 반전 신호 INX 또는 전단의 출력 신호 OUT의 반전 신호가 입력된다. 또한 트랜지스터 TR7, TR8에 의해 인버터 회로(33B)가 형성되고, 이 인버터 회로(33B)의 어스측 트랜지스터 TR7에 제2 직렬 회로에 의한 접속 중점 출력이 입력되도록 이루어져 있다.
이에 의해 래치 회로(51A)는, 트랜지스터 TR1, TR2에 의한 제1 직렬 회로, 인버터 회로(33)에 의한 계통에 대하여, 트랜지스터 TR5, TR6에 의한 제2 직렬 회 로, 인버터(33B)에 의해, 역극성의 대응하는 신호를 생성하도록 이루어져 있다. 또 제1 직렬 회로의 접속 중점 출력에 대응하는 출력 신호를 제2 직렬 회로에 따른 인버터 회로(33B)에 의해 생성하고, 제2 직렬 회로의 접속 중점 출력에 대응하는 출력 신호를 제1 직렬 회로에 따른 인버터 회로(33)에 의해 생성하도록 이루어져 있다.
이들에 의해 래치 회로(51A)는, 인버터 회로(33B)의 출력 신호를 제1 직렬 회로의 타단에 입력하고, 또한 인버터 회로(33)의 출력 신호를 제2 직렬 회로(5)의 타단에 입력한다. 또한 인버터 회로(33)의 전원측 트랜지스터 TR4에 제2 직렬 회로의 접속 중점 출력을 입력하고, 인버터 회로(33B)의 전원측 트랜지스터 TR8에 제1 직렬 회로의 접속 중점 출력을 입력하도록 이루어져 있다. 또 이들 인버터 회로(33, 33B)의 출력 신호를 다음 단에 출력하도록 이루어져 있다.
또한 클럭 CKX에 따른 래치 회로(51B)에서는, 클럭 CK, CKX가 교체되어, 이 클럭 CK에 따른 래치 회로(51A)와 동일하게 구성된다. 또한 수직 구동 회로(50A, 50B)는, 이 래치 회로(51A, 51B)의 구성에 대응하여, 각 버퍼 회로(32)에의 입력이, 클럭 CK에 의한 래치 회로(51A)와 클럭 CKX에 의한 래치 회로(51B)에 의해, 절환되도록 이루어져 있다.
이 실시예에서는, 래치 회로의 구성을 간략화하여 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(6) 다른 실시예
또한 전술한 실시예에서는, 입력 신호에 대하여 동상의 출력 신호를 출력하 는 것을 목적으로 수직 구동 회로인 시프트 레지스터를 형성하는 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, 예를 들면 버퍼 회로를 인버터 회로에 의해 구성하여 입력 신호에 대하여 역상에 의해 출력 신호를 출력하도록 하여도 된다. 또 이 경우, 제1 실시예의 구성에서는, 제1 인버터 회로(33)의 출력 신호를 버퍼 회로에 출력하도록 하여 구성할 수 있고, 또한 제2 실시예의 구성에서는, 제2 계통측의 출력 신호를 버퍼 회로에 출력하도록 하여 구성할 수 있고, 또한 제3 실시예의 구성에서는, 래치 회로(51A 및 51B)에서, 각각 인버터 회로(33, 33B)측의 출력 신호를 버퍼 회로에 출력하도록 하여 구성할 수 있다. 그러나 이 경우, 각 실시예의 구성에서는, 클럭 CK에 의해 입력 신호 IN을 취득하여 반전 신호를 출력하는 클럭드 인버터 회로의 직렬 접속에 의해 시프트 레지스터 회로를 구성하게 된다.
또한 전술한 실시예에서는, 타이밍 제너레이터로부터 출력되는 구동 신호와 동극성에 의해 각 주사선을 구동하는 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, 역극성에 의해 구동하는 경우에도 널리 적용할 수 있다.
또한 전술한 실시예에서는, 인버터 회로에서, 전단의 출력을 어스측의 트랜지스터에 입력하는 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, 이것과는 반대로 전원측의 트랜지스터에 입력하도록 하여도 된다.
또한 전술한 실시예에서는, N 채널형의 트랜지스터에 의해 래치 회로, 클럭드 인버터 회로를 구성하는 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, P 채널형에 의해 작성하는 경우 등, 동일한 극성의 트랜지스터에 의해 래치 회 로, 클럭드 인버터 회로를 구성하는 경우에 널리 적용할 수 있다. 또 이 경우, 아몰퍼스 공정에 의해 작성하기 곤란하게 되는 경우도 있지만, 동일한 극성의 트랜지스터에 의해 작성할 수 있음으로써, 그 만큼, 공정을 간략화할 수 있다.
또한 전술한 실시예에서는, 글래스 기판 상에 화소부와 일체로 구동 회로를 작성하는 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, 별도 공정에 의해 작성하는 경우, 나아가서는 단결정 실리콘, 폴리실리콘에 의해 작성하는 경우에도 널리 적용할 수 있다. 또 이 경우, 동일한 극성의 트랜지스터에 의해 작성할 수 있음으로써, 그 만큼, 공정을 간략화할 수 있다.
또한 전술한 실시예에서는, 본 발명에 따른 래치 회로, 클럭드 인버터 회로를 플랫 디스플레이 장치의 구동 회로에 적용하는 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, 다양한 구동 회로, 논리 회로에 널리 적용할 수 있다.
또한 전술한 실시예에서는, 본 발명을 유기 EL 소자에 의한 플랫 디스플레이 장치에 적용한 경우에 대해 설명했지만, 본 발명은 이것에 한하지 않고, 액정 표시 장치 등, 다양한 디스플레이 장치에 널리 적용할 수 있다.
본 발명은, 예를 들면 유기 EL 소자에 의한 플랫 디스플레이 장치에 적용할 수 있다.

Claims (8)

  1. 모든 트랜지스터가 동일 채널의 트랜지스터인 클럭드 인버터 회로로서,
    클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와,
    상기 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와,
    상기 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 상기 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로
    를 구비하는 것을 특징으로 하는 클럭드 인버터 회로.
  2. 모든 트랜지스터가 동일 채널의 트랜지스터인 래치 회로로서,
    클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와,
    상기 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와,
    상기 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 상기 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로
    를 구비하는 것을 특징으로 하는 래치 회로.
  3. 제2항에 있어서,
    상기 제2 인버터 회로가,
    상기 제1 인버터 회로의 출력 신호를 한 쪽의 트랜지스터의 게이트에 입력하는 인버터 회로인 것을 특징으로 하는 래치 회로.
  4. 제3항에 있어서,
    상기 제1 직렬 회로, 상기 제1 인버터 회로, 상기 제2 인버터 회로에 의한 제1 계통에 대하여, 상기 제1 계통에 의한 상기 제1 직렬 회로, 상기 제1 인버터 회로, 상기 제2 인버터 회로에 대응하는 제1 직렬 회로, 제1 인버터 회로, 제2 인버터 회로를 갖는 제2 계통을 갖고,
    상기 제2 계통은,
    상기 제1 직렬 회로의 일단에, 상기 입력 신호의 반전 신호를 입력하고, 상기 제1 직렬 회로의 타단에, 상기 제2 계통의 상기 제2 인버터 회로의 출력을 입력하고,
    상기 제1 인버터 회로의 다른 쪽의 트랜지스터의 게이트에, 상기 제1 계통의 상기 제1 직렬 회로의 접속 중점을 접속하고,
    상기 제2 인버터 회로의 다른 쪽의 트랜지스터의 게이트에, 상기 제1 계통의 상기 제1 인버터 회로의 출력을 입력하고,
    상기 제1 계통은,
    상기 제1 인버터 회로의 다른 쪽의 트랜지스터의 게이트에, 상기 제2 계통의 상기 제1 직렬 회로의 접속 중점을 접속하고,
    상기 제2 인버터 회로의 다른 쪽의 트랜지스터의 게이트에, 상기 제2 계통의 상기 제1 인버터 회로의 출력을 입력하는 것을 특징으로 하는 래치 회로.
  5. 제2항에 있어서,
    상기 제1 직렬 회로의 1조의 트랜지스터와 연동하여 상보적으로 동작을 절환하는 1조의 트랜지스터에 의한 제2 직렬 회로를 갖고,
    상기 제2 직렬 회로는,
    상기 제1 직렬 회로의 상기 일단에 대응하는 측에, 상기 입력 신호의 반전 신호를 입력받고, 상기 제1 직렬 회로의 상기 타단에 대응하는 측에, 상기 제1 인버터 회로의 출력을 입력받고,
    상기 제1 인버터 회로는,
    다른 쪽의 트랜지스터의 게이트를 상기 제2 직렬 회로에서의 상기 1조의 트랜지스터의 접속 중점에 접속하고,
    상기 제2 인버터 회로는,
    상기 제2 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하고, 다른 쪽의 트랜지스터의 게이트를 상기 제1 직렬 회로에서의 상기 1조의 트랜지스터의 접속 중점에 접속하는 것을 특징으로 하는 래치 회로.
  6. 래치 회로에 의해 순차적으로 구동 신호를 전송하는 시프트 레지스터 회로에 있어서,
    상기 래치 회로는,
    모든 트랜지스터가 동일 채널의 트랜지스터에 의해 형성되고,
    클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와,
    상기 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와,
    상기 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 상기 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로
    를 갖는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 매트릭스 형상으로 화소를 배치하여 이루어지는 표시 장치의 구동 회로에 있어서,
    래치 회로에 의한 시프트 레지스터 회로에 의해 순차적으로 구동 신호를 전송하여 상기 화소의 구동 신호를 생성하고,
    상기 래치 회로는,
    모든 트랜지스터가 동일 채널의 트랜지스터에 의해 형성되고,
    클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와,
    상기 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와,
    상기 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 상기 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인버터 회로
    를 갖는 것을 특징으로 하는 표시 장치의 구동 회로.
  8. 매트릭스 형상으로 화소를 배치하여 이루어지는 표시 장치에 있어서,
    래치 회로에 의한 시프트 레지스터 회로에 의해 구동 신호를 순차적으로 전송하여 상기 화소의 구동 신호를 생성하고,
    상기 래치 회로는,
    모든 트랜지스터가 동일 채널의 트랜지스터에 의해 형성되고,
    클럭에 의해 상보적으로 동작을 절환하는 1조의 트랜지스터를 직렬로 접속하여, 일단에 입력 신호를 입력받는 제1 직렬 회로와,
    상기 제1 직렬 회로의 접속 중점을 한 쪽의 트랜지스터의 게이트에 접속하는 1조의 트랜지스터에 의한 제1 인버터 회로와,
    상기 제1 직렬 회로의 접속 중점 출력에 대응하여 신호 레벨이 변화하는 출력 신호를 상기 제1 직렬 회로의 타단에 입력하는 1조의 트랜지스터에 의한 제2 인 버터 회로
    를 갖는 것을 특징으로 하는 표시 장치.
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