JP2012239046A - ラッチ回路およびラッチ回路を用いた表示装置 - Google Patents

Abstract

【課題】比較的短い時間間隔で、ラッチ情報をラッチすることが可能で、より低コスト化を図ることが可能となる単チャンネルラッチ回路を提供する。
【解決手段】入力トランジスタと、前記入力トランジスタの第２電極と第１ラッチ制御線との間に接続される保持容量と、第１電極が前記第１ラッチ制御線に接続され、ゲートが前記入力トランジスタの第２電極に接続される第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が第２ラッチ制御線に接続される第２トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタの第２電極に接続されると共に、第２電極が出力端子に接続される第３トランジスタと、前記第１トランジスタの第２電極と前記第２トランジスタの第２電極との間に接続される容量と、前記第１トランジスタの第２電極と前記第１ラッチ制御線との間に接続されるダイオードとを有する。
【選択図】図１

Description

本発明は、ラッチ回路およびラッチ回路を用いた表示装置に係わり、特に、ラッチ回路をｎ型ＭＯＳトランジスタ、またはｐ型ＭＯＳトランジスタのどちらかのみを用いて形成した単チャンネルラッチ回路および単チャンネルラッチ回路を用いた表示装置に関する。

一般に、ラッチ回路は、ＣＭＯＳ回路で構成されるのが通常であり、例えば、図８に示すように、所定の電圧であるＶＤＤの電圧が供給される電源ライン（ＬＶＤＤ）と、例えば接地電位であるＧＮＤの電圧が供給される電源ライン（ＬＧＮＤ）との間に接続されるｎ型ＭＯＳトランジスタ（ＮＭＴ９３，ＮＭＴ９４）と、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５，ＰＭＴ９６）を用いたラッチ回路が一般的である。
図９に、図８に示す走査電圧（φＧ）と、駆動クロック（φＡＣ）と、各ノード（Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４）の時間変化の様子を示す。
始めに、データ線（ＬＤ）上の電圧（ｄａｔａ）が、Ｌｏｗレベル（以下、Ｌレベル）のＶＬの電圧の場合について説明する。
図９に示すように、時刻（ｔ１）において、走査線（ＬＧ）上の走査電圧（φＧ）が、ＬレベルのＶＬの電圧から、Ｈｉｇｈレベル（以下、Ｈレベル）のＶＨ１の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９１）がオンとなり、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１）においてはＶＬの電圧）が保持容量（ＣＤ）に取り込まれる。これにより、ノード（Ｎ９１）が、ＶＬの電圧となる。
次に、時刻（ｔ２）において、ラッチ制御線（ＬＡＣ）上の駆動クロック（φＡＣ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９２）がオンとなり、ノード（Ｎ９４）が、ＶＬの電圧となる。
これにより、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９４）がオン、ｐ型ＭＯＳトランジスタ（ＰＭＴ９６）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９３）がオフとなり、ノード（Ｎ９２）即ち第２出力（ＯＵＴ２）がＧＮＤの電圧、ノード（Ｎ９３）即ち第１出力（ＯＵＴ１）がＶＤＤの電圧となる。よって、第１出力（ＯＵＴ１）の出力がＨレベル、第２出力（ＯＵＴ２）の出力がＬレベルとなる。

次に、データ線（ＬＤ）上の電圧（ｄａｔａ）がＨレベルのＶＤＨの電圧の場合について説明する。
図９に示すように、時刻（ｔ３）において、走査線（ＬＧ）上の走査電圧（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９１）がオンとなり、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ３）においてはＶＤＨの電圧）が保持容量（ＣＤ）に取り込まれる。これにより、ノード（Ｎ９１）が、ＶＨ３の電圧となる。
次に、時刻（ｔ４）において、ラッチ制御線（ＬＡＣ）上の駆動クロック（φＡＣ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、ｎ型ＭＯＳトランジスタ（ＮＭＴ９２）がオンとなり、ノード（Ｎ９４）が、ＶＨ４の電圧となる。
これにより、ｎ型ＭＯＳトランジスタ（ＮＭＴ９３）と、ｐ型ＭＯＳトランジスタ（ＮＭＴ９６）がオン、ｐ型ＭＯＳトランジスタ（ＰＭＴ９５）と、ｎ型ＭＯＳトランジスタ（ＮＭＴ９４）がオフとなり、ノード（Ｎ９２）、即ち第２出力（ＯＵＴ２）がＶＤＤの電圧、ノード（Ｎ９３）、即ち第１出力（ＯＵＴ１）がＧＮＤの電圧となる。よって、第１出力（ＯＵＴ１）の出力がＬレベル、第２出力（ＯＵＴ２）の出力がＨレベルとなる。
尚、図９に示すように、ＶＤＤの電圧およびＧＮＤの電圧は一定である。

図８に示すラッチ回路の具体的な使用法の一例として、図１０に示すように、ラッチ回路の２つの出力（第１出力ＯＵＴ１，第２出力ＯＵＴ２）により、可動シャッタ（Ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（以下、可動シャッタ方式のディスプレイという）の画素回路としての使用方法がある。尚、可動シャッタ（Ｓ）はメカニカルシャッタと呼ばれることもある。また、可動シャッタ方式のディスプレイは、ＭＥＭＳ（Micro Electro Mechanical Systems）シャッタ方式ディスプレイと呼ばれることもある。尚、可動シャッタ方式のディスプレイは、例えば、下記特許文献１に開示されている。
図１０に示す可動シャッタ方式のディスプレイの画素回路において、可動シャッタ（Ｓ）は電界方向に高速に移動する。そのため、ノード（Ｎ９２）がＧＮＤの電圧、ノード（Ｎ９３）がＶＤＤの電圧の場合、可動シャッタ（Ｓ）は、ノード（Ｎ９３）側に移動し、ノード（Ｎ９２）がＶＤＤの電圧、ノード（Ｎ９３）がＧＮＤの電圧の場合、可動シャッタ（Ｓ）は、ノード（Ｎ９２）側に高速に移動する。
そして、可動シャッタ（Ｓ）の開閉によって画素の発光状態と非発光状態とを制御する。バックライトを有する可動シャッタ方式のディスプレイでは、例えば、可動シャッタ（Ｓ）が、ノード（Ｎ９２）側に移動した場合、バックライト光が透過し画素が発光状態となり、可動シャッタ（Ｓ）が、ノード（Ｎ９３）側に移動した場合、バックライト光が非透過となり画素が非発光状態となる。
これにより、液晶表示装置において液晶層が出力光を制御する動作と同様に、可動シャッタ（Ｓ）が画素からの出力光を制御することで、画像を表示することができる。尚、図１０において、ＬＳＳは可動シャッタ制御線、φＳは可動シャッタ制御信号である。可動シャッタ制御信号（φＳ）は所定の一定電圧である。また、液晶表示装置の反転駆動のように、ｓ電圧の場合もある。
この図１０に示す可動シャッタ方式のディスプレイの画素回路では、書き込み期間（図９のＴＡ）内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間（図９のＴＢ）に、可動シャッタ（Ｓ）を、ノード（Ｎ９２）あるいはノード（Ｎ９３）に移動させ、表示期間（図９のＴＣ）に画像を表示する。

特開２００８−１９７６６８号公報

図８に示すようなＣＭＯＳ回路でラッチ回路を形成する場合、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタが用いられる。
但し、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタを使用するＣＭＯＳ製造プロセスは、一般的に６から１０程度のホト工程数が必要になるので、従来のＣＭＯＳ回路で形成されたラッチ回路の構成は、製造プロセスの負荷が大きいと言える。これに対し、ＣＭＯＳ回路を、ｎ型ＭＯＳトランジスタ、または、ｐ型ＭＯＳトランジスタのどちらかのみを用いた、単チャンネルトランジスタ構成とすると、一般的に２ホト程度工程削減ができ、製造プロセスの負荷を低減することが可能である。
さらに、半導体層がアモルファスシリコンで構成されるＭＯＳトランジスタを使用すると、半導体層が多結晶シリコンで構成されるＭＯＳトランジスタを使用する場合よりも、プロセスコストを低減することができる。
本発明は、前述の知見に基づいてなされたものであり、本発明の目的は、製造プロセスの負荷を低減させたラッチ回路およびラッチ回路を用いた表示装置を提供することにある。更に、比較的短い時間間隔で、ラッチ情報をラッチすることが可能な単チャンネルラッチ回路および単チャンネルラッチ回路を用いた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、前記第１駆動クロックが供給される第１ラッチ制御線と、前記第２駆動クロックが供給される第２ラッチ制御線と、ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、前記入力トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、第１電極が前記第１ラッチ制御線に接続され、ゲートが前記入力トランジスタの第２電極に接続される第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２ラッチ制御線に接続される第２トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタの第２電極に接続されると共に、第２電極が出力端子に接続される第３トランジスタと、前記第１トランジスタの第２電極と前記第２トランジスタの第２電極との間に接続される容量と、前記第１トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記第１駆動クロックが第１の電圧から第２の電圧に変化した時にオンとなるダイオードとを有し、前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとは、同じ導電型のトランジスタである。
（２）（１）において、前記走査電圧が入力された後で、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化し、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化した後に、前記第２駆動クロックが前記第１の電圧から前記第２の電圧に変化し、前記第１駆動クロックが前記第２の電圧から前記第１の電圧に変化した後に、前記第２駆動クロックが前記第２の電圧から前記第１の電圧に変化し、前記出力端子の電圧は、前記第２駆動クロックが前記第１の電圧から前記第２の電圧に変化した時に、前記第２の電圧となり、前記第２駆動クロックが前記第２の電圧から前記第１の電圧に変化したときに、前記第１トランジスタのオン状態、あるいは、オフ状態に応じて前記第２の電圧、あるいは、前記第１の電圧となる。

（３）走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、前記第１駆動クロックが供給される第１ラッチ制御線と、前記第２駆動クロックが供給される第２ラッチ制御線と、ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、前記入力トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第１電極が前記第１ラッチ制御線に接続される第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２ラッチ制御線に接続されるとともに、第２電極が出力端子に接続される第２トランジスタと、前記第１トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記第１駆動クロックが第１の電圧から第２の電圧に変化した時にオンとなるダイオードとを有し、前記入力トランジスタと前記第１トランジスタと前記第２トランジスタとは、同じ導電型のトランジスタである。
（４）（３）において、前記走査電圧が入力された後で、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化し、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化した後に、前記第２駆動クロックが第３の電圧から第４の電圧に変化し、前記第１駆動クロックが前記第２の電圧から前記第１の電圧に変化した後に、前記第２駆動クロックが前記第４の電圧から前記第３の電圧に変化し、前記出力端子の電圧は、前記第２駆動クロックが前記第３の電圧から前記第４の電圧に変化した時に前記第４の電圧となり、前記第２駆動クロックが、前記第４の電圧から前記第３の電圧に変化したときに、前記第１トランジスタのオン状態、あるいは、オフ状態に応じて、前記第４の電圧、あるいは、前記第３の電圧となる。

（５）（３）において、前記走査電圧が入力された後で、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化し、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化した後に、前記第２駆動クロックが第３の電圧から第４の電圧に変化し、前記第１駆動クロックが前記第２の電圧から前記第１の電圧に変化した後に、前記第２駆動クロックが前記第４の電圧から前記第３の電圧に変化し、前記第１駆動クロックの前記第２の電圧をＶＨ１、前記第２駆動クロックの前記第４の電圧をＶＨ２、Ｖｔｈをトランジスタの閾値電圧とするとき、|ＶＨ１|≧|ＶＨ２＋２×Ｖｔｈ|を満足する。
（６）（１）または（３）において、前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記トランジスタ、および、前記ダイオードは、半導体層がアモルファスシリコンで構成される薄膜トランジスタである。
（７）（１）または（３）において、前記ダイオードは、ダイオード接続されたトランジスタで構成され、前記トランジスタ、および、前記ダイオードは、ｎ型トランジスタであり、前記第２の電圧（あるいは、前記第２の電圧および前記第４の電圧）は、前記第１の電圧（あるいは、前記第１の電圧および前記第３の電圧）よりも高電位の電圧である。

（８）可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、第１出力端子と、第２出力端子と、前記第１出力端子に接続されるラッチ回路と、前記第２出力端子に接続され、第３駆動クロックが供給される第３ラッチ制御線とを有し、前記ラッチ回路は、前記（１）ないし（７）のいずれか１項に記載のラッチ回路である。
（９）（８）において、前記第３駆動クロックは、第２の電圧から第１の電圧へ、前記第１の電圧から前記第２の電圧に変化し、前記第３駆動クロックが前記第１の電圧の期間内に、前記ラッチ回路から前記第１出力端子に出力される電圧が確定される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、製造プロセスの負荷を低減させたラッチ回路およびラッチ回路を用いた表示装置を提供することが可能となる。更に、比較的短い時間間隔で、ラッチ情報をラッチすることが可能な単チャンネルラッチ回路および単チャンネルラッチ回路を用いた表示装置を提供することが可能となる。

本発明の実施例１の単チャネルラッチ回路の回路構成を示す回路図である。 図１に示すラッチ回路の走査電圧（φＧ）、駆動クロック（φＡＣ１〜φＡＣ３）、および、各ノード（Ｎ１，Ｎ２，Ｎ３，Ｎ４）の時間変化の様子を示すタイミングチャートである。 本発明の実施例１の可動シャッタ（Ｓ）の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。 本発明の実施例２の単チャネルラッチ回路の回路構成を示す回路図である。 図４に示すラッチ回路の走査電圧（φＧ）、駆動クロック（φＡＣ１〜φＡＣ３）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。 本発明の実施例２の単チャネルラッチ回路の変形例の回路構成を示す回路図である。 図６に示す単チャネルラッチ回路の走査電圧（φＧ）、駆動クロック（φＡＣ１，φＡＣ２，φＡＣ３）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示すタイミングチャートである。 従来のＣＭＯＳ回路で構成されるラッチ回路の回路構成を示す回路図である。 図８に示す走査電圧（φＧ）と、駆動クロック（φＡＣ）と、各ノード（Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４）の時間変化の様子を示すタイミングチャートである。 可動シャッタ（Ｓ）の位置を電気的に制御して画像表示を行うディスプレイの画素回路の回路構成を示す回路図である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１の単チャネルラッチ回路（以下、単にラッチ回路という）の回路構成を示す回路図である。本実施例のラッチ回路は、ｎ型ＭＯＳトランジスタ（ＮＭＴ＊）（以下、単に、トランジスタという）のみで構成された単チャンネルＭＯＳトランジスタ回路である。なお、本実施例のｎ型ＭＯＳトランジスタ（ＮＭＴ＊）は、半導体層がアモルファスシリコンで構成される薄膜トランジスタ（以下、ａ−Ｓｉトランジスタという）である。
また、図１において、ＣＤ１，ＣＤ２は容量、ＬＤはデータ線、ＬＧは走査線、ＬＡＣ１は第１駆動クロック（φＡＣ１）が供給される第１ラッチ制御線、ＬＡＣ２は第２駆動クロック（φＡＣ２）が供給される第２ラッチ制御線、ＬＡＣ３は第３駆動クロック（φＡＣ３）が供給される第３ラッチ制御線である。
容量の充放電を利用する回路（所謂ダイナミック回路）において、移動度の低いａ−Ｓｉトランジスタを使用し、かつ所望の動作速度を確保する方法としては、トランジスタのゲート幅を大きくし、総電流量を多くするか、ゲート電圧を高くし、単位面積当たりの電流量を大きくするかのどちらかの手法が一般的である。
しかしながら、後述の図３に示すような、ある面積を割り当てられた画素の中に構成する回路では、ゲート幅を大きくする（例えば、１００倍にする）ことは実用的ではないため、ゲート電圧を高くし、単位面積当たりの電流量を大きくし、所望の動作速度を実現する。

図２に、図１に示すラッチ回路の走査電圧（φＧ）、第１〜第３駆動クロック（φＡＣ１〜φＡＣ３）、および、各ノード（Ｎ１，Ｎ２，Ｎ３，Ｎ４）の時間変化の様子を示す。
時刻（ｔ１）において、走査線（ＬＧ）上の走査電圧（φＧ）（所謂、読み込みパルス（ゲートパルス））が、Ｌｏｗレベル（以下、Ｌレベル）のＶＬの電圧から、Ｈｉｇｈレベル（以下、Ｈレベル）のＶＨ１の電圧に変化する（所謂、走査電圧が入力される）と、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１）においてはＶＬの電圧）となる。
時刻（ｔ２）において、走査線（ＬＧ）上の走査電圧（φＧ）がＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ１）がオフになり、ノード（Ｎ１）に対する書き込み動作が終了する。
この時刻（ｔ１）から時刻（ｔ２）の間に充分な書き込みを行うため、トランジスタ（ＮＭＴ１）のトランジスタサイズに合わせて、走査電圧（φＧ）のＨレベルのＶＨ１の電圧は、概ね、データ線（ＬＤ）上のＨレベルのＶＨＤの電圧よりも１０Ｖ程度高い電圧であることが望ましい。本実施例においては、ＶＨ１の電圧は１５Ｖ以上であることが望ましい。

時刻（ｔ３）で、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨ３の電圧から、ＬレベルのＶＬ（例えば０Ｖ）の電圧に変化する。本実施例のラッチ回路を、例えば、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタ（Ｓ）の位置は、バネの力で、第１出力（ＯＵＴ１）と第２出力（ＯＵＴ２）の中間の位置に移動する。
次に、時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、トランジスタ（ＮＭＴ３）は、第１ラッチ制御線（ＬＡＣ１）からノード（Ｎ２）に向かって電流（順方向の電流）が流れるダイオード接続になっているため、トランジスタ（ＮＭＴ３）はオン状態となり、ノード（Ｎ２）の電圧を上昇させる。
最終的なノード（Ｎ２）の電圧ＶＨ４は、下記（１）式で表される。
ＶＨ４＝ＶＨ２−Ｖｔｈ ・・・・・・・・・・・・・ （１）
ここで、Ｖｔｈは、トランジスタ（ＮＭＴ３）の閾値電圧である。たとえば、ＶＨ２の電圧を２５Ｖ、負荷容量の充電時間を加味した実効的なＶｔｈを５Ｖとすると、ＶＨ４は式（１）より、概ね２０Ｖとなる。なお、本明細書では、簡単のため、すべてのｎ型ＭＯＳトランジスタの閾値電圧をＶｔｈとする。

また、第１ラッチ制御線（ＬＡＣ１）とノード（Ｎ１）との間に接続される容量（ＣＤ１）により、第１駆動クロック（φＡＣ１）の電圧上昇に伴い、ノード（Ｎ１）の電圧も上昇し、ＶＤＨ３の電圧となる。
電圧ＶＤＨ３は、下記（２）で表される。
ＶＤＨ３＝ＶＬ＋ＶＨ２×(ＣＤ１／（ＣＤ１+ＣＮ１Ｓ)) ・・・・・・ （２）
一般にＶＬは接地電位であることから、式（２）より、電圧ＶＤＨ３は、電圧ＶＨ２よりも低くなる。よって、トランジスタ（ＮＭＴ２）はほとんどオンとならないか、少なくともノード（Ｎ２）の最終電圧には寄与しない。ここで、ＣＮ１Ｓは、ノード（Ｎ１）の容量から容量（ＣＤ１）を差し引いた、いわゆる寄生容量である。
ここで、トランジスタ（ＮＭＴ４）のゲート電圧であるノード（Ｎ２）の電圧ＶＨ４が、トランジスタ（ＮＭＴ４）の閾値電圧Ｖｔｈよりも高いため、トランジスタ（ＮＭＴ４）はオン状態となっている。
時刻（ｔ５）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、第２駆動クロック（φＡＣ２）の電圧上昇に従い、ノード（Ｎ３）の電圧が上昇する。ノード（Ｎ３）とノード（Ｎ２）は、容量（ＣＤ２）により容量結合されているため、ノード（Ｎ３）の電圧上昇に伴い、ブートストラップ効果によりノード（Ｎ２）の電圧も上昇する。

このときのノード（Ｎ２）の電圧ＶＮ２は、下記（３）式で表される。
ＶＮ２＝ＶＨ４＋ＶＮ３×(ＣＤ２／(ＣＤ２＋ＣＮ２Ｓ)) ・・・・・・ （３）
ここで、ＶＮ３はノード（Ｎ３）の電圧、ＣＮ２Ｓはノード（Ｎ２）の容量から容量（ＣＤ２）を差し引いたもの、すなわちノード（Ｎ２）のいわゆる寄生容量である。
ここで、容量（ＣＤ２）の値を適切に設定することにより、トランジスタ（ＮＭＴ４）がオン状態では常に、下記（４）式を満足するようにする。
ＶＮ２−ＶＮ３＞Ｖｔｈ ・・・・・・・・・・・ （４）
この場合、図２に示すように、ノード（Ｎ３）の電圧であるＶＮ３の最終電圧を、第２駆動クロック（φＡＣ２）のＨレベルの電圧であるＶＨ２の電圧にすることができる。
このときのノード（Ｎ２）の電圧ＶＮ２、即ちＶＮ２の最終電圧（ＶＨ４’で表わす）は、下記（５）式で表される。
ＶＨ４’＝ＶＨ４＋ＶＨ２×(ＣＤ２／(ＣＤ２＋ＣＮ２Ｓ)) ・・・・・ （５）
同時に、トランジスタ（ＮＭＴ５）についても、ＶＨ４’の電圧が、ゲート電圧であるので、ノード（Ｎ４）の電圧もＶＨ２の電圧となる。たとえば、ＶＨ２の電圧を２５Ｖとすると、ノード（Ｎ３）、ノード（Ｎ４）共に、２５Ｖとなる。

時刻（ｔ６）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＨレベルのＶＨ２の電圧から、ＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ２）のゲート電圧であるノード（Ｎ１）の電圧は、ＬレベルのＶＬ（＝０Ｖ）の電圧になるため、トランジスタ（ＮＭＴ２）はオフ状態になる。
トランジスタ（ＮＭＴ３）は、ダイオード接続であるので、ノード（Ｎ２）から第１ラッチ制御線（ＬＡＣ１）へ電流は流れない。したがって、ノード（Ｎ２）は、ＶＨ４’の電圧を維持する。なお、厳密には、トランジスタ（ＮＭＴ２）のゲートが、ＨレベルからＬレベルに変化するので、トランジスタ（ＮＭＴ２）のゲート−ドレイン間容量で多少の電圧低下があるが、微小なので本明細書では無視している。
時刻（ｔ７）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＨレベルのＶＨ２の電圧から、ＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ４，ＮＭＴ５）のゲート電圧であるノード（Ｎ２）の電圧は、ＨレベルのＶＨ４’の電圧であるので、トランジスタ（ＮＭＴ４）、トランジスタ（ＮＭＴ５）がオン状態となる。
これにより、第２駆動クロック（φＡＣ２）の電圧低下に伴って、ノード（Ｎ３，Ｎ４）の電圧が低下する。このとき、ノード（Ｎ２）の電圧ＶＮ２も、（３）式に従って低下するが、ノード（Ｎ３）の電圧ＶＮ３がＶＬ（例えば本実施例では０Ｖ）の電圧になっても、ノード（Ｎ２）の電圧（ＶＮ２）は概ねＶＨ４の電圧であり、トランジスタ（ＮＭＴ４，ＮＭＴ５）は、充分低抵抗なオン状態になる。したがって、ノード（Ｎ３，Ｎ４）は比較的短時間の間にＬレベルのＶＬの電圧となる。

前述した駆動方法により、第１出力（ＯＵＴ１）は、ＬｏｗレベルのＶＬの電圧に設定される。したがって、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、シャッタ（Ｓ）は、時刻（ｔ６）と時刻（ｔ７）の間は、第１出力（ＯＵＴ１）側に静電気力で引き寄せられるが、時刻（ｔ７）以降、シャッタ（Ｓ）は、第１出力（ＯＵＴ１）側に静電気力で引き寄せられなくなる。よって、シャッタ（Ｓ）は、例えばシャッタ（Ｓ）を支えるバネの力で第１出力（ＯＵＴ１）と、第２出力（ＯＵＴ２）の中間に位置する。
時刻（ｔ８）において、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ３の電圧に変化すると、第１出力（ＯＵＴ１）と、第２出力（ＯＵＴ２）の中間に位置したシャッタ（Ｓ）は、第３駆動クロック（φＡＣ３）のＨレベルのＶＨ２の電圧に静電気的に引き寄せられ、第２出力（ＯＵＴ２）側に移動し、シャッタ位置の設定が完了する。

次に、図２の右側、時刻（ｔ１１）以降の次のサブフレームでのシャッタ設定のシーケンスについて説明する。
時刻（ｔ１１）において、走査線（ＬＧ）上の走査電圧（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化すると、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１１）においてはＶＤＨの電圧）となる。ここで、ＶＤＨの電圧は、トランジスタ（ＮＭＴ２）の閾値電圧Ｖｔｈより高く、所望の時間に、ノード（Ｎ２）の電荷を引き流し、ＶＬの電圧にできる電圧に設定する。たとえば７Ｖである。
これにより、トランジスタ（ＮＭＴ２）はオン状態になり、ノード（Ｎ２）の電圧は、ＶＨ４の電圧からＶＬの電圧になる。このとき、容量（ＣＤ２）およびトランジスタ（ＮＭＴ４）のゲート容量により、トランジスタ（ＮＭＴ４）がオン状態からオフ状態に変化した後、ノード（Ｎ３）の電圧は多少マイナス側の電圧となるが、少量なので、図２では無視している。トランジスタ（ＮＭＴ５）についても同様であるが、トランジスタ（ＮＭＴ５）に関しては、容量（ＣＤ２）のような結合容量はなく、トランジスタ（ＮＭＴ５）のゲート容量のみであるので、量的にさらに小さく、無視できるので、同様に図２では無視している。

時刻（ｔ１２）において、走査線（ＬＧ）上の走査電圧（φＧ）がＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ１）がオフし、ノード（Ｎ１）に対する書き込み動作が終了する。
時刻（ｔ１３）で、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨ３の電圧から、ＬレベルのＶＬの電圧に変化する。本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタ（Ｓ）の位置は、バネの力で、第１出力（ＯＵＴ１）と第２出力（ＯＵＴ２）の中間の位置に移動する。
次に、時刻（ｔ１４）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧になる。この時、直前でノード（Ｎ１）の電圧はＶＤＨであるので、ノード（Ｎ１）の電圧は、ＶＤＨから（６）式のように表されるＶＤＨ１３に変化する。
ＶＤＨ１３＝ＶＤＨ＋ＶＨ２×(ＣＤ１／(ＣＤ１＋ＣＮ１Ｓ)) ・・・・ （６）
ＶＤＨ１３の電圧が、ＶＨ２の電圧よりも高ければ、ノード（Ｎ２）の電圧ＶＮ２は、下記（７）式となり、時刻（ｔ４）後とは異なる電圧になる可能性がある。但し、この差異は小さいとして、図５では、同様に時刻（ｔ１４）後のノード（Ｎ２）の最終電圧をＶＨ４の電圧と記述している。
ＶＮ２＝ＶＤＨ１３−Ｖｔｈ ・・・・・・・・・・・ （７）
その他では、時刻（ｔ１４）、時刻（ｔ１５）において、時刻（ｔ４）、時刻（ｔ５）と同じことが起こり、時刻（ｔ１６）の直前では、各々のノード（Ｎ１）の電圧ＶＮ１、ノード（Ｎ２）の電圧ＶＮ２、ノード（Ｎ３）の電圧ＶＮ３は、それぞれ、ＶＮ１＝ＶＤＨ１３、ＶＮ２＝ＶＨ４’、ＶＮ３＝ＶＨ２になっている。

次に、時刻（ｔ１６）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＨレベルのＶＨ２の電圧から、ＬレベルのＶＬの電圧に変化する。このとき、トランジスタ（ＮＭＴ２）はオン状態であるので、ノード（Ｎ２）の電圧は、ＶＨ４’の電圧からＶＬの電圧に変化する。結果として、トランジスタ（ＮＭＴ４）、トランジスタ（ＮＭＴ５）がオフとなる。
その後、時刻（ｔ１７）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＨレベルのＶＨ２の電圧から、ＬレベルのＶＬの電圧に変化する。
時刻（ｔ１６）における、ノード（Ｎ２）の電圧変化に伴い、容量（ＣＤ２）およびトランジスタ（ＮＭＴ４）のゲート容量により、ノード（Ｎ３）の電圧も低下し、ノード（Ｎ３）の電圧は、ＶＨ２の電圧からＶＨ１２の電圧となる。ＶＨ１２の電圧は、概ね下記の（８）式で表される。
ＶＨ１２＝ＶＨ２−ＶＨ４’×((ＣＤ２＋ＣＧＤ４)／(ＣＤ２＋ＣＧＤ４＋ＣＮ２Ｓ)) ・・・・・・・ （８）
ここで、ＣＧＤ４は、トランジスタ（ＮＭＴ４）のゲート−ドレイン間容量、ＣＮ２Ｓは、ノード（Ｎ２）の容量（ＣＤ２）、トランジスタ（ＮＭＴ４）のゲート−ドレイン間容量（ＣＧＤ２）以外の寄生容量である。
ａ−Ｓｉトランジスタを用い、なおかつ高速で、ノード（Ｎ３）、ノード（Ｎ４）をチャージするために、高いゲート電圧を得る必要から、容量ＣＤ２は、寄生容量（ＣＮ２Ｓ，ＣＮ３Ｓ）に比べ相当大きな容量となるので、ノード（Ｎ２）の容量の８割程度を占めることが望ましい。
したがって、（８）式で与えられるＶＨ１２の電圧は相当低い電圧に変化することになる場合がある。たとえば、ＣＤ２＋ＣＧＤ４≒ＣＤ２＝４×ＣＮ２Ｓとし、ＶＨ２＝２５Ｖとすると、（１）式より、ＶＨ４＝２０Ｖ、（５）式より、ＶＨ４’＝４０Ｖ、（８）式より、ＶＨ１２＝２５−４０×０．８＝−７Ｖとなる。
実際は、ノード（Ｎ３）の電圧が、トランジスタ（ＮＭＴ４）の−Ｖｔｈより低くなることはないので、−５Ｖ程度で収まる。したがって、ノード（Ｎ３）を、第１出力（ＯＵＴ１）としても所望のＨｉｇｈ状態を作ることはできない。

一方、ノード（Ｎ４）の電圧も、ノード（Ｎ２）の変化の影響を受けるが、このときの結合容量は、トランジスタ（ＮＭＴ５）のゲート−ドレイン間容量のみなので、第１出力（ＯＵＴ１）の負荷などを含む、ノード（Ｎ４）の容量に対して占める比率が小さいため、電圧低下量も小さくなり、シャッタ動作に必要な電圧を維持することができる。
たとえば、ノード（Ｎ４）の全容量に対するトランジスタ（ＮＭＴ５）のゲート−ドレイン間容量の比率を０．０１とすると、（８）式より、ノード（Ｎ４）の電圧ＶＮ４は、ＶＮ４＝２５−４０×０．０１＝２４．６Ｖとなる。
このように、ノード（Ｎ４）の電圧低下は小さく設計できるので、図２では低下分は無視して記述している。このときシャッタ（Ｓ）は、ノード（Ｎ４）の電圧がＨレベルになった時点で、静電気力で第１出力（ＯＵＴ１）側に移動し、その状態を維持する。
時刻（ｔ１８）において、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨ３の電圧になっても、この状態が維持される。

図３は、本発明の実施例１の可動シャッタ（Ｓ）の位置を電気的に制御して画像表示を行うディスプレイ（可動シャッタ方式のディスプレイ）の概略構成を示すブロック図である。
図３に示す可動シャッタ方式のディスプレイでは、１画素（ＰＸ）２次元状に配置されており、図１に示す回路も各画素に配置されている。ここで、走査線（ＬＧ）は各行単位に設けられ、垂直駆動回路（ＸＤＲ）に入力される。
また、データ線（ＬＤ）は各列単位に設けられ、水平駆動回路（ＹＤＲ）に入力される。第１ラッチ制御線（ＬＡＣ１）、第２ラッチ制御線（ＬＡＣ２）、第３ラッチ制御線（ＬＡＣ３）、およびシャッタ制御線（ＬＳＳ）は、各画素共通に設けられ、水平駆動回路（ＹＤＲ）に入力される。
この図３に示す可動シャッタ方式のディスプレイでは、書き込み期間（図２のＴＡ）内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間（図２のＴＢ）に、可動シャッタ（Ｓ）を、第１出力（ＯＵＴ１）あるいは第２出力（ＯＵＴ２）に移動させ、表示期間（図２のＴＣ）に画像を表示する。

［実施例２］
図４は、本発明の実施例２の単チャネルラッチ回路の回路構成を示す回路図である。
図４に示すラッチ回路は、図１に示すラッチ回路において、容量（ＣＤ２）、トランジスタ（ＮＭＴ５）を削除し、ノード（Ｎ３）を第１出力（ＯＵＴ１）としたものである。
図５に、図４に示すラッチ回路の走査電圧（φＧ）、第１〜第３駆動クロック（φＡＣ１〜φＡＣ３）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示す。
時刻（ｔ１）において、走査線（ＬＧ）上の走査電圧（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化すると、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１）においてはＶＬの電圧）となる。
時刻（ｔ２）において、走査線（ＬＧ）上の走査電圧（φＧ）がＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ１）がオフとなり、ノード（Ｎ１）に対する書き込み動作が終了する。
この時刻（ｔ１）から時刻（ｔ２）の間に充分な書き込みを行うため、前述の実施例１と同様、ＶＨ１の電圧は１５Ｖ以上であることが望ましい。
時刻（ｔ３）で、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨ３の電圧から、ＬレベルのＶＬの電圧に変化する。前述したように、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタ（Ｓ）の位置は、バネの力で、第１出力（ＯＵＴ１）と第２出力（ＯＵＴ２）の中間の位置に移動する。

次に、時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２’の電圧に変化すると、ダイオード接続のトランジスタ（ＮＭＴ３）はオンとなり、ノード（Ｎ２）の電圧を上昇させる。
最終的なノード（Ｎ２）の電圧ＶＨ４は、前述の（１）式により、ＶＨ４＝ＶＨ２’−Ｖｔｈとなる。Ｖｔｈは、トランジスタ（ＮＭＴ３）の閾値電圧である。
ここで、トランジスタ（ＮＭＴ４）のゲート電圧であるノード（Ｎ２）の電圧ＶＨ４が、トランジスタ（ＮＭＴ４）の閾値電圧Ｖｔｈよりも高いため、トランジスタ（ＮＭＴ４）はオン状態となっている。
時刻（ｔ５）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２の電圧に変化すると、第２駆動クロック（φＡＣ２）の電圧上昇に従い、ノード（Ｎ３）の電圧が上昇する。
ここで、第１駆動クロック（φＡＣ１）、第２駆動クロック（φＡＣ２）、および、第３駆動クロック（φＡＣ３）のＨレベルの電圧を同一のＶＨ２の電圧とすると、トランジスタ（ＮＭＴ４）のゲート電圧となるノード（Ｎ２）は、（ＶＨ２−Ｖｔｈ）が最大電圧になり、その結果ノード（Ｎ３）の電圧の最大値（ＶＮ３ｍａｘ）は、ＶＮ３ｍａｘ＝ＶＨ２−Ｖｔｈ−Ｖｔｈとなり、大幅に電圧低下し、かつスピードも遅くなる。たとえば、ＶＨ２＝２５Ｖ、Ｖｔｈ＝５Ｖならば、ＶＮ３ｍａｘ＝１５Ｖである。
そこで、本実施例では、第１駆動クロック（φＡＣ１）のＨレベルの電圧を、第２駆動クロック（φＡＣ３）、および、第３駆動クロック（φＡＣ３）のＨレベルの電圧ＶＨ２よりも高電圧のＶＨ２’（例えばＶＨ２’＝ＶＨ２＋２Ｖｔｈ）の電圧とする。
これにより、最終的なノード（Ｎ３）の電圧は、第２駆動クロック（φＡＣ２）のＨレベルの電圧であるＶＨ２の電圧にすることができる。

時刻（ｔ６）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＨレベルのＶＨ２’の電圧から、ＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ２）のゲート電圧であるノード（Ｎ１）の電圧は、ＬレベルのＶＬ（例えば０Ｖ）の電圧になるため、トランジスタ（ＮＭＴ２）はオフになる。
トランジスタ（ＮＭＴ３）は、ダイオード接続であるので、ノード（Ｎ２）から第１ラッチ制御線（ＬＡＣ１）へ電流は流れない。したがって、ノード（Ｎ２）は、ＶＨ４の電圧を維持する。なお、厳密には、トランジスタ（ＮＭＴ２）のゲートが、Ｈレベルの電圧からＬレベルの電圧に変化するので、トランジスタ（ＮＭＴ２）のゲート−ドレイン間容量で多少の電圧低下があるが、微小なので本明細書では無視している。
時刻（ｔ７）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＨレベルのＶＨ２の電圧から、ＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ４）のゲート電圧であるノード（Ｎ２）の電圧は、ＨレベルのＶＨ４の電圧であるので、トランジスタ（ＮＭＴ４）がオン状態を維持する。
これにより、第２駆動クロック（φＡＣ２）の電圧低下に伴って、ノード（Ｎ３）の電圧が低下する。この場合、ノード（Ｎ２）の電圧は概ねＶＨ４の電圧であり、トランジスタ（ＮＭＴ４）は、充分低抵抗なオン状態になる。したがって、ノード（Ｎ３）は比較的短時間の間にＬレベルのＶＬの電圧となる。
上記の駆動方法により、第１出力（ＯＵＴ１）は、ＬｏｗレベルのＶＬの電圧に設定される。したがって、本実施例のラッチ回路を、述の可動シャッタ方式のディスプレイで用いる場合、シャッタ（Ｓ）は、時刻（ｔ６）と時刻（ｔ７）の間は、第１出力（ＯＵＴ１）側に静電気力で引き寄せられるが、時刻（ｔ７）以降、シャッタ（Ｓ）は、第１出力（ＯＵＴ１）側に静電気力で引き寄せられなくなる。よって、シャッタ（Ｓ）は、例えば、シャッタ（Ｓ）を支えるバネの力で第１出力（ＯＵＴ１）と、第２出力（ＯＵＴ２）の中間に位置する。
時刻（ｔ８）において、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨ３の電圧に変化すると、第１出力（ＯＵＴ１）と、第２出力（ＯＵＴ２）の中間に位置したシャッタ（Ｓ）は、第３駆動クロック（φＡＣ３）のＨレベルのＶＨ２の電圧に静電気的に引き寄せられ、第２出力（ＯＵＴ２）側に移動し、シャッタ位置の設定が完了する。

次に、図５の右側、時刻（ｔ１１）以降の次のサブフレームでのシャッタ設定のシーケンスについて説明する。
時刻（ｔ１１）において、走査線（ＬＧ）上の走査電圧（φＧ）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ１の電圧に変化すると、入力トランジスタ（ＮＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１１）においてはＶＤＨの電圧）となる。ここで、ＶＤＨの電圧は、トランジスタ（ＮＭＴ２）の閾値電圧Ｖｔｈより高く、所望の時間に、ノード（Ｎ２）の電荷を引き流し、ＶＬの電圧にできる電圧に設定する。たとえば７Ｖである。これにより、トランジスタ（ＮＭＴ２）はオン状態になり、ノード（Ｎ２）の電圧は、ＶＨ４の電圧からＶＬの電圧になる。
時刻（ｔ１２）において、走査線（ＬＧ）上の走査電圧（φＧ）がＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ１）がオフし、ノード（Ｎ１）に対する書き込み動作が終了する。
時刻（ｔ１３）で、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨ３の電圧から、ＬレベルのＶＬの電圧に変化する。前述したように、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタ（Ｓ）の位置は、バネの力で、第１出力（ＯＵＴ１）と第２出力（ＯＵＴ２）の中間の位置に移動する。

次に、時刻（ｔ１４）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ２’の電圧になる。この時、ノード（Ｎ１）の電圧は、ＶＤＨ１３’（＝ＶＨＤ＋ＶＨ２’）の電圧となる。
その他では、時刻（ｔ１４）、時刻（ｔ１５）において、時刻（ｔ４）、時刻（ｔ５）と同じことが起こり、時刻（ｔ１６）の直前では、各々のノード（Ｎ１）の電圧ＶＮ１、ノード（Ｎ２）の電圧ＶＮ２、ノード（Ｎ３）の電圧ＶＮ３は、それぞれ、ＶＮ１＝ＶＤＨ１３’、ＶＮ２＝ＶＨ４、ＶＮ３＝ＶＨ２になっている。
次に、時刻（ｔ１６）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＨレベルのＶＨ２’の電圧から、ＬレベルのＶＬの電圧に変化する。このとき、トランジスタ（ＮＭＴ２）はオン状態であるので、ノード（Ｎ２）の電圧は、ＶＨ４の電圧からＶＬの電圧に変化する。結果として、トランジスタ（ＮＭＴ４）がオフとなる。
その後、時刻（ｔ７）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＨレベルのＶＨ２の電圧からＬレベルのＶＬの電圧に変化すると、トランジスタ（ＮＭＴ４）のゲート電圧であるノード（Ｎ２）の電圧は、ＬレベルのＶＬの電圧であるので、トランジスタ（ＮＭＴ４）はオフ状態を維持し、ノード（Ｎ３）は、ＶＨ２の電圧を維持する。
このときシャッタ（Ｓ）は、ノード（Ｎ３）の電圧がＨレベルになった時点で、静電気力で第１出力（ＯＵＴ１）側に移動し、その状態を維持する。
時刻（ｔ１８）において、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＬレベルのＶＬの電圧から、ＨレベルのＶＨ３の電圧になっても、この状態が維持される。
本実施例は、前述の実施例１に比べ、設定電圧が増え、かつ、さらに高電圧の設定が必要になるが、前述の実施例１に比べ、ラッチ回路の構成要素である容量（ＣＤ２）と、トランジスタ（ＮＭＴ５）を削減できるという利点がある。

なお、前述の説明では、ｎ型ＭＯＳトランジスタとして、半導体層がアモルファスシリコンで構成される薄膜トランジスタを使用する場合について説明したが、前述の各実施例において、ｎ型ＭＯＳトランジスタとして、半導体層が多結晶シリコンで構成される薄膜トランジスを使用することも可能である。
なお、半導体層が多結晶シリコンで構成される薄膜トランジスを使用する場合、ｎ型ＭＯＳトランジスタに代えて、ｐ型ＭＯＳトランジスタを使用することも可能である。
図６に、図４に示す単チャネルラッチ回路を、ｐ型ＭＯＳトランジスタで構成した場合の回路構成を示す。また、図７に、図６に示す単チャネルラッチ回路の走査電圧（φＧ）、第１〜第３駆動クロック（φＡＣ１，φＡＣ２，φＡＣ３）、および、各ノード（Ｎ１，Ｎ２，Ｎ３）の時間変化の様子を示す。
始めに、データ線（ＬＤ）上の電圧（ｄａｔａ）が、ＬレベルのＶＤＬの電圧の場合について説明する。
時刻（ｔ１）で、走査線（ＬＧ）上の走査電圧（φＧ）が、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ１の電圧に変化する（所謂、走査電圧が入力される）と、入力トランジスタ（ＰＭＴ１）がオンとなり、ノード（Ｎ１）は、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１）においてはＶＤＬの電圧）となる。
ノード（Ｎ１）の電圧が、ＶＤＬの電圧に変化すると、トランジスタ（ＰＭＴ２）がオン状態となり、ノード（Ｎ２）の電圧が、ＶＨの電圧となる。
時刻（ｔ２）において、走査線（ＬＧ）上の走査電圧（φＧ）がＨレベルのＶＨの電圧に変化すると、トランジスタ（ＰＭＴ１）がオフし、ノード（Ｎ１）に対する書き込み動作が終了する。

時刻（ｔ３）で、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ３の電圧に変化する。前述したように、本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタ（Ｓ）の位置は、バネの力で、第１出力（ＯＵＴ１）と第２出力（ＯＵＴ２）の中間の位置に移動する。
次に、時刻（ｔ４）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ２の電圧に変化すると、ダイオード接続のトランジスタ（ＰＭＴ３）はオン状態となり、ノード（Ｎ２）の電圧を下降させる。
最終的なノード（Ｎ２）の電圧ＶＬ４は、ＶＬ４＝ＶＬ２＋Ｖｔｈとなる。Ｖｔｈは、トランジスタ（ＰＭＴ３）の閾値電圧である。
ここで、トランジスタ（ＰＭＴ４）のゲート電圧であるノード（Ｎ２）の電圧ＶＬ４が、トランジスタ（ＰＭＴ４）の閾値電圧Ｖｔｈよりも低いため、トランジスタ（ＰＭＴ４）はオンとなっている。
また、ノード（Ｎ１）の電圧も降下し、ノード（Ｎ１）は、ＶＤＬ２＝（ＶＤＬ−ＶＬ２）の電圧となる。

時刻（ｔ５）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ３の電圧に変化すると、トランジスタ（ＰＭＴ４）がオン状態のため、第２駆動クロック（φＡＣ２）の電圧降下に従い、ノード（Ｎ３）の電圧が降下する。
ここで、第１駆動クロック（φＡＣ１）、第２駆動クロック（φＡＣ２）、および、第３駆動クロック（φＡＣ３）のＬレベルの電圧を同一電圧（ＶＬで表わす）にすると、トランジスタ（ＰＭＴ４）のゲート電圧となるノード（Ｎ２）は、（ＶＬ＋Ｖｔｈ）が最小電圧になり、その結果ノード（Ｎ３）の電圧の最小値（ＶＮ３ｍｉｎ）は、ＶＮ３ｍｉｎ＝ＶＬ＋Ｖｔｈ＋Ｖｔｈとなり、大幅に電圧上昇し、かつスピードも遅くなる。
そこで、本実施例では、第１駆動クロック（φＡＣ１）のＬレベルの電圧を、第２駆動クロック（φＡＣ２）のＬレベルの電圧よりも低い、例えば、ＶＬ２＝ＶＬ３−２Ｖｔｈと設定する。
これにより、最終的なノード（Ｎ３）の電圧は、第２駆動クロック（φＡＣ２）のＬレベルの電圧であるＶＬ３の電圧にすることができる。

時刻（ｔ６）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＬレベルのＶＬ２の電圧から、ＨレベルのＶＨの電圧に変化すると、トランジスタ（ＰＭＴ２）のゲート電圧であるノード（Ｎ１）の電圧は、ＬレベルのＶＤＬの電圧になるため、トランジスタ（ＰＭＴ２）はオン状態を維持する。
トランジスタ（ＰＭＴ３）は、ダイオード接続であるので、第１ラッチ制御線（ＬＡＣ１）からノード（Ｎ２）へは電流が流れない。したがって、ノード（Ｎ２）は、トランジスタ（ＰＭＴ２）を介して充電され、ＶＨの電圧となる。
結果として、トランジスタ（ＰＭＴ４）がオフとなる。なお、厳密には、トランジスタ（ＰＭＴ２）のゲートが、Ｌレベルの電圧からＨレベルの電圧に変化するので、トランジスタ（ＰＭＴ２）のゲート−ドレイン間容量で多少の電圧上昇があるが、微小なので本明細書では無視している。
時刻（ｔ７）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＬレベルのＶＬ３の電圧から、ＨレベルのＶＨの電圧に変化するが、トランジスタ（ＰＭＴ４）がオフであるので、ノード（Ｎ３）はＬレベルのＶＬ３の電圧を維持する。

次に、図７の右側、時刻（ｔ１１）以降の次のサブフレームでのシャッタ設定のシーケンスについて説明する。
時刻（ｔ１１）において、走査線（ＬＧ）上の走査電圧（φＧ）が、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ１の電圧に変化すると、入力トランジスタ（ＰＭＴ１）が、オンとなり、ノード（Ｎ１）の電圧は、データ線（ＬＤ）上の電圧（ｄａｔａ：時刻（ｔ１１）においてはＶＨの電圧）となる。
時刻（ｔ１２）において、走査線（ＬＧ）上の走査電圧（φＧ）がＨレベルのＶＨの電圧に変化すると、トランジスタ（ＰＭＴ１）がオフし、ノード（Ｎ１）に対する書き込み動作が終了する。
時刻（ｔ１３）で、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）を、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ３の電圧に変化させる。本実施例のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合、この時点では、シャッタ（Ｓ）の位置は、バネの力で、第１出力（ＯＵＴ１）と第２出力（ＯＵＴ２）の中間の位置に移動する。

次に、時刻（ｔ１４）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＨレベルのＶＨの電圧から、ＬレベルのＶＬ２の電圧になる。この時、直前でノード（Ｎ１）の電圧はＶＨであるので、ノード（Ｎ１）の電圧は、ＶＤＬ３（＝ＶＨ−ＶＬ２）の電圧に変化する。
その他では、時刻（ｔ１４）、時刻（ｔ１５）において、時刻（ｔ４）、時刻（ｔ５）と同じことが起こり、時刻（ｔ１６）の直前では、各々のノード（Ｎ１）の電圧ＶＮ１、ノード（Ｎ２）の電圧ＶＮ２、ノード（Ｎ３）の電圧ＶＮ３は、それぞれ、ＶＮ１＝ＶＤＬ３、ＶＮ２＝ＶＶＬ４、ＶＮ３＝ＶＬ３になっている。
次に、時刻（ｔ１６）において、第１ラッチ制御線（ＬＡＣ１）上の第１駆動クロック（φＡＣ１）が、ＬレベルのＶＬ２の電圧から、ＨレベルのＶＨの電圧に変化する。このとき、トランジスタ（ＰＭＴ２）はオフ状態であり、トランジスタ（ＰＭＴ３）は、ダイオード接続であるので、第１ラッチ制御線（ＬＡＣ１）からノード（Ｎ２）へ電流は流れない。したがって、ノード（Ｎ２）は、ＶＬ４の電圧を維持する。なお、厳密には、トランジスタ（ＰＭＴ２）のゲートが、Ｌレベルの電圧からＨレベルの電圧に変化するので、トランジスタ（ＰＭＴ２）のゲート−ドレイン間容量で多少の電圧上昇があるが、微小なので本明細書では無視している。
その後、時刻（ｔ１７）において、第２ラッチ制御線（ＬＡＣ２）上の第２駆動クロック（φＡＣ２）が、ＬレベルのＶＬ３の電圧から、ＨレベルのＶＨの電圧に変化すると、トランジスタ（ＰＭＴ４）のゲート電圧であるノード（Ｎ２）の電圧は、ＬレベルのＶＬ４の電圧であるので、トランジスタ（ＰＭＴ４）はオンとなり、ノード（Ｎ３）は、ＶＨの電圧となる。
このときシャッタ（Ｓ）は、ノード（Ｎ４）の電圧がＨレベルになった時点で、静電気力で第１出力（ＯＵＴ１）側に移動し、その状態を維持する。
時刻（ｔ１８）において、第３ラッチ制御線（ＬＡＣ３）上の第３駆動クロック（φＡＣ３）が、ＨレベルのＶＨの電圧になっても、この状態が維持される。
なお、前述の説明では、本発明のラッチ回路を、上述の可動シャッタ方式のディスプレイで用いる場合について説明したが、本発明は、可動シャッタ方式のディスプレイの回路以外の、同様の動作が必要な他のディスプレイにも応用できることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

ＮＭＴ＊ ｎ型ＭＯＳトランジスタ
ＰＭＴ＊ ｐ型ＭＯＳトランジスタ
ＣＤ１ 保持容量
ＣＤ２ 容量
ＬＤ データ線
ＬＧ 走査線
ＬＡＣ＊ ラッチ制御線
ＬＤＶＶ、ＬＧＮＤ 電源ライン
ＬＳＳ 可動シャッタ制御線
Ｓ 可動シャッタ
Ｎ＊ ノード
ＸＤＲ 垂直駆動回路
ＹＤＲ 水平駆動回路

Claims (11)

1. 走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、
   前記第１駆動クロックが供給される第１ラッチ制御線と、
   前記第２駆動クロックが供給される第２ラッチ制御線と、
   ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
   前記入力トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、
   第１電極が前記第１ラッチ制御線に接続され、ゲートが前記入力トランジスタの第２電極に接続される第１トランジスタと、
   ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２ラッチ制御線に接続される第２トランジスタと、
   ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタの第２電極に接続されると共に、第２電極が出力端子に接続される第３トランジスタと、
   前記第１トランジスタの第２電極と前記第２トランジスタの第２電極との間に接続される容量と、
   前記第１トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記第１駆動クロックが第１の電圧から第２の電圧に変化した時にオンとなるダイオードとを有し、
   前記第１トランジスタと前記第２トランジスタと前記第３トランジスタとは、同じ導電型のトランジスタであることを特徴とするラッチ回路。
2. 前記走査電圧が入力された後で、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化し、
   前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化した後に、前記第２駆動クロックが前記第１の電圧から前記第２の電圧に変化し、
   前記第１駆動クロックが前記第２の電圧から前記第１の電圧に変化した後に、前記第２駆動クロックが前記第２の電圧から前記第１の電圧に変化し、
   前記出力端子の電圧は、前記第２駆動クロックが前記第１の電圧から前記第２の電圧に変化した時に、前記第２の電圧となり、前記第２駆動クロックが前記第２の電圧から前記第１の電圧に変化したときに、前記第１トランジスタのオン状態、あるいは、オフ状態に応じて前記第２の電圧、あるいは、前記第１の電圧となることを特徴とする請求項１に記載のラッチ回路。
3. 前記ダイオードは、ダイオード接続されたトランジスタで構成され、
   前記入力トランジスタ、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および、前記ダイオードは、半導体層がアモルファスシリコンで構成される薄膜トランジスタであることを特徴とする請求項１に記載のラッチ回路。
4. 前記ダイオードは、ダイオード接続されたトランジスタで構成され、
   前記入力トランジスタ、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および、前記ダイオードは、ｎ型トランジスタであり、
   前記第２の電圧は、前記第１の電圧よりも高電位の電圧であることを特徴とする請求項１に記載のラッチ回路。
5. 走査電圧が入力された時にデータを取り込み、前記データをラッチするラッチ回路であって、
   前記第１駆動クロックが供給される第１ラッチ制御線と、
   前記第２駆動クロックが供給される第２ラッチ制御線と、
   ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、
   前記入力トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、
   ゲートが前記入力トランジスタの第２電極に接続され、第１電極が前記第１ラッチ制御線に接続される第１トランジスタと、
   ゲートが前記第１トランジスタの第２電極に接続され、第１電極が前記第２ラッチ制御線に接続されるとともに、第２電極が出力端子に接続される第２トランジスタと、
   前記第１トランジスタの第２電極と前記第１ラッチ制御線との間に接続され、前記第１駆動クロックが第１の電圧から第２の電圧に変化した時にオンとなるダイオードとを有し、
   前記入力トランジスタと前記第１トランジスタと前記第２トランジスタとは、同じ導電型のトランジスタであることを特徴とするラッチ回路。
6. 前記走査電圧が入力された後で、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化し、
   前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化した後に、前記第２駆動クロックが第３の電圧から第４の電圧に変化し、
   前記第１駆動クロックが前記第２の電圧から前記第１の電圧に変化した後に、前記第２駆動クロックが前記第４の電圧から前記第３の電圧に変化し、
   前記出力端子の電圧は、前記第２駆動クロックが前記第３の電圧から前記第４の電圧に変化した時に前記第４の電圧となり、前記第２駆動クロックが、前記第４の電圧から前記第３の電圧に変化したときに、前記第１トランジスタのオン状態、あるいは、オフ状態に応じて、前記第４の電圧、あるいは、前記第３の電圧となることを特徴とする請求項５に記載のラッチ回路。
7. 前記走査電圧が入力された後で、前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化し、
   前記第１駆動クロックが前記第１の電圧から前記第２の電圧に変化した後に、前記第２駆動クロックが第３の電圧から第４の電圧に変化し、
   前記第１駆動クロックが前記第２の電圧から前記第１の電圧に変化した後に、前記第２駆動クロックが前記第４の電圧から前記第３の電圧に変化し、
   前記第１駆動クロックの前記第２の電圧をＶＨ１、前記第２駆動クロックの前記第４の電圧をＶＨ２、Ｖｔｈをトランジスタの閾値電圧とするとき、|ＶＨ１|≧|ＶＨ２＋２×Ｖｔｈ|を満足することを特徴とする請求項５に記載のラッチ回路。
8. 前記ダイオードは、ダイオード接続されたトランジスタで構成され、
   前記入力トランジスタ、前記第１トランジスタ、前記第２トランジスタ、および、前記ダイオードは、半導体層がアモルファスシリコンで構成される薄膜トランジスタであることを特徴とする請求項５に記載のラッチ回路。
9. 前記ダイオードは、ダイオード接続されたトランジスタで構成され、
   前記入力トランジスタ、前記第１トランジスタ、前記第２トランジスタ、および、前記ダイオードは、ｎ型トランジスタであり、
   前記第２の電圧は、前記第１の電圧よりも高電位の電圧であり、前記第４の電圧は、前記第３の電圧よりも高電位の電圧であることを特徴とする請求項５に記載のラッチ回路。
10. 可動シャッタをそれぞれ有する複数の画素を備え、
    前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
    前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、
    前記画素回路は、第１出力端子と、
    第２出力端子と、
    前記第１出力端子に接続されるラッチ回路と、
    前記第２出力端子に接続され、第３駆動クロックが供給される第３ラッチ制御線とを有し、
    前記ラッチ回路は、前記請求項１ないし請求項９のいずれか１項に記載のラッチ回路であることを特徴とする表示装置。
11. 前記第３駆動クロックは、第２の電圧から第１の電圧へ、前記第１の電圧から前記第２の電圧に変化し、
    前記第３駆動クロックが前記第１の電圧の期間内に、前記ラッチ回路から前記第１出力端子に出力される電圧が確定されることを特徴とする請求項１０に記載の表示装置。

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