KR100514029B1

KR100514029B1 - 레벨 시프팅 회로 및 액티브 매트릭스 드라이버

Info

Publication number: KR100514029B1
Application number: KR10-2003-0015972A
Authority: KR
Inventors: 케어린그래햄앤드류; 브라운크리스토퍼제임스
Original assignee: 샤프 가부시키가이샤
Priority date: 2002-03-14
Filing date: 2003-03-14
Publication date: 2005-09-13
Also published as: GB0205948D0; US6806734B2; CN1445930A; GB2386484A; KR20030074450A; JP4247962B2; US20030173995A1; TWI234927B; CN1260888C; JP2003330434A; TW200306706A

Abstract

레벨 시프팅 회로는 제1 저전력 저속 레벨 시프터(30) 및 제2 저전력 고속 레벨 시프터 스테이지(31)를 포함한다. 이들 스테이지(30, 31)는 신호를 수신하기 위한 공통 입력 IN에 접속된 신호 입력을 갖고 있고, 신호 레벨 중 적어도 하나의 레벨이 시프트된다. 제1 스테이지(30)의 출력은 제2 스테이지(31)의 인에이블 입력 EN2에 접속되고, 인에이블 상태와, 제2 스테이지(31)가 전력을 조금밖에 소비하지 않거나 또는 전력을 전혀 소비하지 않는 디스에이블 상태 사이에서 제2 스테이지(31)의 동작을 스위칭한다. 제1 스테이지(30)는 영구적으로 인에이블될 수도 있는 인에이블 입력 EN1을 갖는다.

Description

레벨 시프팅 회로 및 액티브 매트릭스 드라이버{LEVEL SHIFTING CIRCUIT AND ACTIVE MATRIX DRIVER}

본 발명은 레벨 시프팅 회로 및 이러한 회로를 포함하는 액티브 매트릭스 드라이버에 관한 것이다.

레벨 시프팅 회로는 예를 들어, 공급 전압보다 상당히 낮은 진폭의 입력 신호에 응답하도록 요구되어지는 디지털 MOS(Metal Oxide Semiconductor) 회로에서 필요로 된다. 이러한 회로는, 저전압 신호, 예를 들어 진폭이 전형적으로 1 내지 5볼트의 범위인 신호와 인터페이스하도록 요구되지만, 상당히 높은 공급 전압, 예를 들어 10 내지 20볼트의 범위에서 전형적으로 동작하는 SOI(Silicon-On-Insulator) 회로 내에서 사용된다. 이러한 구성의 특정예로는 폴리실리콘 박막 트랜지스터(TFT)로 제조된 평판 액티브 매트릭스 디스플레이용 모놀리식 드라이버 회로가 있다. 레벨 시프팅 회로의 다른 응용예는 서로 다른 로직 패밀리들, 예를 들어 TTL과 CMOS 간의 인터페이스에서 사용된다.

도 1은 n 채널 트랜지스터(1 및 2)를 포함하는 공지된 형태의 레벨 시프팅 회로를 도시한 것으로, n 채널 트랜지스터(1 및 2)의 소스는 접지에 접속되고, 드레인은 p 채널 트랜지스터(3 및 4)의 드레인에 각각 접속된다. 트랜지스터(3 및 4)의 소스는 p 채널 트랜지스터(5 및 6)의 드레인에 각각 접속되고, 트랜지스터(5 및 6)의 소스는 전원 공급선 vdd에 접속된다. 트랜지스터(1 및 3)의 드레인은 트랜지스터(6)의 게이트 및 상보 출력 !OUT에 접속되는 반면에, 트랜지스터(2 및 4)의 드레인은 트랜지스터(5)의 게이트 및 출력 OUT에 접속된다. 트랜지스터(1 및 3)의 게이트는 입력 IN에 접속되는 반면에, 트랜지스터(2 및 4)의 게이트는 상보 입력 !IN에 접속된다.

이러한 구성은 출력 전압 스윙이 입력 전압 스윙보다 크도록 디지털 입력 신호의 레벨 시프팅을 제공할 수 있지만, 이러한 구성은 입력 신호의 레벨과 유사한 레벨의 임계 전압을 갖는 트랜지스터를 용인하지는 않는다. 예를 들어, 폴리실리콘 트랜지스터는 3볼트 범위의 임계치를 가질 수도 있으므로, 이러한 회로는 접지에 대하여 이것보다 상당히 높은 레벨을 갖는 입력 신호로만 동작할 수 있다.

도 2는 더욱 허용적인 높은 트랜지스터 임계 전압을 갖는 다른 공지된 레벨 시프팅 회로를 도시한 것이다. 이러한 형태의 구성은 차동 전류 미러 감지 증폭기로서 공지되어 있으며, 예를 들어 「N.West and K.Eshragian, "Principal of CMOS Design", Addison Wesly, 1993」에 개시되어 있다. 이 회로는 차동쌍의 n 채널 트랜지스터(7 및 8)를 포함하고, 트랜지스터(7 및 8)의 게이트는 상보적인 입력 단자 INB 및 IN에 각각 접속되고, 트랜지스터(7 및 8)의 소스는 n 채널 트랜지스터(9)로 구성된 테일(tail) 전류원에 접속되며, 트랜지스터(9)의 게이트는 바이어스 전압원 Vbias에 접속되고, 트랜지스터(9)의 소스는 전원 공급선 vss에 접속된다. 트랜지스터(7 및 8)의 드레인은 또 다른 공급선 vddd에 접속된 p 채널 트랜지스터(10 및 11)에 의해 형성된 전류 미러에 접속되고, 트랜지스터(7)의 드레인은 회로의 출력 OUT을 형성한다. 그러나, 이러한 형태의 회로는 특히 한 논리 레벨이 시프트되지 않은 채로 있는 디지털 논리 신호에 높은 정도의 레벨 시프팅을 제공할 수 없다.

US 5 729 154에는 다른 공지된 형태의 레벨 시프터가 개시되어 있는데, 이 레벨 시프터는 폴리실리콘 집적 기술에 더욱 적절하고, 도 3에 도시되어 있다. 이 회로는 n 채널 트랜지스터(12)를 포함하고, 트랜지스터(12)의 소스는 입력 IN에 접속되고, 트랜지스터(12)의 드레인은 p 채널 트랜지스터(13)의 드레인에 접속되며, 트랜지스터(13)의 소스는 공급선 vddd에 접속된다. 다른 n 채널 트랜지스터(14)의 소스는 공급선 vss에 접속되고, 게이트 및 드레인은 서로 접속된 상태로, 게이트는 n 채널 트랜지스터(12)의 게이트에 접속되고 그레인은 p 채널 트랜지스터(15)의 드레인에 접속되며, 트랜지스터(15)의 소스는 공급선 vddd에 접속된다. 트랜지스터(13 및 15)의 게이트는 공급선 vss에 접속된다. 트랜지스터(12 및 13)의 드레인은 트랜지스터(16 및 17)로 구성된 종래의 상보 트랜지스터 인버터에 접속되고, 그 출력은 레벨 시프팅 회로의 출력 OUT을 형성한다.

이러한 구성의 단점은 비교적 높은 소비 전류를 갖는다는 것이다. 특히, 트랜지스터(14 및 15)는 전류가 연속적으로 도통하는 공급선 vddd와 vss 간의 경로를 형성한다. 또한, 트랜지스터(12)의 소스로의 입력 신호가 논리 로우 레벨 신호일 때, 이들 공급선 사이에 트랜지스터(12 및 13)를 통하는 또 다른 경로가 있다. 레벨 시프팅 회로의 입력과 출력 신호 사이의 위상 지연을 방지하기 위해, 회로는 고속으로 동작해야 한다. 이것은 상대적으로 높은 전류를 필요로 하며, 그 결과 상대적으로 높은 전력 소비를 초래한다.

GB 2 360 405에는 고속이면서 상대적으로 낮은 소비 전력으로 동작할 수 있는 레벨 시프팅 회로가 개시되어 있다. 도 4는 n 채널 트랜지스터(18) 및 p 채널 트랜지스터(19)를 포함하는 이러한 회로의 한 예를 도시한 것이다. 트랜지스터(18)의 소스 및 게이트는 신호 입력 IN 및 인에이블 입력 EN에 각각 접속되는 반면에, 트랜지스터(18)의 드레인은 출력 단자 OUT에 접속된다. 트랜지스터(19)의 게이트는 공급선 vss에 접속되고, 소스는 다른 공급선 vddd에 접속되며, 드레인은 출력 단자 OUT에 접속된다.

인에이블 입력 EN에서의 인에이블 신호가 액티브 상태일 때, 트랜지스터(18)의 게이트는 공급선 vss에 대하여 그 임계 전압보다 높은 전압으로 바이어스된다. 트랜지스터(19)는 온(on)되도록 그러나 트랜지스터(18)보다 더 "약하게" 도통되도록 바이어스된다. 입력 IN에서의 입력 신호가 로우 레벨(공급선 vss의 전위 또는 그 근방)일 때, 트랜지스터(18)는 턴온되고, 출력이 로우 레벨로 되도록 트랜지스터(19)보다 더욱 강하게 도통한다. 이와 반대로, 입력 신호가 하이 레벨일 때, 트랜지스터(18)는 턴오프되고, 출력 OUT은 트랜지스터(19)에 의해 공급선 vddd의 전압 쪽으로 끌어내려진다. 회로가 디스에이블될 때, 트랜지스터(18)는 턴오프되고, 출력 OUT은 트랜지스터(19)에 의해 공급선 vddd의 전압 쪽으로 끌어내려진다.

도 5는 도 4에 도시된 레벨 시프팅 회로의 변형된 형태를 도시한 것으로, 이것의 인에이블 입력 EN은 또한 인버터(20)의 입력에 접속되고, 인버터(20)의 출력은 트랜지스터(19)의 게이트 및 풀다운(pull-down) 트랜지스터(21)의 게이트에 접속된다. 이 경우에, 회로가 디스에이블될 때, 트랜지스터(19)는 스위칭 오프되고, 풀다운 트랜지스터(21)는 출력 OUT을 공급선 vss의 전압 쪽으로 끌어내려진다.

도 6은 GB 2 360 405의 레벨 시프팅 회로의 다른 형태를 도시한 것이다. 트랜지스터(18)의 게이트는 n 채널 트랜지스터(22)의 게이트 및 드레인에 접속되고, 트랜지스터(22)의 소스는 공급선 vss에 접속된다. 트랜지스터(22)의 게이트 및 드레인은 p 채널 트랜지스터(23)의 드레인에 접속되고, 트랜지스터(23)의 소스는 공급선 vddd에 접속되며, 트랜지스터(23)의 게이트는 트랜지스터(19)의 게이트 및 인에이블 입력 EN에 접속된다. 인에이블 입력 EN은 풀다운 트랜지스터(21)의 게이트, 및 트랜지스터(22)를 가로질러 접속된 다른 풀다운 트랜지스터(24)의 게이트에 접속된다.

이러한 구성은 더욱 정확한 바이어싱의 "패스 게이트(pass gate)" 트랜지스터(18)를 제공하여, 더 높은 정도의 레벨 시프팅을 제공한다. 회로가 인에이블될 때, 트랜지스터(22 및 23)는 트랜지스터(18)의 게이트를 그것의 임계 전압 바로 위로 바이어스한다. 회로가 디스에이블될 때, 풀다운 트랜지스터(24)는 턴온되고, 트랜지스터(18 및 22)의 게이트는 트랜지스터가 스위칭 오프되도록 공급선 vss의 전압 쪽으로 풀된다.

여러가지 응용예가 있는데, 이러한 응용예에서 전압 레벨이 시프트될 입력 신호는 비교적 작은 마크:스페이스 비(MSR)를 갖고 있고, 동기화 요구조건은 입력 신호의 한 엣지만이 정확하게 유지된 타이밍을 가질 필요가 있게 하는 것이다. 예를 들어, 이러한 한 응용예로는 도 7에 도시된 수직 및 수평 동기 신호의 레벨을 시프트시키기 위해 이러한 회로가 사용되는 액티브 매트릭스 디스플레이가 있다. GB 2 360 405에 개시된 레벨 시프팅 회로는 양호한 성능을 제공하지만, 이들은 이러한 회로가 인입 동기화 펄스에 응답하기 위해 영구적으로 인에이블될 필요가 있기 때문에 최적한 해결책을 제공하지 못할 수도 있다.

US 6 268 755에는 출력 전압 상승 및 하강 시간을 독립적으로 제어하는 MOSFET 프리드라이브(predrive) 회로가 개시되어 있다. 이 회로는 제1 전압 스윙을 갖는 입력 신호를 제2 전압 스윙을 갖는 출력 전압으로 변환하기 위한 제1 전압 레벨 시프팅 회로, 및 출력 신호의 상승 및 하강 시간을 제어하는 제2 스테이지를 포함한다.

US 6 087 881에는 직렬로 접속된 2개의 레벨 시프팅 스테이지를 갖는 집적 회로 레벨 시프팅 프리드라이브 회로가 개시되어 있다. 이 레벨 시프팅 회로는 각각이 서로 다른 DC 바이어스 전압을 제공하는 3개의 바이어스 공급 회로를 사용한다. 제1 스테이지는 입력 신호 전압을 가장 낮은 바이어스 전압으로부터 중간 바이어스 전압으로 시프트시킨다. 제2 스테이지는 신호 전압을 중간 바이어스 전압으로부터 가장 높은 바이어스 전압으로 시프트시킨다. 이러한 구성은 어떤 한 디바이스의 유전층 양단의 스트레스가 감소되도록 디바이스 간에 전압 스윙을 분배한다.

상술된 종래의 구조에 있어서는 레벨 시프팅 회로의 입력과 출력 신호 간의 위상 지연을 방지하기 위해 회로가 고속으로 동작해야만 한다. 이것은 비교적 큰 전류를 필요로 하게 되어 비교적 큰 전력 소비를 초래하게 된다.

본 발명의 목적은 상술된 문제점을 해결하기 위한 것으로, 고속으로 동작할 수 있고 상술한 종래 기술에 비해 비교적 낮은 전력을 소비하는 레벨 시프팅 회로, 및 이 회로를 사용하는 액티브 매트릭스 드라이버를 제공하는 데에 있다.

본 발명의 제1 실시양태에 따르면, 제1 레벨 시프팅 스테이지 및 제2 레벨 스위칭 스테이지를 포함하는 레벨 시프팅 회로가 제공되며, 상기 제1 레벨 시프팅 스테이지는 제1 인에이블 입력, 제1 전압 스윙을 갖는 입력 신호를 수신하기 위한 제1 신호 입력, 제1 전압 스윙보다 큰 제2 전압 스윙을 갖는 제1 출력 신호를 공급하기 위한 제1 출력, 인에이블 시의 제1 소비 전력, 및 제1 스위칭 속도를 갖고 있고; 상기 제2 레벨 스위칭 스테이지는 상기 제1 출력에 접속된 제2 인에이블 입력, 상기 입력 신호를 수신하기 위한 제2 신호 입력, 상기 제1 전압 스윙보다 큰 제3 전압 스윙을 갖는 제2 출력 신호를 공급하기 위한 제2 출력, 인에이블 시의 제2 소비 전력 및 디스에이블 시의 제3 소비 전력(이 제2 소비 전력은 상기 제1 및 제3 소비 전력의 각각보다 크게 되어 있음), 및 상기 제1 스위칭 속도보다 빠른 제2 스위칭 속도를 갖고 있다.

여기에서 사용된 "전압 스윙"이라는 용어는 신호의 최대 전압과 최소 전압 간의 차를 의미한다. 여기에서 사용된 "스위칭 속도"라는 용어는 신호가 소정의 허용오차(tolerances) 내에서 이것의 극치값들 사이를 스위칭하는데 걸린 시간의 역수를 일컫는다.

입력 신호는 제1과 제2 전압 레벨 간을 스윙할 수도 있고, 제1 및 제2 스테이지는 제2 전압 레벨만을 시프트하도록 배열될 수도 있다. 제1 전압 레벨은 접지 전위로 될 수도 있다.

제3 전력 소비는 거의 0으로 될 수도 있다.

제2 스테이지는 제2 출력을 제2 스테이지가 디스에이블될 때 선정된 상태(예를 들어, 하이 레벨, 로우 레벨 또는 하이 임피던스)로 설정하는 설정 수단을 포함해도 된다. 설정 수단은 제어 전극이 제2 인에이블 입력에 접속되는 풀업 또는 풀다운 트랜지스터를 포함해도 된다.

제1 인에이블 입력은 제1 스테이지를 영구적으로 인에이블링하도록 접속되어도 된다.

제1 및 제2 신호 입력은 차동 입력이어도 된다.

상기 회로는 제2 출력에 접속된 동기 입력, 및 클럭 신호를 수신하기 위한 클럭 입력을 갖는 순차 논리 회로를 포함해도 된다. 이 논리 회로는 제2 출력 신호 및 클럭 신호에 동기된 출력 펄스를 생성하도록 배열되어도 된다. 각각의 출력 펄스는 클럭 신호의 주기 또는 펄스폭과 거의 동일한 펄스폭을 가져도 된다.

이 논리 회로는 제2 출력에 접속된 데이터 입력, 및 클럭 신호를 수신하도록 접속된 클럭 입력을 갖는 D형 래치를 포함해도 된다. 이 논리 회로는 제2 출력에 접속된 제1 입력, 및 래치의 반전 출력에 접속된 제2 입력을 갖는 AND 게이트를 포함해도 된다.

상기 회로는 논리 회로의 클럭 입력에 접속된 제3 출력, 클럭 신호를 수신하기 위한 제3 신호 입력, 및 제2 출력 신호에 응답하는 제3 인에이블 입력을 갖는 제3 레벨 시프팅 스테이지를 포함해도 된다. 제3 인에이블 입력은 제2 출력에 접속되어도 된다.

대안적으로, 제3 인에이블 입력은 논리 회로의 출력 신호의 상보 신호와 제2 출력 신호를 AND한 결과를 수신하도록 배열되어도 된다.

제1 및 제2 스테이지와 존재할 경우의 제3 스테이지의 각각은 제1 도전형의 제1 트랜지스터를 포함하는 서브-스테이지(sub-stage)를 포함할 수도 있는데, 제1 트랜지스터의 공통 단자는 스테이지의 신호 입력에 접속되고, 제1 트랜지스터의 출력 단자는 제1 도전형과 반대인 제2 도전형의 제2 트랜지스터의 출력 단자에 접속되며, 제2 트랜지스터의 공통 단자는 제1 전원 공급선에 접속된다. 제1 트랜지스터의 출력 단자는 적어도 하나의 인버터를 통해 스테이지의 출력에 접속되어도 된다. 제1 트랜지스터의 제어 단자는 스테이지의 인에이블 입력에 접속되어도 된다. 제2 트랜지스터의 제어 단자는 제2 전원 공급선에 접속되어도 된다.

서브-스테이지는 제1 도전형의 제3 트랜지스터 및 제2 도전형의 제4 트랜지스터를 포함할 수도 있는데, 제3 트랜지스터의 제어 및 출력 단자는 제1 트랜지스터의 제어 단자에 접속되고, 제4 트랜지스터의 공통 단자는 제1 전원 공급선에 접속되며, 제4 트랜지스터의 출력 단자는 제3 트랜지스터의 출력 단자에 접속되고, 제4 트랜지스터의 제어 단자는 제2 트랜지스터의 제어 단자 및 스테이지의 인에이블 입력에 접속된다. 제3 트랜지스터의 공통 단자는 제2 전원 공급선에 접속되어도 된다. 상보 신호 입력의 경우에, 제3 트랜지스터의 공통 단자는 스테이지의 상보 신호 입력에 접속되어도 된다.

제2 스테이지 및 존재할 경우의 제3 스테이지의 각 서브-스테이지는 제1 트랜지스터의 출력 단자와 제2 전원 공급선 사이에 접속된 풀다운 트랜지스터를 포함해도 되고, 풀다운 트랜지스터의 제어 단자는 제2 또는 제3 인에이블 입력에 접속된다.

트랜지스터의 단자를 총칭하기 위해 여기에서 사용된 용어는, 공통 단자 및 출력 단자가 트랜지스터를 통하는 메인 도통 경로에 접속되고, 제어 단자와 공통 단자 사이의 전압 또는 제어 단자와 공통 단자 사이에 흐르는 전류가 공통 단자와 출력 단자 사이의 메인 도통 경로의 도통을 제어하도록 하는 것이다. 전계 효과 트랜지스터의 경우, 공통 단자는 소스 단자이고, 출력 단자는 드레인 단자이며, 제어 단자는 게이트 단자이다.

상기 트랜지스터 또는 각 트랜지스터는 MOS 트랜지스터, 예를 들어 폴리실리콘 박막 트랜지스터일 수도 있다.

본 발명의 제2 실시양태에 따르면, 본 발명의 제1 실시양태에 따른 회로를 포함하는 액티브 매트릭스 드라이버가 제공된다.

따라서, 고속으로 동작할 수 있고 비교적 낮은 전력을 소비할 수 있는 레벨 시프팅 회로를 제공할 수 있다. 이러한 구성은 제2 스테이지가 비교적 낮은 듀티 사이클로 인에이블되기 때문에 작은 마크:스페이스 비의 레벨 시프팅 신호에 특히 적절하다. 제2 스테이지의 비교적 높은 전력 소비는 필요할 때만 발생하고, 제1 스테이지는 이렇게 고속으로 동작할 필요가 없으므로, 훨씬 낮은 소비 전력을 가질 수 있다. 이러한 구성은 입력 신호가 펄스이고 각 펄스의 한 엣지에만 동기화가 요구되는 경우에 특히 적절하다.

이러한 회로의 또 다른 장점은, MOS 트랜지스터로 실현될 때, 열 전자 및 그밖의 다른 효과들, 이를테면 산화물 충전으로 인한 개별 소자의 게이트 유전체의 열화 초과 시간이 감소된다는 것이다. 회로의 제1 스테이지는 비교적 낮은 소비 전류를 갖는다. 제2 스테이지는 보다 높은 소비 전류를 갖지만, 이 스테이지의 소자들은 상당히 감소된 온-타임(on-time)을 갖는다. 그러므로, 소정의 한 소자에 미치는 스트레인이 감소된다.

이러한 레벨 시프팅 회로는, 예를 들어 액티브 매트릭스 드라이버 내의 제어 신호로서 직접 사용하는 신호들을 생성하기 위한 저전력 소비 구성을 제공한다.

이하, 첨부 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

동일 부분에 대해서는 동일한 참조 부호를 붙인다.

보편성을 상실하지 않고 단지 예를 들기 위해, 후술하는 실시예들은 거의 변하지 않는 입력 신호의 공통 접지 논리 레벨을 그대로 두면서 입력 신호의 논리 하이 레벨을 증가시키기 위한 레벨 시프팅 회로에 관한 것이다. 예를 들어, 입력 신호는 0볼트(V_ss)와 3볼트(V_HH) 사이를 스위칭하는 디지털 논리 신호일 수도 있고, 출력 신호는 0볼트와 15볼트(V_DD) 사이를 스위칭하는 디지털 논리 신호일 수도 있다.

도 8에 도시된 레벨 시프팅 회로는 제1 레벨 시프팅 스테이지(30) 및 제2 레벨 시프팅 스테이지(31)를 포함한다. 제1 스테이지(30)는 레벨 시프팅 회로의 인에이블 입력 EN에 접속된 인에이블 입력 EN1을 갖는다. 인에이블 입력 EN은 제1 스테이지(30)가 영구적으로 인에이블되도록 접지에 접속되는 것으로 도시되어 있지만, 이것은 필수적인 것은 아니다. 제1 스테이지(30)는 레벨 시프팅 스테이지의 신호 입력 IN에 접속된 제1 입력을 갖는다. 입력 IN은 비교적 낮은 전압 스윙의 디지털 신호를 수신하고, 레벨 시프팅 회로는 상위 논리 레벨을 V_HH에서 V_DD로 증가시키기 위해 필요로 된다.

제2 스테이지(31)는 제1 스테이지(30)의 출력 OUT1에 접속되는 제2 인에이블 입력 EN2을 갖는다. 제2 스테이지(31)는 또한 입력 IN에 접속된 신호 입력을 갖는다. 제2 스테이지(31)의 출력 OUT2는 레벨 시프팅 회로의 출력 OUT에 접속된다. 제1 스테이지(30)는 저속 저전력 레벨 시프터를 포함한다. 제2 스테이지(31)는 제1 스테이지(30)의 출력에 따라 인에이블되거나 디스에이블되는 고속 고전력 레벨 시프터를 포함한다. 제1 스테이지(30)는 입력 신호 펄스의 제1 엣지를 캡쳐하도록 하기 위해 영구적으로 인에이블되는 것으로 도시된다.

도 9는 "액티브 하이" 입력 디지털 신호에 대해 레벨 시프팅 회로의 동작 중에 발생하는 파형을 도시한 것이다. 이와 유사한 동작이 "액티브 로우" 입력 디지털 신호에 대해서도 행해질 수 있지만 그에 대한 상세는 생략한다.

입력 IN에서의 입력 신호가 논리 로우 레벨일 때, 영구적으로 인에이블되는 제1 스테이지(30)의 출력 OUT1은 제2 스테이지(31)가 디스에이블되도록 논리 로우 레벨이다. 제2 스테이지(31)는 고속 동작을 제공하도록 하기 위해 비교적 높은 전류에서 동작하지만, 디스에이블될 때는 0 전류와 같은 훨씬 낮은 전류를 소비한다. 제1 스테이지(30)는 이렇게 높은 스위칭 속도를 제공할 필요가 없게 되므로 제2 스테이지(31)보다 상당히 낮은 전류에서 동작한다.

펄스의 선행 엣지가 입력 IN에 도달할 때, 제1 스테이지(30)의 출력은 시프트된 상위 논리 레벨 V_DD쪽으로 상승한다. 이 출력 신호가 제2 스테이지(31)의 인에이블 임계치에 도달할 때, 제2 스테이지(31)는 인에이블되고, 이것의 출력 OUT2는 비교적 빠르게 상위 논리 레벨 V_DD로 스위칭한다. 펄스의 후미 엣지가 도달할 때, 제2 스테이지(31)의 출력 OUT2는 빠르게 하위 논리 레벨로 스위칭한다. 제1 스테이지(30)의 출력 OUT1은 제2 스테이지(31)가 펄스의 후미 엣지를 통과한 후에 디스에이블되도록 더욱 느리게 하위 논리 레벨로 스위칭한다. 그러므로, 출력 펄스의 후미 엣지는 입력 펄스의 후미 엣지와 거의 동기된다. 그 다음 제2 스테이지(31)는 입력에서 다음 펄스가 도달할 때까지 디스에이블된 상태로 있게 된다.

레벨 시프팅 회로의 소비 전력은 제2 스테이지(31)의 소비 전력과 입력 신호의 마크:스페이스 비의 적을 제1 스테이지(30)의 소비 전력과 합한 것과 동일하다. 저온 폴리실리콘 기술로 실현된 전형적인 레벨 시프팅 회로에 있어서, 제1 스테이지(30)의 소비 전력은 100μW이고, 제2 스테이지(31)의 소비 전력은 인에이블 시에 2mW, 디스에이블 시에 거의 0이며, 입력 신호의 전형적인 마크:스페이스 비는 0.05이다. 그러므로, 레벨 시프팅 회로의 평균 소비 전력은 200μW이다. 종래의 또는 공지된 회로 구성을 사용하여 유사한 동작 속도를 달성하기 위해서는, 약 2mW의 전력을 소비하는 등가 회로가 필요하게 될 것이다. 따라서, 원하는 동작 속도를 달성하면서 약 진폭 오더만큼 전력 소비가 감소될 수 있다.

전력은 입력 신호 마크:스페이스 비의 범위를 초과하여 절약될 수 있고, 각 펄스의 후미 엣지의 전파 지연은 특정 어플리케이션에 요구되는만큼 상당히 낮아질 수 있다. 액티브 하이 펄스의 선행 엣지의 전파 지연을 최소화하기 위해, 액티브 로우 펄스에서 동작하도록 설계된 레벨 시프팅 회로가 사용될 수도 있다. 입력 신호의 (액티브 하이) 마크:스페이스 비가 너무 크지 않다면, 소비 전력은 여전히 절약될 수 있어, 능동 소자에 미치는 스트레스는 감소된다.

도 10에 도시된 레벨 시프팅 회로는 회로가 상보 입력 IN 및 INB를 갖고 있고 각 스테이지(30 및 31)가 상보 신호 입력을 갖는다는 점에서만 도 8에 도시된 회로와 다르다. 동작은 동일하지만, 도 10에 도시된 회로는 주어진 레벨의 입력 전압 스윙에 더욱 큰 출력 전압 스윙을 제공할 수 있다. 그러므로, 약 1볼트와 같은 매우 낮은 전압 스윙의 입력 신호로 확실한 동작을 얻을 수 있다.

도 11은 도 8에 도시된 레벨 시프팅 회로의 특정 회로 구성예를 도시한 것이다. 제1 스테이지(30)는 상술되고 도 3에 도시된 형태이지만, 트랜지스터(13 및 15)의 게이트가 인에이블 입력 EN에 접속되도록 변형된 것이다. 인에이블 신호가 논리 하이 레벨일 때, 트랜지스터(13 및 15)는 제1 스테이지를 디스에이블하도록 스위칭 오프된다. 인에이블 신호가 논리 로우 레벨일 때, 트랜지스터(13 및 15)는 스위칭 온되고, 제1 스테이지는 상술된 방식으로 동작한다.

제2 스테이지는 상술되고 도 6에 도시된 레벨 시프터를 포함한다. 그러나, 레벨 시프트된 출력 신호가 공급 전압 및 접지 전위와 거의 동일한 상위 및 하위 전압을 확실히 갖도록 하기 위해, 제2 스테이지는 또한 트랜지스터(33, 34 및 35, 36)로 구성된 직렬-접속된 상보 인버터들을 포함한다.

도 12는 회로가 액티브 로우 입력 신호로 동작한다는 점에서 도 11에서 도시된 회로와 차이나는 다른 레벨 시프팅 회로를 상세하게 도시한 것이다. 제1 스테이지(30)는 트랜지스터(37 및 38)로 구성된 또 다른 인버터가 트랜지스터(16 및 17)로 구성된 인버터와 제2 스테이지(31)의 인에이블 입력 사이에 접속된다는 점이 도 11에 도시된 것과 다르다. 트랜지스터(16 및 17)로 구성된 인버터의 출력은 이 실시예에서 p 채널, 풀업 트랜지스터로 이루어진 트랜지스터(21)의 게이트에 접속된다.

도 13은 액티브 로우 입력 신호로 동작하는 다른 회로를 도시한 것이다. 이 회로는 제1 및 제2 스테이지(30 및 31) 각각의 메인 레벨 시프팅 서브-스테이지가 상술되고 도 4에 도시된 형태의 회로를 포함한다는 점에서 도 12에 도시된 회로와 다르다. 그러므로, 제1 스테이지(30)는 도 12에 도시된 것과 같은 2개의 인버터 앞에 있는 트랜지스터(18 및 19)로 구성된 레벨 시프팅 서브-스테이지를 포함한다. 이와 유사하게, 제2 스테이지(31)는 도 12에 도시된 것과 같은 2개의 인버터 앞에 있는 트랜지스터(18' 및 19')로 구성된 서브-스테이지를 포함한다. 제1 및 제2 스테이지의 출력은 OUT1 및 OUT2로 도시된다.

도 14는 또한 액티브 로우 입력 신호로 동작하는 회로를 도시한 것으로, 회로가 입력 IN 및 INB에서 상보 입력 신호를 수신하도록 배열된 점에서 도 12에 도시된 회로와 다르다. 트랜지스터(14 및 22)의 소스는 상보 입력 INB에 접속된다.

도 15는 제어 신호를 발생시키기 위해 레벨 시프팅을 실행하는, 예를 들어 액티브 매트릭스 드라이버에서 사용하기 위한 회로 구성을 도시한 것이다. 회로 구성은 듀얼 스테이지 레벨 시프터(40), 예를 들어 도 8 및 도 10 내지 14에 도시된 형태 중에서 소정 형태의 레벨 시프터를 포함하고, 이것의 신호 입력 IN은 하위 논리 레벨 V_SS과 상위 논리 레벨 V_HH 사이를 스위칭하는 동기 신호 SYNC를 수신하도록 배열된다. 듀얼 스테이지 레벨 시프터(40)는 V_SS와 V_DD 사이를 스위칭하는 출력 OUT2에서 레벨 시프트된 신호를 공급한다. 이들 신호는 V_SS와 V_DD 사이를 스위칭하는 클럭 신호 DCK를 수신하기 위한 클럭 입력을 갖는 순차 논리 회로(41)의 동기 입력에 공급된다. 회로(41)는 또한 V_SS와 V_DD 사이를 스위칭하는 출력을 제공한다.

도 16에 도시된 파형은 도 15에 도시된 회로 구성의 동작을 도시한 것이다. 회로(41)로부터의 2가지 형태의 출력 펄스가 OUT(1) 및 OUT(2)에 도시된다. 이들 경우에, 출력 펄스의 상승 엣지는 클럭 신호 DCK 및 동기 신호 SYNC IN의 상승 엣지에 동기된다. 한 클럭 펄스폭의 폭을 갖는 출력 펄스는 OUT(1)에 도시되고, 하나의 클럭 주기를 갖는 것은 OUT(2)에 도시된다. 이러한 출력 펄스들은 액티브 매트릭스 드라이버 내에서 바로 제어 신호로서 사용될 수도 있다.

도 17은 상위 레벨이 V_HH에서 V_DD로 시프트되도록 싱글 스테이지 레벨 시프터(42)가 클럭 신호 DCK의 레벨 시프팅에 제공되는 점에서 도 15에 도시된 것과 다른 회로 구성을 도시한 것이다. 레벨 시프터(42)는 듀얼 스테이지 레벨 시프터(40)의 제1 스테이지의 출력 OUT1에 접속된 인에이블 입력을 갖는다. 싱글 스테이지 레벨 시프터(42)는, 예를 들어 상술되고 도 4 내지 도 6 중 하나에 도시된 형태로 될 수도 있다. 그러므로, 싱글 스테이지 레벨 시프터(42)는 고속 형태이고, 듀얼 스테이지 레벨 시프터(40)의 제2 스테이지와 동기하여 인에이블된다.

도 17의 회로 구성의 동작은 도 18의 파형도로 설명된다. 듀얼 스테이지 레벨 시프터(40)는 DSLS IN으로서 도 18에 도시된 액티브 로우 동기 신호로 상술된 방식으로 동작한다. 듀얼 스테이지 레벨 시프터(40)의 제1 스테이지에 의해 생성된 인에이블 신호는 DSLS OUT1로서 표시된다. 싱글 스테이지 레벨 시프터의 입력에 공급된 클럭 펄스는 SSLS IN에 표시되고, 이 스테이지의 출력은 SSLS OUT에 표시된다. 순차 논리 회로(41)의 출력에서의 회로 구성의 출력은 OUT에 도시된다.

고속 동작에 요구된 비교적 높은 전력의 싱글 스테이지 레벨 시프터(42)는 이와 같이 요구될 때만 인에이블된다. 그러므로 도 17의 회로 구성은 도 15의 회로 구성보다 낮은 소비 전력을 갖는다.

도 17에 도시된 실시예의 순차 논리 회로(41)의 특정 형태는 도 19에 더욱 상세하게 도시된다. 싱글 스테이지 레벨 시프터(42)의 출력은 상보 클럭 입력 CKB에 접속되고, 인버터(43)를 통해 D형 래치(44)의 다이렉트 클럭 입력 CK에 접속된다. 래치(44)의 상보 출력 QB는 NAND 게이트(45)의 제1 입력에 접속되고, NAND 게이트(45)의 제2 입력은 듀얼 스테이지 레벨 시프터(40)의 출력 OUT2, 및 래치(44)의 데이터 입력에 접속된다. 게이트(45)의 출력은 클럭 펄스폭과 동일한 펄스폭을 갖는 출력 신호 OUT(1)을 공급하는 인버터(46)의 입력에 접속된다.

도 20은 클럭 신호 DCK의 주기와 동일한 펄스폭을 갖는 출력 신호 OUT(2)를 제공하기 위해 도 19에 도시된 순차 논리 회로(41)의 변형된 형태를 도시한 것이다. 이 경우에, 싱글 스테이지 레벨 시프터(42)의 출력은 래치(44)의 다이렉트 클럭 입력 CK에 공급되고, 인버터(43)에 의해 반전되어 상보 클럭 입력 CKB에 공급된다.

도 21은 프로세스 변동 영향에 대한 보호를 제공하기 위해 도 20에 도시된 것과 다른 회로 구성을 도시한 것이다. 특히, 프로세스 변동 때문에, 제1 스테이지가 예상보다 빠르게 동작한다면, 싱글 스테이지 레벨 시프터(42)는 순차 논리 회로(41)로부터 정확한 출력 펄스를 생성할만큼 충분히 오랫동안 액티브 상태로 되지 않을 수도 있다. 이러한 문제점을 극복하기 위해, 듀얼 스테이지 레벨 시프터(40)의 제1 스테이지의 출력은 인버터(47)를 통해 NOR 게이트(48)의 제1 입력에 접속되고, NOR 게이트(48)의 제2 입력은 인버터(46)의 출력에 접속되며, NOR 게이트(48)의 출력은 싱글 스테이지 레벨 시프터(42)의 인에이블 입력에 접속된다.

이러한 구성은 인버터(46)의 출력에서의 출력 펄스가 두번째 전이될 때까지 인에이블 상태로 유지하기 위해 싱글 스테이지 레벨 시프터(42)를 래치한다. 그러므로, 회로 구성은 프로세스 변동으로 인한 부정확한 동작에 보다 덜 민감하다.

도 22는 액정 화소(도시하지 않음)를 제어하는 액티브 매트릭스(50) 및 액티브 매트릭스 드라이버를 포함하고 평판 형태인 액티브 매트릭스 액정 디스플레이를 개략적으로 도시한 것이다. 드라이버는 데이터 라인 드라이버(51), 스캔 라인 드라이버(52), 디스플레이 제어기(53) 및 제어 신호 인터페이스(54)를 포함한다. 디스플레이 제어기(53)는 보다 높은 전압 스윙에서 동작하고, 레벨 시프팅을 필요로 하지 않는 타이밍 및 데이터 신호를 수신한다. 제어 신호 인터페이스(54)는 보다 낮은 전압 스윙의, 따라서 레벨 시프팅을 필요로 하는 제어 신호를 수신한다. 그러므로 제어 신호 인터페이스(54)는 도 8 내지 도 21 중의 어느 도면에 도시된 것과 같은 하나 이상의 레벨 시프팅 회로 또는 회로 구성을 포함한다. 따라서, 도 7에 도시된 수직 및 수평 동기 신호와 같은 인입 저전압 레벨 제어 신호는 레벨 시프트되고 디스플레이 제어기(53) 및 선 드라이버(51 및 52)에 사용되어 디스플레이의 동작을 제어한다.

상술된 본 발명은 고속으로 동작할 수 있고, 상술된 종래 기술에 비해 비교적 낮은 전력을 소비할 수 있는 레벨 시프팅 회로, 및 이 레벨 시프팅 회로를 사용하는 액티브 매트릭스 드라이버를 제공한다.

도 1 내지 도 6은 공지된 형태의 레벨 시프팅 회로를 도시한 회로도.

도 7은 예를 들어 평판 디스플레이의 액티브 매트릭스 드라이버에 대한 공지된 형태의 수직 및 수평 동기 신호를 도시한 파형도.

도 8은 본 발명의 일 실시예를 구성하는 레벨 시프팅 회로의 블록 개략도.

도 9는 도 8의 회로 동작을 도시한 파형도.

도 10은 본 발명의 제2 실시예를 구성하는 레벨 시프팅 회로를 도시한 블록 개략도.

도 11 내지 도 14는 도 8 및 도 10에 도시된 형태의 회로를 도시한 회로도.

도 15는 본 발명의 제3 실시예를 구성하는 회로의 블록 개략도.

도 16은 도 15의 회로 동작을 도시한 파형도.

도 17은 본 발명의 제4 실시예를 구성하는 회로의 블록 개략도.

도 18은 도 17의 회로 동작을 도시한 파형도.

도 19 내지 도 21은 도 17에 도시된 형태의 회로를 도시한 회로도.

도 22는 본 발명의 일 실시예를 구성하는 레벨 시프팅 회로를 포함하는 액티브 매트릭스 드라이버 및 액티브 매트릭스 디스플레이를 도시한 블록 개략도.

<도면의 주요 부분에 대한 부호의 설명>

1, 2, 7, 8, 9, 12, 14, 18 : n 채널 트랜지스터

3, 4, 5, 6, 10, 11, 13, 15, 19 : p 채널 트랜지스터

20, 43, 46, 47 : 인버터

21, 24 : 풀다운 트랜지스터

30 : 제1 레벨 시프팅 스테이지

31 : 제2 레벨 시프팅 스테이지

40 : 듀얼 스테이지 레벨 시프터

41 : 순차 논리 회로

42 : 싱글 스테이지 레벨 시프터

44 : 래치

45 : NAND 게이트

48 : NOR 게이트

50 : 액티브 매트릭스

51 : 데이터 라인 드라이버

52 : 스캔 라인 드라이버

53 : 디스플레이 제어기

54 : 제어 신호 인터페이스

Claims

레벨 시프팅 회로에 있어서,

제1 인에이블 입력, 제1 전압 스윙을 갖는 입력 신호를 수신하기 위한 제1 신호 입력, 제1 전압 스윙보다 큰 제2 전압 스윙을 갖는 제1 출력 신호를 공급하기 위한 제1 출력, 인에이블 시의 제1 소비 전력, 및 제1 스위칭 속도를 갖는 제1 레벨 시프팅 스테이지; 및

상기 제1 출력에 접속된 제2 인에이블 입력, 상기 입력 신호를 수신하기 위한 제2 신호 입력, 상기 제1 전압 스윙보다 큰 제3 전압 스윙을 갖는 제2 출력 신호를 공급하기 위한 제2 출력, 인에이블 시의 제2 소비 전력 및 디스에이블 시의 제3 소비 전력-상기 제2 소비 전력은 상기 제1 및 제3 소비 전력의 각각보다 큼-, 및 상기 제1 스위칭 속도보다 빠른 제2 스위칭 속도를 갖는 제2 레벨 스위칭 스테이지

를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 입력 신호는 제1과 제2 전압 레벨 간을 스윙하고, 상기 제1 및 제2 스테이지는 상기 제2 전압 레벨만을 시프트하도록 배열되는 것을 특징으로 하는 레벨 시프팅 회로.
제2항에 있어서,

상기 제1 전압 레벨은 접지 전위인 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 제3 소비 전력은 거의 0인 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 제2 스테이지는 상기 제2 출력을 상기 제2 스테이지가 디스에이블될 때 사전에 결정된 상태로 설정하는 설정 수단을 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제5항에 있어서,

상기 설정 수단은, 제어 전극이 상기 제2 인에이블 입력에 접속되는 풀업(pull-up) 또는 풀다운(pull-down) 트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 제1 인에이블 입력은 상기 제1 스테이지를 영구적으로 인에이블하도록 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 제1 및 제2 신호 입력은 차동 입력인 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 제2 출력에 접속된 동기 입력 및 클럭 신호를 수신하기 위한 클럭 입력을 갖는 순차 논리 회로를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제9항에 있어서,

상기 논리 회로는 상기 제2 출력 신호 및 상기 클럭 신호에 동기된 출력 펄스를 생성하도록 배열되는 것을 특징으로 하는 레벨 시프팅 회로.
제10항에 있어서,

각 출력 펄스는 상기 클럭 신호의 펄스 폭 또는 주기와 거의 동일한 펄스 폭을 갖는 것을 특징으로 하는 레벨 시프팅 회로.
제9항에 있어서,

상기 논리 회로는 상기 제2 출력에 접속된 데이터 입력, 및 상기 클럭 신호를 수신하도록 접속된 클럭 입력을 갖는 D형 래치를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제12항에 있어서,

상기 논리 회로는 상기 제2 출력에 접속된 제1 입력, 및 상기 래치의 반전 출력에 접속된 제2 입력을 갖는 AND 게이트를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제9항에 있어서,

상기 논리 회로의 상기 클럭 입력에 접속된 제3 출력, 상기 클럭 신호를 수신하기 위한 제3 신호 입력, 및 상기 제2 출력 신호에 응답하는 제3 인에이블 입력을 갖는 제3 레벨 시프팅 스테이지를 포함하는 것을 특징으로 하는 레벨 시프팅 회로.
제14항에 있어서,

상기 제3 인에이블 입력은 상기 제2 출력에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제14항에 있어서,

상기 제3 인에이블 입력은 상기 제2 출력 신호를 상기 논리 회로의 상기 출력 신호의 상보 신호와 AND한 결과를 수신하도록 배열되는 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 있어서,

상기 제1 및 제2 스테이지와 존재할 경우의 상기 제3 스테이지의 각각은, 공통 단자가 상기 스테이지의 상기 신호 입력에 접속되고, 출력 단자가 제1 도전형과 반대인 제2 도전형의 제2 트랜지스터의 출력 단자에 접속되는 제1 도전형의 제1 트랜지스터를 갖는 서브-스테이지를 포함하고, 상기 제2 트랜지스터의 공통 단자는 제1 전원 공급선에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제17항에 있어서,

상기 제1 트랜지스터의 상기 출력 단자는 적어도 하나의 인버터를 통해 상기 스테이지의 상기 출력에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제17항에 있어서,

상기 제1 트랜지스터의 상기 제어 단자는 상기 스테이지의 상기 인에이블 입력에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제17항에 있어서,

상기 제2 트랜지스터의 상기 제어 단자는 제2 전원 공급선에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제17항에 있어서,

상기 서브-스테이지는 상기 제1 도전형의 제3 트랜지스터 및 제2 도전형의 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 제어 및 출력 단자는 상기 제1 트랜지스터의 상기 제어 단자에 접속되고, 상기 제4 트랜지스터의 공통 단자는 상기 제1 전원 공급선에 접속되며, 상기 제4 트랜지스터의 출력 단자는 상기 제3 트랜지스터의 상기 출력 단자에 접속되고, 상기 제4 트랜지스터의 상기 제어 단자는 상기 제2 트랜지스터의 상기 제어 단자 및 상기 스테이지의 상기 인에이블 입력에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제21항에 있어서,

상기 제3 트랜지스터의 상기 공통 단자는 제2 전원 공급선에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제21항에 있어서,

상기 제3 트랜지스터의 상기 공통 단자는 상기 스테이지의 상보 신호 입력에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제21항에 있어서,

상기 제2 스테이지 및 존재할 경우의 상기 제3 스테이지의 각각의 상기 서브-스테이지는, 상기 제3 트랜지스터의 출력 단자와 제2 전원 공급선 사이에 접속된 풀다운 트랜지스터를 포함하고, 상기 풀다운 트랜지스터의 제어 단자는 상기 제2 또는 제3 인에이블 입력에 접속되는 것을 특징으로 하는 레벨 시프팅 회로.
제6항에 있어서,

상기 트랜지스터 또는 각각의 트랜지스터는 MOS(Metal Oxide Semiconductor) 트랜지스터인 것을 특징으로 하는 레벨 시프팅 회로.
제17항에 있어서,

상기 트랜지스터 또는 각각의 트랜지스터는 MOS(Metal Oxide Semiconductor) 트랜지스터인 것을 특징으로 하는 레벨 시프팅 회로.
제26항에 있어서,

상기 트랜지스터 또는 각각의 트랜지스터는 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 레벨 시프팅 회로.
제1항에 청구된 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스 드라이버.