JP4176385B2

JP4176385B2 - 画像表示装置

Info

Publication number: JP4176385B2
Application number: JP2002159149A
Authority: JP
Inventors: 幸夫田中; 宗広浅見; 靖久保田; 一鷲尾
Original assignee: Semiconductor Energy Laboratory Co Ltd; Sharp Corp
Current assignee: Semiconductor Energy Laboratory Co Ltd; Sharp Corp
Priority date: 2001-06-06
Filing date: 2002-05-31
Publication date: 2008-11-05
Anticipated expiration: 2022-05-31
Also published as: JP2003058133A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル映像信号を入力する画像表示装置の駆動方法に関し、前記駆動方法を用いた画像表示装置に関する。さらに、前記画像表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、多結晶シリコン膜を活性層に用いた薄膜トランジスタ（ＴＦＴ）の研究開発が活発に行われている。多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴと比べて移動度が２桁以上高いため、ＴＦＴのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、アクティブマトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【０００３】
システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【０００４】
ところで、画像表示装置の駆動回路には、アナログのビデオ信号を用いて駆動するものと、デジタルのビデオ信号を用いて駆動するものとがある。デジタルのビデオ信号を用いて駆動する駆動回路は、デジタル方式の放送電波をアナログに変換せずにそのまま駆動回路に入力することが可能であり、近年のデジタル放送に対応することができるので有望視されている。
【０００５】
デジタルのビデオ信号を用いて駆動するアクティブマトリクス型画像表示装置の一種である、アクティブマトリクス型液晶表示装置の一般的な構成を、図２０に示す。図２０に示すように、液晶表示装置は信号線駆動回路９００１、走査線駆動回路９００２、画素部９００３、信号線９００４、走査線９００５、画素ＴＦＴ９００６、液晶セル９００７などによって構成されている。液晶セル９００７は、画素電極と、対向電極と、画素電極と対向電極の間に設けられた液晶とを有している。
【０００６】
信号線駆動回路９００１の詳細な構成を図２１に示す。図２２は図２１に示した信号線駆動回路におけるタイミングチャートである。ここでは、ｋ（水平）×ｌ（垂直）の画素を持つ画像表示装置を例に取って説明する。説明をわかりやすくするため、デジタル映像信号が３ビットの場合を例示するが、実際の画像表示装置ではビット数は３には限定しない。また、図２１、図２２ではｋ＝６４０と具体的な数値を用いて示した。
【０００７】
一般的な信号線駆動回路は主に、シフトレジスタ９１００、第１及び第２の記憶回路群９１０１、９１０２、Ｄ／Ａ変換回路群９１０３を有している。シフトレジスタ９１００は複数のディレイ型フリップフロップ（ＤＦＦ）を有している。また、第１の記憶回路群９１０１及び第２の記憶回路群９１０２は、それぞれ複数の第１の記憶回路及び複数の第２の記憶回路を有している。なお、図２１では第１の記憶回路として第１のラッチ（ＬＡＴ１）、第２の記憶回路として第２のラッチ（ＬＡＴ２）を用いている。そしてＤ／Ａ変換回路群９１０３は複数のＤ／Ａ変換回路（ＤＡＣ）を有している。
【０００８】
シフトレジスタ９１００は、入力された信号線駆動回路用クロック信号（Ｓ−ＣＬＫ）および信号線駆動回路用スタートパルス（Ｓ−ＳＰ）によって、出力信号のパルスを順次シフトしていく。第１の記憶回路群９１０１は、シフトレジスタ９１００の出力信号に同期して、デジタル映像信号を順次記憶する。第２の記憶回路群９１０２は、第１の記憶回路群９１０１の出力をラッチパルスに同期して記憶する。Ｄ／Ａ変換回路群９１０３は、第２の記憶回路群９１０２の出力信号をアナログ信号に変換する。
【０００９】
以下、上記信号線駆動回路のより詳しい構成及び動作について説明する。前述したシフトレジスタ９１０１のＤＦＦの段数（図２１に示すＤＦＦの個数に相当）は、水平方向の画素数がｋなので、ｋ＋１段となる。シフトレジスタの出力信号である制御信号（図２１ではＳＲ−００１〜ＳＲ−６４０）は、図２２に示すように、Ｓ−ＣＬＫの１周期分ずつシフトしたパルスを有している。制御信号（ＳＲ−００１〜ＳＲ−６４０）は、直接またはバッファを介して第１の記憶回路群９１０１の第１のラッチ（ＬＡＴ１）に入力される。
【００１０】
第１のラッチ（ＬＡＴ１）は前記制御信号に同期して、入力された３ビットのデジタル映像信号（Ｄ０〜Ｄ２）を記憶する。シフトレジスタ９１００から出力される制御信号のパルスが、１ライン分の画素数ｋと同じ数だけシフトすることによって、１ライン分の画素に対応するデジタル映像信号が第１のラッチ（ＬＡＴ１）に記憶される。よって、第１のラッチ（ＬＡＴ１）は、３（デジタル映像信号のビット数）×ｋ（水平方向における画素数）必要である。
【００１１】
次に、帰線期間の間に、入力されたラッチパルス（ＬＰ）によって、第２の記憶回路群９１０２の第２のラッチ（ＬＡＴ２）が動作し、第１のラッチ（ＬＡＴ１）に記憶されたデジタル映像信号（図２１、図２２ではＬ１−００１〜Ｌ１−６４０）が、第２のラッチ（ＬＡＴ２）に記憶される。よって、第２のラッチ（ＬＡＴ２）も同じく３×ｋ必要である。なお、図２１では、Ｌ１−００１〜Ｌ１−６４０を、ビット数の区別はせずに、対応する画素ごとに番号を付して示した。
【００１２】
帰線期間が終了し、次の水平走査期間になると、再び、シフトレジスタ９１００は動作を始めて制御信号を出力し、第１のラッチ（ＬＡＴ１）へのデジタル映像信号（Ｄ０〜Ｄ２）の入力が開始される。一方、第２のラッチ（ＬＡＴ２）に記憶されていたデジタル映像信号（Ｌ２−００１〜Ｌ２−６４０）は、Ｄ／Ａ変換回路群９１０３のＤ／Ａ変換回路（ＤＡＣ）においてアナログ信号に変換され、各ソース信号線（Ｓ１〜Ｓ６４０）にアナログ映像信号として入力される。このアナログ映像信号は、各画素の画素ＴＦＴがオンすると、液晶セルの画素電極に書き込まれる。
【００１３】
以上の動作によって、画像表示装置は表示を行なう。
【００１４】
【発明が解決しようとする課題】
上記動作を行うデジタル方式の駆動回路は、アナログ方式に比べてその占有面積が非常に大きいという欠点がある。デジタル方式では、信号が“Ｈｉ”または“Ｌｏ”の２値であらわせるというメリットがあるが、その代わりデータ量が膨大になり、該データを処理するため回路素子の数も多くなる。よって、基板における駆動回路の占有面積の増大が抑えられなくなり、画像表示装置における小型化の大きな妨げとなっている。
【００１５】
また近年、扱う情報量の急激な増加に伴い、画素数の増大化および画素の高精細化が図られている。しかし、画素数の増加にあわせて、駆動回路が有する回路素子の数も増加し、駆動回路の面積が増大することが予想される。
【００１６】
ここで、一般に用いられているコンピュータの表示解像度の例を画素数と規格名とによって以下に示す。
画素数規格名
６４０×４８０ＶＧＡ
８００×６００ＳＶＧＡ
１０２４×７６８ＸＧＡ
１２８０×１０２４ＳＸＧＡ
１６００×１２００ＵＸＧＡ
【００１７】
例えば、ＳＸＧＡ規格の場合、ビット数を８とすると、上述した従来の駆動回路では１２８０本の信号線に対して、第１の記憶回路、第２の記憶回路がそれぞれ１０２４０（８×１２８０）個必要になる。また、ハイビジョンＴＶ（ＨＤＴＶ）などのような高精細なテレビ受像機が普及し、コンピュータの世界のみならず、ＡＶの分野においても、高精細な画像が必要になってきている。米国では、地上波デジタル放送がはじまり、日本においても、デジタル放送の時代が始まることになる。デジタル放送では画素数１９２０×１０８０の規格が有力であり、駆動回路の縮小が早急に求められている。
【００１８】
しかし、前述したように、信号線駆動回路の占有面積は大きく、これが画像表示装置の小型化の妨げになっている。本発明は、そのような問題点を解決するために、信号線駆動回路の占有面積を削減し、小型化に有利な技術を提供するものである。
【００１９】
【課題を解決するための手段】
本発明は上記問題に鑑み、信号線駆動回路内の記憶回路やＤ／Ａ変換回路をｎ本（ｎは２以上の自然数）の信号線で共用する。そして、１水平走査期間をｎ個に分割し、その分割された各期間に、記憶回路やＤ／Ａ変換回路がそれぞれ異なる信号線に対して処理を行なうことで、１水平走査期間内に、全ての信号線に映像信号を入力することができる。こうして信号線駆動回路内の記憶回路やＤ／Ａ変換回路の数を従来例のｎ分の１にすることが可能となる。
【００２０】
さらに本発明では、該ｎ本の信号線に映像信号を入力する順序を、１水平走査期間毎または複数の水平走査期間毎に変えるようにした。
【００２１】
隣り合う信号線は、直接的あるいは間接的に容量結合されている。そのため、１つの信号線に映像信号が書き込まれると、該信号線に隣接する信号線に保持されていた電位が影響を受け、変化する。つまり、最初に映像信号を書き込まれた信号線ほど、後から映像信号が書き込まれた信号線の書き込みの影響を受けて変化しやすい。
【００２２】
よって、映像信号を入力する順序が固定されていると、常に特定の信号線の電位だけが、その理想値からのずれが大きくなる。そして、電位が変化した信号線に接続された画素においては、常に他の信号線に接続された画素と相対的な階調表現が異なってしまい、人間の目に信号線と平行な縦縞が視認されてしまう。
【００２３】
しかし、本発明では、一定の期間毎（具体的には１水平走査期間毎、または複数の水平走査期間毎）に、書き込み電位に変調を受けた画素の水平方向における位置が変わるため、人間の目に縦縞が視認されにくい。
【００２４】
なお、映像信号を入力する信号線の順序は、ランダムでも良いし、ある一定の規則性を有していても良い。また、１水平走査期間ごとに順序を変えなくとも良く、２水平走査期間ごと、またはそれ以上の水平走査期間毎に順序を変えるようにしても良い。ただし、人間の目に縦縞が視認されにくくなる程度に、水平走査期間の数を設定することが肝要である。フレーム周波数を高くすると縦縞が見えにくくなることから、フレーム周波数との兼ね合いで、順序を変える水平走査期間の数を設定することが好ましい。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。ここでは、一般に水平方向と垂直方向の画素数をそれぞれｋ、ｌとした画像表示装置を例にとって説明する。本実施の形態では、デジタル映像信号が３ビットの場合について説明するが、本発明は３ビットに限らず、６ビット、８ビットまたはそれ以外のビット数についても適用可能である。また、以下の説明において、１つのＤ／Ａ変換回路を共用している信号線の数を示すパラメータとしてｎを用いるが、水平方向の画素数ｋがｎの倍数ではないとき、新たに画素を適当に付け加え、水平方向の画素数をｋよりも大きいｎの倍数ｋ’にする。この場合、画素数ｋ’を新たにｋと定義すれば良い。そして、付け加えた画素を仮想的なものとして取り扱えば、実際の動作には何ら支障をきたさない。
【００２６】
図１に本実施の形態の信号線駆動回路の構成を、図２にはそのタイミングチャートを示す。ただし、図１、図２では水平方向の画素数ｋ＝６４０の具体例を示している。以下では、一般的な説明としてｋなどの記号を用いるが、〔〕内にはｋ＝６４０の場合の具体的な数字を示すことにする。また図１ではｎ＝４の場合について示しているが、ｎは２以上の自然数であれば、この数値に限定されない。
【００２７】
本実施の形態の信号線駆動回路は、複数のディレイ型フリップフロップ（ＤＦＦ）を有するシフトレジスタ１０１と、複数の第１の記憶回路を有する第１の記憶回路群１０２と、複数の第２の記憶回路を有する第２の記憶回路群１０３と、複数のＤ／Ａ変換回路（ＤＡＣ）を有するＤ／Ａ変換回路群１０４と、複数の信号線選択回路（ＳＥＬ）とを有する信号線選択回路群１０５とを有している。なお、図１では第１の記憶回路として第１のラッチ（ＬＡＴ１）、第２の記憶回路として第２のラッチ（ＬＡＴ２）を用いている。図１では図２１で示した画像表示装置とは異なり、２種類のラッチ信号線（ＬＰａ、ＬＰｂ）が供給され、第２の記憶回路の前半部（１〜８０〔１〜ｋ／２ｎ〕段目のＤＦＦに対応するＬＡＴ２）に第１のラッチ信号線（ＬＰａ）が、後半部（８１〜１６０〔１＋（ｋ／２ｎ）〜ｋ／ｎ〕段目のＤＦＦに対応するＬＡＴ２）に第２のラッチ信号線（ＬＰｂ）がそれぞれ接続されている。なお、本発明においてラッチ信号線は１つでも良い。
【００２８】
具体的には、図１ではシフトレジスタ１０１は、ＤＦＦが（ｋ／ｎ）＋１段〔１６１段〕、第１の記憶回路（ＬＡＴ１）と第２の記憶回路（ＬＡＴ２）がそれぞれ３ｋ／ｎ個〔４８０個〕、そしてＤ／Ａ変換回路（ＤＡＣ）がｋ／ｎ個〔１６０個〕で構成されている。図１から判るように、信号線駆動回路を構成する回路の数が図２１に示した信号線駆動回路に比べ、およそｎ分の１〔４分の１〕になる。
【００２９】
次にその動作について、図２を参照しながら説明する。シフトレジスタ１０１には信号線駆動回路用スタートパルス（Ｓ−ＳＰ）と信号線駆動回路用クロック信号（Ｓ−ＣＬＫ）が入力される。図２２では１水平走査期間にＳ−ＳＰのパルスが１回出現するのに対し、本実施の形態ではｎ回〔４回〕出現する。シフトレジスタ１０１は図２２と同様に、入力されたＳ−ＳＰとＳ−ＣＬＫによって、出力信号のパルスを順次シフトしていく。出力信号は制御信号〔ＳＲ−００１〜ＳＲ−１６０〕として第１の記憶回路（ＬＡＴ１）に入力する。
【００３０】
シフトレジスタ１０１から出力される制御信号のパルスに同期して、デジタル映像信号（Ｄ０〜Ｄ２）が第１の記憶回路（ＬＡＴ１）に順次記憶される。そしてＤＦＦの段数は図２１のおよそｎ分の１〔４分の１〕になり、本発明では、第１の記憶回路が１水平走査期間の間にｎ回〔４回〕の記憶動作を行なう。なお、図１では、第１の記憶回路群１０２から第２の記憶回路群１０３に入力するデジタル映像信号Ｌ１−００１〜Ｌ１−１６０を、ビット数の区別はせずに、対応する信号線ごとに番号を付して示した。
【００３１】
図２１と異なり、デジタル映像信号Ｌ１−００１〜Ｌ１−１６０はそれぞれ、ｎ本の信号線に対応している。例えば図２では、デジタル映像信号Ｌ１−００１は信号線Ｓ１〜Ｓｎ〔Ｓ１〜Ｓ４〕に順に対応している。同様に、デジタル映像信号Ｌ１−００１〜Ｌ１−１６０は、対応する信号線の番号によって表すと、順に、Ｓ１〜Ｓｎ、Ｓｎ＋１〜Ｓ２ｎ、Ｓ２ｎ＋１〜Ｓ３ｎ、…、Ｓｋ−ｎ＋１〜Ｓｋ〔Ｓ１〜Ｓ４、Ｓ５〜Ｓ８、Ｓ９〜Ｓ１２、…、Ｓ６３７〜Ｓ６４０〕と表される。
【００３２】
１水平走査期間に、デジタル映像信号Ｌ１−i（i＝１〜１６０）は対応するｎ本の信号線の情報を出力するが、その対応する信号線の順序は必ずしも固定されてはいない。本発明では、１水平走査期間毎に、デジタル映像信号Ｌ１−i（i＝１〜１６０）が信号線に関して出力する順番を変える。言い換えると、デジタル映像信号Ｌ１−００１〜Ｌ１−１６０のそれぞれに対応する信号線の順序を、１水平走査期間毎に変える。この順序は、後述する信号線選択回路の信号線の選択順と同一になるようにデジタル映像信号（Ｄ０〜Ｄ２)のデータ並びを変換することで実現する。
【００３３】
１水平走査期間に２種類のラッチ信号線（ＬＰａ、ＬＰｂ）を介してそれぞれ第２の記憶回路群１０３に入力されるラッチパルスは、ｎ個づつ、合計で２ｎ個〔８個〕のパルスが出現する。ラッチパルスは帰線期間だけでなく、デジタル映像信号が入力されている期間も入力される。
【００３４】
本実施の形態では、（ｋ／２ｎ）段目〔８０段目〕の第１の記憶回路（ＬＡＴ１）への、先の信号線に対応するデジタル映像信号の書き込みが終了してから、１段目の第１の記憶回路（ＬＡＴ１）に書き込まれたデータが、次の信号線に対応するデジタル映像信号に書き換えられる前に、ラッチパルスが第１のラッチ信号線（ＬＰａ）に入力される。また、（ｋ／ｎ）段目〔１６０段目〕の第１の記憶回路（ＬＡＴ１）への、先の信号線に対応するデジタル映像信号の書き込みが終了してから、（ｋ／２ｎ）＋１段目〔８１段目〕の第１の記憶回路（ＬＡＴ１）に書き込まれたデータが、次の信号線に対応するデジタル映像信号に書き換えられる前に、ラッチパルスが第２のラッチ信号線（ＬＰｂ）に入力される。
【００３５】
つまり、前半の第１の記憶回路へのデジタル映像信号の書き込みが終了すると、後半の第１の記憶回路へのデジタル映像信号の書き込みが開始される。後半の第１の記憶回路へのデジタル映像信号の書き込みが行われている間に、前半の第１の記憶回路に書き込まれているデジタル映像信号は、前半の第２の記憶回路に転送される。後半の第１の記憶回路へのデジタル映像信号の書き込みが終了すると、前半の第１の記憶回路への、次のデジタル映像信号の書き込みが開始される。前半の第１の記憶回路へのデジタル映像信号の書き込みが行われている間に、後半の第１の記憶回路に書き込まれているデジタル映像信号は、後半の第２の記憶回路に転送される。
【００３６】
これらの動作により、各信号線に対応するデジタル映像信号が第２の記憶回路群１０３へ順次転送される。
【００３７】
なお、図１では、ラッチパルス線を２つ設け、ラッチパルスを１水平走査期間に２ｎ回〔８回〕入力した例を示したが、本発明はこの構成に限定されない。全ての第２の記憶回路（ＬＡＴ２）を１つのラッチパルス線に接続するようにしても良い。この場合、シフトレジスタ１０１が１回走査を終了するごとに帰線期間を設け、デジタル映像信号の第１の記憶回路への書き込みを前記帰線期間において中断する必要がある。そして該帰線期間において、全ての第１の記憶回路（ＬＡＴ１）から全ての第２の記憶回路（ＬＡＴ２）への転送を行う。そして、ラッチパルスの入力は１水平走査期間中にｎ回〔４回〕となる。
【００３８】
第２の記憶回路（ＬＡＴ２）から出力される３ビットのデジタル映像信号は、Ｄ／Ａ変換回路（ＤＡＣ）に入力され、アナログ映像信号に変換される。なお、第２の記憶回路とＤ／Ａ変換回路の間に、バッファ回路、レベルシフト回路、出力の期間を制限するイネーブル回路などを入れても良い。変換されたアナログ映像信号は、信号線選択回路群１０５が有する信号線選択回路（ＳＥＬ）を介して、適切な信号線へ書き込まれる。
【００３９】
信号線選択回路（ＳＥＬ）によって、適切な信号線へアナログ映像信号が書き込まれるタイミングは、ラッチパルスの入力されるタイミングによって決まる。１水平走査期間内に、シフトレジスタがｎ回走査するのに対応し、上記のように第２の記憶回路もｎ回記憶動作を繰り返す。よって、ある信号線に対応するデジタル映像信号が第２の記憶回路に記憶されている間に、Ｄ／Ａ変換回路（ＤＡＣ）から出力されるアナログ映像信号を対応する信号線を選択して書き込みを完了させなければならない。
【００４０】
信号線選択回路（ＳＥＬ）から信号線へのアナログ映像信号の入力は、信号線選択回路（ＳＥＬ）に入力される選択信号のパルスに同期して行われる。選択信号のパルスは、１水平走査期間にｎ回出現する。
【００４１】
なお本発明では、ｎ本の信号線の、アナログ映像信号が入力される順番を１水平走査期間毎または複数の水平走査期間毎に変える。なお信号線の選択順は、信号線選択回路（ＳＥＬ）に入力される選択信号ＳＳ１〜ＳＳ４〔ＳＳ１〜ＳＳｎ〕によって制御される。
【００４２】
アナログ映像信号を入力する信号線の順序は、ランダムでも良いし、ある一定の規則性を有していても良い。また、１水平走査期間ごとに順序を変えなくとも良く、２水平走査期間ごと、またはそれ以上の水平走査期間毎に順序を変えるようにしても良い。例えば、１フレーム期間毎に順序を変えても良い。ただし、人間の目に縦縞が視認されにくくなる程度に、水平走査期間の数を設定することが肝要である。フレーム周波数を高くすると縦縞が見えにくくなることから、フレーム周波数との兼ね合いで、順序を変える水平走査期間の数を設定することが好ましい。
【００４３】
表１に本実施の形態の信号線の選択順を示す。
【００４４】
【表１】

【００４５】
信号線が表１に示した順序で選択された場合に、画素にアナログ映像信号が書き込まれる順序を、図３（Ａ）に模式図で示す。なお比較のため、画素にアナログ映像信号が書き込まれる一般的な順序を、図３（Ｂ）に模式図で示す。
【００４６】
図３（Ａ）に示すとおり、表１に示す順序で信号線を選択した場合、アナログ映像信号が最初に書き込まれる信号線が、１水平走査期間毎に異なる。一方、図３（Ｂ）に示すとおり、信号線の選択順が固定されている場合は、各水平走査期間において常に同じ信号線に最初にアナログ映像信号が書き込まれる。
【００４７】
よって、表１に示した駆動方法では、最初に映像信号が書き込まれる信号線の電位が変化しても、１水平走査期間毎に変調を受けた電位が書き込まれる画素の水平方向における位置が変わるため、人間の目に縦縞が視認されにくい。なお、図３（Ａ）の駆動例において、アナログ映像信号が最初に書きこまれる信号線が、複数の水平走査期間毎に異なっていても良い。
【００４８】
なお本発明の信号線の選択順は、表１に示した順序に限定されない。表１に示すようにある一定の規則性を有していても良いし、ランダムであっても良い。表２に、本発明の信号線の選択順の、表１とは異なる例を示す。
【００４９】
【表２】

【００５０】
表２では表１と異なり、１水平走査期間毎に、最初に選択される信号線の番号が異なっており、なおかつ、全ての信号線が、必ずいずれかの水平走査期間において最初に選択されている。上記構成では、最初に選択される期間が全ての信号線において設けられているので、表１の駆動方法に比べ、フレーム周波数が同じでも縦縞がより視認されにくくなる。
【００５１】
また、１水平走査期間毎または複数の水平走査期間毎に信号線の選択順を変え、さらに各フレーム期間毎に信号線の選択順を変えるようにしても良い。例えば、先のフレーム期間においては表１に示した順序で信号線を選択し、次に出現するフレーム期間においては、表２に示した順序で信号線を選択するようにしても良い。この構成により、単に水平走査期間毎に順序を変える駆動方法に比べて、フレーム周波数が同じでも縦縞がより視認されにくくなる。
【００５２】
なお、本発明の実施の形態では、デジタル映像信号を入力し、各信号線に対応するアナログ映像信号を出力する信号線駆動回路（いわゆるデジタル信号線駆動回路）を例に挙げて示しているが、本発明はこれに限定されない。例えば、アナログ映像信号を入力し、各信号線に対応するアナログ映像信号を出力する信号線駆動回路（いわゆるアナログ信号線駆動回路）を用いていても良い。
【００５３】
本発明は上記構成により、信号線駆動回路内の回路素子の数を従来例のｎ分の１にすることが可能である。また、階調の異なる画素の水平方向における位置が変わるため、フレーム周波数を変えなくとも人間の目に縦縞が視認されにくくなる。
【００５４】
また、以上の実施の形態の説明において、第１の記憶回路を制御する回路としてシフトレジスタを用いたが、シフトレジスタではなく、デコーダ回路を使用しても良い。また、Ｄ／Ａ変換回路はランプ型Ｄ／Ａ変換回路を用いても良い。その場合、Ｄ／Ａ変換回路の個数はｋ／ｎとは限定されない。
【００５５】
【実施例】
以下、本発明の実施例を示す。
【００５６】
（実施例１）
本実施例では、本発明の画像表示装置において用いられる信号線選択回路の詳しい構成について説明する。
【００５７】
図４（Ａ）に本実施例の信号線選択回路（ＳＥＬ）の回路図を示す。なお本実施例では、１つのＤ／Ａ変換回路を共用している信号線の数を示すパラメータとしてｎを用いる。ただし図４では説明を簡単にするために、１つのＤＡＣが４つの信号線に対応している場合について示す。以下、一般的な説明にｎを用いるが、〔〕内にｎ＝４の場合の具体的な数字を示す。
【００５８】
本実施例では、アナログスイッチがｐチャネル型トランジスタとｎチャネル型トランジスタを有している。しかし本発明はこれに限定されず、ｐチャネル型トランジスタのみを用いたアナログスイッチでも良いし、ｎチャネル型トランジスタのみを用いたアナログスイッチであってもい。
【００５９】
本実施例の信号線駆動回路（ＳＥＬ）は、ｎ個〔４個〕のアナログスイッチ４００＿１〜４００＿ｎ〔４００＿１〜４００＿４〕を有している。そして各アナログスイッチには、スイッチングを制御する選択信号が入力されている。
【００６０】
スイッチングを制御する選択信号は、選択信号線を介してアナログスイッチ４００＿１〜４００＿ｎ〔４００＿１〜４００＿４〕に入力される。各アナログスイッチに異なる電位を有する選択信号が入力されており、選択信号線は各アナログスイッチごとに設ける。
【００６１】
本実施例では、アナログスイッチがｐチャネル型トランジスタとｎチャネル型トランジスタを有しており、選択信号の極性を反転させた信号もアナログスイッチに入力する。よって、本実施例では選択信号ＳＳ１〜ＳＳｎ〔ＳＳ１〜ＳＳ４〕と、各選択信号の極性を反転させた信号ＳＳｂ１〜ＳＳｂｎ〔ＳＳｂ１〜ＳＳｂ４〕を、各アナログスイッチに入力する。なお、本実施例では、選択信号の極性を反転させた信号も併せて選択信号と総称する。
【００６２】
図４（Ｂ）に、信号線Ｓｉ〜Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕を選択するときの、選択信号のタイミングチャートを示す。なお選択信号ＳＳｂ１〜ＳＳｂ４は、選択信号ＳＳ１〜ＳＳ４の極性を反転させただけなので、ここでは選択信号ＳＳ１〜ＳＳ４のみ示す。
【００６３】
図４（Ｂ）では、同じＤＡＣに接続されたｎ本〔４本〕の信号線Ｓｉ、Ｓ（ｉ＋１）、Ｓ（ｉ＋２）、Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕を、表１に示した順序で選択する例を示している。なお本実施例の信号線の選択順は、表１に示した順序に限定されない。
【００６４】
まず水平走査期間が開始されると、選択信号ＳＳ１、ＳＳｂ１のパルスに同期して信号線Ｓｉが選択される。そして、ＤＡＣから出力されたアナログ映像信号がアナログスイッチ４００＿１を介して信号線Ｓｉに入力される。
【００６５】
そして同様に、選択信号ＳＳ２〜ＳＳｎ〔ＳＳ２〜ＳＳ４〕、ＳＳｂ２〜ＳＳｂｎ〔ＳＳ２〜ＳＳ４〕のパルスに同期して、順に信号線Ｓ（ｉ＋１）〜Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕が選択される。そして、ＤＡＣから出力されたアナログ映像信号がアナログスイッチ４００＿２〜４００＿４〔４００＿ｎ〕を介して信号線Ｓ（ｉ＋１）〜Ｓ（ｉ＋３）に入力される。
【００６６】
そして１水平走査期間が終了し、次の水平走査期間が開始されると、選択信号ＳＳｎ、ＳＳｂｎ〔ＳＳ４、ＳＳｂ４〕のパルスに同期して信号線Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕が選択される。そして、ＤＡＣから出力されたアナログ映像信号がアナログスイッチ４００＿ｎ〔４００＿４〕を介して信号線Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕に入力される。
【００６７】
そして同様に、選択信号ＳＳ（ｎ−１）〜ＳＳ１〔ＳＳ３〜ＳＳ１〕、ＳＳｂ（ｎ−１）〜ＳＳｂ１〔ＳＳ（ｎ−１）〜ＳＳ１〕のパルスに同期して、順に信号線Ｓ（ｉ＋ｎ−２）〜Ｓｉ〔Ｓ（ｉ＋２）〜Ｓｉ〕が選択される。そして、ＤＡＣから出力されたアナログ映像信号がアナログスイッチ４００＿（ｎ−１）〔４００＿３〕〜４００＿１を介して信号線Ｓ（ｉ＋２）〜Ｓｉに入力される。
【００６８】
上述したように、信号線の選択順は選択信号によって制御することが可能である。
【００６９】
（実施例２）
本実施例では、駆動に関わる各種信号を生成する、本発明の画像表示装置のコントローラの構成について説明する。
【００７０】
図５に本実施例の画像表示装置の構成をブロック図で示す。５００は画素部、５０１は信号線駆動回路、５０２は走査線駆動回路を示している。５０３は信号線選択回路群であり、信号線駆動回路５０１に含まれる。
【００７１】
５０４はコントローラであり各種回路を有している。具体的には主に、バッファ５０５、表示用メモリ５０６、タイミング発生回路５０７、選択回路用タイミング発生回路５０８、フォーマット回路５０９を有してる。なおこの他に、バイアス電圧発生回路、シリアルインターフェース等を有していても良い。
【００７２】
コントローラ５０４は主に映像信号（ＶｉｄｅｏＳｉｇｎａｌｓ）と、基準クロック信号（ＤｏｔＣＬＫ）と、水平同期信号（Ｈｓｙｎｃ）と、垂直同期信号（Ｖｓｙｎｃ）とが入力される。
【００７３】
映像信号はバッファ５０５において増幅または緩衝増幅され、表示用メモリ５０６に書き込まれる。なお、必ずしも映像信号をバッファ５０５において増幅または緩衝増幅する必要はなく、バッファ５０５を設けることは必須ではない。
【００７４】
また、基準クロック信号、水平同期信号（Ｈｓｙｎｃ）及び垂直同期信号（Ｖｓｙｎｃ）は、タイミング発生回路５０７に入力される。なお本実施例では、基準クロック信号を画像表示装置の外部から入力しているが、本実施例はこの構成に限定されない。基準クロック信号を外部から入力せずに、画像表示装置に入力された水平同期信号（Ｈｓｙｎｃ）をもとに生成するようにしても良い。
【００７５】
タイミング発生回路５０７では、入力された基準クロック信号、水平同期信号（Ｈｓｙｎｃ）及び垂直同期信号（Ｖｓｙｎｃ）に従って、各種回路の動作のタイミングを決定する信号を生成する。
【００７６】
具体的には、信号線駆動回路５０１用のクロック信号（Ｓ−ＣＬＫ）及びスタートパルス信号（Ｓ−ＳＰ）と、走査線駆動回路５０２用のクロック信号（Ｇ−ＣＬＫ）及びスタートパルス信号（Ｇ−ＳＰ）が、タイミング発生回路５０７において生成される。
【００７７】
さらに、映像信号を表示用メモリ５０６に書き込むタイミングと、表示用メモリ５０６が保持する映像信号をフォーマット回路５０９に入力するタイミングが、タイミング発生回路５０７において決定される。
【００７８】
また、信号線選択回路群５０３において信号線の選択されるタイミングが、タイミング発生回路５０７において決定される。なお、各水平走査期間内にｎ本の信号線が選択されるため、信号線の選択されるタイミングは、各水平走査期間内にｎ回出現する。ただしｎは１つのＤＡＣを共用している信号線の数を意味する。信号線の選択されるタイミングを決める信号は、タイミング発生回路５０７から選択回路用タイミング発生回路５０８に入力される。
【００７９】
選択回路用タイミング発生回路５０８は、選択信号を生成する選択信号生成回路５１０と、信号線の選択順のデータが蓄積されている選択順決定レジスタ５１１とを有している。選択信号生成回路５１０には、タイミング発生回路５０７から、信号線の選択されるタイミングを決める信号が入力される。また選択信号生成回路５１０には、選択順決定レジスタ５１１から、信号線の選択順のデータが入力される。
【００８０】
選択信号生成回路５１０は、信号線の選択順のデータと、ｎ回出現する信号線の選択されるタイミングを決める信号をもとに、選択信号ＳＳ１〜ＳＳｎを生成する。選択信号ＳＳ１〜ＳＳｎのそれぞれは、１水平走査期間内にパルスが１回出現する。該パルスに同期して、信号線が選択される。
【００８１】
一方、フォーマット回路５０９にも、選択順決定レジスタ５１１に蓄積されている信号線の選択順のデータが送られる。そして、フォーマット回路５０９に入力された映像信号は、該信号線の選択順のデータに従って並び替えられ、信号線駆動回路５０１の第１の記憶回路群（図示せず）に入力される。なお、フォーマット部５０９において、映像信号をシリアル−パラレル変換して複数に分割してから、第１の記憶回路群（図示せず）に入力に入力しても良い。
【００８２】
なお図５では、タイミング発生回路５０７と選択回路用タイミング発生回路５０８とを区別して示したが、選択回路用タイミング発生回路５０８を、タイミング発生回路５０７の一部とみなしても良い。また図５では、表示用メモリ５０６をコントローラ５０４の一部とみなして示したが、表示用メモリ５０６をコントローラ５０４と別にしても良い。
【００８３】
また、図５は表示用メモリがコントローラ５０４としか接続されておらず、ＣＰＵ（図示せず）が管理するシステムバスとは独立しているが、本実施例はこの構成に限定されない。ＣＰＵとコントローラ５０４とが同一の表示用メモリを共用していても良い。
【００８４】
また、選択順決定レジスタ５１１に記憶されている、信号線の選択順のデータは、マスク等の設計により決められた固定データであっても良いし、ＣＰＵやディップスイッチ等による書き換えが可能なデータであっても良い。
【００８５】
本実施例の構成は、実施例１と自由に組み合わせて実施することが可能である。
【００８６】
（実施例３）
本実施例では、本発明の信号線駆動回路で用いられる第１及び第２の記憶回路の具体的な構成について説明する。
【００８７】
記憶回路の具体例を図６に示す。図６（Ａ）はクロックドインバータを用いたものであり、図６（Ｂ）はＳＲＡＭ型のものであり、図６（Ｃ）はＤＲＡＭ型のものである。これらは代表例であり、本発明はこれらの形式に限定されない。
【００８８】
なお、制御信号２は、制御信号１の極性を反転させた信号に相当する。また、第２の記憶回路の場合、制御信号にラッチパルスを入力する。
【００８９】
本実施例の構成は、実施例１または２と自由に組み合わせて実施することが可能である。
【００９０】
（実施例４）
本実施例では、Ｄ／Ａ変換回路にランプ型Ｄ／Ａ変換回路を採用した場合の、信号線駆動回路の構成について説明する。
【００９１】
図７にランプ型Ｄ／Ａ変換回路を用いた場合の信号線駆動回路の概略図を示す。なお、本実施例ではＸＧＡ規格の画像表示装置で３ビットのデジタル映像信号に対応した場合を説明するが、本発明は３ビットに限らず、それ以外のビット数に対応した場合やＸＧＡ以外の規格の画像表示装置についても有効である。
【００９２】
本実施例において、シフトレジスタ７０１、第１の記憶回路群７０２、第２の記憶回路群７０３、信号線選択回路群７０６の構成及び動作は、実施の形態と同じである。本実施例は、第２の記憶回路７０３の下段に、ビット比較パルス幅変換回路群７０４及びアナログスイッチ群７０５を有している点が実施の形態の場合と異なる。ビット比較パルス幅変換回路群７０４とアナログスイッチ群７０５との二つの回路が、ランプ型Ｄ／Ａ変換回路として機能する。
【００９３】
ビット比較パルス幅変換回路群には、本実施例では２５６個のビット比較パルス幅変換回路（ＢＰＣ）が設けられている。ＢＰＣには、第２の記憶回路群７０３に記憶されていた３ビットのデジタル映像信号、カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）が入力される。
【００９４】
アナログスイッチ群７０５には、本実施例では２５６個のアナログスイッチ（ＡＳＷ）が設けられている。アナログスイッチ群７０５には、ビット比較パルス幅変換回路群７０４の出力（ＰＷ−ｉ、ｉは００１〜２５６）と、階調電源（ＶＲ）が入力される。信号線選択回路群７０６にはアナログスイッチ群７０５の出力と選択信号（ＳＳ１〜ＳＳ４）が入力される。
【００９５】
第ｉ段目のＢＰＣの構成を図８に例示する。ＢＰＣは排他的論理和ゲート、３入力ＮＡＮＤゲート、インバータ、セットリセットフリップフロップ（ＲＳ−ＦＦ）を有する。図８では、ｉ段目の第２の記憶回路の出力を、ビットを区別して、Ｌ２−ｉ（０）、Ｌ２−ｉ（１）Ｌ２−ｉ（２）（括弧内はビット番号を表す）とした。
【００９６】
次に、本実施例の信号線駆動回路の動作について説明する。図７の回路動作の概略を理解するために必要な信号系のタイミングチャートを図９に示した。シフトレジスタ７０１から第２の記憶回路群７０３までの動作も、実施の形態で示した信号線駆動回路と同じである。また、信号線選択回路群７０６に入力される選択信号（ＳＳ１〜ＳＳ４）についても、実施の形態の図２で示した信号線駆動回路の場合と同じである。
【００９７】
図９において、信号線選択回路群７０６により４本の信号線が順次選択されていくたびに、カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）、階調電源（ＶＲ）が周期的に入力される。これにより信号線全てに情報の書き込みを同等に行なうことができる。
【００９８】
ランプ型Ｄ／Ａ変換回路の詳細な動作を説明するために、４本の信号線のうち１本が信号線選択回路により選択されている期間の、タイミングチャートを図１０に示す。
【００９９】
まず、セット信号のパルスに同期して、ＲＳ−ＦＦ３０がセットされ、出力ＰＷ−ｉがＨｉレベルになる。次に、第２の記憶回路群７０３に記憶されていたデジタル映像信号は、排他的論理和ゲートによってカウント信号（Ｃ０〜Ｃ２）とビット毎に比較される。３ビット全てが一致した場合には、全ての排他的論理和ゲートの出力がＨｉレベルになり、その結果、３入力ＮＡＮＤゲートの出力（反転ＲＣ−ｉ）はＬｏレベルになる（したがって、ＲＣ−ｉはＨｉレベルになる）。この３入力ＮＡＮＤの出力もＲＳ−ＦＦ３０に入力され、ＲＣ−ｉがＨｉレベルになるとリセットされ、出力ＰＷ−ｉがＬｏレベルに戻る。図１０には、３ビットのデジタル映像信号｛Ｌ２−ｉ（０）、Ｌ２−ｉ（１）Ｌ２−ｉ（２）｝が｛０、０、１｝の場合についてのＲＣ−ｉ、ＰＷ−ｉ、ＤＡ−ｉの出力例を示した。こうして、デジタル映像信号の情報はＢＰＣの出力ＰＷ−ｉのパルス幅に変換される。
【０１００】
ＢＰＣの出力ＰＷ−ｉは、アナログスイッチ群７０５の開閉を制御する。本実施例では、アナログスイッチ群７０５はＢＰＣの出力ＰＷ−ｉがＨｉレベルの間だけオンになり、ＰＷ−ｉがＬｏレベルになるとオフになる。アナログスイッチ群７０５にはカウント信号（Ｃ０〜Ｃ２）に同期した階段状の電圧レベルをもつ階調電源（ＶＲ）が印加されており、ＰＷ−ｉがＬｏレベルになる瞬間の階調電源（ＶＲ）の電圧が後段の信号線選択回路を経由して、信号線に書き込まれる。
【０１０１】
以上の動作により、デジタル映像信号をアナログ映像信号に変換し、信号線を駆動する。なお、階調電源（ＶＲ）は階段状である必要はなく、連続的に単調に変化するものでもよい。また、ビット比較パルス幅変換回路群７０４の出力とアナログスイッチ群７０５の間に、バッファ回路、レベルシフト回路などを入れてもよい。
【０１０２】
以上のように、本発明では、Ｄ／Ａ変換回路としてランプ型Ｄ／Ａ変換回路を用いることもでき、その回路構成は従来の約４分の１で済み、駆動回路の占有面積および、素子数の大幅な削減が可能となる。
【０１０３】
本実施例の構成は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１０４】
（実施例５）
本実施例では、本発明の画像表示装置の具体的な作製方法例として、アクティブマトリクス型液晶表示装置の作製方法を例に採りあげる。特にここでは、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路を、画素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【０１０５】
図１１（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１０６】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図１１（Ａ））。
【０１０７】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行ない、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図１１（Ｂ））。
【０１０８】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１１（Ｃ））。
【０１０９】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００５〜６００７の全面に１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図１１（Ｄ））。その後、レジストマスク６００９を除去する。
【０１１０】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶〜５×１０¹⁹atoms／cm³の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図１２（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【０１１１】
次に、マスク層６００８をフッ酸などにより除去した後、図１１（Ｄ）と図１２（Ａ）で添加した不純物元素を活性化させる工程を行なう。活性化は、５００〜６００℃の窒素雰囲気中で１〜４時間の熱処理や、レーザー活性化の方法により行なうことができる。また、両者を併用しておこなっても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【０１１２】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１２（Ｂ））
【０１１３】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【０１１４】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図１２（Ｃ））。
【０１１５】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図１２（Ｄ））。
【０１１６】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行なう。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³となるようにする。その後、レジストマスク６０３３を除去する。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺⁺）と表す（図１３（Ａ））。
【０１１７】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素を添加して不純物領域６０３９〜６０４２を形成した。これは、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行ない、この領域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³とした。本明細書中では、ここで形成された不純物領域６０３９〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）と表す（図１３（Ｂ））。
【０１１８】
不純物領域６０３９〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１３（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１１９】
レジストマスク６０３５〜６０３７を除去した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０¹⁶〜５×１０¹⁸atoms／cm³であり、図１２（Ａ）および図１３（Ａ）と図１３（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）と表す。（図１３（Ｃ））
【０１２０】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行なう。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行なうことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行なうものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極であるＴａのピーリングを防止するために層間膜を形成した場合には、この効果は得られない場合がある。
【０１２１】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２を形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）をおこなっても良い。
【０１２２】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１３（Ｂ）で形成した不純物領域（ｎ⁺）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた（図１３（Ｄ））。
【０１２３】
活性化および水素化の工程が終了したら、ゲート配線（走査線）とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１４（Ａ））
【０１２４】
そして、ゲート電極に接続するゲート配線（走査線）を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線（走査線）６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ₄とＣｌ₂とＢＣｌ₃との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線（走査線）を形成することができた。
【０１２５】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線（信号線）６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１２６】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行なうとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行なうと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１４（Ｃ））
【０１２７】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１５）
【０１２８】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１２９】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ、６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４、６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１５では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１３０】
以上のように本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、画像表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０１３１】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０１３２】
図１６を参照する。図１５の状態のアクティブマトリクス基板に配向膜６２０１を形成する。本実施例では、配向膜６２０１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６２０２、遮光膜６２０３、透明導電膜からなる対向電極６２０４、配向膜６２０５とで構成される。
【０１３３】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１３４】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６２０６を注入し、封止剤（図示せず）によって完全に封止する。よって、図１６に示すような透過型液晶表示装置が完成する。
【０１３５】
なお、上記の行程により作製されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０１３６】
また、上記の行程により作製される画像表示装置は透過型の液晶表示装置であるが、本発明は反射型の液晶表示装置に対しても適用され得る。
【０１３７】
本実施例の構成は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１３８】
（実施例６）
本発明の画像表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１７に示す。
【０１３９】
図１７（Ａ）は液晶表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の画像表示装置は表示部２００３に用いることができる。なお、液晶表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１４０】
図１７（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の画像表示装置は表示部２１０２に用いることができる。
【０１４１】
図１７（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の画像表示装置は表示部２２０３に用いることができる。
【０１４２】
図１７（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の画像表示装置は表示部２３０２に用いることができる。
【０１４３】
図１７（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の画像表示装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１４４】
図１７（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の画像表示装置は表示部２５０２に用いることができる。
【０１４５】
図１７（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の画像表示装置は表示部２６０２に用いることができる。
【０１４６】
ここで図１７（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の画像表示装置は表示部２７０３に用いることができる。
【０１４７】
次に、本発明の画像表示装置を用いたプロジェクター（リア型またはフロント型）について説明する。それらの一例を図１８及び図１９に示す。
【０１４８】
図１８（Ａ）はフロント型プロジェクターであり、光源光学系及び表示部７６０１、スクリーン７６０２で構成される。本発明は表示部７６０１に適用することができる。
【０１４９】
図１８（Ｂ）はリア型プロジェクターであり、本体７７０１、光源光学系及び表示部７７０２、ミラー７７０３、ミラー７７０４、スクリーン７７０５で構成される。本発明は表示部７７０２に適用することができる。
【０１５０】
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示部７６０１、７７０２の構造の一例を示した図である。光源光学系及び表示部７６０１、７７０２は、光源光学系７８０１、ミラー７８０２、７８０４〜７８０６、ダイクロイックミラー７８０３、光学系７８０７、表示部７８０８、位相差板７８０９、投射光学系７８１０で構成される。投射光学系７８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示部７８０８を三つ使用しているため三板式と呼ばれている。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。
【０１５１】
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系７８０１の構造の一例を示した図である。本実施例では、光源光学系７８０１は、リフレクター７８１１、光源７８１２、レンズアレイ７８１３、７８１４、偏光変換素子７８１５、集光レンズ７８１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって、この構成に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０１５２】
図１８（Ｃ）は三板式の例を示したが、図１９（Ａ）は単板式の一例を示した図である。図１９（Ａ）に示した光源光学系及び表示部は、光源光学系７９０１、表示部７９０２、投射光学系７９０３、位相差板７９０４で構成される。投射光学系７９０３は、投射レンズを備えた複数の光学レンズで構成される。図１９（Ａ）に示した光源光学系及び表示部は図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示部７６０１、７７０２に適用できる。また、光源光学系７９０１は図１８（Ｄ）に示した光源光学系を用いればよい。なお、表示部７９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【０１５３】
また、図１９（Ｂ）に示した光源光学系及び表示部は、図１９（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板７９０５を用いて表示映像をカラー化している。図１９（Ｂ）に示した光源光学系及び表示部は図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示部７６０１、７７０２に適用できる。
【０１５４】
また、図１９（Ｃ）に示した光源光学系及び表示部は、カラーフィルターレス単板式と呼ばれている。この方式は、表示部７９１６にマイクロレンズアレイ７９１５を設け、ダイクロイックミラー（緑）７９１２、ダイクロイックミラー（赤）７９１３、ダイクロイックミラー（青）７９１４を用いて表示映像をカラー化している。投射光学系７９１７は、投射レンズを備えた複数の光学レンズで構成される。図１９（Ｃ）に示した光源光学系及び表示部は図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示部７６０１、７７０２に適用できる。また、光源光学系７９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【０１５５】
以上の様に、本発明の画像表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。
【０１５６】
【発明の効果】
本発明は上記構成により、信号線駆動回路内の回路素子の数を従来例のｎ分の１にすることが可能である。よって、信号線駆動回路の面積を大幅に縮小でき、画像表示装置の小型化に有効であり、さらには、画像表示装置のコスト低減、歩留まり向上に効果がある。また、階調の異なる画素の水平方向における位置が変わるため、フレーム周波数を変えなくとも人間の目に縦縞が視認されにくくなる。
【図面の簡単な説明】
【図１】本発明の信号線駆動回路の構成を示す図。
【図２】本発明の信号線駆動回路のタイミングチャートを示す図。
【図３】アナログ映像信号を画素に入力する順序を示す模式図。
【図４】信号線選択回路の回路図及びタイミングチャート。
【図５】本発明の画像表示装置のブロック図。
【図６】記憶回路の具体例を示す図。
【図７】本発明の信号線駆動回路の構成を示す図。
【図８】ビット比較パルス幅変換回路（ＢＰＣ）の構成を示す図。
【図９】図７の駆動回路のタイミングチャートを示す図。
【図１０】ランプ型Ｄ／Ａ変換回路の動作を説明する図。
【図１１】実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図。
【図１２】実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図。
【図１３】実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図。
【図１４】実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図。
【図１５】実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図。
【図１６】実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図。
【図１７】本発明を用いた電子機器の一例を示す図。
【図１８】投影型液晶表示装置の構成を示す図。
【図１９】投影型液晶表示装置の構成を示す図。
【図２０】アクティブマトリクス型液晶表示装置の構成図。
【図２１】従来のデジタル方式の信号線駆動回路の構成図。
【図２２】従来のデジタル方式の信号線駆動回路のタイミングチャート。

Claims

信号線駆動回路と、ｋ本（ｋは自然数）の信号線と、複数の走査線と、複数の画素とを有し、
前記複数の画素それぞれは、前記複数の走査線のうちのいずれか１本が選択されたとき、前記ｋ本の信号線のいずれか１本からアナログ映像信号が入力され、
前記ｋ本の信号線は、ｎ本（ｎは自然数）ずつのｋ／ｎ個のブロックに分けられ、
前記信号線駆動回路は、
前記ｋ／ｎ個のブロックそれぞれに対応して、
ｍビット（ｍは自然数）のデジタル映像信号を記憶する第１のラッチと、
前記第１のラッチのｍビットの出力信号を記憶する第２のラッチと、
前記第２のラッチのｍビットの出力信号をアナログ映像信号に変換するＤ／Ａ変換回路と、
信号線選択回路とを有し、
前記信号線選択回路はアナログスイッチを有し、前記アナログスイッチをｎ回切り換えることによって、前記ｋ／ｎ個のブロックの各ブロックに含まれるｎ本の信号線を１本ずつ選択して、ｎ本の信号線に前記アナログ映像信号を出力し、
１水平走査期間において、前記複数の走査線のいずれか１本が選択され、前記ｋ／ｎ個のブロックに対応する前記信号線選択回路の前記アナログスイッチが同時にｎ回切り換えられることによって、１回切り換えられる毎にｋ／ｎ本の信号線にアナログ映像信号を出力して前記ｋ本の信号線にアナログ映像信号を出力し、
前記ｋ／ｎ個のブロックの各ブロックにおいてｎ本の信号線の選択される順番は、連続して出現する水平走査期間において互いに異なっており、
前記ｋ／ｎ個のブロックのうち第１番目のブロック乃至第ｋ／２ｎ番目のブロックに対応する前記第２のラッチには第１のラッチパルスが入力され、前記第１のラッチパルスによって前記第１のラッチのｍビットの出力信号が前記第２のラッチに転送され、
前記ｋ／ｎ個のブロックのうち第（ｋ／２ｎ＋１）番目のブロック乃至第ｋ／ｎ番目のブロックに対応する前記第２のラッチには第２のラッチパルスが入力され、前記第２のラッチパルスによって前記第１のラッチのｍビットの出力信号が前記第２のラッチに転送されることを特徴とする画像表示装置。
信号線駆動回路と、コントローラと、ｋ本（ｋは自然数）の信号線と、複数の走査線と、複数の画素とを有し、
前記複数の画素それぞれは、前記複数の走査線のうちのいずれか１本が選択されたとき、前記ｋ本の信号線のいずれか１本からアナログ映像信号が入力され、
前記ｋ本の信号線は、ｎ本（ｎは自然数）ずつのｋ／ｎ個のブロックに分けられ、
前記信号線駆動回路は、
前記ｋ／ｎ個のブロックそれぞれに対応して、
ｍビット（ｍは自然数）のデジタル映像信号を記憶する第１のラッチと、
前記第１のラッチのｍビットの出力信号を記憶する第２のラッチと、
前記第２のラッチのｍビットの出力信号をアナログ映像信号に変換するＤ／Ａ変換回路と、
信号線選択回路とを有し、
前記信号線選択回路はアナログスイッチを有し、前記アナログスイッチをｎ回切り換えることによって、前記ｋ／ｎ個のブロックの各ブロックに含まれるｎ本の信号線を１本ずつ選択して、ｎ本の信号線に前記アナログ映像信号を出力し、
１水平走査期間において、前記複数の走査線のいずれか１本が選択され、前記ｋ／ｎ個のブロックに対応する前記信号線選択回路の前記アナログスイッチが同時にｎ回切り換えられることによって、１回切り換えられる毎にｋ／ｎ本の信号線にアナログ映像信号を出力して前記ｋ本の信号線にアナログ映像信号を出力し、
前記ｋ／ｎ個のブロックの各ブロックにおいてｎ本の信号線の選択される順番は、前記コントローラにおいて生成される選択信号によって決定され、連続して出現する水平走査期間において互いに異なっており、
前記ｋ／ｎ個のブロックのうち第１番目のブロック乃至第ｋ／２ｎ番目のブロックに対応する前記第２のラッチには第１のラッチパルスが入力され、前記第１のラッチパルスによって前記第１のラッチのｍビットの出力信号が前記第２のラッチに転送され、
前記ｋ／ｎ個のブロックのうち第（ｋ／２ｎ＋１）番目のブロック乃至第ｋ／ｎ番目のブロックに対応する前記第２のラッチには第２のラッチパルスが入力され、前記第２のラッチパルスによって前記第１のラッチのｍビットの出力信号が前記第２のラッチに転送されることを特徴とする画像表示装置。
請求項１または請求項２において、
前記第１のラッチ及び前記第２のラッチはクロックドインバータを用いて構成されていることを特徴とする画像表示装置。
請求項１または請求項２において、
前記第１のラッチ及び前記第２のラッチはアナログスイッチおよび複数のインバータを用いて構成されていることを特徴とする画像表示装置。
請求項１乃至請求項４のいずれか一において、
前記信号線駆動回路はポリシリコン薄膜トランジスタを用いて構成されていることを特徴とする画像表示装置。
請求項１乃至請求項５のいずれか一に記載の前記画像表示装置を用いることを特徴とする電子機器。