JP4831869B2 - 伝送回路及び半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の駆動回路、及び該駆動回路を用いた半導体装置に関する。中でもマトリクス状に配置されたＴＦＴを駆動することによって画素部に画像の表示を行なう半導体表示装置の駆動回路に関する。また、これらの駆動回路を用いた半導体表示装置、特に液晶表示装置、ＥＬ表示装置に関する。
【０００２】
【従来の技術】
最近、安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。
【０００３】
薄膜トランジスタの中でも特に、多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ）はアモルファス薄膜トランジスタと比べて、高速で動作することが可能である。そのため、多結晶シリコン薄膜トランジスタを用いた半導体表示装置は、アモルファス薄膜トランジスタを用いる場合と異なり、駆動回路を画素部と同じ基板上に直接形成することができる。なお本明細書において、表面に半導体素子が形成された絶縁性基板をアクティブマトリクス基板と呼ぶ。
【０００４】
今現在は、駆動回路に入力されるビデオ信号自体は、パネルに外付けされたＩＣにおいて作り出されたアナログ信号をそのまま画素へ書き込む方式（点順次アナログ方式）が主流である。
【０００５】
しかし、今後インターフェイスがデジタル化されていくのに伴い、ｐｏｌｙ−Ｓｉ ＴＦＴを用いた半導体装置では、アナログ値にデコードされていないデジタル形式のビデオ信号を直に基板上の駆動回路に取り込み、駆動回路においてデジタル形式のビデオ信号をアナログ形式のビデオ信号に変換する方式（デジタル方式）がより強く求められるようになっていくとみられる。
【０００６】
【発明が解決しようとする課題】
図２４に点順次アナログ方式で駆動するアクティブマトリクス型液晶表示装置の概略図の一例を示す。
【０００７】
ソース側駆動回路１３０１とゲート側駆動回路１３０２は、駆動回路の一部である。画素部１３０８では、ソース側駆動回路１３０１に接続されたソース信号線１３０３と、ゲート側駆動回路１３０２に接続されたゲート信号線１３０４が交差している。そのソース信号線１３０３とゲート信号線１３０４を備えた領域に、画素の薄膜トランジスタ（画素ＴＦＴ）１３０５と、対向電極と画素電極の間に液晶を挟んだ液晶セル１３０６と、保持容量１３０７が設けられている。
【０００８】
ソース信号線１３０３に入力されたアナログのビデオ信号（画像情報を有するアナログの信号）は、画素ＴＦＴ１３０５により選択され、所定の画素電極に書き込まれる。
【０００９】
ソース側駆動回路１３０１から出力されたタイミング信号によりサンプリングされたアナログのビデオ信号が、ソース信号線１３０３に供給される。
【００１０】
画素ＴＦＴ１３０５は、ゲート側駆動回路１３０２からゲート信号線１３０４を介して入力される選択信号により動作する。
【００１１】
次に、デジタル駆動方式のアクティブマトリクス型液晶表示装置の構造の概略図を図２５に示す。ここでは、４ビットのデジタル駆動方式のアクティブマトリクス型液晶表示装置を例にとっている。デジタル駆動方式のアクティブマトリクス型液晶表示装置は、図２５に示すように、ソース側駆動回路１４１２、ゲート側駆動回路１４０９及び画素部１４１３が設けられている。
【００１２】
ソース側駆動回路１４１２は、シフトレジスタ１４０１、ラッチ１（ＬＡＴ１）１４０３、ラッチ２（ＬＡＴ２）１４０４及びＤ／Ａ変換回路１４０６が設けられている。そして外部から入力されるデジタルビデオ信号（画像情報を有するデジタルの信号）のアドレス線１４０２（ａ〜ｄ）がラッチ１（ＬＡＴ１）１４０３に接続されている。またラッチパルス線１４０５がラッチ２（ＬＡＴ２）１４０４に接続されている。階調電圧線１４０７がＤ／Ａ変換回路１４０６に接続されている。なお、ラッチ１ １４０３およびラッチ２ １４０４（ＬＡＴ１およびＬＡＴ２）は、それぞれ４個のラッチが便宜上一まとめに示されている。
【００１３】
そしてソース側駆動回路１４１２のＤ／Ａ変換回路１４０６に接続されたソース信号線（データ線とも呼ぶ）１４０８と、ゲート側駆動回路１４０９に接続されたゲート信号線（走査線とも呼ぶ）１４１０が画素部１４１３に設けられている。
【００１４】
画素部１４１３において、ソース信号線１４０８と、ゲート信号線１４１０とが交差した部分に、画素ＴＦＴ１４１１及び液晶セル１４１４が設けられている。
【００１５】
シフトレジスタ１４０１からのタイミング信号により、アドレス線１４０２（ａ〜ｄ）に供給されたデジタルビデオ信号が、全てのＬＡＴ１ １４０３に順次書き込まれる。なお、本明細書において、全てのＬＡＴ１ １４０３をＬＡＴ１群と総称する。
【００１６】
ＬＡＴ１群へのデジタルビデオ信号の書き込みが一通り終了するまでの期間は、１ライン期間と呼ばれる。すなわち、一番左側のＬＡＴ１へのデジタルビデオ信号の書き込みが開始されてから、一番右側のＬＡＴ１へのデジタルビデオ信号の書き込みが終了する時点までの期間が１ライン期間である。なお、ＬＡＴ１群へのデジタルビデオ信号の書き込みが一通り終了するまでの期間と、水平帰線期間とを合わせて、１つのライン期間としても良い。
【００１７】
ＬＡＴ１群に対するデジタルビデオ信号の書き込みが終了した後、ＬＡＴ１群に書き込まれたデジタルビデオ信号は、ラッチパルス線１４０５に入力されるラッチシグナルによって、全てのＬＡＴ２ １４０４に一斉に伝送され、書き込まれる。なお、本明細書において、全てのＬＡＴ２をＬＡＴ２群と総称する。
【００１８】
デジタルビデオ信号をＬＡＴ２群に伝送した後、２順目のライン期間が開始される。よって、シフトレジスタ１４０１からのタイミング信号により、再びＬＡＴ１群に、アドレス線１４０２（ａ〜ｄ）に供給されるデジタルビデオ信号の書き込みが順次行なわれる。
【００１９】
この２順目の１ライン期間の開始に合わせて、ＬＡＴ２群に書き込まれたデジタルビデオ信号がＤ／Ａ変換回路１４０６に一斉に入力される。そして入力されたデジタルビデオ信号は、Ｄ／Ａ変換回路１４０６において、そのデジタルビデオ信号の有する画像情報に応じた電圧を有するアナログ信号（アナログの階調電圧信号）に変換され、ソース信号線１４０８に供給される。
【００２０】
アナログの階調電圧信号は、１ライン期間の間、対応するソース信号線１４０８に供給される。ゲート側駆動回路１４０９から出力される選択信号によって、対応する画素ＴＦＴ１４１１のスイッチングが行われ、ソース信号線１４０８からのアナログの階調電圧信号によって液晶分子が駆動される。
【００２１】
上述した動作をゲート信号線の数だけ繰り返すことによって１画面（１フレーム）が形成される。一般に、アクティブマトリクス型液晶表示装置では、１秒間に６０フレームの画像の書き換えが行われている。
【００２２】
上述したように、点順次アナログ方式では１つのアナログ階調信号からなるアナログのビデオ信号の電圧に応じた階調表示を行う。一方、デジタル駆動方式の場合、例えば１６階調の表示を行うのに、４ビットのデジタルビデオ信号を駆動回路内において処理する必要がある。そのためデジタル駆動方式では、１つのアナログ信号を処理する点順次アナログ方式に比べ、駆動回路内にデジタルビデオ信号を処理する回路がデジタルビデオ信号のビット数に応じた数だけ必要になる。例えば、上述した４ビットのデジタルビデオ信号に対応したデジタル駆動方式のアクティブマトリクス型液晶表示装置の場合、ラッチ１（ＬＡＴ１）が４つ、ラッチ２（ＬＡＴ２）が４つ必要になる。
【００２３】
また表示する画像の階調数を高くするためには、駆動回路に入力するデジタルビデオ信号のビット数を増やす必要がある。デジタルビデオ信号のビット数を増やすと、駆動回路内においてデジタルビデオ信号を処理するための回路の数も増加し、駆動回路が大規模になって複雑化してしまう。そのため、点順次アナログ方式に比べてデジタル駆動方式では、駆動回路が有するＴＦＴの個数が大幅に増加する。
【００２４】
点順次アナログ方式ではソース側駆動回路は単一のクロック信号に同期して動作させることが容易であった。しかしデジタル駆動方式では、点順次アナログ方式の場合に比べて駆動回路が大規模になって複雑化し、駆動回路が有するＴＦＴの個数が大幅に増加する。そのため、配線等の抵抗や、ＴＦＴのゲート電極と活性層の間に形成される容量（ゲート容量）が点順次アナログ方式の場合に比べて大きくなる。そのため、駆動回路に単一のクロック信号を入力しても、駆動回路内でクロック信号の遅延が起こり、同じ駆動回路内の複数の回路がそれぞれ位相の異なるクロック信号に同期して動作することになる。このため該複数の回路間における信号の伝送が十分に行われないということが起こり、単一のクロック信号による駆動回路の駆動が困難になる可能性が大きくなる。
【００２５】
このため、デジタル駆動方式のアクティブマトリクス型液晶表示装置において、同じクロック信号を複数の系統に分割して駆動回路に入力したり、クロック信号が入力される配線にバッファ回路を設けたりし、クロック信号の遅延を駆動回路の駆動が困難にならない程度に防いでいた。
【００２６】
しかし厳密には、単一のクロック信号を複数の系統に分割して駆動回路に入力しても、複数の系統に分割されたクロック信号が目的とする複数の回路にそれぞれ入力される前に、配線容量によって信号が遅延し、各クロック信号に位相のずれが生じる。また駆動回路内の複数の回路を構成しているＴＦＴの有するゲート容量が各回路によって異なっていると、クロック信号は各回路に入力する際に遅延し、その位相にずれが生じる。
【００２７】
またクロック信号が入力される配線にバッファ回路を設ける場合でも、配線容量やバッファ回路を構成しているＴＦＴが有するゲート容量によって、駆動回路内の各回路に入力されるクロック信号の遅延が起こり、クロック信号に位相のずれが生じる。
【００２８】
近年、アクティブマトリクス型液晶表示装置を含む半導体表示装置の高精細化によって画素数が増加するのに伴い、ソース側駆動回路をより高い周波数で駆動する必要が出てきている。そのためには、ソース側駆動回路に入力するクロック信号の周波数も高くすることが必要となる。
【００２９】
クロック信号の周波数が高くなると、クロック信号の、一周期に対する位相のずれの割合が大きくなってしまう。各回路に入力されるクロック信号間の一周期に対する位相のずれの割合が大きくなると、回路間でデータの伝送が行われなかったり、伝送されてもデータを読み込む期間が短いために、伝送後のデジタルデータの位相がずれてしまったりする。
【００３０】
上述したことに鑑み、本発明は、周波数が同じ２つのクロック信号にそれぞれ同期して動作する２つの回路間において、２つのクロック信号間に位相のずれが生じても、データ伝送が行われなかったり、伝送後にデータの位相がずれたりすることなく、確実にデジタル形式のデータの伝送を行うことを課題とする。
【００３１】
【課題を解決するための手段】
本発明人は、単一のクロック信号により駆動する駆動回路において、駆動回路が有する複数の回路に入力されるクロック信号は、互いにその位相にずれを有している、つまり複数の回路は互いに位相がずれているクロック信号にそれぞれ同期して動作していることを前提とした。
【００３２】
各回路にそれぞれ入力されるクロック信号間の位相のずれの大きさ（本明細書において位相差と呼ぶ）は、マイナス半周期分からプラス半周期分までランダムである。そこで本発明人は、あるクロック信号ＣＫ１（第１のクロック信号）に同期している回路Ａから、別のクロック信号ＣＫ２（第２のクロック信号）に同期している回路Ｂにデジタル形式のデータ（デジタルデータ）を伝送するために、ＣＫ１とＣＫ２の位相差を認識し、回路間のデジタルデータの伝送のタイミングをその位相差に対応して調節を行う伝送回路を、回路Ａと回路Ｂとの間に設けた。
【００３３】
なお本明細書においてデジタルデータとは、半導体装置の駆動に関わる全てのデジタル形式の信号を意味する。よってデジタルビデオ信号はデジタルデータに含まれる。
【００３４】
上記構成により、同じ周波数を有する２つのクロック信号にそれぞれ同期している２つの回路間において、クロック信号の位相差に関わらずデジタルデータの伝送を誤りなく行うことができる。具体的には、デジタルデータの伝送が行われなかったり、伝送してもデジタルデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることがなくなる。
【００３５】
以下、本発明の伝送回路の構成について示す。
【００３６】
本発明によって、
第１のクロック信号に同期して動作する第１の回路から、前記第１のクロック信号と周波数が同じ第２のクロック信号に同期して動作する第２の回路へデジタルデータを伝送する伝送回路であって、
前記第１のクロック信号に対して前記第２のクロック信号がゼロ以上半周期以下位相が遅れている場合、前記第１の回路から前記伝送回路に入力された前記第１のクロック信号に同期しているデジタルデータは、前記第２のクロック信号に同期したデジタルデータに変換されて前記伝送回路から出力され、前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされて保持され、
前記第１のクロック信号に対して前記第２のクロック信号がゼロ以上半周期以下位相が進んでいる場合、前記第１の回路から前記伝送回路に入力された前記第１のクロック信号に同期しているデジタルデータは、そのまま若しくは反転して、前記伝送回路から出力され、前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされて保持されることを特徴とする伝送回路が提供される。
【００３７】
本発明によって、
第１のクロック信号に同期して動作する第１の回路から、前記第１のクロック信号と周波数が同じ第２のクロック信号に同期して動作する第２の回路へデジタルデータを伝送する伝送回路であって、
前記第１のクロック信号及び前記第２のクロック信号は前記伝送回路に入力されており、
前記第１のクロック信号に対して前記第２のクロック信号がゼロ以上半周期以下位相が遅れている場合、前記第１の回路から前記伝送回路に入力された前記第１のクロック信号に同期しているデジタルデータは、前記第２のクロック信号に同期したデジタルデータに変換されて前記伝送回路から出力され、前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされて保持され、
前記第１のクロック信号に対して前記第２のクロック信号がゼロ以上半周期以下位相が進んでいる場合、前記第１の回路から前記伝送回路に入力された前記第１のクロック信号に同期しているデジタルデータは、そのまま若しくは反転して、前記伝送回路から出力され、前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされて保持されることを特徴とする伝送回路が提供される。
【００３８】
本発明によって、
第１のクロック信号に同期して動作する第１の回路から、前記第１のクロック信号と周波数が同じ第２のクロック信号に同期して動作する第２の回路へデジタルデータを伝送する伝送回路であって、
前記伝送回路は複数の論理回路を有しており、
前記伝送回路は、前記第１のクロック信号と前記第２のクロック信号の位相差によって、前記伝送回路に入力されたデジタルデータをそのまま若しくは反転させて出力するか、または前記伝送回路に入力されたデジタルデータを前記第２のクロック信号に同期してサンプリングしそのまま若しくは反転させて出力するかを選択し、前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされ保持されることを特徴とする伝送回路が提供される。
【００３９】
前記論理回路とは、クロックドインバータ、インバータ、ＮＯＲ、ＮＡＮＤ、ＯＲ、ＡＮＤ及びアナログスイッチを含む。
【００４０】
前記第２の回路において前記伝送回路から出力されたデジタルデータの１ビット分がサンプリングされる期間の長さが、前記第１のクロック信号または前記第２のクロック信号の半周期の長さと同じであっても良い。
【００４１】
前記伝送回路を有することを特徴とする半導体装置。
【００４２】
前記半導体装置とは液晶表示装置であっても良い。
【００４３】
前記半導体装置とはＥＬ表示装置であっても良い。
【００４４】
【発明の実施の形態】
図１に本発明の伝送回路を有する駆動回路の一部をブロック図で示す。伝送回路１０１は回路Ａ１０２と回路Ｂ１０３の間に設けられている。回路Ａ１０２はラッチであるラッチＲ１０４を有している。また回路Ｂ１０３はラッチであるラッチＴ１０５を有している。なお、回路Ａ１０２と回路Ｂ１０３はそれぞれ少なくとも１つラッチを有している。
【００４５】
なお本発明において、デジタルデータを送る側の回路と受け取る側の回路は、ラッチに限られず、それぞれデータをサンプリングして一時的に保持する機能を有していれば良い
【００４６】
回路Ａ１０２はクロック信号ＣＫ１に同期して動作しており、回路Ａ１０２が有するラッチＲ１０４もクロック信号ＣＫ１に同期して動作する。そして、回路Ｂ１０３はクロック信号ＣＫ２に同期して動作しており、回路Ｂ１０３が有するラッチＴ１０５もクロック信号ＣＫ２に同期して動作する。
【００４７】
なおクロック信号ＣＫ１とクロック信号ＣＫ２は、周波数が同じである。
【００４８】
ラッチＲ１０４は、回路Ａ１０２に入力されたデジタルデータをクロック信号ＣＫ１に同期してサンプリングし、保持する。そしてラッチＲ１０４はサンプリングされたデジタルデータを、クロック信号ＣＫ１に同期して伝送回路１０１に入力する。本明細書において、伝送回路１０１に入力されるデジタルデータを、伝送前デジタルデータと呼ぶ。
【００４９】
伝送回路１０１にはクロック信号ＣＫ１とクロック信号ＣＫ２とが入力されており、クロック信号ＣＫ１とクロック信号ＣＫ２の位相のずれを認識する。
【００５０】
そしてクロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期以下だけ遅れている場合、伝送回路１０１はクロック信号ＣＫ２に同期して開閉するスイッチとして働く。よって、伝送回路１０１に入力された伝送前デジタルデータは、伝送後デジタルデータに変換されてクロック信号ＣＫ２に同期して出力される。伝送回路１０１から出力された伝送後デジタルデータは、クロック信号ＣＫ２に同期して回路Ｂ１０３が有するラッチＴ１０５にサンプリングされて、保持される。
【００５１】
逆にクロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期以下だけ進んでいる場合、伝送回路１０１は常に開の状態にあるスイッチとして働く。よって、伝送回路１０１に入力された伝送前デジタルデータは、そのまま伝送後デジタルデータとして出力される。伝送回路１０１から出力された伝送後デジタルデータは、クロック信号ＣＫ２に同期して回路Ｂ１０３が有するラッチＴ１０５にサンプリングされて保持される。
【００５２】
上述した本発明の伝送回路の動作を、図２及び図３に示したタイミングチャートを用いて詳しく説明する。
【００５３】
図２に、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相がゼロ以上半周期以下だけ遅れている場合のタイミングチャートを示す。
【００５４】
ラッチＲ１０４はクロック信号ＣＫ１に同期して動作している。クロック信号ＣＫ１がＨｉ（Ｈｉｇｈ）のとき、ラッチＲ１０４は、ラッチＲ１０４の外部から入力されたデジタルデータの１ビット分の読み込み（サンプリング）を行うサンプルモード（Ｓ）となる。またクロック信号ＣＫ１がＬｏ（Ｌｏｗ）のとき、ラッチＲ１０４は、読み込んだ１ビット分のデジタルデータを保持するホールドモード（Ｈ）となる。
【００５５】
伝送回路１０１は、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相がゼロ以上半周期分以下だけ遅れていることを認識する。よって伝送回路１０１はクロック信号ＣＫ２に同期して、サンプリングとサンプリングしたデジタルデータを保持する動作を繰り返す。
【００５６】
伝送回路１０１に保持された伝送前デジタルデータは、伝送後デジタルデータとして伝送回路１０１から出力される。
【００５７】
回路Ｂ１０３の有するラッチＴ１０５は、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相がゼロ以上半周期以下だけ遅れている場合と同様に、クロック信号ＣＫ２に同期して動作している。具体的には、ラッチＴ１０５は、クロック信号ＣＫ２がＬｏのとき、伝送後デジタルデータの１ビット分の読み込みを行うサンプルモード（Ｓ）となる。逆にクロック信号ＣＫ２がＨｉのとき、ラッチＴ１０５は、読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモード（Ｈ）となる。
【００５８】
伝送回路１０１から出力された伝送後デジタルデータは、ＣＫ２に同期してラッチＴ１０５にサンプリングされ、保持される。
【００５９】
次に、図３に、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相がゼロ以上半周期以下だけ進んでいる場合のタイミングチャートを示す。
【００６０】
ラッチＲ１０４はクロック信号ＣＫ１に同期して動作している。クロック信号ＣＫ１がＨｉのとき、ラッチＲ１０４は、ラッチＲ１０４の外部から入力されたデジタルデータの１ビット分の読み込み（サンプリング）を行うサンプルモード（Ｓ）となる。またクロック信号ＣＫ１がＬｏのとき、ラッチＲ１０４は、読み込んだ１ビット分のデジタルデータを保持するホールドモード（Ｈ）となる。
【００６１】
伝送回路１０１は、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相がゼロ以上半周期分以下だけ進んでいることを認識する。よって伝送回路１０１は常に開状態のスイッチとして働く。具体的には、伝送回路１０１は常にラッチＲ１０４が出力する伝送前デジタルデータの読み込み（サンプリング）を行うサンプルモード（Ｓ）になっている。
【００６２】
このように、伝送回路１０１に入力された伝送前デジタルデータは、そのまま伝送後デジタルデータとして伝送回路１０１から出力される。
【００６３】
回路Ｂ１０３の有するラッチＴ１０５は、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相がゼロ以上半周期以下だけ遅れている場合と同様に、クロック信号ＣＫ２に同期して動作している。具体的には、ラッチＴ１０５は、クロック信号ＣＫ２がＬｏのとき伝送後デジタルデータの１ビット分の読み込みを行うサンプルモード（Ｓ）となる。逆にクロック信号ＣＫ２がＨｉのとき、ラッチＴ１０５は、読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモード（Ｈ）となる。
【００６４】
伝送回路１０１から出力された伝送後デジタルデータは、ＣＫ２に同期してラッチＴ１０５にサンプリングされ、保持される。
【００６５】
このように、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、伝送回路１０１がラッチＲ１０４から出力される伝送前デジタルデータの１ビット分を読み込むサンプルモードの期間を、クロック信号の半周期分以上確保することができる。また、ラッチＴ１０５が伝送回路１０１から出力される伝送後デジタルデータの１ビット分を読み込むサンプルモードの期間も、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号の半周期分確保することができる。
【００６６】
なお、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差がない場合、または位相差がちょうどクロック信号の半周期分だけ存在している場合、伝送回路は、クロック信号ＣＫ２に同期して動作していても良いし、常に開状態のスイッチとして動作していても良い。
【００６７】
上記構成により、同じ周波数を有する２つのクロック信号にそれぞれ同期している２つの回路間において、クロック信号の位相差に関わらずデジタルデータの伝送を誤りなく行うことができる。具体的には、デジタルデータが伝送される回路において、１ビット分のデジタルデータを読み込む期間がクロック信号の半周期分より少ないために、デジタルデータの伝送が行われなかったり、伝送してもデジタルデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることがなくなる。
【００６８】
なお、本発明の伝送回路が有する論理回路の種類と個数、及びその組み合わせは様々である。伝送回路は、以下３つの機能を有する。▲１▼クロック信号ＣＫ１とクロック信号ＣＫ２の位相差を認識する機能。▲２▼入力された伝送前デジタルデータを、そのまま若しくは反転させて出力するか、クロック信号ＣＫ２に同期してサンプリングしてそのまま若しくは反転させて出力するか、のいずれかの動作を該位相差により選択する機能。▲３▼選択された該動作を行う機能とを有していれば良い。
【００６９】
なお本明細書で論理回路とは、入力に加えられた１と０の組み合わせに対し、論理的な判断を行い、それぞれに対応した１と０の組み合わせを出力する基本回路のことを指す。例えば、論理回路としてクロックドインバータ、インバータ、ＮＯＲ、ＮＡＮＤ、ＯＲ、ＡＮＤ及びアナログスイッチが挙げられる。
【００７０】
また、本実施の形態では、ラッチＲ１０４はクロック信号ＣＫ１がＨｉのときサンプルモード（Ｓ）、クロック信号ＣＫ１がＬｏのときホールドモード（Ｈ）とした。またラッチＴ１０５はクロック信号ＣＫ２がＬｏのときサンプルモード（Ｓ）、クロック信号ＣＫ２がＨｉのときホールドモード（Ｈ）とした。しかし本発明はこの構成に限定されない。逆に、ラッチＲ１０４をクロック信号ＣＫ１がＬｏのときサンプルモード（Ｓ）、クロック信号ＣＫ１がＨｉのときホールドモード（Ｈ）となるようにしても良い。また、ラッチＴ１０５をクロック信号ＣＫ２がＨｉのときサンプルモード（Ｓ）、クロック信号ＣＫ２がＬｏのときホールドモード（Ｈ）となるようにしても良い。伝送回路において、伝送前デジタルデータの１ビット分がサンプリングされる際、そのサンプリングの期間がクロック信号の半周期分の長さであれば、ラッチＲ１０４をどのようなモードで動作させても良い。また、ラッチＴ１０５において、伝送後デジタルデータの１ビット分がサンプリングされる際、そのサンプリングの期間がクロック信号の半周期分の長さであれば、ラッチＴ１０５をどのようなモードで動作させても良い。
【００７１】
【実施例】
以下に、本発明の実施例を説明する。
【００７２】
（実施例１）
本実施例では、図１で示した本発明の伝送回路の具体的な回路図の一例について、図４を用いて説明する。
【００７３】
第１クロックドインバータ３０１、第２クロックドインバータ３０２、第１インバータ３０３、第２インバータ３０４、ＮＯＲ３０５、ＮＡＮＤ３０６、アナログスイッチ３０７が図４に示すように設けられている。
【００７４】
本実施例において、第１クロックドインバータ３０１と第２クロックドインバータ３０２の組み合わせは、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差を認識する機能を有する。また、第１インバータ３０３と、第２インバータ３０４と、ＮＯＲ３０５と、ＮＡＮＤ３０６の組み合わせは、伝送回路に入力された伝送前デジタルデータを、そのまま若しくは反転させて出力するか、クロック信号ＣＫ２に同期してサンプリングして出力するか、のいずれかの動作を該位相差により選択する機能を有する。また、アナログスイッチ３０７は、選択された該動作を行う機能を有する。
【００７５】
クロック信号ＣＫ１、クロック信号ＣＫ２は図４に示す配線から伝送回路に入力される。また伝送前デジタルデータは図４に示す配線から入力され、同じく図４に示す配線から伝送後デジタルデータとして出力される。
【００７６】
図５（Ａ）に本発明で用いられるクロックドインバータの一例を等価回路図で示す。クロックドインバータは、入力されるクロック信号ＣＫ及びＣＫｂに同期して、ｉｎから入力される信号を読み込み、読み込んだ信号の極性を反転させてｏｕｔから出力する。なお本明細書においてクロック信号ＣＫの極性を反転させた信号を反転クロック信号ＣＫｂと呼ぶ。
【００７７】
図５（Ａ）に示したクロックドインバータの場合、クロック信号がＨｉの時、ｉｎから入力される信号は極性が反転されてｏｕｔから出力される。逆にクロック信号がＬｏの時、ｉｎから入力された信号はｏｕｔから出力されない。
【００７８】
なお、図５（Ａ）に示したクロックドインバータにおいて、クロック信号ＣＫ及びＣＫｂが入力される位置を入れ替えた場合、クロックドインバータは逆の動作を行う。つまり、クロック信号がＬｏの時、ｉｎから入力される信号は極性が反転されてｏｕｔから出力される。逆にクロック信号がＨｉの時、ｉｎから信号が入力されても、ｏｕｔからは出力が行われない。
【００７９】
本発明で用いられるクロックドインバータは、図５（Ａ）に示した構成に限定されない。
【００８０】
図５（Ｂ）に本発明において用いられるアナログスイッチの一例を、等価回路図で示す。アナログスイッチはＶｉｎ及びＶｉｎｂから入力される信号に同期して動作する。なおＶｉｎｂに入力される信号は、Ｖｉｎに入力される信号の極性を反転させた信号である。
【００８１】
具体的に説明すると、ＶｉｎからＨｉの信号が入力されると、ｉｎから入力された信号がそのままｏｕｔから出力される。ＶｉｎからＬｏの信号が入力されると、ｉｎから信号が入力されてもｏｕｔからは出力が行われない。なお本発明で用いられるアナログスイッチは、図５（Ｂ）に示した構成に限定されない。
【００８２】
図６及び図７を用いて、図４に示した伝送回路の動作について説明する。
【００８３】
伝送回路は、クロック信号ＣＫ１のダウンエッジにおいてクロック信号ＣＫ２がＨｉかＬｏかを判別する。ダウンエッジとは、タイミングチャートにおいて信号がＨｉからＬｏに変わりはじめるポイントを指す。
【００８４】
クロック信号ＣＫ１のダウンエッジにおいて、クロック信号ＣＫ２がＨｉであれば、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ遅れていることを意味する。逆にクロック信号ＣＫ１のダウンエッジにおいて、クロック信号ＣＫ２がＬｏであれば、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ進んでいることを意味する。
【００８５】
クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ遅れている場合、図６に示すようにＮＯＲ３０５から出力される信号は、クロック信号ＣＫ２の極性を反転させたものとなる。よってＮＡＮＤ３０６から出力される信号は、クロック信号ＣＫ２に同期して、クロック信号ＣＫ２がＨｉの時にはＨｉに、クロック信号ＣＫ２がＬｏの時はＬｏになる。
【００８６】
ＮＡＮＤ３０６から出力される信号はアナログスイッチ３０７に入力される。
【００８７】
伝送前デジタルデータを送る側の回路が有するラッチ（図１の場合はラッチＲ１０４）は、クロック信号ＣＫ１に同期して動作している。ラッチＲ１０４は、クロック信号ＣＫ１がＨｉのときラッチＲ１０４に入力されるデジタルデータをサンプリングし、クロック信号ＣＫ１がＬｏのときサンプリングしたデジタルデータを保持している。そしてラッチＲ１０４に保持されているデジタルデータは、アナログスイッチ３０７に入力される。
【００８８】
アナログスイッチ３０７はＮＡＮＤ３０６から入力される信号に同期して動作する。具体的にはＮＡＮＤ３０６からアナログスイッチ３０７に入力される信号がＨｉのときに、アナログスイッチ３０７はラッチＲ１０４から入力された伝送前デジタルデータをサンプリングして、そのまま出力する。そしてＮＡＮＤ３０６からアナログスイッチ３０７に入力される信号がＬｏのときに、アナログスイッチ３０７はラッチＲ１０４から伝送前デジタルデータが入力されても出力を行わない。
【００８９】
アナログスイッチ３０７から出力された信号は、伝送後デジタルデータとして出力される。
【００９０】
上記動作によって、伝送回路に入力された伝送前デジタルデータは伝送後デジタルデータに変換されて、伝送回路から出力される。
【００９１】
伝送後デジタルデータを受け取る側の回路において、該回路が有するラッチ（図１の場合はラッチＴ１０５）は、クロック信号ＣＫ２に同期して伝送後デジタルデータをサンプリングし、保持する。具体的には、クロック信号ＣＫ２がＬｏのときに伝送後デジタルデータの１ビット分の読み込みを行うサンプルモードとなり、Ｈｉのときに読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモードとなる。
【００９２】
次に、クロック信号ＣＫ１の位相に対して、クロック信号ＣＫ２の位相がゼロ以上半周期分以下だけ進んでいる場合について説明する。この場合、図７に示すようにＮＯＲ３０５から出力される信号は常にＬｏとなる。よってＮＡＮＤ３０６から出力される信号は常にＨｉになる。
【００９３】
ＮＡＮＤ３０６から出力される信号はアナログスイッチ３０７に入力される。
【００９４】
伝送前デジタルデータを送る側の回路が有するラッチ（図１の場合はラッチＲ１０４）は、クロック信号ＣＫ１に同期して動作している。ラッチＲ１０４は、クロック信号ＣＫ１がＨｉのときラッチＲ１０４に入力されるデジタルデータをサンプリングし、クロック信号ＣＫ１がＬｏのときサンプリングしたデジタルデータを保持している。そしてラッチＲ１０４に保持されているデジタルデータは、アナログスイッチ３０７に入力される。
【００９５】
ＮＡＮＤ３０６から入力される信号が常にＨｉであるので、アナログスイッチ３０７は、ラッチＲ１０４からＮＡＮＤ３０６に入力された伝送前デジタルデータをそのまま出力する。
【００９６】
アナログスイッチ３０７から出力された信号は、伝送後デジタルデータとして出力される。
【００９７】
上記動作によって伝送回路に入力された伝送前デジタルデータは、伝送後デジタルデータとして伝送回路から出力される。
【００９８】
伝送後デジタルデータを受け取る側の回路において、該回路が有するラッチ（図１の場合はラッチＴ１０５）は、クロック信号ＣＫ２に同期して、伝送後デジタルデータをサンプリングして、保持する。具体的には、クロック信号ＣＫ２がＬｏのときに伝送後デジタルデータの１ビット分の読み込みを行うサンプルモードとなり、クロック信号ＣＫ２がＨｉのとき、読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモードとなる。
【００９９】
このように、伝送回路１０１がラッチＲ１０４から出力される伝送前デジタルデータの１ビット分を読み込むサンプルモードの期間を、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号（ＣＫ１、ＣＫ２）の半周期分以上確保することができる。また、ラッチＴ１０５が伝送回路１０１から出力される伝送後デジタルデータの１ビット分を読み込むサンプルモードの期間も、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号（ＣＫ１、ＣＫ２）の半周期分確保することができる。
【０１００】
上記構成により、同じ周波数を有する２つのクロック信号にそれぞれ同期して動作している２つの回路間において、クロック信号の位相差に関わらずデジタルデータの伝送を誤りなく行うことができる。具体的には、デジタルデータの伝送が行われなかったり、伝送してもデジタルデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることがなくなる。
【０１０１】
なお本発明の伝送回路は、図４に示した論理回路の種類、個数、組み合わせに限られない。
【０１０２】
図４に示した伝送回路は構成が簡単であり、またＴＦＴを用いてアクティブマトリクス基板上に形成することが可能である。その場合、半導体表示装置の画素部に用いられるＴＦＴと同時に形成することが可能であり、その場合、工程数を新たに増やす必要がない。
【０１０３】
（実施例２）
本実施例では、本発明の伝送回路の実施例１とは異なる構成について説明する。図１に示した伝送回路の一例を、具体的な回路図で図８に示す。
【０１０４】
第１クロックドインバータ６０１、第２クロックドインバータ６０２、インバータ６０３、ＮＡＮＤ６０４、ＮＯＲ６０５、第３クロックドインバータ６０６が図８に示すように設けられている。
【０１０５】
本実施例において、第１クロックドインバータ６０１と第２クロックドインバータ６０２の組み合わせは、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差を認識する機能を有する。また、インバータ６０３とＮＡＮＤ６０４とＮＯＲ６０５の組み合わせは、伝送回路に入力された伝送前デジタルデータを、そのまま若しくは反転させて出力するか、クロック信号ＣＫ２に同期してサンプリングしそのまま若しくは反転させて出力するか、のいずれかの動作を該位相差により選択する機能を有する。また、第３クロックドインバータ６０６は、選択された該動作を行う機能を有する。
【０１０６】
クロック信号ＣＫ１、クロック信号ＣＫ２は図８に示す配線から伝送回路に入力される。また伝送前デジタルデータは図８に示す配線から入力され、同じく図８に示す配線から伝送後デジタルデータとして出力される。
【０１０７】
本実施例で用いられるクロックドインバータは図５（Ａ）に示したものを用いることができるが、本発明はこの構成に限定されない。図５（Ａ）に示した以外の構成を有するクロックドインバータを用いても良い。
【０１０８】
図９及び図１０を用いて、図８に示した伝送回路の動作について説明する。
【０１０９】
伝送回路は、クロック信号ＣＫ１のダウンエッジにおいてクロック信号ＣＫ２がＨｉかＬｏかを判別する。
【０１１０】
クロック信号ＣＫ１のダウンエッジにおいて、クロック信号ＣＫ２がＨｉであれば、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ遅れていることを意味する。逆にクロック信号ＣＫ１のダウンエッジにおいて、クロック信号ＣＫ２がＬｏであれば、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ進んでいることを意味する。
【０１１１】
クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ遅れている場合、図９に示すようにＮＡＮＤ６０４から出力される信号は、クロック信号ＣＫ２の極性を反転させたものとなる。よってＮＯＲ６０５から出力される信号は、クロック信号ＣＫ２に同期して、クロック信号ＣＫ２がＨｉの時にはＨｉに、クロック信号ＣＫ２がＬｏの時はＬｏになる。
【０１１２】
ＮＯＲ６０５から出力される信号は第３クロックドインバータ６０６に入力される。
【０１１３】
伝送前デジタルデータを送る側の回路が有するラッチ（図１の場合はラッチＲ１０４）は、クロック信号ＣＫ１に同期して動作している。ラッチＲ１０４は、クロック信号ＣＫ１がＬｏのときラッチＲ１０４に入力されるデジタルデータをサンプリングし、クロック信号ＣＫ１がＨｉのときサンプリングしたデジタルデータを保持している。そしてラッチＲ１０４に保持されているデジタルデータは、第３クロックドインバータ６０６に入力される。
【０１１４】
第３クロックドインバータ６０６はＮＯＲ６０５から入力される信号に同期して動作する。具体的にはＮＯＲ６０５から第３クロックドインバータ６０６に入力される信号がＬｏのときに、第３クロックドインバータ６０６は、ラッチＲ１０４から入力される伝送前デジタルデータをサンプリングし、その極性を反転させて出力する。
【０１１５】
そして逆にＮＯＲ６０５から第３クロックドインバータ６０６に入力される信号がＨｉのときに、第３クロックドインバータ６０６に伝送前デジタルデータが入力されても、第３クロックドインバータ６０６は出力を行わない。上記構成によって第３クロックドインバータ６０６に入力された伝送前デジタルデータは、伝送後デジタルデータとして伝送回路から出力される。
【０１１６】
伝送後デジタルデータを受け取る側の回路において、該回路が有するラッチ（図１の場合はラッチＴ１０５）は、クロック信号ＣＫ２に同期して伝送後デジタルデータをサンプリングし、保持する。具体的には、クロック信号ＣＫ２がＨｉのときに伝送後デジタルデータの１ビット分の読み込みを行うサンプルモードとなり、Ｌｏのときに読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモードとなる。
【０１１７】
次に、クロック信号ＣＫ１の位相に対して、クロック信号ＣＫ２の位相がゼロ以上半周期分以下だけ進んでいる場合について説明する。この場合、図１０に示すようにＮＡＮＤ６０４から出力される信号は常にＨｉとなる。よってＮＯＲ６０５から出力される信号は常にＬｏになる。
【０１１８】
ＮＯＲ６０５から出力される信号は第３クロックドインバータ６０６に入力される。
【０１１９】
伝送前デジタルデータを送る側の回路が有するラッチ（図１の場合はラッチＲ１０４）は、クロック信号ＣＫ１に同期して動作している。ラッチＲ１０４は、クロック信号ＣＫ１がＬｏのときラッチＲ１０４に入力されるデジタルデータをサンプリングし、クロック信号ＣＫ１がＨｉのときサンプリングしたデジタルデータを保持している。そしてラッチＲ１０４に保持されているデジタルデータは、第３クロックドインバータ６０６に入力される。
【０１２０】
第３クロックドインバータ６０６は、ＮＯＲ６０５から入力される信号が常にＬｏなので、ラッチＲ１０４からＮＯＲ６０５に入力された伝送前デジタルデータの極性を反転させて、そのまま伝送後デジタルデータとして伝送回路から出力する。
【０１２１】
伝送後デジタルデータを受け取る側の回路において、該回路が有するラッチ（図１の場合はラッチＴ１０５）は、クロック信号ＣＫ２に同期して、伝送後デジタルデータを読み込んで保持する。具体的には、クロック信号ＣＫ２がＨｉのときに伝送後デジタルデータの１ビット分の読み込みを行うサンプルモードとなり、クロック信号ＣＫ２がＬｏのとき、読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモードとなる。
【０１２２】
このように、伝送回路１０１がラッチＲ１０４から出力される伝送前デジタルデータの１ビット分を読み込むサンプルモードの期間を、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号（ＣＫ１、ＣＫ２）の半周期分以上確保することができる。また、ラッチＴ１０５が伝送回路１０１から出力される伝送後デジタルデータの１ビット分を読み込むサンプルモードの期間も、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号（ＣＫ１、ＣＫ２）の半周期分確保することができる。
【０１２３】
上記構成により、同じ周波数を有する２つのクロック信号にそれぞれ同期して動作している２つの回路間において、クロック信号の位相差に関わらずデジタルデータの伝送を誤りなく行うことができる。具体的には、デジタルデータの伝送が行われなかったり、伝送してもデジタルデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることがなくなる。
【０１２４】
図８に示した伝送回路は構成が簡単であり、またＴＦＴを用いてアクティブマトリクス基板上に形成することが可能である。その場合、半導体表示装置の画素部に用いられるＴＦＴと同時に形成することが可能であり、工程数を新たに増やす必要がない。
【０１２５】
なお本発明の伝送回路は、図８に示した論理回路の種類、個数、組み合わせに限られない。
【０１２６】
（実施例３）
本実施例では、図１で示した本発明の伝送回路の具体的な回路図の、実施例１と実施例２で示した構成とは異なる例について、図１１を用いて説明する。
【０１２７】
第１クロックドインバータ８０１、第２クロックドインバータ８０２、ＮＡＮＤ８０３、アナログスイッチ８０４、インバータで構成されているバッファ８０５が図１１に示すように設けられている。
【０１２８】
本実施例において、第１クロックドインバータ８０１と第２クロックドインバータ８０２の組み合わせは、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差を認識する機能を有する。また、ＮＡＮＤ８０３は、伝送回路に入力された伝送前デジタルデータを、そのまま若しくは反転させて出力するか、クロック信号ＣＫ２に同期してサンプリングしそのまま若しくは反転させて出力するか、のいずれかの動作を該位相差により選択する機能を有する。また、アナログスイッチ８０４とバッファ８０５の組み合わせは、選択された該動作を行う機能を有する。
【０１２９】
クロック信号ＣＫ１、クロック信号ＣＫ２は図１１に示す配線から伝送回路に入力される。また伝送前デジタルデータは図１１に示す配線から入力され、同じく図１１に示す配線から伝送後デジタルデータとして出力される。
【０１３０】
本実施例で用いられるクロックドインバータは図５（Ａ）に示したものを用いることができるが、本発明はこの構成に限定されない。図５（Ａ）に示した以外の構成を有するクロックドインバータを用いても良い。
【０１３１】
また、本実施例で用いられるアナログスイッチは図５（Ｂ）に示したものを用いることができるが、本発明はこの構成に限定されない。図５（Ｂ）に示した以外の構成を有するアナログスイッチを用いても良い。
【０１３２】
図１２及び図１３を用いて、図１１に示した伝送回路の動作について説明する。
【０１３３】
伝送回路は、クロック信号ＣＫ１のダウンエッジにおいてクロック信号ＣＫ２がＨｉかＬｏかを判別する。
【０１３４】
クロック信号ＣＫ１のダウンエッジにおいて、クロック信号ＣＫ２がＨｉであれば、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ遅れていることを意味する。逆にクロック信号ＣＫ１のダウンエッジにおいて、クロック信号ＣＫ２がＬｏであれば、クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ進んでいることを意味する。
【０１３５】
クロック信号ＣＫ１の位相に対してクロック信号ＣＫ２の位相が、ゼロ以上半周期分以下だけ遅れている場合、図１２に示すようにＮＡＮＤ８０３から出力される信号は、クロック信号ＣＫ２の極性を反転させたものとなる。つまりＮＡＮＤ８０３から出力される信号は、クロック信号ＣＫ２に同期して、クロック信号ＣＫ２がＨｉの時にはＬｏに、クロック信号ＣＫ２がＬｏの時はＨｉになる。
【０１３６】
ＮＡＮＤ８０３から出力される信号はアナログスイッチ８０４に入力される。
【０１３７】
伝送前デジタルデータを送る側の回路が有するラッチ（図１の場合はラッチＲ１０４）は、クロック信号ＣＫ１に同期して動作している。ラッチＲ１０４は、クロック信号ＣＫ１がＬｏのときラッチＲ１０４に入力されるデジタルデータをサンプリングし、クロック信号ＣＫ１がＨｉのときサンプリングしたデジタルデータを保持している。そしてラッチＲ１０４に保持されているデジタルデータは、アナログスイッチ８０４に入力される。
【０１３８】
アナログスイッチ８０４はＮＡＮＤ８０３から入力される信号に同期して動作する。具体的にはＮＡＮＤ８０３からアナログスイッチ８０４に入力される信号がＨｉのときに、アナログスイッチ８０４はラッチＲ１０４から入力された伝送前デジタルデータをサンプリングして、そのまま出力する。逆にＮＡＮＤ８０３からアナログスイッチ８０４に入力される信号がＬｏのときに、アナログスイッチ８０４はラッチＲ１０４から伝送前デジタルデータが入力されても出力を行わない。
【０１３９】
アナログスイッチ８０４から出力された信号は、インバータで構成されているバッファ８０５に入力され、その極性が反転されて、伝送後デジタルデータとして出力される。
【０１４０】
上記動作によって、伝送回路に入力された伝送前デジタルデータは伝送後デジタルデータに変換されて、伝送回路から出力される。
【０１４１】
伝送後デジタルデータを受け取る側の回路において、該回路が有するラッチ（図１の場合はラッチＴ１０５）は、クロック信号ＣＫ２に同期して伝送後デジタルデータをサンプリングし、保持する。具体的には、クロック信号ＣＫ２がＨｉのときに伝送後デジタルデータの１ビット分の読み込みを行うサンプルモードとなり、Ｌｏのときに読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモードとなる。
【０１４２】
次に、クロック信号ＣＫ１の位相に対して、クロック信号ＣＫ２の位相がゼロ以上半周期分以下だけ進んでいる場合について説明する。この場合、図１３に示すようにＮＡＮＤ８０３から出力される信号は常にＨｉになる。
【０１４３】
ＮＡＮＤ８０３から出力される信号はアナログスイッチ８０４に入力される。
【０１４４】
伝送前デジタルデータを送る側の回路が有するラッチ（図１の場合はラッチＲ１０４）は、クロック信号ＣＫ１に同期して動作している。ラッチＲ１０４は、クロック信号ＣＫ１がＬｏのときラッチＲ１０４に入力されるデジタルデータをサンプリングし、クロック信号ＣＫ１がＨｉのときサンプリングしたデジタルデータを保持している。そしてラッチＲ１０４に保持されているデジタルデータは、アナログスイッチ８０４に入力される。
【０１４５】
ＮＡＮＤ８０３からアナログスイッチ８０４入力される信号が常にＨｉであるので、アナログスイッチ８０４は、ラッチＲ１０４からＮＡＮＤ８０３に入力された伝送前デジタルデータをそのまま出力する。
【０１４６】
アナログスイッチ８０４から出力された信号はバッファ８０５に入力され、その極性が反転されて、伝送後デジタルデータとして出力される。
【０１４７】
上記動作によって伝送回路に入力された伝送前デジタルデータは、伝送後デジタルデータとして伝送回路から出力される。
【０１４８】
伝送後デジタルデータを受け取る側の回路において、該回路が有するラッチ（図１の場合はラッチＴ１０５）は、クロック信号ＣＫ２に同期して、伝送後デジタルデータをサンプリングして、保持する。具体的には、クロック信号ＣＫ２がＨｉのときに伝送後デジタルデータの１ビット分の読み込みを行うサンプルモードとなり、クロック信号ＣＫ２がＬｏのとき、読み込んだ１ビット分の伝送後デジタルデータを保持するホールドモードとなる。
【０１４９】
このように、伝送回路１０１がラッチＲ１０４から出力される伝送前デジタルデータの１ビット分を読み込むサンプルモードの期間を、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号（ＣＫ１、ＣＫ２）の半周期分以上確保することができる。また、ラッチＴ１０５が伝送回路１０１から出力される伝送後デジタルデータの１ビット分を読み込むサンプルモードの期間も、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差に関わらず、クロック信号（ＣＫ１、ＣＫ２）の半周期分確保することができる。
【０１５０】
上記構成により、同じ周波数を有する２つのクロック信号にそれぞれ同期して動作している２つの回路間において、クロック信号の位相差に関わらずデジタルデータの伝送を誤りなく行うことができる。具体的には、デジタルデータの伝送が行われなかったり、伝送してもデジタルデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることがなくなる。
【０１５１】
なお本発明の伝送回路は、図１１に示した論理回路の種類、個数、組み合わせに限られない。
【０１５２】
図１１に示した伝送回路は構成が簡単であり、またＴＦＴを用いてアクティブマトリクス基板上に形成することが可能である。その場合、半導体表示装置の画素部に用いられるＴＦＴと同時に形成することが可能であり、その場合、工程数を新たに増やす必要がない。
【０１５３】
（実施例４）
本発明の伝送回路は、その駆動回路内において、デジタル方式の信号の伝送を行っている半導体表示装置（液晶表示装置、ＥＬ表示装置等）に用いることが可能である。なお本明細書において駆動回路とは、画像の表示に関与する信号を生成するための回路を意味する。本実施例では、半導体表示装置の駆動回路内に伝送回路を設けている半導体表示装置の一例を示す。
【０１５４】
図１４に、本実施例の半導体表示装置の上面図を示す。基板（アクティブマトリクス基板）７００上に、ソース側駆動回路７０１、ゲート側駆動回路７０２、画素部７０３、第１伝送回路７０４、第２伝送回路７０５、第１メモリ７０６、第２メモリ７０７、マイクロプロセッサ７０８が設けられている。なお本実施例ではゲート側駆動回路を２つ設けたが、ゲート側駆動回路を１つだけ設ける構成にしても良い。またソース側駆動回路も１つに限定されず、２つ設ける構成にしても良い。
【０１５５】
第１メモリ７０６、第２メモリ７０７はそれぞれラッチを有している。またソース側駆動回路７０１はラッチを有しており、該ラッチはデータを一時的に保持する機能を有している。
【０１５６】
第１メモリ７０６はクロック信号ＣＫ１、第２メモリはクロック信号ＣＫ２、ソース側駆動回路が有するラッチはクロック信号ＣＫ３に同期して動作しているとする。なおクロック信号ＣＫ１、ＣＫ２、ＣＫ３は全て周波数が同じである。
【０１５７】
マイクロプロセッサ７０８から、第１メモリ７０６と第２メモリ７０７にそれぞれデジタルデータが入力される。第１メモリ７０６はクロック信号ＣＫ１に同期して、マイクロプロセッサ７０８から入力されるデジタルデータをサンプリングし、保持する。第２メモリ７０７はクロック信号ＣＫ２に同期して、マイクロプロセッサ７０８から入力されるデジタルデータをサンプリングし、保持する。
【０１５８】
第１伝送回路７０４は、第１メモリ７０６から出力される伝送前のデジタルデータを、伝送後のデジタルデータとしてソース側駆動回路７０１が有するラッチに入力する。第２伝送回路７０５は、第２メモリ７０７から出力される伝送前のデジタルデータを、伝送後のデジタルデータとしてソース側駆動回路７０１が有するラッチに入力する。
【０１５９】
ソース側駆動回路７０１が有するラッチは、第１伝送回路７０４及び第２伝送回路７０５からソース側駆動回路７０１に入力された伝送後デジタルデータを、クロック信号ＣＫ３に同期してサンプリングし、保持する。
【０１６０】
上記構成によって、ソース側駆動回路をより高い周波数で駆動して、クロック信号の周波数を高くし、クロック信号の一周期に対する位相のずれの割合が大きくなっても、回路間でデータの伝送が行われなかったり、伝送されてもデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることを防ぐことが可能になる
【０１６１】
また本発明の伝送回路は、ＴＦＴを用いてアクティブマトリクス基板上に形成することが可能である。そのため半導体表示装置の画素部に用いられるＴＦＴと同時に形成することが可能であり、その場合、工程数を新たに増やす必要がない。
【０１６２】
なお本実施例は、実施例１から実施例３のいずれの実施例とも組み合わせることが可能である。
【０１６３】
（実施例５）
本実施例においては、本発明の半導体表示装置の１つである液晶表示装置が有する、液晶パネルの作製方法の例を、図１５〜図１９を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路の一部（ソース側駆動回路、ゲート側駆動回路、Ｄ／Ａ変換回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１６４】
図１５（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１６５】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図１５（Ａ））
【０１６６】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図１５（Ｂ））
【０１６７】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１５（Ｃ））
【０１６８】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図１５（Ｄ））
【０１６９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶〜５×１０¹⁹atoms／cm³の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図１６（Ａ））
【０１７０】
次に、マスク層６００８をフッ酸などにより除去して、図１５（Ｄ）と図１６（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【０１７１】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１６（Ｂ））
【０１７２】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１７３】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図１６（Ｃ））
【０１７４】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図１６（Ｄ））
【０１７５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺）と表す。（図１７（Ａ））
【０１７６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素が添加されて不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）と表す。（図１７（Ｂ））
【０１７７】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１７（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１７８】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０¹⁶〜５×１０¹⁸atoms／cm³であり、図１６（Ａ）および図１７（Ａ）と図１７（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）と表す。（図１７（Ｃ））
【０１７９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１８０】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２を形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。本発明では、シリコン（Ｓｉ）膜とＷＮ膜とＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とＳｉとを積層したもの、Ｍｏを有するＷの膜、またはＭｏを有するＴａの膜を用いてゲート電極としても良い。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）を行っても良い。
【０１８１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１７（Ｂ）で形成した不純物領域（ｎ⁺）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図１７（Ｄ））
【０１８２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１８（Ａ））
【０１８３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ₄とＣｌ₂とＢＣｌ₃との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。（図１８（Ｂ））
【０１８４】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１８５】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１８（Ｃ））
【０１８６】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１９）
【０１８７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１８８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１９では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１８９】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体表示装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線を低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部のサイズ（画面サイズ）が４インチクラス以上の半導体表示装置にも適用することができる。
【０１９０】
なお、本実施例においては透過型の液晶パネルについて説明した。しかし、本発明はこれに限定されるわけではなく、反射型の液晶パネルにも用いることができる。
【０１９１】
なお本実施例は、実施例１から実施例４のいずれの実施例とも組み合わせることが可能である。
【０１９２】
（実施例６）
上述の本発明の半導体表示装置の１つである液晶表示装置には、ネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１９３】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２０に示す。図２０に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２０に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０１９４】
図２０に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０１９５】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１９６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１９７】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０１９８】
なお本実施例は、実施例１から実施例５のいずれの実施例とも組み合わせることが可能である。
【０１９９】
（実施例７）
本発明の伝送回路は様々な半導体表示装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置）に用いることができる。即ち、それら半導体表示装置を表示媒体として組み込んだ電子機器全てに本発明の伝送回路を適用できる。
【０２００】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２１、図２２及び図２３に示す。
【０２０１】
図２１（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、表示装置７００３、キーボード７００４で構成される。本発明を映像入力部７００２、表示装置７００３やその他の信号制御回路に適用することができる。
【０２０２】
図２１（Ｂ）はビデオカメラであり、本体７１０１、表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。本発明を表示装置７１０２、音声入力部７１０３やその他の信号制御回路に適用することができる。
【０２０３】
図２１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、表示装置７２０５で構成される。本発明は表示装置７２０５やその他の信号制御回路に適用できる。
【０２０４】
図２１（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、表示装置７３０２、アーム部７３０３で構成される。本発明は表示装置７３０２やその他の信号制御回路に適用することができる。
【０２０５】
図２１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置７４０２やその他の信号制御回路に適用することができる。
【０２０６】
図２２（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置７６０１、スクリーン７６０２で構成される。本発明は表示装置７６０１やその他の信号制御回路に適用することができる。
【０２０７】
図２２（Ｂ）はリア型プロジェクターであり、本体７７０１、光源光学系及び表示装置７７０２、ミラー７７０３、ミラー７７０４、スクリーン７７０５で構成される。本発明は表示装置７７０２やその他の信号制御回路に適用することができる。
【０２０８】
なお、図２２（Ｃ）は、図２２（Ａ）及び図２２（Ｂ）中における光源光学系及び表示装置７６０１、７７０２の構造の一例を示した図である。光源光学系及び表示装置７６０１、７７０２は、光源光学系７８０１、ミラー７８０２、７８０４〜７８０６、ダイクロイックミラー７８０３、光学系７８０７、表示装置７８０８、位相差板７８０９、投射光学系７８１０で構成される。投射光学系７８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置７８０８を三つ使用しているため三板式と呼ばれている。また、図２２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。
【０２０９】
また、図２２（Ｄ）は、図２２（Ｃ）中における光源光学系７８０１の構造の一例を示した図である。本実施例では、光源光学系７８０１は、リフレクター７８１１、光源７８１２、レンズアレイ７８１３、７８１４、偏光変換素子７８１５、集光レンズ７８１６で構成される。なお、図２２（Ｄ）に示した光源光学系は一例であって、この構成に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２１０】
図２２（Ｃ）は三板式の例を示したが、図２３（Ａ）は単板式の一例を示した図である。図２３（Ａ）に示した光源光学系及び表示装置は、光源光学系７９０１、表示装置７９０２、投射光学系７９０３、位相差板７９０４で構成される。投射光学系７９０３は、投射レンズを備えた複数の光学レンズで構成される。図２３（Ａ）に示した光源光学系及び表示装置は図２２（Ａ）及び図２２（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９０１は図２２（Ｄ）に示した光源光学系を用いればよい。なお、表示装置７９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【０２１１】
また、図２３（Ｂ）に示した光源光学系及び表示装置は、図２３（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板７９０５を用いて表示映像をカラー化している。図２３（Ｂ）に示した光源光学系及び表示装置は図２２（Ａ）及び図２２（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。
【０２１２】
また、図２３（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置７９１６にマイクロレンズアレイ７９１５を設け、ダイクロイックミラー（緑）７９１２、ダイクロイックミラー（赤）７９１３、ダイクロイックミラー（青）７９１４を用いて表示映像をカラー化している。投射光学系７９１７は、投射レンズを備えた複数の光学レンズで構成される。図２３（Ｃ）に示した光源光学系及び表示装置は図２２（Ａ）及び図２２（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【０２１３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。なお本実施例は、実施例１から実施例６のいずれの実施例とも組み合わせることが可能である。
【０２１４】
【発明の効果】
本発明は、上記構成を有する伝送回路を、周波数が同じ２つのクロック信号にそれぞれ同期してデジタルデータの伝送を行っている回路間に設けることで、該クロック信号が位相差を有していても、デジタルデータを受け取る側の回路のサンプルモードの期間の長さを、クロック信号の半周期分以上確保することができる。
【０２１５】
これによってクロック信号の位相差に関わらず、同じ周波数を有する２つのクロック信号にそれぞれ同期して動作している２つの回路間において、デジタルデータの伝送を誤りなく行うことができる。具体的には、デジタルデータの伝送が行われなかったり、伝送してもデジタルデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることがなくなる。
【０２１６】
さらに、ソース側駆動回路をより高い周波数で駆動して、クロック信号の周波数を高くし、クロック信号の一周期に対する位相のずれの割合が大きくなっても、回路間でデータの伝送が行われなかったり、伝送されてもデータを読み込む期間が短いために伝送後のデジタルデータの位相がずれてしまったりすることを防ぐことが可能になる
【０２１７】
また本発明の伝送回路は構成が簡単であり、ＴＦＴを用いてアクティブマトリクス基板上に形成することが可能である。そのため半導体表示装置の画素部に用いられるＴＦＴと同時に形成することが可能であり、その場合、工程数を新たに増やす必要がない。
【０２１８】
なお本発明は、デジタル駆動の半導体表示装置だけではなく、駆動回路内でデジタルデータの処理を行っているアナログ駆動の半導体表示装置にも適用することは可能である。
【０２１９】
またさらに本発明の伝送回路は、表示を行う半導体表示装置のみではなく、あらゆる半導体装置に用いることが可能である。本発明の伝送回路は、同じ周波数のクロック信号で同期して動作する、デジタルデータの伝送を行う回路間において設けることが可能である。
【図面の簡単な説明】
【図１】 本発明の伝送回路を用いた駆動回路の一部。
【図２】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図３】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図４】 本発明の伝送回路の回路図。
【図５】 本発明の伝送回路に用いられるクロックドインバータ及びアナログスイッチの等価回路図。
【図６】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図７】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図８】 本発明の伝送回路の回路図。
【図９】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図１０】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図１１】 本発明の伝送回路を有するアクティブマトリクス基板の上面図。
【図１２】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図１３】 本発明の伝送回路の駆動方法を示すタイミングチャート。
【図１４】 本発明の伝送回路を有するアクティブマトリクス基板の上面図。
【図１５】 本発明の半導体表示装置の一例である液晶表示装置の作製方法を示す図。
【図１６】 本発明の半導体表示装置の一例である液晶表示装置の作製方法を示す図。
【図１７】 本発明の半導体表示装置の一例である液晶表示装置の作製方法を示す図。
【図１８】 本発明の半導体表示装置の一例である液晶表示装置の作製方法を示す図。
【図１９】 本発明の半導体表示装置の一例である液晶表示装置の作製方法を示す図。
【図２０】 無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。
【図２１】 本発明を用いた電子機器の図。
【図２２】 本発明の半導体表示装置の一例である液晶表示装置を用いたプロジェクターの図。
【図２３】 本発明の半導体表示装置の一例である液晶表示装置を用いたプロジェクターの図。
【図２４】 アナログ駆動のアクティブマトリクス型液晶表示装置の回路図。
【図２５】 デジタル駆動のアクティブマトリクス型液晶表示装置の回路図。
【符号の説明】
１０１ 伝送回路
１０２ 回路Ａ
１０３ 回路Ｂ
１０４ ラッチＲ
１０５ ラッチＴ

Claims (7)

1. 第１のクロック信号に同期して動作する第１の回路から、前記第１のクロック信号と周波数が同じ第２のクロック信号に同期して動作する第２の回路へデジタルデータを伝送する伝送回路であって、
   前記伝送回路は複数の論理回路を有しており、
   前記伝送回路は、前記伝送回路に入力されたデジタルデータをそのまま若しくは反転させて出力するか、または前記伝送回路に入力されたデジタルデータを前記第２のクロック信号に同期してサンプリングしそのまま若しくは反転させて出力するかを前記第１のクロック信号と前記第２のクロック信号の位相差によって、選択し、前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされ保持されることを特徴とする伝送回路。
2. 請求項１において、前記論理回路とは、クロックドインバータ、インバータ、ＮＯＲ、ＮＡＮＤ、及びアナログスイッチを含むことを特徴とする伝送回路。
3. 第１のクロック信号に同期して動作する第１の回路から、前記第１のクロック信号と周波数が同じ第２のクロック信号に同期して動作する第２の回路へデジタルデータを伝送する伝送回路であって、
   前記第１のクロック信号と前記第２のクロック信号の位相差によってＨｉｇｈまたはＬｏｗの信号を出力する論理回路と、
   前記ＨｉｇｈまたはＬｏｗの信号によって、前記伝送回路に入力されたデジタルデータをそのまま若しくは反転させて出力する第１の動作、または前記伝送回路に入力されたデジタルデータを前記第２のクロック信号に同期してサンプリングしそのまま若しくは反転させて出力する第２の動作を選択する論理回路と、
   前記選択された第１の動作または第２の動作を行う論理回路とを有し、
   前記伝送回路から出力されたデジタルデータは前記第２の回路において前記第２のクロック信号に同期してサンプリングされ保持されることを特徴とする伝送回路。
4. 請求項１乃至請求項３のいずれか１項において、前記第２の回路において前記伝送回路から出力されたデジタルデータの１ビット分がサンプリングされる期間の長さが、前記第１のクロック信号または前記第２のクロック信号の半周期の長さと同じであることを特徴とする伝送回路。
5. 請求項１乃至請求項４のいずれか１項に記載の前記伝送回路を有することを特徴とする半導体装置。
6. 請求項５に記載の前記半導体装置とは液晶表示装置であることを特徴とする半導体装置。
7. 請求項５に記載の前記半導体装置とはＥＬ表示装置であることを特徴とする半導体装置。

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