KR101132018B1

KR101132018B1 - 전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치

Info

Publication number: KR101132018B1
Application number: KR1020100066486A
Authority: KR
Inventors: 이재호; 박진수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2012-04-02
Also published as: CN102314946A; CN102314946B; US20120008391A1; KR20120005815A; US8427869B2

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 블럭, 블럭 인에이블 신호에 응답하여 상기 메모리 블럭을 선택하기 위한 양의 전위 또는 음의 전위를 갖는 블럭 선택 신호를 출력하는 블럭 디코더 회로, 및 상기 블럭 선택 신호에 응답하여 상기 해당 메모리 블럭에 동작 전압을 전달하기 위한 동작 전압 전달부를 포함한다. 상기 블럭 디코더 회로는 입력되는 어드레스 신호들이 상기 해당 메모리 블럭의 어드레스와 일치할 경우 상기 블럭 인에이블 신호에 응답하여 인에이블 신호를 출력하기 위한 블럭 어드레스 디코더와, 상기 인에이블 신호에 응답하여 제어 노드에 고전압을 인가하기 위한 고전압 인가 회로와, 음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 음전압 인가 회로와 상기 인에이블 신호에 응답하여 상기 음전압 인에이블 신호를 생성하기 위한 제어 신호 생성 회로를 포함한다.

Description

전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치{Voltage switch circuit and a non volatile memory device using the same}

본 발명은 전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치에 관한 것으로, 음의 전압 및 양의 전압을 스위칭하여 메모리 블럭의 워드라인에 전달할 수 있는 전압 스위치 회로를 이용한 불휘발성 메모리 장치에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 불휘발성 메모리에 관한 연구가 활발히 진행되고 있다.

불휘발성 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 불휘발성 메모리는 주로 NAND형 플래시 메모리가 사용된다.

최근 NAND형 플래시 메모리 소자는 메모리 셀의 문턱 전압 분포를 음의 영역까지 세밀하게 제어하여 문턱 전압 분포의 마진을 개선하려는 노력을 진행 중이다. 이처럼 메모리 셀의 문턱 전압 분포를 음의 영역에서 정확하게 제어하기 위해서는 0V 보다 낮은 음의 전압을 검증 전압으로 사용하여야 한다.

일반적으로, NAND형 플래시 메모리 소자는 메모리 셀의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하기 위하여 블럭(block) 단위로 메모리 셀 어레이를 선택하기 위한 블럭 선택 회로가 필요하다. 그러나 종래 기술에 따른 블럭 선택 회로는 양의 전압을 선택된 메모리 셀 어레이에 전송할 수 있으나, 음의 전압을 선택된 메모리 셀 어레이에 전송할 수 없다. 이로 인하여 선택된 메모리 셀 어레이의 메모리 셀들은 문턱 전압 분포들이 양의 영역에만 존재하게 되어 다수의 문턱 전압 분포를 갖는 멀티 레벨 셀의 경우 문턱 전압 분포간의 간격이 좁아지게 된다.

본 발명이 이루고자 하는 기술적 과제는 트리플 웰 고전압 트랜지스터를 이용하여 고전압 및 음의 전압을 스위칭할 수 있는 전압 스위치 회로 및 이를 이용하여 선택된 메모리 블럭의 워드라인에 고전압 및 음의 전압을 인가하는 불휘발성 메모리 장치를 제공하는 데 있다.

본 발명의 일실시 예에 따른 전압 스위치 회로는 인에이블 신호에 응답하여 제어 노드에 고전압을 인가하기 위한 고전압 인가 회로와, 음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 음전압 인가 회로와, 상기 인에이블 신호에 응답하여 상기 음전압 인에이블 신호를 생성하기 위한 제어 신호 생성 회로, 및 상기 제어 노드의 전위에 응답하여 양의 전위 또는 음의 전위을 갖는 입력 전압을 출력 전압으로 스위칭하기 위한 스위칭 회로를 포함한다.

본 발명의 일실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 블럭, 블럭 인에이블 신호에 응답하여 상기 메모리 블럭을 선택하기 위한 양의 전위 또는 음의 전위 갖는 블럭 선택 신호를 출력하는 블럭 디코더 회로, 및 상기 블럭 선택 신호에 응답하여 상기 해당 메모리 블럭에 동작 전압을 전달하기 위한 동작 전압 전달부를 포함한다.

상기 블럭 디코더 회로는 입력되는 어드레스 신호들이 상기 해당 메모리 블럭의 어드레스와 일치할 경우 상기 블럭 인에이블 신호에 응답하여 인에이블 신호를 출력하기 위한 블럭 어드레스 디코더와, 상기 인에이블 신호에 응답하여 제어 노드에 고전압을 인가하기 위한 고전압 인가 회로와, 음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 음전압 인가 회로와 상기 인에이블 신호에 응답하여 상기 음전압 인에이블 신호를 생성하기 위한 제어 신호 생성 회로를 포함한다.

본 발명의 일실시 예에 따르면, 트리플 웰 고전압 트랜지스터를 이용하여 고전압 및 음의 전압을 스위칭할 수 있는 전압 스위치 회로 및 이를 이용하여 선택된 메모리 블럭의 워드라인에 고전압 및 음의 전압을 인가하는 불휘발성 메모리 장치를 제공할 수 있다.

도 1은 본 발명의 일실시 예에 따른 전압 스위치 회로의 회로도이다.
도 2는 본 발명의 일실시 예에 따른 제어 신호 생성 회로의 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 제어 신호 생성 회로의 회로도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 제어 신호 생성 회로의 회로도이다.
도 5는 본 발명의 전압 스위치 회로를 이용한 불휘발성 메모리 장치의 회로도이다.
도 6은 글로벌 워드라인에 양의 전압을 인가하는 노멀 동작 및 음의 전압을 인가하는 음전압 인가 동작을 위한 스위치 회로를 나타내는 회로도이다.
도 7a 내지 도 7d는 트리플 웰 고전압 트랜지스터의 인가 전압을 나타내는 소자의 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일실시 예에 따른 전압 스위치 회로의 회로도이다.

도 1을 참조하면, 전압 스위치 회로는 고전압 인가 회로(11), 음전압 인가 회로(12) 및 스위치 회로(13)를 포함한다.

고전압 인가회로(11)는 다수의 인버터(IV1 및 IV2), 트리플 웰 고전압 트랜지스터(THVN1), 디플리션 NMOS 트랜지스터(DNMOS) 및 고전압 PMOS 트랜지스터(HVP)를 포함한다. 인버터(IV1)는 인에이블 신호(EN_N)의 반전 신호인 반전 인에이블 신호(EN)를 노드(A)에 출력한다. 인버터(IV2)는 반전 인에이블 신호(EN)를 반전시켜 고전압 PMOS 트랜지스터(HVP)의 게이트에 출력한다. 디플리션 NMOS 트랜지스터(DNMOS) 및 고전압 PMOS 트랜지스터(HVP)는 고전압(VPOS) 단자와 출력 노드(B) 사이에 직렬 연결된다. 디플리션 NMOS 트랜지스터(DNMOS)의 게이트는 출력 노드(B)와 연결되고, 고전압 PMOS 트랜지스터(HVP)의 게이트는 인버터(IV2)의 출력 노드와 연결된다. 트리플 웰 고전압 트랜지스터(THVN1)는 노드(A)와 출력 노드(B) 사이에 연결되고, 제어 신호(VCON)에 응답하여 반전 인에이블 신호(EN)를 출력 노드(B)에 전송한다. 제어 신호(VCON)는 인에이블 신호(EN_N)의 반전된 신호이거나, 인에이블 신호(EN_N)가 하이 레벨로 인가될 때 음전압 전위를 갖는 신호이다.

예를 들어 로우 레벨의 인에이블 신호(EN_N)와 하이 레벨의 제어 신호(VCON)가 입력되는 경우, 트리플 웰 고전압 트랜지스터(THVN1)는 하이 레벨의 제어 신호(VCON)에 응답하여 하이 레벨의 반전 인에이블 신호(EN)를 출력 노드(B)에 전송한다. 이로 인하여 출력 노드(B)는 반전 인에이블 신호(EN)의 로직 레벨만큼 전위가 상승하게 되고, 디플리션 NMOS 트랜지스터(DNMOS)는 출력 노드(B)의 전위에 응답하여 고전압(VPOS)을 고전압 PMOS 트랜지스터(HVP)에 전송한다. 고전압 PMOS 트랜지스터(HVP)는 인버터(IV2)에서 출력되는 로우 레벨의 출력 신호에 응답하여 턴온되어 고전압(VPOS)을 출력 노드(B)에 인가하여 출력 노드(B)의 전위는 더욱 상승하게 된다. 이로 인하여 디플리션 NMOS 트랜지스터(DNMOS)를 통해 흐르는 전류량이 더욱 증가하게 되어 출력 노드(B)는 고전압(VPOS) 레벨로 상승하게 된다.

음전압 인가회로(12)는 음전압 인에이블 신호(NEG_EN)에 응답하여 블럭 선택 신호(BLKWL)가 음전압이 되도록 출력 노드(B)에 음전압(VNEG)을 인가한다.

음전압 인가회로(12)는 트리플 웰 고전압 트랜지스터(THVN2)로 구성될 수 있다. 트리플 웰 고전압 트랜지스터(THVN2)는 출력 노드(B)와 음전압(VNEG) 단자 사이에 연결되고, 음전압 인에이블 신호(NEG_EN)에 응답하여 음전압(VNEG)을 출력 노드(B)에 전송한다.

예를 들어 출력 노드(B)에 음전압(VNEG)이 인가되는 경우 고전압 인가회로(11)의 트리플 웰 고전압 트랜지스터(THVN1)는 출력 노드(B)의 음전압(VNEG)이 인버터(IV1)에 인가되는 것을 방지하여 인버터(IV1)가 손상되는 것을 방지할 수 있다.

스위칭 회로(13)는 출력 노드(B)의 전위에 응답하여 입력 전압(HVIN)을 출력 전압(HVOUT)으로 스위칭한다. 스위칭 회로(13)는 트리플 웰 고전압 트랜지스터(THVN3)로 구성될 수 있다. 트리플 웰 고전압 트랜지스터(THVN3)는 게이트에 인가되는 출력 노드(B)의 출력 신호(VOUT)에 응답하여 입력 전압(HVIN)을 출력 전압(HVOUT)으로 스위칭한다.

도 2는 본 발명의 일실시 예에 따른 제어 신호 생성 회로(14)이다.

도 2를 참조하면 제어 신호 생성 회로(14)는 인버터(IV3), 저전압 PMOS 트랜지스터(LVP1 및 LVP2), 및 트리플 웰 고전압 트랜지스터(THVN4 및 THVN5)를 포함한다. 인버터(IV3)는 도 1의 인에이블 신호(EN_N)를 반전시켜 반전 인에이블 신호(EN)를 생성한다. 저전압 PMOS 트랜지스터(LVP1)는 전원 전압(VDD)이 인가되는 노드(C)와 노드(D) 사이에 연결되고, 저전압 PMOS 트랜지스터(LVP2)는 노드(C)와 노드(E) 사이에 연결된다. 저전압 PMOS 트랜지스터(LVP1)는 인에이블 신호(EN_N)에 응답하여 노드(C)에 인가되는 전원 전압(VDD)을 노드(D)에 인가한다. 저전압 PMOS 트랜지스터(LVP2)는 인버터(IV3)에서 출력되는 반전 인에이블 신호(EN)에 응답하여 노드(C)에 인가되는 전원 전압(VDD)을 노드(E)에 인가한다. 노드(E)의 전위는 음전압 인에이블 신호(NEG_EN)로 출력된다. 트리플 웰 고전압 트랜지스터(THVN4)는 노드(D)와 음전압(VNEG)이 인가되는 노드(F) 사이에 연결되고, 트리플 웰 고전압 트랜지스터(THVN5)는 노드(E)와 노드(F) 사이에 연결된다. 트리플 웰 고전압 트랜지스터(THVN4)는 노드(E)의 전위에 응답하여 노드(D)에 음전압(VNEG)을 인가하고, 트리플 웰 고전압 트랜지스터(TWHVN5)는 노드(D)의 전위에 응답하여 노드(E)에 음전압(VNEG)을 인가한다.

예를 들어 인에이블 신호(EN_N)가 로우 레벨로 인가되는 경우, 저전압 PMOS 트랜지스터(LVP1)가 턴온되어 노드(D)에 전원 전압(VDD)이 인가된다. 이로 인하여 트리플 웰 고전압 트랜지스터(THVN5)가 턴온되어 노드(E)에 음전압(VNEG)이 인가되어 음의 전위를 갖는 음전압 인에이블 신호(NEG_EN)가 출력된다.

반대로 인에이블 신호(EN_N)가 하이 레벨로 인가되는 경우, 저전압 PMOS 트랜지스터(LVP2)가 턴온되어 노드(E)에 전원 전압(VDD)이 인가된다. 이로 인하여 전원 전압(VDD) 레벨을 갖는 음전압 인에이블 신호(NEG_EN)가 출력된다.

도1 및 도 2를 참조하면, 전압 스위치 회로는 로우 레벨의 인에이블 신호(EN_N)가 인가되는 경우, 고전압 인가 회로(11)는 인에이블 신호(EN_N)에 응답하여 출력 노드(B)에 고전압(VPOS)을 인가하고, 음전압 인가 회로(12)는 음의 전위를 갖는 음전압 인에이블 신호(NEG_EN)에 응답하여 디스에이블된다. 반면, 하이 레벨의 인에이블 신호(EN_N)가 인가되는 경우, 고전압 인가 회로(11)는 인에이블 신호(EN_N)에 응답하여 디스에이블되고, 음전압 인가 회로(12)는 전원 전압(VDD) 레벨을 갖는 음전압 인에이블 신호(NEG_EN)에 응답하여 출력 노드(B)에 음전압(VNEG)을 인가한다.

즉, 로우 레벨의 인에이블 신호(EN_N)와 음전압 인에이블 신호(NEG_EN)에 따라 출력 노드(B)의 전위가 고전압(VPOS) 또는 음전압(VNEG)이 되어 스위칭 회로(13)는 고전압 또는 음전압을 스위칭할 수 있다.

도 3은 본 발명의 다른 실시 예에 따른 제어 신호 생성 회로(14)이다.

도 3을 참조하면, 제어 신호 생성 회로(14)는 저전압 PMOS 트랜지스터(LVP3)와 트리플 웰 고전압 트랜지스터(THVN6)를 포함한다. 저전압 PMOS 트랜지스터(LVP3)와 트리플 웰 고전압 트랜지스터(THVN6)는 전원 전압(VDD)과 음전압(VNEG) 단자 사이에 직렬 연결되며, 저전압 PMOS 트랜지스터(LVP3)와 트리플 웰 고전압 트랜지스터(THVN6) 사이의 출력 노드 전위를 음전압 인에이블 신호(NEG_EN)로 출력한다. 저전압 PMOS 트랜지스터(LVP3)는 도 1에 도시된 고전압 인가회로(11)의 인버터(IV1)의 출력 신호, 즉 반전 인에이블 신호(EN)에 응답하여 출력 노드에 전원 전압(VDD)을 인가한다. 트리플 웰 고전압 트랜지스터(THVN6)는 도 1의 출력 노드(B)의 출력 신호(VOUT)에 응답하여 출력 노드에 음전압(VNEG)을 인가한다.

즉, 하이 레벨의 반전 인에이블 신호(EN)가 입력될 경우, 출력 노드(B)의 출력 신호(VOUT)는 하이 레벨을 갖으므로, 제어 신호 생성 회로(14)는 음전압(VNEG)의 전위를 갖는 음전압 인에이블 신호(NEG_EN)를 출력한다. 반대로 로우 레벨의 반전 인에이블 신호(EN)가 입력될 경우, 출력 노드(B)의 출력 신호(VOUT)는 로우 레벨을 갖으므로, 제어 신호 생성 회로(14)는 전원 전압(VDD)의 전위를 갖는 음전압 인에이블 신호(NEG_EN)를 출력한다.

도 4는 본 발명의 또 다른 실시 예에 따른 제어 신호 생성 회로(14)이다.

도 4를 참조하면, 제어 신호 생성 회로(14)는 인버터(IV4), 저전압 PMOS 트랜지스터(LVP11 및 LVP12), 및 트리플 웰 저전압 트랜지스터(TLVN1 및 TLVN2)를 포함한다. 인버터(IV4)는 도 1에 도시된 인에이블 신호(EN_N)를 입력 받아 반전 인에이블 신호(EN)를 생성한다. 저전압 PMOS 트랜지스터(LVP11)는 전원 전압(VDD)이 인가되는 노드(G)와 노드(H) 사이에 연결되고, 저전압 PMOS 트랜지스터(LVP12)는 노드(G)와 노드(I) 사이에 연결된다. 저전압 PMOS 트랜지스터(LVP11)는 인에이블 신호(EN_N)에 응답하여 노드(G)에 인가되는 전원 전압(VDD)을 노드(H)에 인가한다. 노드(H)의 전위는 제어 신호(VCON)로 출력된다. 저전압 PMOS 트랜지스터(LVP12)는 인버터(IV4)에서 출력되는 반전 인에이블 신호(EN)에 응답하여 노드(G)에 인가되는 전원 전압(VDD)을 노드(I)에 인가한다. 노드(I)의 전위는 음전압 인에이블 신호(NEG_EN)로 출력된다. 트리플 웰 저전압 트랜지스터(TLVN1)는 노드(H)와 음전압(VNEG)이 인가되는 노드(J) 사이에 연결되고, 트리플 웰 저전압 트랜지스터(TLVN2)는 노드(I)와 노드(J) 사이에 연결된다. 트리플 웰 저전압 트랜지스터(TLVN1)는 노드(I)의 전위에 응답하여 노드(H)에 음전압(VNEG)을 인가하고, 트리플 웰 저전압 트랜지스터(THVN2)는 노드(H)의 전위에 응답하여 노드(I)에 음전압(VNEG)을 인가한다.

즉, 로우 레벨의 인에이블 신호(EN_N)가 입력될 경우, 제어 신호 생성 회로(14)는 음전압(VNEG)의 전위를 갖는 음전압 인에이블 신호(NEG_EN)와 전원 전압(VDD)의 전위를 갖는 제어 신호(VCON)를 출력한다. 반대로 하이 레벨의 인에이블 신호(EN_N)가 입력될 경우, 제어 신호 생성 회로(14)는 전원 전압(VDD)의 전위를 갖는 음전압 인에이블 신호(NEG_EN)와 음전압(VNEG)의 전위를 갖는 제어 신호(VCON)를 출력한다.

도 5는 본 발명의 전압 스위치 회로를 이용한 불휘발성 메모리 장치의 회로도이다.

도 5를 참조하면, 불휘발성 메모리 장치는 블럭 선택 회로(100) 및 메모리 블럭(200)을 포함한다. 블럭 선택 회로(100)는 블럭 디코더 회로(110) 및 동작 전압 전달부(120)를 포함한다.

블럭 디코더 회로(110)는 블럭 어드레스 디코더(111), 고전압 인가 회로(112) 및 음전압 인가 회로(113)를 포함한다.

블럭 어드레스 디코더(111)는 블럭 인에이블 신호(BLKEN)에 응답하여 인에이블 신호(EN_N)를 출력한다. 블럭 인에이블 신호(BLKEN)는 입력되는 어드레스 신호들이 블럭 선택 회로(100)에 대응하는 메모리 블럭(200)과 일치할 경우 인에이블되는 신호이다. 예를 들어 블럭 어드레스 디코더(111)는 입력되는 어드레스 신호들이 블럭 선택 회로(100)에 대응하는 메모리 블럭(200)과 일치할 경우 로우 레벨의 인에이블 신호(EN_N)를 출력하고, 불일치할 경우 하이 레벨의 인에이블 신호(EN_N)를 출력한다.

고전압 인가 회로(112)는 다수의 인버터(IV11 및 IV12), 트리플 웰 고전압 트랜지스터(TWHVN1), 디플리션 NMOS 트랜지스터(DNMOS) 및 고전압 PMOS 트랜지스터(HVP)를 포함한다. 인버터(IV11)는 블럭 어드레스 디코더(111)에서 출력된 인에이블 신호(EN_N)를 입력받아 반전 인에이블 신호(EN)를 노드(NA)에 출력한다. 인버터(IV12)는 반전 인에이블 신호(EN)를 반전시켜 고전압 PMOS 트랜지스터(HVP)의 게이트에 출력한다. 디플리션 NMOS 트랜지스터(DNMOS) 및 고전압 PMOS 트랜지스터(HVP)는 고전압(VPOS) 단자와 출력 노드(NB) 사이에 직렬 연결된다. 디플리션 NMOS 트랜지스터(DNMOS)의 게이트는 출력 노드(NB)와 연결되고, 고전압 PMOS 트랜지스터(HVP)의 게이트는 인버터(IV12)의 출력 노드와 연결된다. 트리플 웰 고전압 트랜지스터(TWHVN1)는 노드(NA)와 출력 노드(NB) 사이에 연결되고, 제어 신호(VCON)에 응답하여 반전 인에이블 신호(EN)를 출력 노드(NB)에 전송한다.

예를 들어 로우 레벨의 인에이블 신호(EN_N)와 하이 레벨의 제어 신호(VCON)가 입력되는 경우, 트리플 웰 고전압 트랜지스터(TWHVN1)는 하이 레벨의 제어 신호(VCON)에 응답하여 하이 레벨의 반전 인에이블 신호(EN)를 출력 노드(NB)에 전송한다. 이로 인하여 출력 노드(NB)는 반전 인에이블 신호(EN)의 로직 레벨만큼 전위가 상승하게 되고, 디플리션 NMOS 트랜지스터(DNMOS)는 출력 노드(NB)의 전위에 응답하여 고전압(VPOS)을 고전압 PMOS 트랜지스터(HVP)에 전송한다. 고전압 PMOS 트랜지스터(HVP)는 인버터(IV12)에서 출력되는 로우 레벨의 출력 신호에 응답하여 턴온되어 고전압(VPOS)을 출력 노드(NB)에 인가하여 출력 노드(NB)의 전위는 더욱 상승하게 된다. 이로 인하여 디플리션 NMOS 트랜지스터(DNMOS)를 통해 흐르는 전류량이 더욱 증가하게 되어 출력 노드(NB)는 고전압(VPOS) 레벨로 상승하게 된다.

음전압 인가회로(113)는 음전압 인에이블 신호(NEG_EN)에 응답하여 블럭 선택 신호(BLKWL)가 음전압 전위를 갖도록 출력 노드(NB)에 음전압(VNEG)을 인가한다.

음전압 인가회로(113)는 트리플 웰 고전압 트랜지스터(TWHVN2)로 구성될 수 있다. 트리플 웰 고전압 트랜지스터(TWHVN2)는 출력 노드(NB)와 음전압(VNEG) 단자 사이에 연결되고, 음전압 인에이블 신호(NEG_EN)에 응답하여 음전압(VNEG)을 출력 노드(B)에 전송한다.

예를 들어 출력 노드(NB)에 음전압(VNEG)이 인가되는 경우 고전압 인가회로(112)의 트리플 웰 고전압 트랜지스터(TWHVN1)는 출력 노드(NB)의 음전압(VNEG)이 인버터(IV11)에 인가되는 것을 방지하여 인버터(IV11)가 손상되는 것을 방지할 수 있다.

동작 전압 전달부(120)는 블럭 디코더(110)의 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>), 및 글로벌 소스 선택 라인(GSSL)과 메모리 블럭(200)의 드레인 선택 라인(DSL), 다수의 워드 라인(WL<0> 내지 WL<n>), 및 소스 선택 라인(SSL)을 각각 연결한다.

동작 전압 전달부(120)는 다수의 트리플 웰 고전압 트랜지스터(TWHVN3 내지 TWHVN6)로 구성된다. 다수의 트리플 웰 고전압 트랜지스터(TWHVN3 내지 TWHVN6)는 각각 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL), 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>)과 다수의 워드 라인(WL<0> 내지 WL<n>), 및 글로벌 드레인 선택 라인(GDSL)과 소스 선택 라인(SSL) 사이에 연결되고, 블럭 선택 신호(BLKWL)에 응답하여 이들을 서로 연결한다. 동작 전압 전달부(120)는 다수의 트리플 웰 고전압 트랜지스터(TWHVN3 내지 TWHVN6)로 구성되므로, 메모리 셀 블럭(200)의 드레인 선택 라인(DSL), 다수의 워드 라인(WL<0> 내지 WL<n>), 및 소스 선택 라인(SSL)에 고전압 또는 음전압을 전송할 수 있다.

본 발명의 실시 예에 따른 블럭 선택 회로(100)는 도 2 내지 도 4에 도시된 제어 신호 생성 회로를 더 포함하며, 이의 동작은 상술한 내용과 같다.

도 6은 글로벌 워드라인(GWL)에 양의 전압을 인가하는 노멀 동작 및 음의 전압을 인가하는 음전압 인가 동작을 위한 스위치 회로(300)를 나타내는 회로도이다. 노멀 동작은 해당 메모리 블럭에 프로그램 전압을 인가하거나, 양의 문턱 전압을 갖도록 프로그램한 후 검증 동작 또는 양의 문턱 전압을 갖는 메모리 셀들의 독출 동작시 수행하는 동작이다. 음전압 인가 동작은 음의 문턱 전압을 갖도록 프로그램한 후 수행하는 검증 동작 또는 음의 문턱 전압을 갖는 메모리 셀들의 독출 동작시 수행하는 동작이다.

도 6을 참조하면, 전압 스위치 회로(300)는 코드 디코더(310), 고전압 스위치(320), 동작 모드 스위치(330), 및 음전압 제어 스위치(340)를 포함한다.

코드 디코더(310)는 반도체 메모리 소자의 독출 동작 및 검증 동작시 음전압 인가 동작에 따라 활성화되는 음전압 독출 인에이블 신호(NEGREADEN)를 디코딩하여 음전압 스위치 인에이블 신호(NEGTOGWLEN) 및 고전압 스위치 인에이블 신호(POSTOGWLEN)를 생성한다. 음전압 스위치 인에이블 신호(NEGTOGWLEN) 및 고전압 스위치 인에이블 신호(POSTOGWLEN) 중 어느 하나의 신호가 인에이블되면 다른 하나의 신호는 디스에이블된다. 고전압 스위치(320)는 고전압(GWL_INIT)을 인가받아 이를 동작 모드 스위치(330)로 전송한다. 동작 모드 스위치(330)는 고전압 스위치 인에이블 신호(POSTOGWLEN)에 응답하여 고전압을 글로벌 위드라인(GWL)에 전송한다. 음전압 제어 스위치(340)는 음전압 스위치 인에이블 신호(NEGTOGWLEN)에 응답하여 음전압(VNEG)을 글로벌 위드라인(GWL)에 전송한다. 즉, 전압 스위치 회로(300)는 음전압 독출 인에이블 신호(NEGREADEN)에 응답하여 글로벌 워드라인(GWL)에 고전압 또는 음전압을 인가한다.

도 7a 내지 도 7d는 본 발명의 전압 스위치 회로를 이용한 블럭 선택 회로의 동작을 설명하기 위한 트리플 웰 고전압 트랜지스터(TWHVN2)의 인가 전압을 나타내는 소자의 단면도이다.

도 5 내지 도 7d를 참조하여, 본 발명의 전압 스위치 회로를 이용한 블럭 선택 회로의 동작을 설명하면 다음과 같다.

먼저 고전압을 선택된 메모리 블럭에 인가하고, 비선택된 메모리 블럭은 고전압 인가를 차단하는 경우를 설명한다. 이 경우 음전압(VNEG)을 생성하는 전압 발생기는 비활성화되어 음전압(VNEG) 대신 0V의 접지 전원이 인가된다.

먼저 입력되는 어드레스들이 해당하는 메모리 블럭(200)과 일치하는 경우, 블럭 어드레스 디코더(111)는 로우 레벨의 인에이블 신호(EN_N)를 출력한다. 이에 따라 제어 신호(VCON)는 로직 하이 레벨의 신호로 생성되고, 음전압 인에이블 신호(NEG_EN)는 로우 레벨로 생성된다.

고전압 인가 회로(112)의 인버터(IV11)는 로우 레벨의 인에이블 신호(EN_N)를 입력받아 하이 레벨의 반전 인에이블 신호(EN)를 생성한다. 트리플 웰 고전압 트랜지스터(TWHVN1)는 하이 레벨의 제어 신호(VCON)에 응답하여 하이 레벨의 반전 인에이블 신호(EN)를 출력 노드(NB)에 전송한다. 이로 인하여 출력 노드(NB)는 반전 인에이블 신호(EN)의 로직 레벨만큼 전위가 상승하게 되고, 디플리션 NMOS 트랜지스터(DNMOS)는 출력 노드(NB)의 전위에 응답하여 고전압(VPOS)을 고전압 PMOS 트랜지스터(HVP)에 전송한다. 고전압 PMOS 트랜지스터(HVP)는 인버터(IV12)에서 출력되는 로우 레벨의 출력 신호에 응답하여 턴온되어 고전압(VPOS)을 출력 노드(NB)에 인가하여 출력 노드(NB)의 전위는 더욱 상승하게 된다. 이로 인하여 디플리션 NMOS 트랜지스터(DNMOS)를 통해 흐르는 전류량이 더욱 증가하게 되어 출력 노드(NB)는 고전압(VPOS) 레벨로 상승하게 된다.

이때 음전압 인가 회로(113)는 로우 레벨의 음전압 인에이블 신호(NEG_EN)에 응답하여 디스에이블된다. 즉, 음전압 인가 회로(113)의 트리플 웰 고전압 트랜지스터(TWHVN2)는 소스에 고전압(VPOS)가 인가되고 드레인 및 P웰 정션에 0V의 접지 전원이 인가되고 게이트에 0V의 음전압 인에이블 신호(NEG_EN)에 인가되어 턴오프된다. 따라서 출력 노드(NB)는 고전압(VPOS) 레벨의 블럭 선택 신호(BLKWL)를 출력한다.

전압 스위치 회로(300)는 고전압을 글로벌 워드라인(GWL)에 인가하는 노멀 동작시 디스에이블되는 음전압 독출 인에이블 신호(NEGREADEN)에 응답하여 글로벌 워드라인(GWL)에 고전압을 인가한다.

동작 전압 전달부(120)는 고전압(VPOS) 레벨의 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>), 및 글로벌 소스 선택 라인(GSSL)과 메모리 블럭(200)의 드레인 선택 라인(DSL), 다수의 워드 라인(WL<0> 내지 WL<n>), 및 소스 선택 라인(SSL)을 각각 연결한다.

전압 스위치 회로(300)는 음전압 독출 인에이블 신호(NEGREADEN)에 응답하여 글로벌 워드라인(GWL)에 고전압을 인가한다.

이로 인하여 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>)을 통해 인가되는 양의 전위를 갖는 프로그램 전압, 독출 전압, 검증 전압들이 다수의 워드 라인(WL<0> 내지 WL<n>)에 인가될 수 있다.

다음 입력되는 어드레스들이 해당하는 메모리 블럭(200)과 불일치하는 경우, 블럭 어드레스 디코더(111)는 하이 레벨의 인에이블 신호(EN_N)를 출력한다. 이에 따라 제어 신호(VCON)는 로직 로우 레벨의 신호로 생성되고, 음전압 인에이블 신호(NEG_EN)는 하이 레벨로 생성된다.

고전압 인가 회로(112)의 인버터(IV11)는 하이 레벨의 인에이블 신호(EN_N)를 입력받아 로우 레벨의 반전 인에이블 신호(EN)를 생성한다. 트리플 웰 고전압 트랜지스터(TWHVN1)는 로우 레벨의 제어 신호(VCON)에 응답하여 턴오프된다.

또한, 음전압 인가 회로(113)는 하이 레벨의 음전압 인에이블 신호(NEG_EN)에 응답하여 인에이블되어 출력 노드(NB)에 접지 전원을 인가한다. 즉, 음전압 인가 회로(113)의 트리플 웰 고전압 트랜지스터(TWHVN2)는 소스에 0V가 인가되고 드레인 및 P웰 정션에 0V의 접지 전원이 인가되고 게이트에 2.3V의 음전압 인에이블 신호(NEG_EN)에 인가되어 턴온된다. 따라서 출력 노드(NB)의 블럭 선택 신호(BLKWL)는 로직 로우 레벨로 출력된다.

동작 전압 전달부(120)는 로직 로우 레벨의 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>), 및 글로벌 소스 선택 라인(GSSL)과 메모리 블럭(200)의 드레인 선택 라인(DSL), 다수의 워드 라인(WL<0> 내지 WL<n>), 및 소스 선택 라인(SSL)을 차단한다. 이로 인하여 메모리 블럭(200)에는 동작 전압들이 인가되지 않는다.

다음 음전압을 선택된 메모리 블럭에 인가하고, 비선택된 메모리 블럭은 음전압 인가를 차단하는 경우를 설명한다. 이 경우 음전압(VNEG)은 접지 전원(VSS) 대신 음전압(VNEG)을 사용한다.

먼저 입력되는 어드레스들이 해당하는 메모리 블럭(200)과 일치하는 경우, 블럭 어드레스 디코더(111)는 로우 레벨의 인에이블 신호(EN_N)를 출력한다. 이에 따라 제어 신호(VCON)는 로직 하이 레벨의 신호로 생성되고, 음전압 인에이블 신호(NEG_EN)는 음전압(VNEG) 레벨로 생성된다.

이때 음전압 인가 회로(113)는 음전압(VNEG) 레벨의 음전압 인에이블 신호(NEG_EN)에 응답하여 디스에이블된다.

따라서 출력 노드(NB)는 고전압(VPOS) 레벨의 블럭 선택 신호(BLKWL)를 출력한다.

동작 전압 전달부(120)는 고전압(VPOS) 레벨의 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>), 및 글로벌 소스 선택 라인(GSSL)과 메모리 블럭(200)의 드레인 선택 라인(DSL), 다수의 워드 라인(WL<0> 내지 WL<n>), 및 소스 선택 라인(SSL)을 각각 연결한다. 이로 인하여 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>)을 통해 인가되는 음전압의 전위를 갖는 독출 전압 또는 검증 전압들이 다수의 워드 라인(WL<0> 내지 WL<n>)에 인가될 수 있다.

다음 입력되는 어드레스들이 해당하는 메모리 블럭(200)과 불일치하는 경우, 블럭 어드레스 디코더(111)는 하이 레벨의 인에이블 신호(EN_N)를 출력한다. 이에 따라 제어 신호(VCON)는 음전압(VNEG) 레벨의 신호로 생성되고, 음전압 인에이블 신호(NEG_EN)는 하이 레벨로 생성된다.

또한, 음전압 인가 회로(113)는 하이 레벨의 음전압 인에이블 신호(NEG_EN)에 응답하여 인에이블되어 출력 노드(NB)에 음전압(VNEG)을 인가한다. 이로 인하여 출력 노드(NB)의 블럭 선택 신호(BLKWL)는 음전압(VNEG) 레벨로 출력된다.

동작 전압 전달부(120)는 음전압(VNEG) 레벨의 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드 라인(GWL<0> 내지 GWL<n>), 및 글로벌 소스 선택 라인(GSSL)과 메모리 블럭(200)의 드레인 선택 라인(DSL), 다수의 워드 라인(WL<0> 내지 WL<n>), 및 소스 선택 라인(SSL)을 차단한다. 이로 인하여 메모리 블럭(200)에는 동작 전압들이 인가되지 않는다.

본 발명의 일실시 예에 따른 블럭 선택 회로는 선택된 메모리 블럭에 고전압을 인가하거나 음전압을 인가할 수 있다. 이로 인하여 메모리 블럭의 메모리 셀들을 음의 문턱 전압을 갖도록 프로그램하는 것이 가능하다.

100 : 블럭 선택 회로 110 : 블럭 디코더 회로
111 : 블럭 어드레스 디코더 112 : 고전압 인가 회로
113 : 음전압 인가 회로 120 : 전압 스위치 회로

Claims

인에이블 신호에 응답하여 제어 노드에 고전압을 인가하기 위한 고전압 인가 회로;
음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 음전압 인가 회로;
상기 인에이블 신호에 응답하여 상기 음전압 인에이블 신호를 생성하기 위한 제어 신호 생성 회로; 및
상기 제어 노드의 전위에 응답하여 양전위 또는 음전위를 갖는 입력 전압을 출력 전압으로 스위칭하기 위한 스위칭 회로를 포함하는 전압 스위치 회로.
제 1 항에 있어서,
상기 고전압 인가 회로는 고전압 공급 단자와 상기 제어 노드 사이에 직렬 연결된 디플리션 트랜지스터 및 고전압 트랜지스터를 포함하며,
상기 디플리션 트랜지스터는 상기 제어 노드의 전위에 응답하여 구동되고, 상기 고전압 트랜지스터는 상기 인에이블 신호에 응답하여 구동되는 전압 스위치 회로.
제 2 항에 있어서,
상기 고전압 인가 회로는 상기 인에이블 신호를 반전시킨 신호의 로직 레벨을 상기 제어 노드에 전송하기 위한 트리플 웰 트랜지스터를 더 포함하는 전압 스위치 회로.
제 1 항에 있어서,
상기 음전압 인가 회로는 상기 음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 트리플 웰 트랜지스터를 포함하는 전압 스위치 회로.
제 1 항에 있어서,
상기 스위칭 회로는 상기 제어 노드의 전위에 따라 상기 입력 전압을 상기 출력 전압으로 스위칭하기 위한 트리플 웰 트랜지스터를 포함하는 전압 스위치 회로.
제 1 항에 있어서,
상기 음의 전위를 갖는 상기 입력 전압을 상기 출력 전압으로 스위칭할 경우, 상기 고전압 인가 회로는 디스에이블되고, 상기 음전압 인가 회로가 인에이블되어 상기 제어 노드의 전위는 음의 전위를 갖는 전압 스위치 회로.
제 1 항에 있어서,
상기 양의 전위를 갖는 상기 입력 전압을 상기 출력 전압으로 스위칭할 경우, 상기 고전압 인가 회로는 인에이블되고, 상기 음전압 인가 회로는 디스에이블되어 상기 제어 노드의 전위는 양의 전위를 갖는 전압 스위치 회로.
제 1 항에 있어서,
상기 제어 신호 생성 회로는 상기 인에이블 신호가 로직 로우일 경우 음의 전위 레벨을 갖는 상기 음전압 인에이블 신호를 출력하고, 상기 인에이블 신호가 로직 하이일 경우 로직 하이인 상기 음전압 인에이블 신호를 출력하는 전압 스위치 회로.
제 3 항에 있어서,
상기 제어 신호 생성 회로는 상기 인에이블 신호가 로직 로우일 경우 상기 트리플 웰 트랜지스터를 턴온시키기 위한 로직 하이 레벨의 제어 신호를 출력하고, 상기 인에이블 신호가 로직 하이일 경우 상기 트리플 웰 트랜지스터를 턴오프시키기 위한 로직 로우 레벨의 상기 제어 신호를 출력하는 전압 스위치 회로.
메모리 셀 블럭;
인에이블 신호에 응답하여 음전압 인에이블 신호를 생성하기 위한 제어 신호 생성 회로;
블럭 인에이블 신호에 응답하여 상기 메모리 셀 블럭을 선택하기 위한 양의 전위를 갖는 블럭 선택 신호를 출력하거나, 상기 음전압 인에이블 신호에 응답하여 음의 전위를 갖는 블럭 선택 신호를 출력하는 블럭 디코더 회로; 및
상기 블럭 선택 신호에 응답하여 상기 메모리 셀 블럭에 동작 전압을 전달하기 위한 동작 전압 전달부를 포함하는 불휘발성 메모리 장치.
제 10 항에 있어서,
상기 블럭 디코더 회로는 입력되는 어드레스 신호들이 상기 메모리 셀 블럭의 어드레스와 일치할 경우 상기 블럭 인에이블 신호에 응답하여 상기 인에이블 신호를 출력하기 위한 블럭 어드레스 디코더;
상기 인에이블 신호에 응답하여 제어 노드에 고전압을 인가하기 위한 고전압 인가 회로;
상기 음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 음전압 인가 회로를 포함하는 불휘발성 메모리 장치.
제 10 항에 있어서,
상기 동작 전압 전달부는 상기 블럭 선택 신호에 응답하여 상기 메모리 셀 블럭의 다수의 워드라인에 노멀 동작시 양의 전위를 갖는 상기 동작 전압을 인가하고, 음전압 인가 동작시 음의 전위를 갖는 상기 동작 전압을 인가하기 위한 다수의 트리플 웰 트랜지스터를 포함하는 불휘발성 메모리 장치.
제 11 항에 있어서,
상기 고전압 인가 회로는 고전압 공급 단자와 상기 제어 노드 사이에 직렬 연결된 디플리션 트랜지스터 및 고전압 트랜지스터를 포함하며,
상기 디플리션 트랜지스터는 상기 제어 노드의 전위에 응답하여 구동되고, 상기 고전압 트랜지스터는 상기 인에이블 신호에 응답하여 구동되는 불휘발성 메모리 장치.
제 13 항에 있어서,
상기 고전압 인가 회로는 상기 인에이블 신호를 반전시킨 신호의 로직 레벨을 상기 제어 노드에 전송하기 위한 트리플 웰 트랜지스터를 더 포함하는 불휘발성 메모리 장치.
제 11 항에 있어서,
상기 음전압 인가 회로는 상기 음전압 인에이블 신호에 응답하여 상기 제어 노드에 음전압을 인가하기 위한 트리플 웰 트랜지스터를 포함하는 불휘발성 메모리 장치.
제 11 항에 있어서,
음의 전위를 갖는 상기 동작 전압을 상기 메모리 셀 블럭으로 스위칭할 경우, 상기 고전압 인가 회로는 디스에이블되고, 상기 음전압 인가 회로가 인에이블되어 상기 제어 노드의 전위는 음의 전위를 갖는 불휘발성 메모리 장치.
제 11 항에 있어서,
양의 전위를 갖는 상기 동작 전압을 상기 메모리 셀 블럭으로 스위칭할 경우, 상기 고전압 인가 회로는 인에이블되고, 상기 음전압 인가 회로는 디스에이블되어 상기 제어 노드의 전위는 양의 전위를 갖는 불휘발성 메모리 장치.
제 11 항에 있어서,
상기 제어 신호 생성 회로는 상기 인에이블 신호가 로직 로우일 경우 음의 전위 레벨을 갖는 상기 음전압 인에이블 신호를 출력하고, 상기 인에이블 신호가 로직 하이일 경우 로직 하이인 상기 음전압 인에이블 신호를 출력하는 불휘발성 메모리 장치.
제 14 항에 있어서,
상기 제어 신호 생성 회로는 상기 인에이블 신호가 로직 로우일 경우 상기 트리플 웰 트랜지스터를 턴온시키기 위한 로직 하이 레벨의 제어 신호를 출력하고, 상기 인에이블 신호가 로직 하이일 경우 상기 트리플 웰 트랜지스터를 턴오프시키기 위한 로직 로우 레벨의 상기 제어 신호를 출력하는 불휘발성 메모리 장치.