KR100338772B1

KR100338772B1 - 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법

Info

Publication number: KR100338772B1
Application number: KR1020000011927A
Authority: KR
Inventors: 김종준
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-03-10
Filing date: 2000-03-10
Publication date: 2002-05-31
Anticipated expiration: 2020-03-10
Also published as: US6370063B2; JP3650038B2; KR20010088007A; JP2001266584A; CN1317801A; US20010021128A1; CN1221980C

Abstract

바이어스 라인이 분리된 비휘발성 메모리 장치의 워드 라인 드라이버 및 워드 라인 드라이빙 방법이 개시된다. 본 발명에 따른 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드 라인 드라이버는, 로우 어드레스를 입력하여 디코딩하고, 디코딩된 결과에 응답하여 워드 라인을 선택하기 위한 워드 라인 선택 신호를 출력하는 로우 디코더와, 제1레벨의 전압을 생성하는 바이어스 공급부를 구비하는 비휘발성 메모리 장치의 워드 라인 드라이버를 제공한다. 워드 라인 드라이버는 다수의 레벨 쉬프트 회로들과, 다수의 스위칭 소자들을 구비한다. 다수의 레벨 쉬프트 회로들은 각각 제1동작 모드에서 외부로부터 인가되는 프로그램/소거 신호에 응답하여 제1레벨의 전압을 쉬프트하고, 쉬프트된 제1레벨의 전압을 워드 라인 선택 신호에 의해 선택된 워드 라인으로 출력한다. 스위칭 소자들은 프로그램/소거 신호에 응답하여 스위칭되며, 제2동작 모드에서 제2레벨의 전압을 워드 라인으로 전달하고, 제2레벨의 전압은 로우 디코더에서 출력되는 워드 라인 선택 신호에 의해 워드 라인에 전달된다.

본 발명에 따르면, 전압 바이어스 경로를 서로 다르게 함으로써 비휘발성 메모리 장치의 레이아웃 사이즈를 줄일 수 있을 뿐만 아니라, 워드 라인 지연을 최소화함으로써 데이타 독출 시 액세스 속도를 향상시킬 수 있다는 효과가 있다.

Description

바이어스 라인이 분리된 비휘발성 메모리 장치의 워드 라인 드라이버 및 워드 라인 드라이빙 방법{Word line driver having divided bias line in non-volatile memory device and method thereof}

본 발명은 비휘발성 메모리에 관한 것으로서, 특히, 바이어스 라인이 분리된비휘발성 메모리 장치의 워드 라인 드라이버 및 워드 라인 드라이빙 방법에 관한 것이다.

일반적으로, 비휘발성(Non-Volatile Memory:이하, NVM) 메모리 장치에서는 셀에 소정의 데이타를 프로그램하거나, 프로그램된 데이타를 소거하는 경우에 고 전압의 바이어스가 레벨 쉬프트 회로를 통하여 워드 라인에 공급된다. 또한, NVM메모리 장치에서는 메모리 셀에 저장된 데이타의 독출 시에 전원 전압 또는 그 이하의 전압이 독출 바이어스로서 동일한 레벨 쉬프트 회로를 통하여 워드 라인에 공급된다. 즉, 종래의 NVM 메모리 장치에는 프로그램/소거 시에 인가되는 고 전압 바이어스를 위해 레벨 쉬프트 회로가 구비되어야 한다.

이 때, 레벨 쉬프트 회로를 구성하는 트랜지스터들은 높은 전압에 의해 동작하는 트랜지스터들로서, 사이즈가 비교적 큰 소자들로 구현된다. 이로 인해, NVM 메모리 전체의 사이즈가 커지는 문제점이 발생될 수 있다. 또한, 동일한 레벨 쉬프트 회로를 이용하여 데이타 독출 시의 바이어스 전압을 워드 라인에 인가하는 경우에는 액세스 시간이 고려되어야 한다. 즉, 독출 바이어스가 동일한 레벨 쉬프트 회로를 거치면서 워드 라인에 전달되는 동안 지연 시간이 발생될 수 있다. 이러한 문제점으로 인해, 레벨 쉬프트 회로를 구성하는 트랜지스터들의 사이즈는 동작 전압 뿐만 아니라, 데이타 독출 속도가 고려되어야 하므로 채널의 폭이 더 큰 사이즈의 트랜지스터들로 구현된다. 다시 말해서, NVM 메모리 장치에서 동작 전압 뿐 아니라, 액세스 속도를 고려하여 레벨 쉬프트 회로를 구성하는 트랜지스터들의 채널 폭을 크게 하면 트랜지스터들의 사이즈는 더 커지고, 전체적인 메모리 장치의레이아웃 면적이 커질 수 있다.

결과적으로, 동일한 레벨 쉬프트 회로를 통하여 고압의 바이어스와 데이타 독출 시의 바이어스가 인가되는 종래의 NVM 메모리 장치는 데이타 독출 시에 액세스 속도가 낮아지거나, 레이아웃 사이즈가 커질 수 있다는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 레이아웃 사이즈를 크게하지 않으면서 독출 시의 액세스 속도를 향상시킬 수 있는, 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드 라인 드라이버를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 비휘발성 메모리 장치의 워드 라인 드라이버에서 수행되는 워드 라인 드라이빙 방법을 제공하는데 있다.

도 1은 비휘발성 메모리 장치를 나타내는 블럭도로서, 본 발명의 실시예에 의한 바이어스 라인이 분리된 워드 라인 드라이버가 적용된다.

도 2는 본 발명의 실시예에 의한 워드 라인 드라이버를 나타내는 회로도이다.

도 3(a)~도 3(d)는 도 2에 도시된 회로의 동작을 설명하기 위한 파형도들이다.

도 4는 도 2에 도시된 워드 라인 드라이버에서 수행되는 워드 라인 드라이빙 방법을 나타내는 플로우차트이다.

도 5는 본 발명에 의한 워드 라인 드라이버의 출력 결과를 나타내는 시뮬레이션 도면이다.

상기 과제를 이루기위해, 본 발명의 일면은 로우 어드레스를 입력하여 디코딩하고, 디코딩된 결과에 응답하여 워드 라인을 선택하기 위한 워드 라인 선택 신호를 출력하는 로우 디코더와, 제1레벨의 전압을 생성하는 바이어스 공급부를 구비하는 비휘발성 메모리 장치의 워드 라인 드라이버에 관한 것이다. 워드 라인 드라이버는 다수의 레벨 쉬프트 회로들과, 다수의 스위칭 소자들을 구비한다. 다수의 레벨 쉬프트 회로들은 각각 제1동작 모드에서 외부로부터 인가되는 프로그램/소거 신호에 응답하여 제1레벨의 전압을 쉬프트하고, 쉬프트된 제1레벨의 전압을 워드 라인 선택 신호에 의해 선택된 워드 라인으로 출력한다. 스위칭 소자들은 프로그램/소거 신호에 응답하여 스위칭되며, 제2동작 모드에서 제2레벨의 전압을워드 라인으로 전달하고, 제2레벨의 전압은 로우 디코더에서 출력되는 워드 라인 선택 신호에 의해 워드 라인에 전달된다.

상기 다른 과제를 이루기위해, 본 발명의 다른 일면은 로우 어드레스를 디코딩하여 워드 라인을 선택하기 위한 로우 디코더와, 제1레벨의 전압을 생성하는 바이어스 공급부를 구비하는 비휘발성 메모리 장치의 워드 라인 드라이버에서 수행되는 워드 라인 드라이빙 방법에 관한 것이다. 워드 라인 드라이빙 방법은 (a)~(d)단계를 구비한다. (a)단계는 프로그램/소거를 수행할 것인가를 판단한다. (b)단계는 프로그램/소거를 수행하고자 하면, 제1데이타 경로를 통하여 제1레벨의 전압을 워드 라인으로 전달한다. (c)단계는 (a)단계에서 프로그램/소거를 수행하지 않으면, 데이타 독출을 수행할 것인가를 판단한다. (d)단계는 (c)단계에서 데이타 독출을 수행하는 것으로 판단되면, 제2데이타 경로를 통하여 제2레벨의 전압을 워드 라인으로 전달한다.

이하, 본 발명의 실시예에 의한 비휘발성 메모리 장치의 워드 라인 드라이버에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 1은 NVM 메모리 장치를 나타내는 개략적인 블럭도로서, 본 발명의 실시예에 따른 워드 라인 드라이버가 적용된다. 도 1을 참조하면, NVM 메모리 장치는 VPP/VDD 바이어스 공급부(10), 독출 바이어스 공급 및 로우 디코더(X-DECODER)(12), 칼럼 디코더(Y-DECODER)(16), 메모리 셀 어레이(17) 및 I/O버퍼(19)를 포함한다.

독출 바이어스 공급 및 로우 디코더(12)는 외부에서 로우 어드레스(X_ADD)를입력하여 디코딩하고, 디코딩된 결과에 의해 워드 라인을 선택하기 위한 워드 라인 선택 신호(DWL0~DWLn)를 출력한다. 이 때, 워드 라인 선택 신호(DWL0~DWLn)는 전원 전압(VDD) 또는 그 이하의 레벨을 갖는다.

칼럼 디코더(16)는 외부에서 칼럼 어드레스(Y_ADD)를 입력하여 디코딩하고, 디코딩된 결과에 의해 메모리 셀 어레이(17)의 칼럼을 선택하기 위한 칼럼 선택 신호(Yi)를 출력한다.

VPP/VDD 바이어스 공급부(10)는 제1동작 모드에서 승압 전압(VPP)을 쉬프팅하여 워드 라인 드라이버(14)에 공급한다. 여기에서, 제1동작 모드는 프로그램/소거 동작 모드를 나타낸다. 또한, 일반적인 데이타 독출 동작 시에 VPP/VDD 바이어스 공급부(10)는 전원 전압(VDD)을 워드 라인 드라이버(14)에 공급한다.

워드 라인 드라이버(14)는 독출 바이어스 공급 및 로우 디코더(12)에서 출력되는 워드 라인 선택 신호(DWL0~DWLn)에 응답하여 해당 워드 라인을 인에이블시킨다. 또한, 워드 라인 드라이버(14)는 외부의 메모리 컨트롤러(미도시) 또는 그 이외의 제어 회로 (미도시)에서 인가되는 프로그램/소거 신호(PGM/ERA)에 응답하여 각각의 동작 모드에 상응하는 바이어스를 상기 인에이블된 워드 라인을 통하여 공급한다. 즉, 데이타 독출 시에는 독출 바이어스 공급 및 로우 디코더(12)에서 출력되는 워드 라인 선택 신호(DWL0~DWLn)에 응답하여 워드 라인을 인에이블하고, 인에이블된 워드 라인을 통하여 독출 바이어스 즉, 전원 전압(VDD)을 공급한다. 또한, 프로그램/소거 시에는 VPP/VDD바이어스 공급부(10)에서 인가되는 승압 전압(VPP)을 고전압 바이어스로서 인에이블된 워드 라인을 통하여 전달한다. 워드 라인 드라이버(14)에 의해서 인에이블되는 워드 라인(WL0~WLn)은 메모리 셀 어레이(17)의 각 셀의 게이트와 연결된다.

메모리 셀 어레이(17)는 다수의 메모리 셀로 구성된다. 여기에서, NVM메모리 셀은 일반적으로 두 종류의 트랜지스터로 구현될 수 있다. 그 중 하나는 스택 게이트(STACK GATE) 타입의 셀 트랜지스터이며, 다른 하나는 스플리트 게이트 (SPLIT GATE) 타입의 셀 트랜지스터이다. 상기 두 타입의 셀 트랜지스터에는 게이트 전극과 절연 물질 사이에 플로팅 게이트(FLOATING)가 존재한다. 따라서, 데이타 프로그램 또는 소거 시에 상기 플로팅 게이트에 주입되는 전자의 양을 조정하여 온 셀 또는 오프 셀 상태를 만든다. 이와 같이, NVM메모리 셀에서는 데이타를 프로그램하는 프로그램(PROGRAM) 동작 시 또는 프로그램된 데이타를 소거하기 위한 소거(ERASE) 동작 시에 게이트와 연결된 워드 라인을 통하여 고 전압 즉, 승압 전압(VPP)이 인가된다. 예를 들어, 스플리트 게이트 타입의 셀인 경우에 소거 시에 대략 12.5V의 고전압이 워드 라인으로 인가된다. 이 때, 비트 라인과 소스 라인으로는 0V의 전압이 인가된다. 한편, 프로그램 시에는 소스 라인 으로 약 12.5V의 고전압이 인가된다. 즉, 프로그램 시에는 메모리 셀의 플로팅 게이트 영역에 전자가 주입되어 오프 셀 상태로 유지된다. 이 때 메모리 셀에 저장된 데이타 상태는 "0"이 된다. 또한, 소거 시에는 플로팅 게이트 영역에 저장된 전자가 밖으로 유출되어 온 셀 상태가 유지된다. 이 때, 메모리 셀에 저장된 데이타 상태는 "1"이 된다.

I/O버퍼(19)는 데이타 프로그램 시에 입력 단자 DIN를 통하여 인가되는 소정의 데이타를 버퍼링하여 메모리 셀 어레이(17)의 선택된 메모리 셀로 전송한다. 또한, I/O버퍼(19)는 데이타 독출 시에 선택된 메모리 셀에 저장된 데이타를 센싱 및 버퍼링하고, 버퍼링된 결과를 출력 단자 DOUT을 통하여 출력한다.

도 2는 도 1에 도시된 워드 라인 드라이버(14)를 나타내는 실시예의 회로도이다. 도 2를 참조하면 워드 라인 드라이버(14)는 다수 개의 레벨 쉬프트 회로(200a~200n)와, 다수 개의 스위칭 소자들(260a~260n) 및 인버터(250)를 포함한다.

도 2의 인버터(250)는 외부의 메모리 컨트롤러(미도시)에서 인가되는 프로그램/소거 신호(PGM/ERA)를 반전시키고, 반전된 결과로서 스위칭 소자들 (260a~260n)을 제어하기 위한 제어 신호를 생성한다.

스위칭 소자들(260a,260b~260n)은 인버터(250)의 출력 신호 즉, 반전된 프로그램/소거 신호(PGM/ERA)에 응답하여 스위칭되며, 스위칭 온 상태에서 독출 바이어스 즉, 워드 라인 선택 신호(DWL0~DWLn)를 워드 라인(WL0~WLn)으로 전달한다. 도 2의 실시예에서, 스위칭 소자(260a~260n)는 NMOS트랜지스터들 (MN20a~MN20n)로 구현된다. 여기에서, MN20a~MN20n는 턴온 시에 드레인과 소스 사이에 전압 강하가 존재하지 않는 내이티브(NATIVE) 트랜지스터로 구현되는 것이 바람직하다. 다른 예로써, 스위칭 소자들(260a~260n)은 PMOS트랜지스터로 구현될 수 있다. 이러한 경우에는 인버터(250) 대신에 비반전 버퍼가 사용될 수 있다. 스위칭 소자가 NMOS트랜지스터로 구현되는 경우에 인버터(250)의 출력은 NMOS 트랜지스터 (MN20a)의 게이트와 연결되고, 소스는 워드 라인 선택 신호 예를 들어 DWL0와 연결되고, 드레인은 워드 라인 예를 들어 WL0과 연결된다. 즉, 데이타 독출 동작 시에 프로그램/소거 신호(PGM/ERA)는 로우 레벨로 인액티브 되어 인버터(250)의 출력 신호는 하이 레벨이 된다. 따라서, NMOS트랜지스터(MN20a)가 턴온되어 독출 바이어스 공급 및 로우 디코더(12)에서 출력되는 워드 라인 선택 신호(DWL0)가 워드 라인(WL0)으로 전달된다. 이 때, 워드 라인(WL0)이 인에이블되어 데이타의 독출 동작이 이루어진다. 반면, 프로그램 또는 데이타 소거 동작 시에 상기 프로그램/소거 신호(PGM/ERA)는 하이 레벨로 인에이블되고, 스위칭 소자(260a)는 턴오프된다.

레벨 쉬프트 회로(200a,200b, ~200n)는 프로그램/소거 동작 시에, 독출 바이어스 공급 및 로우 디코더(12)에서 출력되는 워드 라인 선택 신호(DWL0~DWLn)와 프로그램/소거 신호(PGM/ERA)에 응답하여 승압 전압(VPP)을 해당 워드 라인으로 전달한다. 도 2의 참조 부호 25는 승압 전압(VPP) 또는 전원 전압(VDD)이 공급되는 전압 라인을 나타낸다. 이를 위해, 레벨 쉬프트 회로(200a)는 인버터(202a), PMOS 트랜지스터들(MP21, MP22)와 NMOS 트랜지스터들 (MN23~MN25)을 포함한다. 나머지 레벨 쉬프트 회로들(200b~200n)도 레벨 쉬프트 회로(200a)와 동일한 구조를 갖게 되므로 상세한 구성은 기술되지 않는다.

도 2의 레벨 쉬프트 회로(200a)를 참조하면, PMOS트랜지스터(MP21)와 PMOS트랜지스터(MP22)는 소스가 승압 전압(VPP)과 연결되고, 각각의 게이트가 상대측 트랜지스터의 드레인과 연결된다. 여기에서, MP21과 MP22는 고전압에서 동작할 수 있도록 사이즈가 큰 트랜지스터들로 구현된다. 또한, PMOS 트랜지스터들(MP21, MP22)은 통합된 구성 요소로서 전압 전달 수단으로 명명될 수 있다.

PMOS트랜지스터(MP22)의 드레인은 워드 라인(WL0)과 연결되고, 또한, NMOS트랜지스터(MN23)의 드레인은 PMOS트랜지스터(MP21)의 드레인 및 PMOS 트랜지스터(MP22)의 게이트와 연결된다. NMOS트랜지스터(MN23)의 소스는 인버터 (202a)의 출력과 연결된다. 인버터(202a)는 독출 바이어스 공급 및 로우 디코더(12)에서 출력된 워드 라인 선택 신호(DWL0)를 반전시키고, 반전된 결과를 출력한다. 또한, NMOS트랜지스터(MN24)의 드레인은 워드 라인(WL0)과 연결되고, 게이트는 인버터(202a)의 출력과 연결된다. NMOS 트랜지스터(MN25)의 드레인은 NMOS 트랜지스터(MN24)의 소스와 연결되고, 게이트는 프로그램/소거 신호(PGM/ERA)와 연결된다. 또한, NMOS트랜지스터(MN25)의 소스는 기준 전위(VSS)와 연결된다. 여기에서, 레벨 쉬프트 회로(200a)를 구성하는 트랜지스터들은 종래의 레벨 쉬프트 회로에 이용되던 트랜지스터들과 비교할 때, 그 사이즈가 현저히 줄어들 수 있다. 다시 말해서, 데이타 독출 시의 속도 향상 문제를 해결하기 위해, 종래의 트랜지스터들은 사이즈가 상대적으로 더 커져야하는 반면, 본 발명의 레벨 쉬프트 회로에 사용되는 트랜지스터들은 내압에 대한 조건만 만족시켜주면 된다. 따라서, 트랜지스터의 사이즈는 줄어들 수 있고 이로 인한 전체 레이아웃 사이즈가 줄어들 수 있다.

보다 구체적으로, 레벨 쉬프트 회로(200a)의 동작이 기술된다. 우선, 프로그램 /소거 시에는 프로그램/소거 신호(PGM/ERA)가 하이 레벨로 인에이블되고, 승압 전압(VPP)은 전압 라인(25)을 통하여 레벨 쉬프트 회로(200a)로 인가된다. 이에 따라 스위칭 소자(260a)가 턴오프된다. 여기에서, 다수의 워드 라인 선택 신호들(DWLO~DWLn) 중에서 하나의 워드 라인 선택 신호(DWL0)에 대해서 기술된다.먼저, 워드 라인 선택 신호(DWL0)가 로우 레벨이면 인버터(202a)의 출력은 하이 레벨이 되고, NMOS트랜지스터(MN24)가 턴온된다. 이 때, NMOS트랜지스터(MN25)는 하이 레벨의 프로그램/소거 신호(PGM/ERA)에 의해 이미 턴온된 상태에 있다. 따라서, 워드 라인(WL0)은 턴온된 트랜지스터들(MN24, MN25)에 의해 로우 레벨이 되며 인에이블되지 않는다. 이러한 상태에서, 워드 라인 선택 신호(DWL0)가 하이 레벨이 되면 인버터(202a)의 출력은 로우 레벨이 되고, 이로 인해 NMOS트랜지스터 (MN24)는 턴오프 상태가 된다. 이 때, NMOS트랜지스터(MN23)는 하이 레벨의 프로그램/소거 신호(PGM/ERA)에 의해 턴온된 상태이다. 따라서, 제1노드(N1) 즉, PMOS트랜지스터(MP22)의 게이트 전위는 낮아져서 로우 레벨이 된다. 로우 레벨의 제1노드(N1)의 전압에 의해 PMOS트랜지스터(MP22)는 턴온되고, 워드 라인(WL0)으로 승압 전압(VPP)이 전달되어 인에이블 상태가 된다.

또한, 데이타 독출 동작 시에 도 1의 VPP/VDD바이어스 공급부(10)는 VPP가 아닌 전원 전압(VDD)을 레벨 쉬프트 회로(200a)에 인가한다. 즉, 데이타 독출 시에 프로그램/소거 신호(PGM/ERA)는 로우 레벨이 된다. 이에 따라, 스위칭 소자(260a)가 턴온된다. 이 때, 워드 라인 선택 신호(DWL0)가 로우 레벨이면, 로우 레벨의 전압이 턴온된 트랜지스터(MN20a)를 통하여 워드 라인(WL0)으로 전달된다. 따라서, 워드 라인(WL0)은 로우 레벨이 되어 디스에이블된 상태로 유지된다. 또한, 워드 라인 선택 신호(DWL0)가 하이 레벨이 되면, 스위칭 소자(260a) 즉, 턴온된 트랜지스터(MN20a)를 통하여 하이 레벨이 워드 라인(WL0)으로 전달되어 워드 라인(WL0)이 인에이블된다. 여기에서, 레벨 쉬프트 회로(200a)의 NMOS트랜지스터들(MN23,MN24및 MN25)은 동작하지 않고 플로팅 상태가 된다. 이와 같이, 데이타 독출 동작 시에는 레벨 쉬프트 회로(200a)의 트랜지스터들(MN23, MN24, MN25)이 플로팅 상태가 됨으로써 워드 라인(WL0)으로부터 기준 전위(VSS)로 직류 전류가 흐르는 경로가 차단된다.

이와 같이, 본 발명에서는 프로그램 또는 소거 동작 시의 승압 전압과, 데이타 독출 시의 독출 바이어스를 별도의 경로를 통하여 워드 라인으로 전달한다. 이 때, 승압 전압(VPP)은 레벨 쉬프트 회로(200a~200n)를 통하여 워드 라인(WL0~WLn)으로 전달되고, 독출 바이어스는 스위칭 소자(260a~260n)를 통하여 워드 라인으로 전달된다.

도 3(a)~도 3(d)는 도 2에 도시된 워드 라인 드라이버(14)의 동작을 설명하기 위한 파형도들로서, 도 3(a)는 로우 어드레스를 나타내고, 도 3(b)는 승압 전압/전원 전압 라인(VPP/VDD)을 나타내고, 도 3(c)는 프로그램/소거 신호 (PGM/ERA)를 나타내고, 도 3(d)는 워드 라인, 예를 들어 WL0을 나타낸다.

도 4는 도 2에 도시된 워드 라인 드라이버(14)에서 수행되는 워드 라인 드라이빙 방법을 설명하기 위한 플로우차트로서, 프로그램/소거 시에 제1의 데이타 경로를 통하여 제1레벨의 전압을 워드 라인으로 전달하는 단계(제40~42단계) 및 데이타 독출 시에 제2의 데이타 경로를 통하여 제2레벨의 전압을 워드 라인으로 전달하는 단계(제44~제46단계)를 포함한다.

도 2~도 4를 참조하여 본 발명의 실시예에 의한 워드 라인 드라이버의 동작 및 그 드라이빙 방법이 구체적으로 기술된다. 우선, 도 4를 참조하면, 프로그램 또는 소거 동작이 수행될 것인지가 판단된다(제40단계). 여기에서, 프로그램 동작 또는 소거 동작이 수행될 것인가를 판단하는 것은 외부에서 인가되는 도 3(c)의 프로그램/소거 신호(PGM/ERA)가 하이 레벨로 인에이블되는지를 판단함으로써 이루어진다. 제40단계에서, 프로그램/소거 신호(PGM/ERA)가 인에이블되면, 제1의 데이타 경로를 통하여 제1레벨의 전압이 워드 라인으로 전달된다(제42단계). 즉, 여기에서의 제1데이타 경로는 레벨 쉬프트 회로(200a)를 나타내고, 제1레벨의 전압은 승압 전압(VPP)을 나타낸다. 구체적으로, 독출 바이어스 공급 및 로우 디코더(12)(도 1참조)는 도 3(a)에 도시된 로우 어드레스(X_ADD)를 디코딩하여 워드 라인 선택 신호(DWL0~DWLn)를 생성한다. 또한, VPP/VDD바이어스 공급부(10)에서 생성되는 도 3(b)의 승압 전압(VPP)은 레벨 쉬프트 회로(200a)의 전압 라인(25)을 통하여 인가된다. 따라서, 레벨 쉬프트 회로(220a)의 턴온된 트랜지스터(MP22)를 통하여 승압 전압(VPP)이 워드 라인(WLO)으로 전달된다. 이 때, 스위칭 소자(260a)는 턴 온프된 상태를 유지한다.

반면, 제40단계에서 프로그램/소거를 수행하지 않을 경우에는 데이타 독출을 수행할 것인지가 판단된다(제44단계). 만일, 제44단계에서 데이타 독출을 수행 하고자 하는 경우에는 제2의 데이타 경로를 통하여 제2레벨의 전압이 워드 라인으로 전달된다(제46단계). 즉, 데이타 독출을 수행하고자 하는 경우에, 프로그램/소거 신호(PGM/ERA)는 도 3(c)와 같이 로우 레벨이 된다. 여기에서, 제2데이타 경로는 스위칭 소자(260a)를 나타내고, 제2레벨의 전압은 전원 전압(VDD) 또는 그 이하의 전압을 나타낸다. 구체적으로, 데이타 독출 시에는 스위칭 소자(260a)를 통해 독출바이어스 공급 및 로우 디코더(12)의 출력 신호(DWL0)가 독출 바이어스 전압으로서 해당 워드 라인으로 전달된다.

도 5는 도 2에 도시된 워드 라인 드라이버의 출력을 동작 모드에 따라서 시뮬레이션한 도면이다. 도 5를 참조하면, 구간(T51)은 독출 동작 모드를 나타내고, 구간(T52)은 프로그램/소거 동작 모드를 나타낸다. 즉, 구간(T51)에서는 워드 라인(WL0)을 통하여 대략 5V의 독출 바이어스가 인가되고, 구간(T52)에서는 워드 라인(WL0)을 통하여 대략 12V 정도의 승압 전압(VPP)이 인가됨을 알 수 있다.

본 발명에 따르면, 전압 바이어스 경로를 서로 다르게 함으로써 레벨 쉬프트 회로의 사이즈를 줄일 수 있고, 이로 인해 비휘발성 메모리 장치의 레이아웃 사이즈를 줄일 수 있다는 효과가 있다. 또한, 레벨 쉬프트 회로에 의한 워드 라인 지연을 최소화함으로써 데이타 독출 시 액세스 속도를 향상시킬 수 있다는 효과가 있다.

Claims

로우 어드레스를 입력하여 디코딩하고, 상기 디코딩된 결과에 응답하여 워드 라인을 선택하기 위한 워드 라인 선택 신호를 출력하는 로우 디코더와, 제1레벨의 전압을 생성하는 바이어스 공급부를 구비하는 비휘발성 메모리 장치의 워드 라인 드라이버에 있어서,

제1동작 모드에서 외부에서 인가되는 프로그램/소거 신호에 응답하여 상기제1레벨의 전압을 쉬프트하고, 상기 쉬프트된 제1레벨의 전압을 상기 워드 라인 선택 신호에 의해 선택된 워드 라인으로 출력하는 다수의 레벨 쉬프트 회로들; 및

상기 프로그램/소거 신호에 응답하여 스위칭되며, 제2동작 모드에서 제2레벨을 갖는 상기 워드 라인 선택 신호를 상기 워드 라인으로 전달하는 다수의 스위칭 소자를 구비하는 것을 특징으로 하는 워드 라인 드라이버.
제1항에 있어서, 상기 스위칭 소자는 N형 내이티브 트랜지스터로 구현되는 것을 특징으로 하는 워드 라인 드라이버.
제1항에 있어서, 상기 스위칭 소자는 P형 트랜지스터로 구현되고,

상기 프로그램/소거 신호는 반전되어 상기 P형 트랜지스터의 제어 신호로서 인가되는 것을 특징으로 하는 워드 라인 드라이버.
제1항에 있어서, 상기 제1레벨의 전압은 승압 전압인 것을 특징으로 하는 워드 라인 드라이버.
제1항에 있어서, 상기 제2레벨의 전압은 전원 전압 또는 상기 전원 전압보다 소정 레벨 이하의 전압인 것을 특징으로 하는 워드 라인 드라이버.
제1항에 있어서, 상기 다수의 레벨 쉬프트 회로들은,

상기 워드 라인 선택 신호를 반전시키고, 상기 반전된 결과를 출력하는 인버터;

소정의 제1노드 전압에 의해 상기 제1레벨의 전압을 상기 워드 라인으로 전달하기 위한 전압 전달 수단;

상기 제1노드와 상기 인버터의 출력 사이에 드레인과 소스가 연결되고, 상기 프로그램/소거 신호와 게이트가 연결되는 제1트랜지스터;

상기 인버터의 출력과 게이트가 연결되고, 상기 워드 라인에 드레인 또는 소스가 연결되는 제2트랜지스터; 및

상기 제2트랜지스터의 드레인 또는 소스와, 기준 전위 사이에 드레인과 소스가 연결되고, 상기 프로그램/소거 신호와 게이트가 연결되는 제3트랜지스터를 구비하는 것을 특징으로 하는 워드 라인 드라이버.
로우 어드레스를 디코딩하여 워드 라인을 선택하기 위한 로우 디코더와, 제1레벨의 전압을 생성하는 바이어스 공급부를 구비하는 비휘발성 메모리 장치의 워드 라인 드라이버에서 수행되는 워드 라인 드라이빙 방법에 있어서,

(a)프로그램/소거를 수행할 것인가를 판단하는 단계;

(b)상기 프로그램/소거를 수행하고자 하면, 제1데이타 경로를 통하여 상기 제1레벨의 전압을 상기 워드 라인으로 전달하는 단계;

(c)상기 (a)단계에서 상기 프로그램/소거를 수행하지 않으면, 데이타 독출을 수행할 것인가를 판단하는 단계; 및

(d)상기 (c)단계에서 상기 데이타 독출을 수행하는 것으로 판단되면, 제2데이타 경로를 통하여 제2레벨의 전압을 상기 워드 라인으로 전달하는 단계를 구비하는 것을 특징으로 하는 워드 라인 드라이빙 방법.
제7항에 있어서, 상기 제1레벨의 전압은 승압 전압인 것을 특징으로 하는 워드 라인 드라이빙 방법.
제7항에 있어서, 상기 제2레벨의 전압은 전원 전압 또는 상기 전원 전압보다 소정 레벨 이하의 전압인 것을 특징으로 하는 워드 라인 드라이빙 방법.