KR101200021B1

KR101200021B1 - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR101200021B1
Application number: KR1020100128292A
Authority: KR
Inventors: 이희열; 구민규
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-15
Filing date: 2010-12-15
Publication date: 2012-11-09
Anticipated expiration: 2030-12-15
Also published as: KR20120066936A

Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 디코딩된 다수의 어드레스 신호에 응답하여 해당 메모리 블럭을 선택하기 위한 블럭 선택 신호를 출력하기 위한 블럭 디코더와, 상기 블럭 선택 신호에 응답하여 다수의 글로벌 워드라인과 메모리 셀 블럭의 다수의 워드라인을 연결하기 위한 스위칭 회로를 포함하며, 상기 블럭 디코더는 상기 다수의 글로벌 워드라인을 통해 전송되는 동작 전압보다 높은 전위의 블럭 선택 신호를 생성한다.

Description

반도체 메모리 장치 및 이의 동작 방법{semiconductor memory device and method thereof}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 글로벌 워드라인의 전압을 메모리 셀 블럭의 워드라인으로 전송하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치 중 불휘발성 메모리 장치는 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요없다.

일반적으로, 불휘발성 메모리 장치는 메모리 셀의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하기 위하여 블럭(block) 단위로 메모리 셀 어레이를 선택하기 위한 블럭 디코더(block decorder)가 필요하다.

도 1은 종래 기술에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.

반도체 메모리 장치는 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 응답하여 고전압의 블럭 선택 신호(BLKWL)를 생성하는 블럭 디코더(10), 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인(GWL<n:0>)과 메모리 셀 블럭(30)의 워드라인(WL<n:0>)을 연결하기 위한 스위칭 회로(20), 및 다수의 워드라인(WL<n:0>)에 연결된 메모리 셀들을 포함하는 메모리 셀 블럭(30)을 포함한다.

이들의 동작을 간략하게 설명하면 다음과 같다.

디코딩된 어드레스 신호들(XA, XB, XC, XD)은 해당 메모리 셀 블럭(30)에 대응하는 경우 모두 하이 레벨로 활성화되는 신호들이다. 이에 디코딩된 어드레스 신호들(XA, XB, XC, XD)이 모두 하이 레벨로 활성화되어 블럭 디코더(10)에 입력되면, 블럭 디코더(10)는 고전압의 블럭 선택 신호(BLKWL)를 생성한다. 스위칭 회로(20)는 다수의 고전압 트랜지스터로 구성되며, 다수의 고전압 트랜지스터들은 고전압의 블럭 선택 신호(BLKWL)에 응답하여 턴온된다. 따라서 글로벌 워드라인(GWL<n:0>)과 메모리 셀 블럭(30)의 워드라인(WL<n:0>)을 연결되어 동작 전압이 메모리 셀 블럭(30)의 워드라인(WL<n:0>)에 인가된다.

상술한 종래 기술에 따른 반도체 메모리 장치는 스위칭 회로가 다수의 고전압 트랜지스터로 구성되기 때문에 글로벌 워드라인(GWL<n:0>)에 인가된 동작 전압이 워드라인(WL<n:0>)으로 전송될때 고전압 트랜지스터의 문턱 전압만큼 떨어지는 현상이 발생한다. 이러한 현상을 방지하기 위해서는 블럭 선택 신호(BLKWL)의 전위 레벨이 글로벌 워드라인에 인가되는 동작 전압과 고전압 트랜지스터의 문턱 전압의 합보다 커야 한다. 이에 20V 이상의 프로그램 전압을 전송하는 동작시 블럭 디코더는 20V+Vth 이상의 블럭 선택 신호(BLKWL)를 생성하여야 하므로 블럭 디코더를 구성하는 트랜지스터들에 높은 스트레스가 인가된다. 또한 블럭 디코더 20V+Vth 이상의 블럭 선택 신호(BLKWL)를 생성하지 못하는 경우 프로그램 전압을 유지하지 못하여 프로그램 동작의 오류가 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 글로벌 워드라인과 메모리 셀 블럭의 워드라인을 스위칭하는 패스 트랜지스터들에 의한 동작 전압의 드랍 현상을 방지하기 위하여 동작 전압 보다 높은 블럭 선택 신호를 출력하는 블럭 디코더를 구비하고, 블럭 디코더의 출력 노드에 연결된 트랜지스터들을 트리플 웰 트랜지스터로 구성함으로써 내구성이 개선되어 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 메모리 장치는 디코딩된 다수의 어드레스 신호에 응답하여 해당 메모리 블럭을 선택하기 위한 블럭 선택 신호를 출력하기 위한 블럭 디코더와, 상기 블럭 선택 신호에 응답하여 다수의 글로벌 워드라인과 메모리 셀 블럭의 다수의 워드라인을 연결하기 위한 스위칭 회로를 포함하며, 상기 블럭 디코더는 상기 다수의 글로벌 워드라인을 통해 전송되는 동작 전압보다 높은 전위의 블럭 선택 신호를 생성한다.

상기 블럭 디코더의 출력단에 연결된 트랜지스터는 트리플 웰 트랜지스터로 구성된다.

상기 블럭 디코더는 상기 디코딩된 다수의 어드레스 신호에 응답하여 선택 신호를 출력단으로 출력하기 위한 디코더 회로와, 상기 선택 신호에 응답하여 상기 출력단에 고전압을 인가하기 위한 고전압 인가 회로, 및 상기 선택 신호에 응답하여 상기 출력단의 전위를 디스차지하기 위한 디스차지 회로를 포함한다.

상기 디코더 회로는 상기 선택 신호를 상기 출력단으로 전송하기 위한 트랜지스터를 포함하며, 상기 트랜지스터는 트리플 웰 트랜지스터이다.

상기 디스차지 회로는 상기 출력단의 전위를 접지 전원으로 디스차지하기 위한 트랜지스터를 포함하며, 상기 트랜지스터는 트리플 웰 트랜지스터이다.

상기 디코더 회로는 상기 상기 디코딩된 다수의 어드레스 신호를 논리 조합하여 출력하는 제1 논리 게이트와, 상기 제1 논리 게이트의 출력 신호와 프로그램 프리차지 신호에 응답하여 상기 선택 신호를 출력하는 제2 논리 게이트와, 프리차지 신호에 응답하여 상기 선택 신호를 상기 출력단으로 출력하는 트리플 웰 트랜지스터를 포함한다.

상기 고전압 인가 회로는 상기 선택 신호를 반전시켜 출력하는 인버터와, 고전압이 공급되는 공급 노드와 상기 출력단 사이에 직렬 연결되며, 상기 출력단의 전위 및 상기 인버터의 출력 신호에 응답하여 각각 구동되는 디플레이션 트랜지스터 및 고전압 PMOS 트랜지스터를 포함한다.

상기 스위칭 회로는 다수의 고전압 트랜지스터로 구성된다.

상기 블럭 선택 신호의 전위 레벨은 상기 동작 전압과 상기 다수의 고전압 트랜지스터의 문턱 전압 값의 합보다 높다.

상기 블럭 선택 신호에 응답하여 상기 스위칭 회로는 상기 동작 전압을 드랍 없이 상기 다수의 워드라인으로 전송한다.

상기 메모리 셀 블럭을 선택하는 동작을 진행할 때, 상기 트리플 웰 트랜지스터의 N웰 및 P웰에는 양전압이 인가된다.

상기 트리플 웰 트랜지스터의 상기 P-웰에 인가되는 전압과 동일한 전압 또는 더 높은 전압이 상기 N-웰에 인가된다.

상기 메모리 셀 블럭을 비 선택하는 동작을 진행할 때, 상기 트리플 웰 트랜지스터의 N웰 및 P웰에는 0V의 전압이 인가된다.

본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 상기 메모리 셀 블럭을 선택하는 동작을 진행할 경우, 상기 블럭 디코더는 고전압의 상기 블럭 선택 신호를 출력하는 단계와, 상기 고전압의 블럭 선택 신호에 따라 상기 글로벌 워드라인과 상기 다수의 워드라인을 연결하여 동작 전압 전송하는 단계를 포함하며, 상기 블럭 선택 신호는 상기 동작 전압보다 높은 전위를 갖는다.

상기 동작 전압은 프로그램 전압이다.

상기 고전압의 블럭 선택 신호를 출력하는 단계는 상기 블럭 디코더의 출력단에 연결된 트리플 웰 트랜지스터의 P웰 및 N웰에 양전압을 인가하여 상기 트리플 웰 트랜지스터의 내구성을 증가시킨다.

상기 트리플 웰 트랜지스터의 상기 P-웰에 인가되는 전압과 동일한 전압 또는 더 높은 전압을 상기 N-웰에 인가한다.

본 발명의 일실시 예에 따르면, 글로벌 워드라인과 메모리 셀 블럭의 워드라인을 스위칭하는 패스 트랜지스터들에 의한 동작 전압의 드랍 현상을 방지하기 위하여 동작 전압 보다 높은 블럭 선택 신호를 출력하는 블럭 디코더를 구비하고, 블럭 디코더의 출력 노드에 연결된 트랜지스터들을 트리플 웰 트랜지스터로 구성함으로써 내구성이 개선되어 소자의 전기적 특성을 개선할 수 있다.

도 1은 종래 기술에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 3은 트리플 웰 트랜지스터를 나타내는 소자의 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.

도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 회로도이다.

도 2를 참조하면, 반도체 메모리 장치는 블럭 디코더(100), 스위칭 회로(200), 및 메모리 셀 블럭(300)을 포함한다.

블럭 디코더(100)는 디코더 회로(110), 고전압 인가 회로(120), 및 디스차지 회로(130)를 포함한다.

디코더 회로(110)는 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)에 응답하여 선택 신호(SEL)를 출력한다. 디코더 회로(110)는 낸드 게이트(ND1 및 ND2) 및 트랜지스터(THVN1)를 포함한다. 낸드 게이트(ND1)는 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)를 논리 조합하여 출력 신호를 출력한다. 낸드 게이트(ND2)는 낸드 게이트(ND1)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)에 응답하여 선택 신호(SEL)를 출력한다. 트랜지스터(THVN1)는 프리차지 신호(PRE) 신호에 응답하여 선택 신호(SEL)를 출력 노드(Q)로 전송한다. 트랜지스터(THVN1)는 트리플 웰 트랜지스터로 구성하는 것이 바람직하다.

고전압 인가 회로(120)는 선택 신호(SEL)에 응답하여 출력 노드(Q)에 고전압(Vpp)을 인가한다. 고전압 인가 회로(120)는 고전압 공급 단자와 출력 노드(Q) 사이에 직렬 연결된 디플리션 트랜지스터(DHVN) 및 고전압 PMOS 트랜지스터(HVP) 및 선택 신호(SEL)를 반전시켜 고전압 PMOS 트랜지스터(HVP)의 게이트에 전송하는 인버터(IV1)를 포함한다. 디플리션 트랜지스터(DHVN)는 출력 노드(Q)의 전위에 따라 구동되고, 고전압 PMOS 트랜지스터(HVP)는 인버터(IV1)에 의해 반전된 선택 신호(SEL)에 따라 구동되며, 디플리션 트랜지스터(DHVN) 및 고전압 PMOS 트랜지스터(HVP)가 턴온될 때 고전압(Vpp)을 출력 노드(Q)에 인가한다.

디스차지 회로(130)는 선택 신호(SEL)에 응답하여 출력 노드(Q)의 전위를 접지 전원(Vss)으로 디스차지한다. 디스차지 회로(130)는 인버터(IV2) 및 트랜지스터(THVN2)를 포함한다. 트랜지스터(THVN2)는 트리플 웰 트랜지스터로 구성하는 것이 바람직하다. 인버터(IV2)는 선택 신호(SEL)를 반전시켜 트랜지스터(THVN2)의 게이트에 인가한다. 출력 노드(Q)와 접지 전원(Vss) 사이에 연결되고, 인버터(IV2)에 의해 반전된 선택 신호(SEL)에 응답하여 상기 출력 노드(Q)의 전위를 접지 전원(Vss)으로 디스차지한다.

스위칭 회로(200)는 블럭 디코더(100)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드라인(GWL<n:0>), 및 글로벌 소스 선택 라인(GSSL)을 각각 메모리 셀 블럭(300)의 드레인 선택 라인(DSL), 다수의 워드라인(WL<n:0>), 및 소스 선택 라인(SSL)에 연결한다.

스위칭 회로(200)는 다수의 고전압 트랜지스터(PT1 내지 PT4)로 구성되며, 다수의 트리플 웰 트랜지스터(PT1 내지 PT4) 각각은 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL) 사이, 다수의 글로벌 워드라인(GWL<n:0>)과 다수의 워드라인(WL<n:0>) 사이 및 글로벌 소스 선택 라인(GSSL)과 소스 선택 라인(SSL) 사이에 연결되며, 블럭 선택 신호(BLKWL)에 응답하여 구동된다.

메모리 셀 블럭(300)은 다수의 워드라인(WL<n:0>)에 연결된 다수의 메모리 셀(MC<n:0>)들을 포함한다.

도 3은 디코더 회로 및 디스차지 회로의 트리플 웰 트랜지스터를 나타내는 소자의 단면도이다.

도 2 및 도 3을 참조하여 본 발명의 일실시 예에 따른 반도체 메모리 소자의 동작 방법을 설명하면 다음과 같다.

먼저 해당 메모리 셀 블럭(300)을 선택하는 동작을 설명하도록 한다.

해당 메모리 셀 블럭(300)을 선택하는 경우, 다수의 어드레스 신호(XA, XB, XC, XD)는 모두 하이 레벨로 활성화된다. 이에 낸드 게이트(ND1)는 하이 레벨의 다수의 어드레스 신호(XA, XB, XC, XD)들을 논리 조합하여 로우 레벨의 출력 신호를 출력한다. 낸드 게이트(ND1)는 로우 레벨의 낸드 게이트(ND1) 출력 신호와 로우 레벨의 프로그램 프리차지 신호(PGMPREb)에 응답하여 하이 레벨의 선택 신호(SEL)를 출력한다. 트랜지스터(THVN1)는 0V의 프리차지 신호(PRE)에 응답하여 선택 신호(SEL)를 출력 노드(Q)에 전송한다. 트랜지스터(THVN1)는 음의 문턱 전압을 갖으므로 0V의 프리차지 신호(PRE)에도 턴온된다.

이때 디스차지 회로(130) 하이 레벨의 선택 신호(SEL)에 응답하여 출력 노드(Q)와 연결된 접지 전원(Vss)을 차단한다.

출력 노드(Q)의 전위는 선택 신호(SEL)의 전위만큼 상승하게 되고, 출력 노드(Q)의 전위에 의해 디플리션 트랜지스터(DHVN)는 고전압(Vpp)을 고전압 PMOS 트랜지스터(HVP)에 전송한다. 디플리션 트랜지스터(DHVN)는 음의 문턱 전압 값을 갖는 트랜지스터로 출력 노드(Q)의 전위가 OV에도 일정량의 전류를 패스시킨다. 고전압 PMOS 트랜지스터(HVP)는 인버터(IV1)에서 출력되는 로우 레벨의 출력 신호에 응답하여 턴온되어 고전압(Vpp)을 출력 노드(Q)에 인가하여 출력 노드(B)의 전위는 더욱 상승하게 된다. 이로 인하여 디플리션 트랜지스터(DHVN)를 통해 흐르는 전류량이 더욱 증가하게 되어 출력 노드(B)는 고전압(Vpp) 레벨로 상승하게 되어, 고전압 전위를 갖는 블럭 선택 신호(BLKWL)가 출력된다.

스위칭 회로(200)는 고전압 전위를 갖는 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드라인(GWL<n:0>), 및 글로벌 소스 선택 라인(GSSL)을 각각 메모리 셀 블럭(300)의 드레인 선택 라인(DSL), 다수의 워드라인(WL<n:0>), 및 소스 선택 라인(SSL)에 연결한다.

	THVN1	THVN2
게이트(G)	0V	0V
드레인(D)	Vpp	Vpp
소스(S)	Vcc(SEL)	0V(NEG_EN)
P-웰(PW)	양전압	양전압
N-웰(NW)	양전압	양전압

표 1은 메모리 셀 블럭의 선택 동작시 디코더 회로(110)의 트랜지스터(THVN1) 및 디스차지 회로(130)의 트랜지스터(THVN2)에 인가되는 전압을 나타낸다.

표 1을 참조하면, 메모리 셀 블럭의 선택 동작시 디코더 회로(110)의 트랜지스터(THVN1) 및 디스차지 회로(130)의 트랜지스터(THVN2)의 P-웰 및 N-웰에 양전압을 인가함으로써, P-웰의 전위 상태는 증가하게 되고, 고전압(Vpp)이 인가된 드레인의 전위는 동일하므로 P-웰과 드레인 간의 전위 차이가 감소하게 되어 트랜지스터의 내구성이 증가하게 된다. 이때 스위칭 회로(200)의 드랍 현상을 억제하기 위하여 글로벌 워드라인에 인가되는 동작 전압보다 더 높은 블럭 선택 신호(BLKWL)가 발생되어도 디코더 회로(110)의 트랜지스터(THVN1) 및 디스차지 회로(130)의 트랜지스터(THVN2)의 내구성이 증가하게 되어 트랜지스터의 브레이크 다운과 같은 문제점이 해결된다. 이때 디코더 회로(110)의 트랜지스터(THVN1) 및 디스차지 회로(130)의 트랜지스터(THVN2)의 P-웰에 인가되는 전압과 동일한 전압 또는 더 높은 전압을 N-웰에 인가하는 것이 바람직하다. 이는 P-웰과 N-웰 간의 역(reverse) PN 다이오드 조건으로 P-웰에 인가된 전위를 유지하기 위함이다.

다음 해당 메모리 셀 블럭(300)을 비 선택하는 동작을 설명하도록 한다.

해당 메모리 셀 블럭(300)이 비선택되는 경우, 다수의 어드레스 신호(XA, XB, XC, XD)는 중 하나 이상이 로우 레벨로 디스에이블된다. 이에 낸드 게이트(ND1)는 다수의 어드레스 신호(XA, XB, XC, XD)들을 논리 조합하여 하이 레벨의 출력 신호를 출력한다. 낸드 게이트(ND1)는 하이 레벨의 낸드 게이트(ND1) 출력 신호와 로우 레벨의 프로그램 프리차지 신호(PGMPREb)에 응답하여 로우 레벨의 선택 신호(SEL)를 출력한다.

이때 디스차지 회로(130) 로우 레벨의 선택 신호(SEL)에 응답하여 출력 노드(Q)의 전위를 디스차지한다.

디스차지된 출력 노드(Q)의 전위에 따라 디플리션 트랜지스터(DHVN)는 일정량의 고전압(Vpp)을 고전압 PMOS 트랜지스터(HVP)에 전송한다. 그러나 고전압 PMOS 트랜지스터(HVP)는 인버터(IV1)에서 출력되는 하이 레벨의 출력 신호에 응답하여 턴오프되어 고전압(Vpp)을 출력 노드(Q)에 인가하지 못한다.

스위칭 회로(200)는 음전압 전위를 갖는 블럭 선택 신호(BLKWL)에 응답하여 글로벌 드레인 선택 라인(GDSL), 다수의 글로벌 워드라인(GWL<n:0>), 및 글로벌 소스 선택 라인(GSSL)을 각각 메모리 셀 블럭(300)의 드레인 선택 라인(DSL), 다수의 워드라인(WL<n:0>), 및 소스 선택 라인(SSL)를 각각 분리한다.

	THVN1	THVN2
게이트(G)	0V or 양전압	양전압
드레인(D)	0V	0V
소스(S)	0V	0V
P-웰(PW)	0V	0V
N-웰(NW)	0V	0V

표 2는 메모리 셀 블럭의 비 선택 동작시 디코더 회로(110)의 트랜지스터(THVN1) 및 디스차지 회로(130)의 트랜지스터(THVN2)에 인가되는 전압을 나타낸다.

100 : 블럭 디코더 200 : 스위칭 회로
300 : 메모리 셀 블럭 110 : 디코더 회로
120 : 고전압 인가 회로 130 : 디스차지 회로

Claims

디코딩된 다수의 어드레스 신호에 응답하여 해당 메모리 블럭을 선택하기 위한 블럭 선택 신호를 출력하기 위한 블럭 디코더; 및
상기 블럭 선택 신호에 응답하여 다수의 글로벌 워드라인과 메모리 셀 블럭의 다수의 워드라인을 연결하기 위한 스위칭 회로를 포함하며,
상기 블럭 디코더의 출력단에 연결된 트랜지스터는 트리플 웰 트랜지스터로 구성된 반도체 메모리 장치.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 블럭 디코더는 상기 다수의 글로벌 워드라인을 통해 전송되는 동작 전압보다 높은 전위의 블럭 선택 신호를 생성하는 반도체 메모리 장치.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,
상기 블럭 디코더는 상기 디코딩된 다수의 어드레스 신호에 응답하여 선택 신호를 출력단으로 출력하기 위한 디코더 회로;
상기 선택 신호에 응답하여 상기 출력단에 고전압을 인가하기 위한 고전압 인가 회로; 및
상기 선택 신호에 응답하여 상기 출력단의 전위를 디스차지하기 위한 디스차지 회로를 포함하는 반도체 메모리 장치.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 3 항에 있어서,
상기 디코더 회로는 상기 선택 신호를 상기 출력단으로 전송하기 위한 트랜지스터를 포함하며, 상기 트랜지스터는 트리플 웰 트랜지스터인 반도체 메모리 장치.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 3 항에 있어서,
상기 디스차지 회로는 상기 출력단의 전위를 접지 전원으로 디스차지하기 위한 트랜지스터를 포함하며, 상기 트랜지스터는 트리플 웰 트랜지스터인 반도체 메모리 장치.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 3 항에 있어서,
상기 디코더 회로는 상기 상기 디코딩된 다수의 어드레스 신호를 논리 조합하여 출력하는 제1 논리 게이트;
상기 제1 논리 게이트의 출력 신호와 프로그램 프리차지 신호에 응답하여 상기 선택 신호를 출력하는 제2 논리 게이트;
프리차지 신호에 응답하여 상기 선택 신호를 상기 출력단으로 출력하는 트리플 웰 트랜지스터를 포함하는 반도체 메모리 장치.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 3 항에 있어서,
상기 고전압 인가 회로는 상기 선택 신호를 반전시켜 출력하는 인버터;
고전압이 공급되는 공급 노드와 상기 출력단 사이에 직렬 연결되며, 상기 출력단의 전위 및 상기 인버터의 출력 신호에 응답하여 각각 구동되는 디플레이션 트랜지스터 및 고전압 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,
상기 스위칭 회로는 다수의 고전압 트랜지스터로 구성된 반도체 메모리 장치.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 8 항에 있어서,
상기 블럭 선택 신호의 전위 레벨은 상기 동작 전압과 상기 다수의 고전압 트랜지스터의 문턱 전압 값의 합보다 높은 반도체 메모리 장치.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제 4 항 또는 5항에 있어서,
상기 메모리 셀 블럭을 선택하는 동작을 진행할 때, 상기 트리플 웰 트랜지스터의 N웰 및 P웰에는 양전압이 인가되는 반도체 메모리 장치.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 10 항에 있어서,
상기 트리플 웰 트랜지스터의 상기 P-웰에 인가되는 전압과 동일한 전압 또는 더 높은 전압이 상기 N-웰에 인가되는 반도체 메모리 장치.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제 4 항 또는 5항에 있어서,
상기 메모리 셀 블럭을 비 선택하는 동작을 진행할 때, 상기 트리플 웰 트랜지스터의 N웰 및 P웰에는 0V의 전압이 인가되는 반도체 메모리 장치.
디코딩된 다수의 어드레스 신호에 응답하여 해당 메모리 블럭을 선택하기 위한 블럭 선택 신호를 출력하기 위한 블럭 디코더와, 상기 블럭 선택 신호에 응답하여 다수의 글로벌 워드라인과 메모리 셀 블럭의 다수의 워드라인을 연결하기 위한 스위칭 회로를 포함하며, 상기 블럭 디코더의 출력단에 연결된 트랜지스터는 트리플 웰 트랜지스터로 구성된 반도체 메모리 장치가 제공되는 단계;
상기 메모리 셀 블럭을 선택할 경우, 상기 블럭 디코더는 고전압의 상기 블럭 선택 신호를 출력하는 단계; 및
상기 고전압의 블럭 선택 신호에 따라 상기 글로벌 워드라인과 상기 다수의 워드라인을 연결하여 동작 전압 전송하는 단계를 포함하며,
상기 블럭 선택 신호는 상기 동작 전압보다 높은 전위를 갖는 반도체 메모리 장치의 동작 방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제 13 항에 있어서,
상기 동작 전압은 프로그램 전압인 반도체 메모리 장치의 동작 방법.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제 13 항에 있어서,
상기 고전압의 블럭 선택 신호를 출력하는 단계는 상기 블럭 디코더의 출력단에 연결된 상기 트리플 웰 트랜지스터의 P웰 및 N웰에 양전압을 인가하여 상기 트리플 웰 트랜지스터의 내구성을 증가시키는 반도체 메모리 장치의 동작 방법.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제 15 항에 있어서,
상기 트리플 웰 트랜지스터의 상기 P-웰에 인가되는 전압과 동일한 전압 또는 더 높은 전압을 상기 N-웰에 인가하는 반도체 메모리 장치의 동작 방법.