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CN114582406B - 半导体存储器 - Google Patents

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CN114582406B
CN114582406B CN202011378889.9A CN202011378889A CN114582406B CN 114582406 B CN114582406 B CN 114582406B CN 202011378889 A CN202011378889 A CN 202011378889A CN 114582406 B CN114582406 B CN 114582406B
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赵鑫淼
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郭术明
王宗传
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Abstract

本发明涉及一种半导体存储器，包括负压提供单元，用于在读操作时给字线提供第一负电压，负压提供单元包括：钳位单元，包括输入端、控制端及输出端，输入端连接半导体存储器的公共接地端，控制端用于接收第一信号；储能电容，第一端连接所述输出端，第二端用于接收第二信号；负压提供端，与所述第一端连接；钳位单元用于在第一信号为“0”时将输出端的电压拉至输入端的电压，还用于在第一信号为“1”时将输出端钳位在钳位电压。本发明不仅待机模式无静态直流功耗，而且负压提供端输出的负压建立过程很快，能实现实时启动，满足半导体存储器的高速读操作条件。还可以通过钳位单元将负压提供单元提供的第一负电压限制在可控范围内。

Description

半导体存储器
技术领域
本发明涉及信息存储，特别是涉及一种半导体存储器。
背景技术
随着数据吞吐量不断上升以及系统低功耗要求，系统级芯片(SOC)对存储器的需求越来越大。据预测，到2025年，约90％的硅片面积将被具有不同功能的存储器所占据，嵌入式存储器将成为支配整个系统的决定性因素。非易失存储器(例如eflash memory)以其掉电不丢失数据特性日益成为嵌入式存储器中不可或缺的重要组成部分。那么降低eflashmemory IP本身的功耗会为系统带来积极地作用。
通常eflash IP功耗分为active功耗和standby功耗，active功耗是指eflash IP在进行读/编程/擦除操作时的功耗，standby功耗是指eflash IP非读/编程/擦除操作状态下的功耗，俗称待机功耗。
随着对高速读取的需求越来越多，为了满足高速可靠的读取操作，需在闪存的字线(Word Line，WL)加上一个负压V1N(≤-1V)。示例性的V1N是通过电荷泵(charge pump)产生。随着eflash IP的存储容量不断增加，charge pump的输出负载电容越来越重，则V1N的建立时间越来越长，当建立时间可能会大于整个高速读取过程，将无法实时启动读取操作，因此需在standby模式下启动，这样会增加standby模式的功耗。
发明内容
基于此，有必要提供一种低功耗的半导体存储器。
一种半导体存储器，包括存储单元、字线、位线，还包括负压提供单元，所述负压提供单元用于在读操作时给所述字线提供第一负电压，所述负压提供单元包括：钳位单元，包括输入端、控制端及输出端，所述输入端连接半导体存储器的公共接地端，所述控制端用于接收第一信号；储能电容，第一端连接所述输出端，第二端用于接收第二信号；负压提供端，与所述第一端连接；其中，所述钳位单元用于在所述第一信号为“0”时将所述输出端的电压拉至所述输入端的电压，还用于在所述第一信号为“1”时将所述输出端钳位在钳位电压；所述第一信号和第二信号的其中一个为半导体存储器的读操作使能信号、另一个为半导体存储器的读操作使能信号的非信号。
在其中一个实施例中，所述第一信号为所述读操作使能信号，所述第二信号为所述读操作使能信号的非信号。
在其中一个实施例中，所述钳位单元包括：第一开关管，所述第一开关管的输入端作为所述钳位单元的输入端，受控端用于接收所述第二信号；第二开关管，输入端连接所述第一开关管的输出端，输出端作为所述钳位单元的输出端；第三开关管，输入端连接所述第一开关管的输出端，受控端用于接收所述第一信号，输出端连接所述第二开关管的受控端；第四开关管，输入端用于接收高电平信号，受控端用于接收所述第一信号，输出端连接所述第二开关管的受控端；其中，所述第一开关管、第二开关管、第三开关管为第一型开关管，所述第四开关管为第二型开关管，所述第一型开关管在其受控端电压大于其输出端电压第一阈值时导通，所述第二型开关管在其受控端电压小于其输入端电压第二阈值时导通。
在其中一个实施例中，所述第一开关管是NMOS管，所述第一开关管的输入端是漏极，所述第一开关管的受控端是栅极，所述第一开关管的输出端是源极；所述第二开关管是NMOS管，所述第二开关管的输入端是漏极，所述第二开关管的受控端是栅极，所述第二开关管的输出端是源极；所述第三开关管是NMOS管，所述第三开关管的输入端是漏极，所述第三开关管的受控端是栅极，所述第三开关管的输出端是源极；所述第四开关管是PMOS管，所述第四开关管的输入端是源极，所述第四开关管的受控端是栅极，所述第四开关管的输出端是漏极。
在其中一个实施例中，所述钳位电压为所述第一开关管的阈值电压和所述第二开关管的阈值电压之和的负数；
在其中一个实施例中，所述钳位电压为-1.4V。
在其中一个实施例中，所述半导体存储器在待机模式时，所述读操作使能信号为“0”。
在其中一个实施例中，还包括源线和控制栅。
在其中一个实施例中，还包括第一电压提供单元和第二电压提供单元，所述第一电压提供单元用于在所述读操作时给所述源线施加2.5V电压，所述第二电压提供单元用于在所述读操作时给所述控制栅施加1.2V电压。
在其中一个实施例中，所述半导体存储器在编程操作和擦除操作时，所述读操作使能信号为“0”。
在其中一个实施例中，所述半导体存储器是闪存。
上述半导体存储器，在第一信号为“0”时将钳位单元的输出端拉至公共接地端，负压提供单元无静态直流功耗。在第一信号从“0”翻转至“1”时，储能电容的第二端的电压(第二信号)相应从“1”翻转至“0”，利用电容两端电压差不会发生突变的特性，储能电容的第一端的电压变为一负电压，且储能电容的第一端(即钳位单元的输出端)的电压被钳位在钳位电压；之后储能电容的第一端的电压与负压提供单元的负压提供端的输出负载(输出负载可以等效为一个负载电容)完成电荷的分享。不仅待机模式无静态直流功耗(因此可以降低半导体存储器的功耗)，而且负压提供端输出的负压建立过程很快，能实现实时启动，满足半导体存储器的高速读操作条件。还可以通过钳位单元将负压提供单元提供的第一负电压限制在可控范围内。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一实施例中负压提供单元的示意图；
图2是一实施例中负压提供单元的电路原理图；
图3是一实施例中存储单元的电路结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“竖直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的。当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。
本文中高电平是指与低电平相对的高电压，在数字逻辑电路中，低电平表示为0，高电平表示为1。示例性地，低电平为0-0.5V，高电平为2-5V。
本申请提供一种半导体存储器，包括存储单元、字线、位线、负压提供单元，负压提供单元用于在读操作时给字线提供第一负电压。图3是一实施例中存储单元(bit cell)的电路结构示意图，每个存储单元有5个端口，包括横向上的控制栅(Control Gate，CG)、字线(Word Line，WL)，纵向上的位线(BL)、源线(SL)、衬底(Sub)。随着对高速读取的需求越来越多，为了满足高速可靠的读取操作，需在WL端加上一个负压V1N(≤-1V)，SL端加V2P5(约为2.5V)，CG端加VRDCG(约为1.2V)。基准电压Vbg(1.2V)通常会通过带隙基准(Bandgap)产生，V2P5和VRDCG再利用Vbg电压通过不同的低压差线性稳压器(LDO)分别产生。由于带隙基准、LDO都需要一定建立时间，在高速读操作时无法实现实时启动，需在待机模式工作。
图1是一实施例中负压提供单元的示意图，负压提供单元包括钳位单元10、储能电容C1及负压提供端11。负压提供单元包括输入端、控制端及输出端，输入端连接半导体存储器的公共接地端(Vss)，控制端接收第一信号，输出端连接储能电容C1的第一端，储能电容C1的第二端接收第二信号。负压提供端11与储能电容C1的第一端连接，作为负压提供单元的输出端在读操作时给字线提供第一负电压。第一信号和第二信号的其中一个为半导体存储器的读操作使能信号re、另一个为半导体存储器的读操作使能信号的非信号reb；当读操作使能信号re为“1”时，读操作使能信号的非信号reb为“0”；当读操作使能信号re为“0”时，读操作使能信号的非信号reb为“1”。钳位单元10用于在第一信号为“0”时将钳位单元10的输出端的电压拉至输入端的电压(即Vss)，还用于在第一信号为“1”时将输出端钳位在钳位电压。
在一个实施例中，读操作使能信号re在读操作时为“1”，在待机模式为“0”，读操作使能信号的非信号reb在读操作时为“0”，在待机模式为“1”，第一信号为读操作使能信号re，第二信号为读操作使能信号的非信号reb。在待机模式时，第一信号为“0”，负压提供端11的输出为Vss，储能电容C1的第二端的电压(第二信号)为“1”；在读操作时，储能电容C1的第二端的电压从“1”翻转至“0”，且第一信号为“1”，钳位单元10的输出端被钳位在钳位电压。
在另一个实施例中，读操作使能信号re在读操作时为“0”，在待机模式为“1”，读操作使能信号的非信号reb在读操作时为“1”，在待机模式为“0”，第二信号为读操作使能信号re，第一信号为读操作使能信号的非信号reb。在待机模式时，第一信号为“0”，负压提供端11的输出为Vss，储能电容C1的第二端的电压(第二信号)为“1”；在读操作时，储能电容C1的第二端的电压从“1”翻转至“0”，且第一信号为“1”，钳位单元10的输出端被钳位在钳位电压。
上述半导体存储器，在第一信号为“0”时将钳位单元10的输出端拉至公共接地端，负压提供单元无静态直流功耗。在第一信号从“0”翻转至“1”时，储能电容C1的第二端的电压相应从“1”翻转至“0”，利用电容两端电压差不会发生突变的特性，储能电容C1的第一端的电压变为一负电压，且储能电容C1的第一端(即钳位单元10的输出端)的电压被钳位在钳位电压；之后储能电容C1的第一端的电压与负压提供单元的负压提供端11的输出负载(输出负载可以等效为一个负载电容)完成电荷的分享。在待机模式无静态直流功耗(因此可以降低半导体存储器的功耗)的前提下，负压提供端输出的负压建立过程很快，能实现实时启动，满足半导体存储器的高速读操作条件。且可以通过钳位单元将负压提供单元提供的第一负电压限制在可控范围内。
在一个实施例中，钳位单元10包括：
第一开关管，所述第一开关管的输入端作为所述钳位单元的输入端，受控端用于接收所述第二信号。
第二开关管，输入端连接所述第一开关管的输出端，输出端作为所述钳位单元的输出端。
第三开关管，输入端连接所述第一开关管的输出端，受控端用于接收所述第一信号，输出端连接所述第二开关管的受控端。
第四开关管，输入端用于接收高电平信号，受控端用于接收所述第一信号，输出端连接所述第二开关管的受控端。
其中，所述第一开关管、第二开关管、第三开关管为第一型开关管，所述第四开关管为第二型开关管，所述第一型开关管在其受控端电压大于其输出端电压第一阈值时导通，所述第二型开关管在其受控端电压小于其输入端电压第二阈值时导通。
图2是一实施例中负压提供单元的电路原理图，包括NMOS管M1、NMOS管M2、NMOS管M3、PMOS管M4、储能电容C1。NMOS管M1的漏极连接半导体存储器的公共接地端(Vss)，栅极接收半导体存储器的读操作使能信号的非信号reb，源极连接NMOS管M2的漏极和NMOS管M3的漏极。NMOS管M2的栅极连接NMOS管M3的源极和PMOS管M4的漏极，NMOS管M2的源极连接储能电容C1的一端，并且作为负压提供单元的输出端、输出第一负电压V1N，储能电容C1的另一端接收读操作使能信号的非信号reb。NMOS管M3的栅极连接PMOS管M4的栅极，并且接收半导体存储器的读操作使能信号re。PMOS管M4的源极接收一高电平信号，在图2所示实施例中为电源电压VDDH。
在一个实施例中，半导体存储器是闪存，例如eflash。图2中在负压提供单元的输出端示出了负载电容Cload，用来表示V1N的输出负载等效的负载电容。图2所示实施例的具体工作状态分析如下：
1)在待机模式时，读操作使能信号re为“0”，则读操作使能信号的非信号reb为“1”，NMOS管M1、NMOS管M2和PMOS管M4导通，负压提供单元的输出端电压被拉至NMOS管M1的漏极电压，即Vss，没有静态直流功耗。
2)在编程操作(program)和擦除操作(erase)时，读操作使能信号re仍为“0”，则和待机模式一样。没有静态直流功耗。
3)在读操作时，读操作使能信号re会由“0”变为“1”，则读操作使能信号的非信号reb将由“1”变为“0”，由于储能电容C1两端电压差不会发生突变，则V1N的电压值(待机模式下为Vss)将跟随读操作使能信号的非信号reb变化(减小)，减小的值为读操作使能信号的非信号reb在“1”和“0”之间的电压差，在本实施例中为电源电压VDDH；然后储能电容C1和负载电容Cload完成电容的电荷分享，这个过程会很快，可以理解为和读操作时读操作使能信号re的翻转同时完成，电荷分享后V1N的电压值的电压Vx可以通过以下公式计算出来：
Vx＝-C1*VDDH/(C1+Cload)
其中VDDH为电源电压值，C1为储能电容的电容值，Cload为负载电容的电容值。Vx的设计要求是在最小VDDH电压下能满足设计需要的最小电压值，在一个实施例中要求Vx≤-1V，可以通过选择合适的储能电容C1来保证Vx满足该要求。且由于读操作使能信号的非信号reb为“0”，读操作使能信号re为“1”，因此NMOS管M3导通，NMOS管M1和NMOS管M2形成钳位电路，最终电压将会钳位在NMOS管M1和NMOS管M2的阈值电压之和的负数附近(如NMOS管M1和NMOS管M2的阈值电压均为Vth，则钳位在-2Vth，约为-1.4V)，从而将V1N的负压限制在可控范围内。V1N的负压建立过程很快，能实现实时启动，满足eflash IP高速读操作条件。且负压提供单元的电路结构简单，降低芯片设计复杂度。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体存储器，包括存储单元、字线、位线，其特征在于，还包括负压提供单元，所述负压提供单元用于在读操作时给所述字线提供第一负电压，所述负压提供单元包括：
钳位单元，包括输入端、控制端及输出端，所述输入端连接半导体存储器的公共接地端，所述控制端用于接收第一信号；
储能电容，第一端连接所述输出端，第二端用于接收第二信号；
负压提供端，与所述第一端连接；
所述钳位单元还包括：
第一开关管，所述第一开关管的输入端作为所述钳位单元的输入端，受控端用于接收所述第二信号；
第二开关管，输入端连接所述第一开关管的输出端，所述第二开关管的输出端作为所述钳位单元的输出端；
第三开关管，输入端连接所述第一开关管的输出端，所述第三开关管的受控端用于接收所述第一信号，所述第三开关管的输出端连接所述第二开关管的受控端；
第四开关管，输入端用于接收高电平信号，所述第三开关管的受控端用于接收所述第一信号，所述第三开关管的输出端连接所述第二开关管的受控端；
其中，所述钳位单元用于在所述第一信号为“0”时将所述输出端的电压拉至所述输入端的电压，还用于在所述第一信号为“1”时将所述输出端钳位在钳位电压；所述第一信号和第二信号的其中一个为半导体存储器的读操作使能信号、另一个为半导体存储器的读操作使能信号的非信号；所述第一开关管、第二开关管、第三开关管为第一型开关管，所述第四开关管为第二型开关管，所述第一型开关管在其受控端电压大于其输出端电压第一阈值时导通，所述第二型开关管在其受控端电压小于其输入端电压第二阈值时导通。
2.根据权利要求1所述的半导体存储器，其特征在于，所述第一信号为所述读操作使能信号，所述第二信号为所述读操作使能信号的非信号。
3.根据权利要求2所述的半导体存储器，其特征在于，
所述第一开关管是NMOS管，所述第一开关管的输入端是漏极，所述第一开关管的受控端是栅极，所述第一开关管的输出端是源极；
所述第二开关管是NMOS管，所述第二开关管的输入端是漏极，所述第二开关管的受控端是栅极，所述第二开关管的输出端是源极；
所述第三开关管是NMOS管，所述第三开关管的输入端是漏极，所述第三开关管的受控端是栅极，所述第三开关管的输出端是源极；
所述第四开关管是PMOS管，所述第四开关管的输入端是源极，所述第四开关管的受控端是栅极，所述第四开关管的输出端是漏极。
4.根据权利要求3所述的半导体存储器，其特征在于，所述钳位电压为所述第一开关管的阈值电压和所述第二开关管的阈值电压之和的负数。
5.根据权利要求3所述的半导体存储器，其特征在于，所述钳位电压为-1.4V。
6.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器在待机模式时，所述读操作使能信号为“0”。
7.根据权利要求1所述的半导体存储器，其特征在于，还包括源线和控制栅。
8.根据权利要求7所述的半导体存储器，其特征在于，还包括第一电压提供单元和第二电压提供单元，所述第一电压提供单元用于在所述读操作时给所述源线施加2.5V电压，所述第二电压提供单元用于在所述读操作时给所述控制栅施加1.2V电压。
9.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器在编程操作和擦除操作时，所述读操作使能信号为“0”。
10.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器是闪存。
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