JP2005044439A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 製造パラメータの影響を受けることなく、不揮発性メモリセルのプログラム動作を、しきい値電圧のばらつきを抑制しつつ効率的に行なう。
【解決手段】 メモリセルアレイ（１）の選択列（ＢＬ１，ＢＬ２）に対しプログラム動作時一定の大きさの定電流を定電流バイアス回路（１０）より供給する。定電流チャネル電流により、常時、チャネルホットエレクトロンを生成してフローティングゲートに注入することにより、電子注入効率を改善して効率的に、メモリセルのプログラムを実行する。
【選択図】 図２

Description

この発明は不揮発性半導体記憶装置に関し、特に、チャネルホットエレクトロンを利用してフローティングゲートへの電子の注入を行なう不揮発性半導体記憶装置に関する。

メモリセルがフローティングゲートを有する１個の積層ゲート型トランジスタで構成され、記憶データの電気的に書込／消去可能な不揮発性半導体記憶装置はフラッシュメモリと呼ばれている。このようなフラッシュメモリは、情報を不揮発的に記憶することができるため、携帯電話およびＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯機器においてコード記憶用途などに多く利用されている。

フラッシュメモリにおける書込／消去は、周囲と絶縁膜により絶縁されたフローティングゲートに高電界を印加し、フローティングゲートに対する電子の注入／放出を行なってメモリセルを構成するトランジスタのしきい値電圧を変化させることにより行なわれる。読出は、コントロールゲートに所望の電圧レベルの読出電圧を印加し、そのときにメモリセルを流れる電流の大小に従って記憶データを判定することにより行なわれる。

このようなフラッシュメモリは、例えば、特許文献１（特開平１１−２７３３８６号公報）および特許文献２（特開平１１−３３０４３２号公報）に示されている。

特許文献１は、チャネルホットエレクトロン（ＣＨＥ）書込方式のフラッシュメモリを開示する。ＣＨＥ方式においては、データの書込（プログラム）は、以下のようにして行なわれる。書込時（プログラム時）に、メモリセルトランジスタにチャネル電流を流す。このチャネル電流の電子がドレイン高電界により加速されてホットエレクトロンとなり、このホットエレクトロンがドレイン−コントロールゲート間に印加される高電界により加速されてフローティングゲート内に注入される。フローティングゲートに電子が注入される状態ではメモリセルトランジスタのしきい値電圧が高くなる。このメモリセルの状態は、書込み状態（プログラム状態）と呼ばれる。

特許文献１は、この書込時において、メモリセルへ供給されるドレイン電流を参照電流と比較し、このドレイン電流が参照電流以下になるまでメモリセルへの書込を行なう。この後、読出用のセンスアンプを利用して、メモリセルの書込みデータに対するベリファイ動作を行なうことにより、メモリセルトランジスタのしきい値電圧のバラツキを低減することを図る。

特許文献２は、多値データを１つのメモリセルに記憶させる多値不揮発性半導体記憶装置において、データ書込時、書込データに応じた大きさのドレイン電流をメモリセルに供給する構成を開示する。各レベルのデータの書込み時にドレイン電流の大きさを制御する（クランプする）ことにより、データ書込開始時にメモリセルに過大電流が流れてトンネル絶縁膜が破壊されるのを防止することを図る。
特開平１１−２７３３８６号公報 特開平１１−３３０４３２号公報

フローティングゲートに電子が注入されると、メモリセルを構成するトランジスタ（メモリセルトランジスタと以下称す）のしきい値電圧が上昇し、メモリセルを介して流れる電流（セル電流）が減少する。したがって、プログラム（書込）時において、セル電流から生成されるチャネルホットエレクトロンがフローティングゲートに注入されるにつれて、メモリセルトランジスタのしきい値電圧が上昇し、セル電流が漸減する。

特許文献１に示される書込電流検知型書込方式は、このセル電流の低減を利用して、書込電流を参照電流と比較することによりメモリセルトランジスタのしきい値電圧が所定値に到達したかを判定する。しかしながら、この方式では、しきい値電圧のバラツキの抑制は可能であるものの、上述の書込時において、フローティングゲートに注入される電子量が、電子の注入に従って減少するという問題は解消されないため、フローティングゲートへの電子の注入効率は悪く、プログラムに長時間を要するという問題が生じる。

特許文献２に示される構成においては、書込データの値に応じて電流源を選択して、選択メモリセルに書込みデータの値に応じた大きさの電流を供給する。この電流発生の構成として配下の構成が利用される。しきい値電圧または抵抗値の異なる負荷素子を並列に設け、書込データの値に応じて負荷素子を選択し、この選択負荷素子に書込電圧を供給し、書込み電圧を電流供給源として、負荷素子を介して選択メモリセルへ電流を供給する。

この電流供給の構成でも、フローティングゲートへの電子の注入に従って、メモリセルトランジスタのしきい値電圧が上昇した場合、応じてメモリセルへの供給電流もセル電流の減少に伴って減少し、応じてフローティングゲートへの注入電子量も低下する。従って、この特許文献２に示される構成においても、プログラム効率（プログラム時の電子の注入効率）が低く、プログラムに要する時間が長いという問題が生じる。

また、特許文献２に示される構成では、プログラム動作の終了は、セル電流供給開始から所定時間経過後に設定されている。メモリセルトランジスタは、製造時におけるパラメータのバラツキの影響から、書込前のしきい値電圧の値および書込速度にもバラツキが発生する。したがって、一定の期間、書込電流を供給する構成では、メモリセルトランジスタのしきい値電圧のバラツキが大きいという問題が生じる。このしきい値電圧のバラツキが大きい場合、特許文献１に示されるように、ベリファイ動作を行なってそのしきい値電圧のバラツキを小さくすることが考えられる。しかしながら、しきい値電圧のバラツキが大きい場合、ベリファイ動作の回数が多くなり、ベリファイ時間が長くなる。またベリファイ回数の上限値を設定した場合、しきい値電圧の状態が、正常な値と異なる場合が生じ、正確に、データを記憶することができなくなるという問題が生じる。

それゆえ、この発明の目的は、フローティングゲートへの電子の注入を効率的に行なうことのできる不揮発性半導体記憶装置を提供することである。

この発明の他の目的は、メモリセル特性のバラツキの影響を受けることなくフローティングゲートへの電子の注入後のしきい値電圧のバラツキを低減することのできる不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、行列状に配列されかつ各々がフローティングゲートを有する複数の不揮発性メモリセルと、これらの複数のメモリセルのうちの選択メモリセルのフローティングゲートへの電子の注入を行なう動作モード時、出力ノードを介して選択メモリセルへ一定の大きさの電流を供給する定電流バイアス回路と、アドレス信号に従って選択メモリセルが接続される列線を定電流バイアス回路の出力ノードに結合する列選択回路とを含む。

選択メモリセルトランジスタのフローティングゲートへの電子の注入時、一定の大きさの電流を選択メモリセルトランジスタへ供給する。メモリセルトランジスタのしきい値電圧が上昇し、セル電流が低下するとき、そのドレインバイアス電圧が、供給電流により上昇し、定電流バイアス回路から供給される一定の大きさの電流がメモリセルトランジスタを介して流れる。常時、一定の大きさのチャネル電流（セル電流）が流れ、効率的にチャネルホットエレクトロンを生成してフローティングゲートへ注入することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、行列状に配列される複数の不揮発性メモリセルを有するメモリセルアレイ１と、外部からの動作モード指示ＣＭＤに従って、指定された動作実行に必要な内部制御信号を生成する制御回路２と、制御回路２の制御の下に、各種内部電圧ＶＰＷ、ＶＰＹ、ＶＰＤおよびＶＰＢを生成する内部電圧発生回路３と、制御回路２の制御の下に活性化され、アドレス信号ＡＤに従ってメモリセルアレイ１のアドレス指定された行を選択状態へ駆動する行選択回路４と、制御回路２の制御の下に動作し、アドレス信号ＡＤに従ってメモリセルアレイ１のアドレス指定された列を選択する列選択回路５と、制御回路２の下にメモリセルアレイ１のメモリセルのソースおよび基板（バックゲート）の電圧を設定するソース／基板電圧設定回路６と、外部とデータの入出力を行なう入出力回路７と、データ書込動作モード時、制御回路２の下に動作し、データ書込に必要な電圧を発生し、列選択回路５を介して選択列上に書込電圧を印加する書込電圧印加回路８を含む。

電圧ＶＰＷは、行選択回路４へ与えられ、電圧ＶＰＹが列選択回路５へ与えられる。電圧ＶＰＢおよびＶＰＤが書込電圧印加回路８へ与えられる。この書込電圧印加回路８は、その構成は後に詳細に説明する様に、プログラム対象のメモリセルに対して、一定の大きさのドレイン定電流を供給する定電流バイアス回路を含む。プログラム動作時に、メモリセルトランジスタのしきい値電圧が上昇しても、一定のセル電流を生成して、フローティングゲートへの電子注入効率を改善する。

ここで、以下の説明においては、書込動作は、データ“０”および“１”を書込む動作を示し、プログラム動作は、フローティングゲートへ電子を注入する動作を示す。データ“０”および“１”とプログラム状態および消去状態（フローティングゲートから電子が引抜かれた状態）との対応は任意であるが、以下の説明においては、データ“１”をプログラム状態に対応させる。

図２は、図１に示す不揮発性半導体記憶装置のメモリセルアレイ１、行選択回路４、列選択回路５および書込電圧印加回路８の構成の一例を示す図である。図２を参照して、メモリセルアレイ１において、行列状にメモリセルＭＣが配置される。図２においては、２行２列に配置されるメモリセルＭＣａからＭＣｄを代表的に示す。行方向に整列するメモリセルのコントロールゲートが共通にワード線ＷＬに接続され、列方向に整列するメモリセルが共通にビット線ＢＬに接続される。図２に示す配置においては、メモリセルＭＣａおよびＭＣｂのコントロールゲートがワード線ＷＬ１に接続され、メモリセルＭＣｃおよびＭＣｄのコントロールゲートがワード線ＷＬ２に接続される。メモリセルＭＣａおよびＭＣｃのドレインが共通にビット線ＢＬ１に接続され、メモリセルＭＣｂおよびＭＣｄのドレインが共通にビット線ＢＬ２に接続される。

これらのメモリセルＭＣａからＭＣｄのソースノードは共通にソース線ＳＬに接続され、またバックゲート（基板領域）が共通に、共通バックゲート線ＰＷに接続される。通常、データの書込はセクタ単位で行なわれるため、このセクタ単位でソース線ＳＬおよび共通バックゲート線ＰＷが配置される。この共通バックゲート線ＰＷは、これらのメモリセルＭＣａからＭＣｄが形成されるウェル領域で構成される。

行選択回路４は、図示しない行デコーダからのワード線デコード信号Ｗ１とプログラム制御信号ＰＧとを受けるゲート回路ＡＧ１と、ゲート回路ＡＧ１の出力信号のＨレベルをレベル変換してワード線ＷＬ１へ伝達するレベルシフタＬＳ１と、ワード線デコード信号Ｗ２とプログラム制御信号ＰＧとを受けるゲート回路ＡＧ２と、ゲート回路ＡＧ２の出力信号のＨレベルをレベル変換してワード線ＷＬ２に伝達するレベルシフタＬＳ２を含む。

ゲート回路ＡＧ１およびＡＧ２は、一例として、ＡＮＤゲートで構成され、プログラム制御信号ＰＧがＨレベルであり、かつ対応のワード線デコード信号Ｗ１およびＷ２がＨレベルのときに、Ｈレベルの信号を出力する。ゲート回路ＡＧ１およびＡＧ２は、動作電源電圧として図示しない電源電圧ＶＣＣを受ける。

レベルシフタＬＳ１およびＬＳ２は、動作電源電圧ＶＷ（ＶＰＷ）を受け、ゲート回路ＡＧ１およびＡＧ２からの電源電圧（ＶＣＣ）レベルの信号をワード線電圧ＶＷのレベルに変換する。このワード線電圧ＶＷは、その電圧レベルは、動作モードに応じて異なる。プログラム動作モード時においては、このワード線電圧ＶＷは、たとえば９Ｖのプログラムゲート電圧ＶＰＷに設定される。

消去動作時においては、選択ワード線上には、負電圧（たとえば−１０Ｖ）が伝達される。この場合、消去パルス信号に従って選択ワード線に対し、対応のレベルシフタから負電圧が供給される。図２に示される構成では、セクタ単位で消去が行われ、ワード線ＷＬ１およびＷＬ２に対して同時に、レベルシフタＬＳ１およびＬＳ２から負電圧が供給される。ワード線単位で消去が行われてもよいが、図２においては図面を簡略化するため、この消去動作に関連する部分は、明確には示していない。

データ読出時においては、単に、レベルシフタＬＳ１およびＬＳ２へ供給されるワード線電圧ＶＷが、読出電圧（たとえば１、０Ｖ）に設定され、選択ワード線上に、読出電圧が、ワード線デコード信号に従って選択ワード線に対応して配置されるレベルシフタを介して供給される（プログラム制御信号ＰＧを、データ読出時にＨレベルに維持する）。

列選択回路５は、図示しない列デコーダからのビット線選択信号Ｙのレベル変換を行なうレベルシフタＬＳ３と、レベルシフタＬＳ３からの列選択信号に従ってビット線ＢＬ１を内部データ線ＢＤ１に接続する列選択ゲートＣＳＧ１と、レベルシフタＬＳ３からの列選択信号に従ってビット線ＢＬ２を内部データ線ＢＤ２に接続する列選択ゲートＣＳＧ２を含む。

このレベルシフタＬＳ３の動作電源電圧ＶＹは、プログラムモード時には、電圧ＶＰＹに設定される。内部データ線ＢＤ１およびＢＤ２は、同時に書込が行なわれるメモリセルのビット数に応じて配置される。したがって、たとえば８ビット単位でデータの書込が行なわれる場合には、この内部データ線は８本設けられ、ワード線単位でデータの書込が行なわれる場合には、内部データ線は、各ビット線に対応して配置される。

なお、メモリセルアレイ１において、共通ソース線ＳＬおよび共通バックゲート線ＰＷは、それぞれ、図１に示すソース／基板電圧設定回路６により、その電圧レベルが設定される。すなわち、消去動作時には、共通ソース線ＳＬおよび共通バックゲート線ＰＷは、例えば、１０Ｖにそれぞれ設定され、データ読出時には、共通ソース線ＳＬおよび共通バックゲート線ＰＷは、接地電圧（０Ｖ）に設定される。プログラム時においては、データ読出時と同様、これらの共通ソース線ＳＬおよび共通バックゲート線ＰＷは、接地電圧ＧＮＤレベルに維持される。

書込電圧印加回路８は、プログラム制御信号ＰＧＢとデータ信号Ｄ１とを受けるゲート回路ＡＧ３と、プログラム制御信号ＰＧＢとデータ信号Ｄ２を受けるゲート回路ＡＧ４と、動作電源電圧ＶＢＰＢを受け、ゲート回路ＡＧ３およびＡＧ４の出力信号の振幅を変換するレベルシフタＬＳ４およびＬＳ５と、レベルシフタＬＳ４およびＬＳ５の出力信号に従って、電圧源ＶＰＤから内部データ線ＢＤ１およびＢＤ２へ、一定の大きさの電流を供給する定電流バイアス回路１０を含む。ここで、電圧源ＶＰＤおよびＶＰＢとそこに与えられる電圧とを同一参照符号で示す。

データ信号Ｄ１が内部データ線ＢＤ１に接続されるメモリセルに対する書込データを示し、データ信号Ｄ２が、内部データ線ＢＤ２に接続されるメモリセルに対する書込データを表わす。

定電流バイアス回路１０は、定電流をプログラム対象のメモリセルへ供給するため、プログラム電圧ＶＰＤは、プログラム対象のメモリセルに常に一定のセル電流を流すことのできる電圧レベルに設定される。レベルシフタＬＳ４およびＬＳ５に与えられる電圧ＶＰＢは、この定電流バイアス回路１０の内部構成に応じてその電圧レベルは設定される。これらの電圧ＶＰＢおよびＶＰＤは、常時所定の電圧レベルに維持されてもよいが、好ましくは、消費電流を低減するため、プログラムモード時に所定の電圧レベルに設定され、それ以外の動作モード時には、接地電圧または電源電圧レベルに維持される。

図３は、図２に示す定電流バイアス回路１０の構成を概略的に示す図である。図３において、定電流バイアス回路１０は、内部データ線ＢＤ１の電圧をモニタする電圧モニタ１６ａと、図２に示すレベルシフタＬＳ４の出力信号と電圧モニタ１６ａの出力信号ＭＮ１とを受けるゲート回路１２ａと、ゲート回路１２ａの出力信号を制御ノードａ１に受け、電圧源ＶＰＤから内部データ線ＢＤ１へ一定の大きさの定電流を供給する定電流供給回路１４ａを含む。定電流供給回路１４ａは、電流源ノードｂ１が電圧源ＶＰＤに結合され、出力ノードｃ１が内部データ線ＢＤ１に結合される。

定電流バイアス回路１０は、さらに、内部データ線ＢＤ２の電圧レベルをモニタする電圧モニタ１６ｂと、図２に示すレベルシフタＬＳ５の出力信号と電圧モニタ１６ｂの出力信号ＭＮ２とを受けるゲート回路１２ｂと、ゲート回路１２ｂの出力信号を制御ノードａ２に受け、電圧源ＶＰＤに結合されるノードｂ２から出力ノードｃ２を介して内部データ線ＢＤ２に一定の大きさの定電流を供給する定電流供給回路１４ｂを含む。

電圧モニタ１６ａおよび１６ｂは、それぞれ、内部データ線ＢＤ１およびＢＤ２の電圧レベルが所定の電圧（リミット電圧）に到達すると、その出力信号ＭＮ１およびＭＮ２を非活性状態へ駆動し、それぞれ、内部データ線ＢＤ１およびＢＤ２への電流供給動作を停止させる。

定電流供給回路１４ａおよび１４ｂは、対応のゲート回路１２ａおよび１２ｂの出力信号がＨレベルの活性状態のときに、たとえば１０μＡの大きさの定電流を供給する。

図４は、図２に示す不揮発性半導体記憶装置のデータ書込モード時のプログラム動作を示す信号波形図である。以下、図４を参照して、図２および図３に示す不揮発性半導体記憶装置のプログラム動作について説明する。ここで、図４においては、ワード線ＷＬ１とビット線ＢＬ１の交差部に対応して配置されるメモリセルＭＣａへのプログラム動作を行なう際の信号波形が示される。

データ書込時においては、まず、行選択回路の電圧源ＶＷへ供給されるプログラムゲート電圧ＶＰＷの電圧レベルが、たとえば１０Ｖに設定され、またプログラム電圧ＶＰＤも、その電圧レベルが高くされる。この電圧ＶＰＤは、選択メモリセルのドレインに定電流バイアスを印加するため、プログラム時に選択メモリセルのドレイン電圧を一定電圧に設定する際に用いられる電圧（たとえば５Ｖ）よりも高い電圧レベルに設定される。

次いで、図１に示す行選択回路４および列選択回路５によるデコード動作が行なわれ、ワード線デコード信号Ｗ１およびビット線選択信号Ｙが選択状態へ駆動される。このビット線選択信号Ｙに従って図２に示す列選択ゲートＣＳＧ１およびＣＳＧ２がオン状態となり、内部データ線ＢＤ１およびＢＤ２がビット線ＢＬ１およびＢＬ２にそれぞれ接続される。プログラムモード時においては、共通ソース線ＳＬおよび共通バックゲート線ＰＷは、図１に示すソース／基板電位設定回路６により接地電圧レベルのＬレベルに維持される。

列選択ゲートＣＳＧ１およびＣＳＧ２を介してビット線ＢＬ１およびＢＬ２が、それぞれ内部データ線ＢＤ１およびＢＤ２に接続される。続いて、データ信号Ｄ１がＨレベルとなり、またプログラムバイアス制御信号ＰＧＢがＨレベルヘ駆動され、図２に示すゲート回路ＡＧ３の出力信号がＨレベルとなる。応じて、定電流バイアス回路１０において、図３に示すゲート回路１２ａの出力信号がＨレベルとなり、定電流供給回路１４ａが活性化され、電圧源ＶＰＤから内部データ線ＢＤ１に一定の大きさの電流を供給し、内部データ線ＢＤ１およびビット線ＢＬ１の電圧レベルが上昇する。

データ信号Ｄ２はＬレベルであり、定電流供給回路１４ｂは、非活性状態を維持し、その供給電流は０Ａである。したがって、メモリセルＭＣｂのドレイン電圧（ビット線ＢＬ２の電圧）は上昇せず、メモリセルＭＣｂへのプログラムは行なわれない。

この後、プログラムパルスに従って、ワード線ＷＬ１が選択状態へ駆動され、メモリセルＭＣａおよびＭＣｂのコントロールゲート電圧が、プログラムゲート電圧ＶＰＷレベルに駆動される。このとき、ビット線ＢＬ１においては、既に供給された一定電流により、メモリセルＭＣａのドレイン電圧は十分に高くなっており、定電流バイアス回路１０から供給される一定電流がセル電流として流れ、チャネルホットエレクトロンが生成されて、フローティングゲートへ注入される。メモリセルＭＣａのしきい値電圧が上昇すると、ドレイン定電圧バイアスの場合、チャネル電流（セル電流）が低下する。しかしながら、定電流バイアス回路１０の定電流供給回路１４ａからは、一定電流が供給されており、ビット線ＢＬ１の電圧レベルが高くなり、すなわち、ドレインバイアス電圧が高くなり、メモリセルＭＣａには、一定のセル電流が流れる。

この定電流供給により、ビット線ＢＬ１の電圧レベルが所定電圧レベル（リミット電圧）Ｖｍに到達すると、電圧モニタ１６ａの出力信号ＭＮ１が非活性状態となり、定電流供給回路１４ａが電流供給を停止する。これにより、メモリセルのドレイン電圧が耐圧を超え、メモリセルトランジスタの絶縁破壊が生じるのを防止する。

所定時間ｔｐが経過すると、プログラムパルスによりプログラム制御信号ＰＧが非活性化され、またプログラムバイアス制御信号ＰＧＢも非活性化され、プログラム動作が完了する。この後、選択状態のワード線デコード信号Ｗ１およびビット線選択信号Ｙが非活性状態となり、またデータ信号Ｄ１が非活性化される。内部データ線ＢＤ１およびビット線ＢＬ１は、プログラム電圧ＶＰＤの非活性化（接地電圧レベル）への駆動により、同様、接地電圧レベルへ駆動される。この後、ビット線選択信号Ｙが非選択状態へ駆動される。これら一連の動作により、データのプログラム動作が完了する。

図５（Ａ）は、メモリセルＭＣの印加電圧およびセル電流を規定する図である。図５（Ａ）に示すように、メモリセルＭＣのコントロールゲートへ、ゲート電圧Ｖｇが与えられる。メモリセルＭＣのドレインは、ビット線ＢＬに接続されて、ドレイン電圧ＶＤが与えられ、このメモリセルＭＣには、ドレイン電流（セル電流）Ｉｄが流れる。

図５（Ｂ）は、この発明の実施の形態１におけるメモリセルＭＣのプログラム時のドレイン電圧Ｖｄ、ゲート電圧Ｖｇおよびドレイン電流Ｉｄの変化を、時間軸を一致させて示す図である。図５（Ｂ）においては、横軸に時間ｔを示す。

プログラムパルスが発生される時刻ｔａにおいては、既にドレイン電流Ｉｄは一定の大きさで供給されており、ドレイン電圧Ｖｄは、ある電圧レベルに到達している。このとき、ゲート電圧Ｖｇとして、プログラムゲート電圧ＶＰＷレベルが印加されると、メモリセルＭＣが導通し、セル電流が流れる。このメモリセルＭＣのセル電流により、チャネルホットエレクトロンが生成され、フローティングゲートへ電子が注入され、メモリセルＭＣのしきい値電圧Ｖｔｈが上昇する。通常、ドレイン電圧Ｖｄが一定であれば、しきい値電圧Ｖｔｈが上昇すると、メモリセルＭＣのセル電流が減少する。ゲート電圧Ｖｇへ印加されるプログラムゲート電圧ＶＰＷは、通常、９Ｖであり、またドレイン電圧Ｖｄは、５Ｖ程度である（定電圧書込方式の場合）。したがって、メモリセルＭＣを非飽和領域で動作させることにより、ドレイン電圧Ｖｄの電圧レベルの上昇に従って、メモリセルＭＣを流れるセル電流Ｉｄが上昇するため、一定の大きさのセル電流を供給することができる。

時刻ｔｂにおいて、ドレイン電圧Ｖｄがリミット電圧Ｖｍに到達すると、ドレイン電圧Ｖｄが耐圧を超え、メモリセルＭＣが破壊される可能性があるため、セル電流Ｉｄの供給を停止する。

図６は、特性の異なるメモリセルのプログラム動作を、より詳細に示す図である。図６において、（ａ）は、ゲート電圧Ｖｇを示し、（ｂ）は、プログラム開始時の初期しきい値電圧Ｖｔｈが電圧ＶｓａのメモリセルＡのプログラム動作を示し、（ｃ）は、プログラム開始時の初期しきい値電圧が電圧Ｖｓｂであるメモリセルのプログラム動作を、それぞれ、時間軸を一致させて示す。メモリセルＡの初期しきい値電圧Ｖｓａよりも、このメモリセルＢの初期しきい値電圧Ｖｓｂは、高い電圧レベルである。

図６において、ゲート電圧Ｖｇとして、所定電圧レベルのプログラムゲート電圧ＶＰＷが供給される前に、一定の大きさのセル電流Ｉｄが供給される。時刻ｔ０においてゲート電圧Ｖｇが、プログラムゲート電圧ＶＰＷに上昇する。図６（ｂ）に示すメモリセルＡにおいては、その初期しきい値電圧Ｖｓａが低いため、セル電流Ｉｄに従ってそのドレイン電圧Ｖｄが徐々に上昇し、ドレイン電圧Ｖｄが、リミット電圧Ｖｍに到達する時刻ｔ２においてセル電流Ｉｄの供給が停止される。このときのメモリセルＡのしきい値電圧Ｖｔｈは、電圧Ｖｔｈａに到達している。

一方、図６（ｃ）に示すように、メモリセルＢは、その初期しきい値電圧Ｖｓｐが、比較的高いため、一定の大きさのセル電流Ｉｄを供給されると、ドレイン電圧Ｖｄが急速に上昇し、ドレイン電圧Ｖｄが、時刻ｔ２より早い時刻ｔ１においてリミット電圧Ｖｍに到達し、しきい値電圧Ｖｔｈが電圧Ｖｔｈｂに設定される。

初期しきい値電圧が異なる場合、ドレイン電圧Ｖｄの変化態様が異なるものの、ドレイン電圧Ｖｄがリミット電圧Ｖｍに到達した時点で、定電流供給動作が停止され、メモリセルにおけるフローティングゲートへの電子の注入が停止される。したがって、メモリセルのしきい値電圧は、すべて、このリミット電圧Ｖｍにドレイン電圧Ｖｄが設定されたときの電圧レベルに設定され、メモリセルＡのしきい値電圧ＶｔｈａおよびメモリセルＢのしきい値電圧Ｖｔｈｂの偏差は十分に小さくすることができ、メモリセルの特性のバラツキに起因するしきい値電圧のバラツキを抑制することができる。

また、初期しきい値電圧が同じ電圧レベルであっても、電子の注入効率が異なるメモリセルの場合においても、それぞれ定電流供給時間が応じて調整されるため、同様、最終のしきい値電圧を、リミット電圧Ｖｍにドレイン電圧Ｖｄが到達したときの電圧レベルに設定することができる。したがって、ドレイン定電圧バイアス下でのプログラムに比べて、ドレイン定電流バイアスによりプログラムを行うことにより、ドレインへ供給される電流を有効に利用して効率的にプログラムを行ない、またしきい値電圧のバラツキを抑制することができる。

図７は、図３に示す定電流供給回路１４ａおよび１４ｂの構成の一例を示す図である。図７においては、これらの定電流供給回路１４ａおよび１４ｂは同一構成を有するため、これらの定電流供給回路１４ａおよび１４ｂを、定電流供給回路１４で示す。

図７において、定電流供給回路１４は、図３に示すゲート回路１２ａまたは１２ｂの出力する活性化信号ＥＮ（ＥＮ１またはＥＮ２）を制御ノードａ（ａ１、ａ２）を介して受けるインバータ２０と、電圧ＶＰＢ供給ノードとノード２９ａの間に接続されかつそのゲートにインバータ２０の出力信号／ＥＮを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）２１と、ノード２９ａとノード２９ｂの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるＰチャネルＭＯＳトランジスタ２２と、ノード２９ｂと接地ノードの間に接続されかつそのゲートがノード２９ｂに接続されるＮチャネルＭＯＳトランジスタ２３と、ノード２９ｃと接地ノードの間に接続されかつそのゲートがノード２９ｂに接続されるＮチャネルＭＯＳトランジスタ２４を含む。

この定電流供給回路１４は、さらに、電圧ＶＰＤ供給ノード３０とノード２９ｃの間に接続されかつそのゲートがノード２９ｃに接続されるＰチャネルＭＯＳトランジスタ２５と、電圧ＶＰＤ供給ノード３０と出力ノードｃ（ｃ１、ｃ２）の間に接続されかつそのゲートがノード２９ｃに接続されるＰチャネルＭＯＳトランジスタ２６と、活性化信号ＥＮの非活性化時（Ｌレベルのとき）、ノード２９ｃに電圧ＶＰＤを伝達するＰチャネルＭＯＳトランジスタ２７と、補のプログラムバイアス制御信号／ＰＧＢがＨレベルのときに導通し、出力ノードｃを接地電圧レベルに維持するＮチャネルＭＯＳトランジスタ２８を含む。出力ノードｃが内部データ線ＢＤ（ＢＤ１またはＢＤ２）に結合される。

電流供給ノードｂ（ｂ１、ｂ２）が、電圧ＶＰＤ供給ノード３０に結合される。補のプログラムバイアス制御信号／ＰＧＢは、プログラムバイアス制御信号ＰＧＢの反転信号であり、プログラム動作時にＬレベルに設定される。

この図７に示す定電流供給回路１４において、制御ノードａに与えられる活性化信号ＥＮがＨレベルのときには、インバータ２０の出力する補の活性化信号／ＥＮがＬレベルとなる。この状態においては、ＭＯＳトランジスタ２１が導通し、ノード２９ａが、電圧ＶＰＢ供給ノードに結合される。ＭＯＳトランジスタ２２は、定電流源として動作し、ノード２９ａの電圧（ＶＰＢ）と基準電圧Ｖｒｅｆの差に応じて一定の電流を供給する。ＭＯＳトランジスタ２３が、このＭＯＳトランジスタ２２から供給される電流を放電する。

ＭＯＳトランジスタ２３および２４はカレントミラー回路を構成しており、ＭＯＳトランジスタ２４には、ＭＯＳトランジスタ２３を介して流れる電流のミラー電流が流れる。このＭＯＳトランジスタ２４へは、ＭＯＳトランジスタ２５から電流が供給される。活性化信号ＥＮはＨレベルであり、ＭＯＳトランジスタ２７はオフ状態にある。ＭＯＳトランジスタ２５が、ＭＯＳトランジスタ２６とカレントミラー回路を構成し、ＭＯＳトランジスタ２６は、このＭＯＳトランジスタ２５が駆動する電流のミラー電流が流れる。したがって、ＭＯＳトランジスタ２３および２４で構成されるカレントミラー回路のミラー比とＭＯＳトランジスタ２５および２６で構成されるカレントミラー回路のミラー比を適当な値に設定することにより、出力ノードｃから内部データ線ＢＤに、所望の大きさの定電流を供給することができる。

ＭＯＳトランジスタ２８は、補のプログラムバイアス制御信号／ＰＧＢがＬレベルでありオフ状態である。従って、内部データ線ＢＤへ供給された電流が、分流することなく選択ビット線へ供給される。

活性化信号ＥＮがＬレベルとなると、インバータ２０の出力する補の活性化信号／ＥＮがＨレベルとなり、ＭＯＳトランジスタ２１がオフ状態となる。またＭＯＳトランジスタ２７がオン状態となり、ノード２９ｃが、電圧ＶＰＤ供給ノード３０に結合され、応じてＭＯＳトランジスタ２６および２５がオフ状態となる。また、ＭＯＳトランジスタ２１がオフ状態となると、ノード２９ｂはＭＯＳトランジスタ２３により放電され、ＭＯＳトランジスタ２３および２４がオフ状態となる（駆動電流量は０）。

ＭＯＳトランジスタ２８は、オフ状態を維持しており、活性化信号ＥＮの非活性化時、内部データ線ＢＤには電流は供給されず、内部データ線ＢＤは、そのときの電圧、すなわちリミット電圧レベルに維持される。

プログラム期間が完了すると、補のプログラムバイアス制御信号／ＰＧＢがＨレベルとなり、ＭＯＳトランジスタ２８がオン状態となり、内部データ線ＢＤおよびビット線が接地電圧レベルに駆動される（まだ、列選択信号が活性状態にある）。

なお、ＭＯＳトランジスタ２８は、インバータ２０からの補の活性化信号／ＥＮをゲートに受けて、ビット線および内部データ線がリミット電圧に到達すると非導通状態に駆動され、内部データ線ＢＤが、接地電圧レベルに維持されてもよい。メモリセルにリミット電圧が印加される期間を短縮することができ、メモリセルトランジスタの特性劣化を抑制することができる。

内部データ線ＢＤの電圧レベルが上昇しても、ＰチャネルＭＯＳトランジスタ２６のソースノードは、ノードｂ（ｂ１，ｂ２）であり、一定の大きさの電流を常時供給することができる。

なお、この図７に示す定電流供給回路１４を利用する場合、電圧ＶＰＢは、電源電圧ＶＣＣであってもよい。したがって、この図７に示す定電流供給回路を利用する場合、特に、図２に示すレベルシフタＬＳ４およびＬＳ５を設けることは要求されない。

図８は、図３に示す電圧モニタ１６ａおよび１６ｂの構成の一例を示す図である。これらの電圧モニタ１６ａおよび１６ｂは同一構成を有するため、図８には、電圧モニタ１６を、これらの電圧モニタ１６ａおよび１６ｂの代表として示す。図８において、電圧モニタ１６は、所定電圧レベルのリミット電圧Ｖｍと出力ノードｃ上の電圧Ｖｄとを、活性化時、比較する比較回路３２と、プログラムバイアス制御信号ＰＧＢの活性化に従って比較回路３２を活性化する活性化トランジスタ３４を含む。

比較回路３２は、活性化トランジスタ３４の非活性化時、その出力信号ＭＮをＬレベルに維持する。活性化トランジスタ３４がオン状態となり、比較回路３２に動作電流が流れる経路が形成されると、比較回路３２は、活性化されて比較動作を行なう。この比較動作時、リミット電圧Ｖｍが出力ノードｃの電圧、すなわち内部データ線ＢＤまたはビット線ＢＬ上の電圧Ｖｄよりも高いときに、その出力信号ＭＮが、Ｈレベルに維持され、電圧Ｖｄがリミット電圧Ｖｍよりも高くなると、出力信号ＭＮがＬレベルに駆動される。

比較回路３２は、リミット電圧Ｖｍおよび出力ノードｃの電圧Ｖｄをそれぞれゲートに受ける差動段トランジスタを含み、比較動作時、出力ノードｃからの電圧および電流に影響を及ぼすことなく比較動作を行なうことができる。従って、、出力ノードｃの電圧をモニタすることにより、内部データ線ＢＤおよびビット線ＢＬ上の電圧Ｖｄの電圧レベルを判定し、その判定結果に基づいて出力信号ＭＮをＨレベルまたはＬレベルに設定して、定電流ドレインバイアス供給動作を制御することができる。

図９は、図３に示す電圧モニタの変更例を示す図である。図９において、電圧モニタ１６は、出力ノードｃとノード４１の間に直列に接続されるｍ個のダイオード素子列４０と、ダイオード素子列４０（ノード４１）と接地ノードの間に接続される高抵抗抵抗素子４２と、プログラムバイアス制御信号ＰＧＢを受けるインバータ４４と、インバータ４４の出力信号と抵抗４２の一端のノード４１上の信号とを受けて出力信号ＭＮを生成するＮＯＲ回路４６を含む。

ダイオード列４０は、それぞれ、導通時、電圧Ｖｆの電圧降下を生じさせる。したがって、出力ノードｃの電圧Ｖｄが、電圧ｍ・Ｖｆ以上となると、ダイオード列４０が導通し、ノード４１へ電流が供給され、その電圧レベルがＨレベルに設定される。プログラム動作時、プログラムバイアス制御信号ＰＧＢはＨレベルであるため、ＮＯＲ回路４６がインバータとして動作し、このノード４１上の信号を反転して出力信号ＭＮを生成する。したがって、出力ノードｃから供給される一定電流により内部データ線ＢＤの電圧Ｖｄが、電圧ｍ・Ｖｆ以上のときに、定電流供給動作を停止させることができる。

この図９に示す電圧モニタ１６の構成においては、出力ノードｃの電圧Ｖｄ上の電圧のリミット電圧がｍ・Ｖｆに設定され、電圧Ｖｄが、リミット電圧を超えると、出力ノードｃからダイオード列４０を介して電流が流れる。しかしながら、定電流供給が停止されると、ダイオード列４０に電流が流れず、その出力信号ＭＮがＬレベルに復帰し、電流供給を停止させることができなくなることが考えられる。このＮＯＲゲート４６の出力信号ＭＮに従ってリセットされるフリップフロップをその出力段に配置し、フリップフロップ出力信号を電圧モニタ出力信号として利用する事により、正確に、内部データ線がリミット電圧に到達した後に定電流供給動作を停止させることができる。

なお、停電流供給停止時に内部データ線を接地電圧レベルに駆動する構成の場合、図８に示す電圧モニタの出力信号に従ってリセット状態とされるフリップフロップを用い、このフリップフロップの出力信号を、図３に示すゲート回路１２ａまたは１２ｂへ与える構成を利用することにより、正確に、メモリセルドレイン電圧（内部データ線電圧）がリミット電圧に到達したときに、定電流供給を停止させることができる。

以上のように、この発明に従えば、フローティングゲートへ電子の注入を行なうモード時、一定の電流をメモリセルに供給しており、電子の注入を効率的に行なって、高速でしきい値電圧を所望の値に設定することができる。

また、定電流出力ノードの電圧が所定の電圧に到達すると定電流供給を停止しており、メモリセルのしきい値電圧は、この定電流出力ノードの電圧により決定され、しきい値電圧のバラツキを抑制することができる。また、メモリセルの耐圧特性を維持することができる。

なお、上述の説明においては、プログラムモードは、フローティングゲートに電子を注入するモードとして示されている。しかしながら、フローティングゲートへ電子を注入する動作モードが、消去モードと呼ばれる不揮発性半導体記憶装置においても本発明は適用可能である。

なお、不揮発性メモリセルは、上述の説明においては２値データを記憶している。しかしながら、メモリセルが多値データを記憶する場合、各記憶データの値に応じて供給する定電流の大きさを変更することにより、各データ値に対応する電流を一定電流で供給して効率的にデータの書込を行なうことができる。

以上のように、この発明に従えば、高速でしきい値電圧のバラツキを抑制してデータの書込を行なうことのできる不揮発性半導体記憶装置を実現することができる。

チャネルホットエレクトロンを利用してプログラムを行う不揮発性半導体記憶装置に対して本発明を適用することができ、携帯機用途などにおいて高速で大量のデータの書込を行うことのできるメモリを実現することができる。

この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図１に示す不揮発性半導体記憶装置の要部の構成を示す図である。 図２に示す定電流バイアス回路の構成を概略的に示す図である。 この発明に従う不揮発性半導体記憶装置のプログラム時の動作を示す信号波形図である。 （Ａ）は、メモリセルの各パラメータを規定するための図であり、（Ｂ）はプログラム時の各メモリセルパラメータの変化を示す図である。 この発明に従うプログラム動作時のメモリセルの各パラメータの変化を示す図である。 図３に示す定電流供給回路の構成の一例を示す図である。 図３に示す電圧モニタの構成の一例を示す図である。 図３に示す電圧モニタの変更例を示す図である。

符号の説明

１ メモリセルアレイ、２ 制御回路、４ 行選択回路、５ 列選択回路、８ 書込電圧印加回路、ＣＳＧ１，ＣＳＧ２ 列選択ゲート、ＭＣａ−ＭＣｄ メモリセル、ＢＬ１，ＢＬ２ ビット線、ＷＬ１，ＷＬ２ ワード線、１０ 定電流バイアス回路、１４ａ，１４ｂ 定電流供給回路、１６ａ，１６ｂ 電圧モニタ、２１−２８ ＭＯＳトランジスタ、３２ 比較回路、４０ ダイオード列、４２ 抵抗素子、４６ ＮＯＲ回路。

Claims (5)

1. 各々がフローティングゲートを有し、かつ行列状に配列される複数のメモリセル、
   前記メモリセルの選択メモリセルのフローティングゲートへの電子の注入を行なう動作モード時、出力ノードを介して前記選択メモリセルへ一定の大きさの電流を供給する定電流バイアス回路、および
   アドレス信号に従って前記選択メモリセルが接続される列線を前記定電流バイアス回路の出力ノードに結合する列選択回路を備える、不揮発性半導体記憶装置。
2. 前記定電流バイアス回路は、前記出力ノードの電圧をモニタし、前記出力ノードの電圧が所定値を超えると前記定電流供給を停止する電圧モニタ回路を含む、請求項１記載の不揮発性半導体記憶装置。
3. 前記定電流バイアス回路は、
   定電流を発生する定電流発生回路と、
   前記定電流発生回路に結合され、少なくとも書込データに従ってイネ−ブルされ、前記定電流発生回路からの定電流に従って前記出力ノードに前記一定の大きさの定電流を供給する電流ドライブ回路とを含む、請求項１記載の不揮発性半導体記憶装置。
4. 書込データと前記動作モードを指定する動作モード指示信号とに応答して、前記定電流バイアス回路の定電流供給を選択的に活性化する電流制御回路をさらに備える、請求項１記載の不揮発性半導体記憶装置。
5. チャネルホットエレクトロンを利用して不揮発性メモリセルのプログラムを行なう不揮発性半導体記憶装置において、前記プログラム時に選択メモリセルのドレインへ一定の大きさの定電流を印加する定電流バイアス回路を設けたことを特徴とする、不揮発性半導体記憶装置。

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