KR100776750B1

KR100776750B1 - 반도체 메모리의 기준전압 발생장치 및 방법

Info

Publication number: KR100776750B1
Application number: KR1020060051252A
Authority: KR
Inventors: 김관언
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-08
Filing date: 2006-06-08
Publication date: 2007-11-19
Also published as: JP2007328899A; US20070285294A1; JP5090727B2; US7427935B2

Abstract

본 발명은 적어도 하나의 조정 코드에 따라 저항값이 결정되는 적어도 하나 이상의 저항 세트가 소정 저항값을 갖도록 상기 조정 코드를 조정하는 저항값 제어수단, 외부 제어에 따라 최종 기준전압 레벨을 선택하기 위한 선택 코드를 생성하여 출력하는 전압레벨 제어수단, 및 전원전압을 상기 조정 코드와 상기 선택 코드에 따라 변환하여 상기 최종 기준전압을 출력하는 기준전압 생성수단을 포함한다.

기준 전압, 외부 저항,

Description

반도체 메모리의 기준전압 발생장치 및 방법{Apparatus and Method for Generating Reference Voltage of Semiconductor Memory}

도 1은 종래의 기술에 따른 반도체 메모리의 기준전압 발생장치의 구성을 나타낸 회로도,

도 2는 본 발명에 따른 반도체 메모리의 기준전압 발생장치의 구성을 나타낸 블록도,

도 3은 도 2의 제 1 D/A 변환부의 구성을 나타낸 회로도,

도 4는 도 2의 제 2 D/A 변환부의 구성을 나타낸 회로도,

도 5는 도 2의 기준전압 생성수단의 구성을 나타낸 블록도,

도 6은 도 5의 제 1 풀업 전압 변환부의 구성을 나타낸 회로도,

도 7은 도 5의 제 1 풀다운 전압 변환부의 구성을 나타낸 회로도,

도 8은 도 2의 기준전압 생성수단의 선택 코드/기준 전압 레벨 테이블이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100: 저항값 제어수단 110: 제 1 조정 코드 생성부

111: 제 1 D/A 변환부 112: 제 1 비교부

113: 제 1 카운터 120: 제 2 조정 코드 생성부

121: 제 2 D/A 변환부 122: 제 2 비교부

123: 제 2 카운터 200: 전압레벨 제어수단

300: 기준전압 생성수단

310 ~ 330: 제 1 내지 제 3 풀업 전압 변환부

340 ~ 360: 제 1 내지 제 3 풀다운 전압 변환부

311, 341: 코드 조합부 312, 342: 전압 변환부

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 기준전압 발생장치 및 방법에 관한 것이다.

일반적으로 기준전압은 반도체 메모리에서 다양한 용도로 사용되고 있는 필수적인 전압으로, 외부에서 생성한 것을 입력 받아 사용하거나, 반도체 메모리 내부에서 생성하여 사용한다.

도 1은 내부에서 기준전압을 생성하는 구성의 예를 든 것이다. 즉, 종래의 기술에 따른 반도체 메모리의 기준전압 발생장치는 도 1에 도시된 바와 같이, 전원단(VDDQ)과 접지단(VSSQ) 사이에 복수개의 저항이 직렬 연결되고, 양측의 저항값이 동일하게 되는 노드에서 기준전압(Vref) 출력단이 형성된다.

상술한 종래의 기술에 따른 반도체 메모리의 기준전압 발생장치는 기준전압을 내부에서 생성하므로 외부에서 상기 기준전압 레벨을 변경하는 것이 거의 불가능한 문제점이 있으며, 기준전압 레벨의 변동이 불가능하므로 적용할 수 있는 시스 템이 제한되는 문제점을 유발한다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 외부에서 기준전압을 원하는 레벨로 자유롭게 변경할 수 있도록 한 반도체 메모리의 기준전압 발생장치를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 메모리의 기준전압 발생장치는 적어도 하나의 조정 코드에 따라 저항값이 결정되는 적어도 하나 이상의 저항 세트가 소정 저항값을 갖도록 상기 조정 코드를 조정하는 저항값 제어수단; 외부 제어에 따라 최종 기준전압 레벨을 선택하기 위한 선택 코드를 생성하여 출력하는 전압레벨 제어수단; 및 전원전압을 상기 조정 코드와 상기 선택 코드에 따라 변환하여 상기 최종 기준전압을 출력하는 기준전압 생성수단을 포함함을 특징으로 한다.

본 발명에 따른 반도체 메모리의 기준전압 발생장치는 온 다이 터미네이션 구성을 갖는 반도체 메모리의 기준전압 발생장치로서, 외부 제어에 따라 기준전압 레벨을 선택하기 위한 선택 코드를 생성하여 출력하는 전압레벨 제어수단; 및 전원전압을 상기 온 다이 터미네이션 구성에서 제공된 적어도 하나의 조정 코드와 상기 선택 코드에 따라 변환하여 상기 기준전압을 출력하는 기준전압 생성수단을 포함함을 또 다른 특징으로 한다.

본 발명에 따른 반도체 메모리의 기준전압 발생방법은 조정 코드에 따라 저항값이 가변되는 복수개의 저항 세트를 갖는 반도체 메모리의 기준전압 발생방법으 로서, 상기 복수개의 저항 세트의 저항값이 반도체 메모리 외부 저항과 일치되는 조정 코드를 검출하는 단계; 및 상기 복수개의 저항 세트가 검출된 조정 코드에 따른 저항값으로 전원전압을 변화시켜 기준 전압을 발생시키는 단계를 포함함을 특징으로 한다.

본 발명에 따른 반도체 메모리의 기준전압 발생방법은 조정 코드에 따라 저항값이 가변되는 복수개의 저항 세트를 갖는 반도체 메모리의 기준전압 발생방법으로서, 상기 복수개의 저항 세트의 저항값이 반도체 메모리 외부 저항과 일치되는 조정 코드를 검출하는 단계; 상기 검출된 조정 코드를 상기 복수개의 저항 세트 중에서 외부 제어에 해당하는 저항 세트에만 입력시키고 그 이외의 저항 세트의 동작을 중지시키는 단계; 상기 조정 코드가 입력된 저항 세트가 상기 조정 코드에 따른 저항값으로 상기 전원전압을 변화시켜 기준 전압을 발생시키는 단계를 포함함을 또 다른 특징으로 한다.

본 발명에 따른 반도체 메모리의 기준전압 발생방법은 코드 설정을 통해 외부 저항과 내부 저항을 일치시키는 온 다이 터미네이션 수단 및 조정 코드에 따라 저항값이 가변되는 복수개의 저항 세트를 갖는 반도체 메모리의 기준전압 발생방법으로서, 상기 온 다이 터미네이션 수단에서 설정된 코드를 상기 복수개의 저항 세트 중에서 외부 제어에 해당하는 저항 세트에만 입력시키고 그 이외의 저항 세트의 동작을 중지시키는 단계; 상기 코드가 입력된 저항 세트가 상기 코드에 따른 저항값으로 상기 전원전압을 변화시켜 기준 전압을 발생시키는 단계를 포함함을 또 다른 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 기준전압 발생장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.

도 2는 본 발명에 따른 반도체 메모리의 기준전압 발생장치의 구성을 나타낸 블록도, 도 3은 도 2의 제 1 D/A 변환부의 구성을 나타낸 회로도, 도 4는 도 2의 제 2 D/A 변환부의 구성을 나타낸 회로도, 도 5는 도 2의 기준전압 생성수단의 구성을 나타낸 블록도, 도 6은 도 5의 제 1 풀업 전압 변환부의 구성을 나타낸 회로도, 도 7은 도 5의 제 1 풀다운 전압 변환부의 구성을 나타낸 회로도, 도 8은 도 2의 기준전압 생성수단의 선택 코드/기준 전압 레벨 테이블이다.

본 발명에 따른 반도체 메모리의 기준전압 발생장치는 도 2에 도시된 바와 같이, 적어도 하나의 조정 코드에 따라 저항값이 결정되는 적어도 하나 이상의 저항 세트가 소정 저항값을 갖도록 상기 조정 코드를 조정하는 저항값 제어수단(100), 외부 제어에 따라 최종 기준전압 레벨을 선택하기 위한 선택 코드를 출력하는 전압레벨 제어수단(200), 및 상기 조정 코드와 상기 선택 코드에 따라 전원전압을 변환하여 상기 최종 기준전압으로 출력하는 기준전압 생성수단(300)을 포함한다.

상기 저항값 제어수단(100)은 도 2에 도시된 바와 같이, 외부 저항과 연결된 제 1 저항 세트를 제 1 조정 코드(이하, B<0:5>)에 따라 선택적으로 동작시켜 전압을 발생시키고 이를 초기 기준전압(이하, Vref)과 비교하여 상기 선택된 제 1 저항 세트가 상기 외부 저항과 동일한 저항값을 갖도록 상기 B<0:5>를 변경하여 출력하는 제 1 조정 코드 생성부(110), 및 상기 제 1 저항 세트와 동일한 저항값을 갖는 제 2 저항 세트와 연결된 제 3 저항 세트를 제 2 조정 코드(이하, C<0:5>)에 따라 선택적으로 동작시켜 전압을 발생시키고 이를 상기 Vref와 비교하여 상기 선택된 제 3 저항 세트가 상기 제 2 저항 세트와 동일한 저항값을 갖도록 상기 C<0:5>를 변경하여 출력하는 제 2 조정 코드 생성부(120)를 포함한다. 이때 Vref는 도 1에 도시된 구성과 동일한 구성을 이용하여 생성된 것을 사용할 수 있다.

상기 제 1 조정 코드 생성부(110)는 도 2에 도시된 바와 같이, 상기 B<0:5>에 따라 선택된 제 1 저항 세트와 외부 저항의 저항비에 따라 전원단에 인가된 전원전압을 변환하여 출력하는 제 1 D/A 변환부(111), 상기 제 1 D/A 변환부(111)의 출력(이하, D/A out1)과 상기 Vref를 비교하여 그 비교결과를 출력하는 제 1 비교부(112), 상기 제 1 비교부(112)의 출력에 따라 상기 B<0:5>를 업(Up) 카운팅 또는 다운(Down) 카운팅하여 상기 제 1 D/A 변환부(111)로 출력하는 제 1 카운터(113)를 포함한다.

상기 제 2 조정 코드 생성부(120)는 도 2에 도시된 바와 같이, 상기 B<0:5>에 따라 선택된 제 2 저항 세트와 제 2 조정 코드(이하, C<0:5>)에 따라 선택된 제 3 저항 세트의 저항비에 따라 전원단에 인가된 전원전압을 변환하여 출력하는 제 2 D/A 변환부(121), 상기 제 2 D/A 변환부(121)의 출력(이하, D/A out2)과 상기 Vref를 비교하여 그 비교결과를 출력하는 제 2 비교부(122), 상기 제 2 비교부(122)의 출력에 따라 상기 C<0:5>를 업(Up) 카운팅 또는 다운(Down) 카운팅하여 상기 제 2 D/A 변환부(121)로 출력하는 제 2 카운터(123)를 포함한다.

상기 제 1 D/A 변환부(111)는 도 3에 도시된 바와 같이, 소오스가 전원 단(VDDQ)과 공통 연결되고 게이트에 B<0:5>를 입력받는 제 1 트랜지스터 세트(M0 ~ M5), 및 일단이 상기 제 1 트랜지스터 세트(M0 ~ M5)의 드레인과 연결된 제 1 저항 세트(R0 ~ R5)를 포함한다. 상기 제 1 저항 세트(R0 ~ R5)의 타단이 반도체 메모리 외부에 연결된 외부 저항(이하, ZQ)과 연결되며, 상기 ZQ와 제 1 저항 세트(R0 ~ R5)의 연결노드에 상기 D/A out1을 출력하기 위한 출력단이 형성된다.

이때 제 1 저항 세트(R0 ~ R5)는 저항을 6개 사용한 예를 든 것일 뿐, 실제 회로 구성시 저항의 수는 감소 또는 증가가 가능하며, 저항의 수가 감소 또는 증가될 경우 당연히 트랜지스터의 수 또한 그에 비례하여 감소 또는 증가한다.

상기 제 2 D/A 변환부(121)는 도 4에 도시된 바와 같이, 소오스가 전원단(VDDQ)과 공통 연결되고 게이트에 B<0:5>를 입력받는 제 2 트랜지스터 세트(M10 ~ M15), 일단이 상기 제 2 트랜지스터 세트(M10 ~ M15)의 드레인과 연결된 제 2 저항 세트(R10 ~ R15), 일단이 상기 제 2 저항 세트(R10 ~ R15)의 타단과 일대일 대응되도록 연결된 제 3 저항 세트(R20 ~ R25), 및 상기 제 3 저항 세트(R20 ~ R25)의 타단과 드레인이 연결되고 게이트에 C<0:5>를 입력받으며 소오스가 접지단(VSSQ)과 공통 연결된 제 3 트랜지스터 세트(M20 ~ M25)를 포함한다. 상기 제 2 저항 세트(R10 ~ R15)와 상기 제 3 저항 세트(R20 ~ R25)의 연결노드에 상기 D/A out2를 출력하기 위한 출력단이 형성된다.

이때 제 2 저항 세트(R10 ~ R15) 및 제 3 저항 세트(R20 ~ R25)는 저항을 6개 사용한 예를 든 것일 뿐, 실제 회로 구성시 저항의 수는 감소 또는 증가가 가능하며, 저항의 수가 감소 또는 증가될 경우 당연히 트랜지스터의 수 또한 그에 비례 하여 감소 또는 증가한다. 또는 제 2 저항 세트(R10 ~ R15)는 상기 제 1 저항 세트(R0 ~ R5)와 동일한 저항값을 갖는 저항으로 구성된다.

상기 기준전압 생성수단(300)은 도 5에 도시된 바와 같이, 전원단(VDDQ)에 연결되고 B<0:5>와 선택 코드(S<0:2>_PU)에 따라 저항값이 결정되는 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330), 및 상기 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330)와 접지단(VSSQ) 사이에 연결되고 C<0:5>와 선택 코드(S<0:2>_PD)에 따라 저항값이 결정되는 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)를 포함한다. 상기 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330)와 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)의 전체 저항값에 대응하여 변환된 전원전압(VDDQ)이 상기 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330)와 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)의 공통 노드를 통해 최종 기준전압(이하, Vref_C)으로 출력된다.

상기 제 1 풀업 전압 변환부(310)는 도 6에 도시된 바와 같이, 상기 B<0:5>와 선택 코드 중 자신에 해당하는 S<0>_PU를 조합하여 그 조합결과를 출력하는 코드 조합부(311), 및 상기 코드 조합부(311)의 출력에 따라 결정된 저항값으로 전원전압(VDDQ)을 변환하는 전압 변환부(312)를 포함한다. 상기 코드 조합부(311)는 상기 B<0:5>를 입력받는 복수개의 인버터(IV30 ~ IV35), 및 제 1 입력단에 상기 S<0>_PU를 공통 입력받고 제 2 입력단에 상기 인버터(IV30 ~ IV35)의 출력을 입력받는 복수개의 낸드 게이트(ND30 ~ ND35)를 포함한다. 상기 전압 변환부(312)는 소오스가 전원단(VDDQ)에 공통 연결되고 게이트에 상기 낸드 게이트(ND30 ~ ND35)의 출력을 입력받는 제 4 트랜지스터 세트(M30 ~ M35), 및 일단이 상기 제 4 트랜지스 터 세트(M30 ~ M35)의 드레인에 연결된 제 4 저항 세트(R30 ~ R35)를 포함하며, 상기 제 4 저항 세트(R30 ~ R35)의 타단이 제 1 풀 다운 전압 변환부(340)에 공통 연결된다.

상기 제 4 트랜지스터 세트(M30 ~ M35) 및 제 4 저항 세트(R30 ~ R35)는 도 3의 제 1 트랜지스터 세트(M0 ~ M5) 및 제 1 저항 세트(R0 ~ R5)와 동일한 사이즈 및 저항값을 갖도록 설계된다.

상기 제 2 및 제 3 풀업 전압 변환부(320, 330)는 입력되는 선택 코드(S1_PU, S2_PU)만 다를 뿐, 구성은 동일하므로 구성설명 및 도시는 생략하기로 한다.

상기 제 1 풀다운 전압 변환부(340)는 도 7에 도시된 바와 같이, 상기 C<0:5>와 선택 코드 중 자신에 해당하는 S<0>_PD를 조합하여 그 조합결과를 출력하는 코드 조합부(341), 및 상기 코드 조합부(341)의 출력에 따라 결정된 저항값으로 전원전압(VDDQ)을 변환하는 전압 변환부(342)를 포함한다. 상기 코드 조합부(341)는 제 1 입력단에 상기 S<0>_PD를 공통 입력받고 제 2 입력단에 상기 C<0:5>를 입력받는 복수개의 낸드 게이트(ND40 ~ ND45), 및 상기 낸드 게이트(ND40 ~ ND45)의 출력을 입력받는 복수개의 인버터(IV40 ~ IV45)를 포함한다. 상기 전압 변환부(342)는 소오스가 상기 제 1 풀업 전압 변환부(310)에 공통 연결되고 게이트에 상기 인버터(IV40 ~ IV45)의 출력을 입력받는 제 5 트랜지스터 세트(M40 ~ M45), 및 일단이 상기 제 5 트랜지스터 세트(M40 ~ M45)의 드레인에 연결되고 타단이 접지단(VSSQ)에 공통 연결된 제 5 저항 세트(R40 ~ R45)를 포함한다.

상기 제 2 및 제 3 풀다운 전압 변환부(350, 360)는 입력되는 선택 코드(S1_PD, S2_PD)만 다를 뿐, 구성은 동일하므로 구성설명 및 도시는 생략하기로 한다.

상기 제 5 트랜지스터 세트(M40 ~ M45) 및 제 5 저항 세트(R40 ~ R45)는 도 4의 제 3 트랜지스터 세트(M20 ~ M25) 및 제 3 저항 세트(R20 ~ R25)와 동일한 사이즈 및 저항값을 갖도록 설계된다.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 기준전압 발생장치의 동작을 설명하면 다음과 같다.

반도체 메모리에 전원이 공급되면 기설정된 동작순서에 따라 상기 도 2의 저항값 제어수단(100)을 구동하여 상기 도 5의 전압 변환부(310 ~ 360) 각각의 저항값을 외부 저항(ZQ)과 일치시키기 위한 코드(B<0:5>, C<0:5>) 조정 작업이 수행된다.

먼저, 제 1 조정 코드 생성부(110)를 동작시켜 도 3의 제 1 D/A 변환부(111)의 제 1 저항 세트(R0 ~ R5)의 저항값이 ZQ와 동일한 저항값을 갖도록 B<0:5>를 결정한다. 즉, 제 1 D/A 변환부(111)가 제 1 저항 세트(R0 ~ R5) 중에서 디폴트(Default) B<0:5>에 따라 선택된 저항과 ZQ의 저항비에 따라 전원전압(VDDQ)을 변환하여 D/A out1을 출력한다. 이어서 제 1 비교부(112)가 상기 D/A out1과 Vref를 비교하여 하이 또는 로우를 출력한다. 그리고 제 1 카운터(113)가 상기 제 1 비교부(112)의 출력에 따라 B<0:5>를 업 카운팅 또는 다운 카운팅하여 상기 제 1 D/A 변환부(111)로 출력한다. 상술한 과정을 필요한 횟수만큼 반복하여 도 3의 제 1 D/A 변환부(111)의 제 1 저항 세트(R0 ~ R5)의 저항값이 ZQ와 동일해지는 B<0:5>가 정해진다.

다음으로, 제 2 조정 코드 생성부(120)를 동작시켜 도 4의 제 2 D/A 변환부(121)의 제 3 저항 세트(R20 ~ R25)의 저항값이 B<0:5> 입력에 따라 결정된 제 2 저항 세트(R10 ~ R15)의 저항값과 같아지도록 C<0:5>를 결정한다. 도 3의 제 1 저항 세트(R0 ~ R5)는 상기 B<0:5>에 의해 ZQ와 저항값이 같아진 상태이고 도 4의 제 2 저항 세트(R10 ~ R15)는 상기 제 1 저항 세트(R0 ~ R5)와 저항값이 같다. 따라서 상기 제 2 저항 세트(R10 ~ R15)에 상기 B<0:5>를 입력하면 그 저항값이 ZQ와 동일하므로 제 3 저항 세트(R20 ~ R25)의 저항값이 상기 제 2 저항 세트(R10 ~ R15)와 같아지도록 상기 C<0:5>를 조정하는 것이다. 즉, 제 2 D/A 변환부(121)가 제 2 저항 세트(R10 ~ R15) 중에서 B<0:5>에 따라 선택된 저항과 제 3 저항 세트(R20 ~ R25) 중에서 디폴트 C<0:5>에 따라 선택된 저항의 저항비에 따라 전원전압(VDDQ)을 변환하여 D/A out2를 출력한다. 이어서 제 2 비교부(122)가 상기 D/A out2와 Vref를 비교하여 하이 또는 로우를 출력한다. 그리고 제 2 카운터(123)가 상기 제 2 비교부(122)의 출력에 따라 C<0:5>를 업 카운팅 또는 다운 카운팅하여 상기 제 2 D/A 변환부(121)로 출력한다. 상술한 과정을 필요한 횟수만큼 반복하여 도 4의 제 2 D/A 변환부(121)의 제 3 저항 세트(R20 ~ R25)의 저항값이 제 2 저항 세트(R10 ~ R15)와 동일해지는 C<0:5>가 정해진다.

상술한 코드(B<0:5>, C<0:5>) 조정 작업이 완료되면, 상기 B<0:5>, C<0:5>를 입력받는 도 5의 기준전압 생성수단(300)을 선택 코드(S<0:2>_PU, S<0:2>_PD)에 따 라 구동시켜 실제 반도체 메모리의 각부로 공급되는 최종 기준전압(Vref_C)이 발생되도록 한다.

상기 도 5의 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330), 및 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)는 상기 선택 코드(S<0:2>_PU, S<0:2>_PD) 중에서 자신에게 입력되는 선택 코드가 인에이블된 경우에만 동작상태로 되어 상기 B<0:5>, C<0:5>를 입력받아 동일한 저항값이 설정되고 최종 기준전압(Vref_C) 발생에 관여한다. 예를 들어, 상기 선택 코드(S<0:2>_PU, S<0:2>_PD)가 모두 인에이블되었고 ZQ의 저항값이 240이라면, 상기 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330), 및 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)의 저항값 또한 240으로 설정된다.

예를 들어, S0_PU가 하이로 인에이블되면 상기 도 6의 제 1 풀업 전압 변환부(310)의 코드 조합부(311)의 낸드 게이트(ND30 ~ ND35)가 인버터(IV30 ~ IV35)의 출력을 반전시켜 출력하므로 결국, B<0:5>가 원래의 위상으로 상기 전압 변환부(312)에 입력된다. 그에 따라 제 4 트랜지스터 세트(M30 ~ M35)가 선택적으로 턴온되고 그와 연결된 제 4 저항 세트(R30 ~ R35)가 선택적으로 전원단(VDDQ)에 연결되도록 함으로서 저항값이 설정된다.

한편, 상기 S0_PU가 로우로 디스에이블되면 상기 도 6의 제 1 풀업 전압 변환부(310)의 코드 조합부(311)가 낸드 게이트(ND30 ~ ND35)가 B<0:5> 즉, 인버터(IV30 ~ IV35)의 출력에 상관없이 하이를 출력된다. 따라서 상기 전압 변환부(312)의 제 4 트랜지스터 세트(M30 ~ M35)가 모두 턴오프되므로 제 4 저항 세 트(R30 ~ R35)의 저항값을 설정할 수 없다.

또 다른 예를 들어, S0_PD가 하이로 인에이블되면 상기 도 7의 제 1 풀다운 전압 변환부(340)의 코드 조합부(341)의 낸드 게이트(ND40 ~ ND45) 및 인버터(IV40 ~ IV45)가 앤드(AND) 연산에 의해 C<0:5>가 상기 전압 변환부(342)에 입력된다. 그에 따라 제 5 트랜지스터 세트(M40 ~ M45)가 선택적으로 턴온되어 그와 연결된 제 5 저항 세트(R40 ~ R45)가 선택적으로 접지단(VSSQ)에 연결되도록 함으로서 저항값이 설정된다.

한편, 상기 S0_PD가 로우로 디스에이블되면 상기 도 7의 제 1 풀다운 전압 변환부(340)의 코드 조합부(341)가 낸드 게이트(ND30 ~ ND35)가 C<0:5> 즉, 인버터(IV40 ~ IV45)의 출력에 상관없이 로우를 출력된다. 따라서 상기 전압 변환부(342)의 제 5 트랜지스터 세트(M40 ~ M45)가 모두 턴오프되므로 제 5 저항 세트(R40 ~ R45)의 저항값을 설정할 수 없다.

본 발명은 외부 제어 즉, 소정 명령(CMD)(예를 들어, 테스트 모드 명령) 또는 모드 레지스터 셋(Mode Register Set) 정보(이하, MRS)를 통해 도 8과 같이, 상기 선택 코드를 조합하는 방식을 이용하여 외부에서도 간단하게 기준전압 레벨을 변경시킬 수 있다.

즉, 외부에서 CMD 또는 MRS가 입력되면, 도 2의 전압 레벨 제어수단(200)에 입력된다. 상기 전압 레벨 제어수단(200)은 상기 CMD 또는 MRS에 따라 기설정된 선택 코드(S<0:2>_PU, S<0:2>_PD)를 출력하도록 구성되어 있다. 따라서 상기 CMD 또는 MRS에 따라 전압 레벨 제어수단(200)에서 출력되는 선택 코드의 조합에 의해 기 준전압 레벨을 선택할 수 있다.

예를 들어, 전압 레벨 제어수단(200)에서 S0_PU와 S0_PD는 하이 이고 나머지는 모두 로우로 출력되도록 하면, 도 5의 제 1 풀업 전압 변환부(310)와 제 1 풀다운 전압 변환부(340)가 동작하고 나머지는 동작하지 않는다. 상기 제 1 풀업 전압 변환부(310)와 제 2 풀다운 전압 변환부(340)의 저항값은 동일(예를 들어, 240)하므로 Vref_C 레벨은 240/(240+240)VDDQ = 0.5VDDQ가 된다. 물론 도 8과 같이 그 이외의 선택 코드 조합에 의해서도 Vref_C의 레벨을 0.5VDDQ로 만들 수 있다.

또 다른 예로서, 전압 레벨 제어수단(200)에서 S0_PU, S<0:2>_PD는 하이 이고 나머지는 로우로 출력되도록 하면, 도 5의 제 1 풀업 전압 변환부(310)와 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)가 동작하고 나머지는 동작하지 않는다. 상기 제 1 풀업 전압 변환부(310)와 제 1 내지 제 3 풀다운 전압 변환부(340 ~ 360)의 저항값은 동일하므로 Vref_C 레벨은 80/(240+80)VDDQ = 0.25VDDQ가 된다.

또 다른 예로서, 전압 레벨 제어수단(200)에서 S<0:2>_PU, S0_PD는 하이 이고 나머지는 로우로 출력되도록 하면, 도 5의 제 1 내지 제 3 풀업 전압 변환부(310 ~ 330)와 제 1 풀다운 전압 변환부(340)가 동작하고 나머지는 동작하지 않는다. 따라서 Vref_C 레벨은 240/(240+80)VDDQ = 0.75VDDQ가 된다.

한편, 본 발명의 또 다른 실시예 하나를 설명하면 다음과 같다.

온 다이 터미네이션 구성이 구비된 반도체 메모리의 경우 드라이버의 저항값을 조정하기 위해 코드를 사용하는데, 이 코드를 도 2에 도시된 저항값 제어수 단(100)에서 생성하는 코드 대신에 사용하는 것도 가능하다.

따라서 온 다이 터미네이션(On Die Termination: 이하, ODT) 구성이 구비된 반도체 메모리의 경우, 도 2의 구성에서 저항값 제어수단(100)을 제외한 구성으로 본 발명의 실시예를 구성하는 것이 가능하다.

이때 ODT에서 제공되는 코드의 비트 수와 도 2에 도시된 본 발명의 실시예에서 사용되는 코드의 비트 수가 동일하다면 별도의 회로변경 없이 도 2의 구성에서 저항값 제어수단(100)을 제외한 구성만으로 본 발명의 또 다른 실시예를 구성할 수 있다.

그러나 ODT에서 제공되는 코드의 비트 수와 본 발명에서 사용되는 코드의 비트 수가 다르다면, 기준전압 생성수단(300)의 회로구성(코드 조합부, 전압 변환부)을 상기 ODT에서 제공되는 코드의 비트 수에 맞도록 설계하면 된다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 반도체 메모리의 기준전압 발생장치 및 방법은 외부의 간단 한 제어명령 만으로 기준전압의 레벨을 자유롭게 변경할 수 있으므로 다양한 시스템에 적용할 수 있음은 물론이고, 반도체 메모리 적용 시스템의 동작 특성 등이 변경되어도 회로설계 변경 없이 적용할 수 있는 효과가 있다.

Claims

적어도 하나의 조정 코드를 입력받아 저항값이 가변되는 적어도 하나 이상의 저항 세트를 구비하며, 상기 저항 세트가 소정 저항값을 갖도록 상기 조정 코드를 반복적으로 조정하는 저항값 제어수단;

외부 제어에 따라 최종 기준전압 레벨을 선택하기 위한 선택 코드를 생성하여 출력하는 전압레벨 제어수단; 및

전원전압을 상기 조정 코드와 상기 선택 코드에 따라 변환하여 상기 최종 기준전압을 출력하는 기준전압 생성수단을 포함하는 반도체 메모리의 기준전압 발생장치.
제 1 항에 있어서,

상기 저항값 제어수단은

외부 저항과 연결된 제 1 저항 세트의 저항값을 제 1 조정 코드에 따라 가변시키고 가변된 저항값에 따라 전원전압을 변화시켜 상기 초기 기준전압과 일치되도록 상기 제 1 조정 코드를 조정하여 출력하는 제 1 조정 코드 생성부, 및

상기 제 1 조정 코드에 따라 상기 제 1 저항 세트와 동일한 저항값을 갖는 제 2 저항 세트와 연결된 제 3 저항 세트의 저항값을 제 2 조정 코드에 따라 가변시키고 가변된 저항값에 따라 전원전압을 변화시켜 상기 초기 기준전압과 일치되도록 상기 제 2 조정 코드를 조정하여 출력하는 제 2 조정 코드 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 2 항에 있어서,

상기 제 1 조정 코드 생성부는

상기 제 1 조정 코드에 따라 선택된 상기 제 1 저항 세트와 상기 외부 저항의 저항비에 따라 전원단에 인가된 전원전압을 변환하여 출력하는 D/A 변환부,

상기 D/A 변환부의 출력과 상기 초기 기준전압을 비교하여 그 비교결과를 출력하는 비교부, 및

상기 비교부의 출력에 따라 상기 제 1 조정 코드를 업(Up) 카운팅 또는 다운(Down) 카운팅하여 상기 D/A 변환부로 출력하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 3 항에 있어서,

상기 D/A 변환부는

상기 제 1 저항 세트, 및

드레인이 상기 제 1 저항 세트의 일단과 연결되고 소오스가 전원단과 공통 연결되며 게이트에 상기 제 1 조정 코드를 입력받는 트랜지스터 세트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 4 항에 있어서,

상기 저항 세트의 타단이 상기 외부 저항과 공통 연결됨을 특징으로 하는 반 도체 메모리의 기준전압 발생장치.
제 4 항에 있어서,

상기 외부 저항과 상기 저항 세트의 연결 노드에 출력단이 형성됨을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 2 항에 있어서,

상기 제 2 조정 코드 생성부는

상기 제 1 조정 코드에 따라 저항값이 결정된 제 2 저항 세트와 상기 제 2 조정 코드에 따라 저항값이 결정된 제 3 저항 세트의 저항비에 따라 전원단에 인가된 전원전압을 변환하여 출력하는 D/A 변환부,

상기 D/A 변환부의 출력과 상기 초기 기준전압을 비교하여 그 비교결과를 출력하는 비교부, 및

상기 비교부의 출력에 따라 상기 제 2 조정 코드를 업(Up) 카운팅 또는 다운(Down) 카운팅하여 상기 D/A 변환부로 출력하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 7 항에 있어서,

상기 D/A 변환부는

상기 제 2 저항 세트,

드레인이 상기 제 2 저항 세트의 일단과 연결되고 소오스가 전원단과 공통 연결되며 게이트에 상기 제 1 조정 코드를 입력받는 제 1 트랜지스터 세트,

일단이 상기 제 2 저항 세트의 타단과 연결된 제 3 저항 세트, 및

드레인이 상기 제 3 저항 세트의 타단과 연결되고 게이트에 상기 제 2 조정 코드를 입력받으며 소오스가 접지단과 공통 연결된 제 3 트랜지스터 세트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 8 항에 있어서,

상기 제 2 저항 세트와 상기 제 3 저항 세트의 연결노드에 출력단이 형성됨을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 2 항에 있어서,

상기 제 1 내지 제 3 저항 세트의 저항값이 동일한 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 1 항에 있어서,

상기 전원전압을 복수개의 노드(Node) 중 하나를 통해 변환하여 상기 최종 기준전압을 출력하는 복수개의 저항을 더 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 1 항에 있어서,

상기 외부 제어는 테스트 모드 명령 또는 모드 레지스터 셋 정보 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 1 항에 있어서,

상기 기준전압 생성수단은

전원단에 연결되고 상기 제 1 조정 코드와 선택 코드에 따라 저항값이 결정되는 복수개의 풀업 전압 변환부, 및

상기 복수개의 풀업 전압 변환부와 접지단 사이에 연결되고 상기 제 2 조정 코드와 선택 코드에 따라 저항값이 결정되는 복수개의 풀다운 전압 변환부를 포함하며, 상기 풀업 전압 변환부와 상기 풀다운 전압 변환부의 공통 노드에서 상기 최종 기준전압이 출력되는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 13 항에 있어서,

상기 풀업 전압 변환부는

상기 제 1 조정 코드와 선택 코드를 조합하여 그 조합결과를 출력하는 코드 조합부, 및

상기 코드 조합부의 출력에 따라 결정된 저항값으로 전원전압을 변환하는 전압 변환부를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 14 항에 있어서,

상기 코드 조합부는

상기 제 1 조정 코드를 입력받는 복수개의 인버터, 및

제 1 입력단에 상기 선택코드를 공통 입력받고 제 2 입력단에 상기 인버터의 출력을 입력받는 복수개의 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 14 항에 있어서,

상기 전압 변환부는

소오스가 전원단에 공통 연결되고 게이트에 상기 코드 조합부의 출력을 입력받는 트랜지스터 세트, 및

일단이 상기 트랜지스터 세트의 드레인에 연결된 저항 세트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 13 항에 있어서,

상기 풀다운 전압 변환부는

상기 제 2 조정 코드와 선택 코드를 조합하여 그 조합결과를 출력하는 코드 조합부, 및

상기 코드 조합부의 출력에 따라 결정된 저항값으로 전원전압을 변환하는 전압 변환부를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 17 항에 있어서,

상기 코드 조합부는

제 1 입력단에 상기 선택 코드를 공통 입력받고 제 2 입력단에 상기 제 2 조정 코드를 입력받는 복수개의 낸드 게이트, 및

상기 낸드 게이트의 출력을 입력받는 복수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 17 항에 있어서,

상기 전압 변환부는

소오스가 상기 풀업 전압 변환부에 연결되고 게이트에 상기 코드 조합부의 출력을 입력받는 트랜지스터 세트, 및

일단이 상기 트랜지스터 세트의 드레인에 연결되고 타단이 접지단에 공통 연결된 저항 세트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
온 다이 터미네이션 구성을 갖는 반도체 메모리의 기준전압 발생장치로서,

외부 제어에 따라 기준전압 레벨을 선택하기 위한 선택 코드를 생성하여 출력하는 전압레벨 제어수단; 및

전원전압을 상기 온 다이 터미네이션 구성에서 제공된 적어도 하나의 조정 코드와 상기 선택 코드에 따라 변환하여 상기 기준전압을 출력하는 기준전압 생성수단을 포함하는 반도체 메모리의 기준전압 발생장치.
제 20 항에 있어서,

상기 외부 제어는 테스트 모드 명령 또는 모드 레지스터 셋 정보 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 20 항에 있어서,

상기 기준전압 생성수단은

전원단에 연결되고 제 1 조정 코드와 선택 코드에 따라 저항값이 결정되는 복수개의 풀업 전압 변환부, 및

상기 복수개의 풀업 전압 변환부와 접지단 사이에 연결되고 제 2 조정 코드와 선택 코드에 따라 저항값이 결정되는 복수개의 풀다운 전압 변환부를 포함하며, 상기 풀업 전압 변환부와 상기 풀다운 전압 변환부의 공통 노드에서 상기 기준전압이 출력되는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 22 항에 있어서,

상기 풀업 전압 변환부는

상기 제 1 조정 코드와 선택 코드를 조합하여 그 조합결과를 출력하는 코드 조합부, 및

상기 코드 조합부의 출력에 따라 결정된 저항값으로 전원전압을 변환하는 전압 변환부를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 23 항에 있어서,

상기 코드 조합부는

상기 제 1 조정 코드를 입력받는 복수개의 인버터, 및

제 1 입력단에 상기 선택코드를 공통 입력받고 제 2 입력단에 상기 인버터의 출력을 입력받는 복수개의 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 23 항에 있어서,

상기 전압 변환부는

소오스가 전원단에 공통 연결되고 게이트에 상기 코드 조합부의 출력을 입력받는 트랜지스터 세트, 및

일단이 상기 트랜지스터 세트의 드레인에 연결된 저항 세트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 22 항에 있어서,

상기 풀다운 전압 변환부는

상기 제 2 조정 코드와 선택 코드를 조합하여 그 조합결과를 출력하는 코드 조합부, 및

상기 코드 조합부의 출력에 따라 결정된 저항값으로 전원전압을 변환하는 전압 변환부를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 26 항에 있어서,

상기 코드 조합부는

제 1 입력단에 상기 선택 코드를 공통 입력받고 제 2 입력단에 상기 제 2 조정 코드를 입력받는 복수개의 낸드 게이트, 및

상기 낸드 게이트의 출력을 입력받는 복수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
제 26 항에 있어서,

상기 전압 변환부는

소오스가 상기 풀업 전압 변환부에 연결되고 게이트에 상기 코드 조합부의 출력을 입력받는 트랜지스터 세트, 및

일단이 상기 트랜지스터 세트의 드레인에 연결되고 타단이 접지단에 공통 연결된 저항 세트를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생장치.
조정 코드에 따라 저항값이 가변되는 복수개의 저항 세트를 갖는 반도체 메 모리의 기준전압 발생방법으로서,

상기 복수개의 저항 세트의 저항값이 반도체 메모리 외부 저항과 일치되는 조정 코드를 검출하는 단계; 및

상기 복수개의 저항 세트가 검출된 조정 코드에 따른 저항값으로 전원전압을 변화시켜 기준 전압을 발생시키는 단계를 포함하는 반도체 메모리의 기준전압 발생방법.
제 29 항에 있어서,

상기 조정 코드를 검출하는 단계는

상기 복수개의 저항 세트와 동일한 기본 저항값을 갖는 별도의 저항 세트에 상기 조정 코드를 단계적으로 변경해가며 입력시키고 각 단계별로 가변된 저항값으로 상기 전원전압을 변화시키는 단계, 및

상기 변환된 전압이 소정 전압과 일치되는 조정 코드를 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생방법.
조정 코드에 따라 저항값이 가변되는 복수개의 저항 세트를 갖는 반도체 메모리의 기준전압 발생방법으로서,

상기 복수개의 저항 세트의 저항값이 반도체 메모리 외부 저항과 일치되는 조정 코드를 검출하는 단계;

상기 검출된 조정 코드를 상기 복수개의 저항 세트 중에서 외부 제어에 해당 하는 저항 세트에만 입력시키고 그 이외의 저항 세트의 동작을 중지시키는 단계;

상기 조정 코드가 입력된 저항 세트가 상기 조정 코드에 따른 저항값으로 상기 전원전압을 변화시켜 기준 전압을 발생시키는 단계를 포함하는 반도체 메모리의 기준전압 발생방법.
제 31 항에 있어서,

상기 조정 코드를 검출하는 단계는

상기 복수개의 저항 세트와 동일한 기본 저항값을 갖는 별도의 저항 세트에 상기 조정 코드를 단계적으로 변경해가며 입력시키고 각 단계별로 가변된 저항값으로 상기 전원전압을 변화시키는 단계, 및

상기 변환된 전압이 소정 전압과 일치되는 조정 코드를 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생방법.
제 31 항에 있어서,

상기 외부 제어는 테스트 모드 명령 또는 모드 레지스터 셋 정보 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생방법.
제 31 항에 있어서,

상기 저항 세트의 동작을 중지시키는 단계는

상기 저항 세트로의 전원 전류 흐름을 차단하는 단계임을 특징으로 하는 반 도체 메모리의 기준전압 발생방법.
제 31 항에 있어서,

상기 조정 코드가 입력된 저항 세트의 수에 따라 상기 기준전압의 레벨이 결정되는 것을 특징으로 하는 반도체 메모리의 기준전압 발생방법.
코드 설정을 통해 외부 저항과 내부 저항을 일치시키는 온 다이 터미네이션 수단 및 조정 코드에 따라 저항값이 가변되는 복수개의 저항 세트를 갖는 반도체 메모리의 기준전압 발생방법으로서,

상기 온 다이 터미네이션 수단에서 설정된 코드를 상기 복수개의 저항 세트 중에서 외부 제어에 해당하는 저항 세트에만 입력시키고 그 이외의 저항 세트의 동작을 중지시키는 단계;

상기 코드가 입력된 저항 세트가 상기 코드에 따른 저항값으로 상기 전원전압을 변화시켜 기준 전압을 발생시키는 단계를 포함하는 반도체 메모리의 기준전압 발생방법.
제 36 항에 있어서,

외부 제어는 테스트 모드 명령 또는 모드 레지스터 셋 정보 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 기준전압 발생방법.
제 36 항에 있어서,

상기 저항 세트의 동작을 중지시키는 단계는

상기 저항 세트로의 전원 전류 흐름을 차단하는 단계임을 특징으로 하는 반도체 메모리의 기준전압 발생방법.
제 36 항에 있어서,

상기 코드가 입력된 저항 세트의 수에 따라 상기 기준전압의 레벨이 결정되는 것을 특징으로 하는 반도체 메모리의 기준전압 발생방법.