JP2003280779A - 能動終端抵抗値較正回路、メモリチップ及び能動終端抵抗較正方法 - Google Patents
能動終端抵抗値較正回路、メモリチップ及び能動終端抵抗較正方法Info
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- G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is AC or DC
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Abstract
(57)【要約】
【課題】工程、電圧、または温度の変化に鈍感に終端抵
抗値を較正できる較正方法を提供する。 【解決手段】（ａ）第１可変抵抗の抵抗値を外部抵抗の
抵抗値に較正すると共に、第２可変抵抗の抵抗値を前記
第１可変抵抗の抵抗値に較正する段階と、（ｂ）前記能
動終端抵抗の抵抗値を前記外部抵抗の抵抗値に較正する
段階とを備える。前記（ａ）段階は第１制御コードに応
答して前記第１可変抵抗の抵抗値を前記外部抵抗の抵抗
値に較正すると共に、第２制御コードに応答して前記第
２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正
する段階を備える。前記第１制御コードは前記第１可変
抵抗の抵抗値と前記外部抵抗の抵抗値との比較結果に応
じて生じ、前記第２制御コードは前記第１可変抵抗の抵
抗値と前記第２可変抵抗の抵抗値との比較結果に応じて
生じる。前記（ａ）段階は前記第１可変抵抗の抵抗値と
前記第２抵抗の抵抗値とが同時に増減する段階を備え
る。
抗値を較正できる較正方法を提供する。 【解決手段】（ａ）第１可変抵抗の抵抗値を外部抵抗の
抵抗値に較正すると共に、第２可変抵抗の抵抗値を前記
第１可変抵抗の抵抗値に較正する段階と、（ｂ）前記能
動終端抵抗の抵抗値を前記外部抵抗の抵抗値に較正する
段階とを備える。前記（ａ）段階は第１制御コードに応
答して前記第１可変抵抗の抵抗値を前記外部抵抗の抵抗
値に較正すると共に、第２制御コードに応答して前記第
２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正
する段階を備える。前記第１制御コードは前記第１可変
抵抗の抵抗値と前記外部抵抗の抵抗値との比較結果に応
じて生じ、前記第２制御コードは前記第１可変抵抗の抵
抗値と前記第２可変抵抗の抵抗値との比較結果に応じて
生じる。前記（ａ）段階は前記第１可変抵抗の抵抗値と
前記第２抵抗の抵抗値とが同時に増減する段階を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明はバスの終端に係り、
より詳細には、工程、電圧または温度の変化に関係なく
能動終端の抵抗値を較正できる較正回路とその方法及び
前記較正回路を備えるメモリ装置に関する。
より詳細には、工程、電圧または温度の変化に関係なく
能動終端の抵抗値を較正できる較正回路とその方法及び
前記較正回路を備えるメモリ装置に関する。
【０００２】
【従来の技術】一般的に、メモリシステムでバスの終端
のためにＳＳＴＬ（ｓｔｕｂ ｂｕｓＴｅｒｍｉｎａｔ
ｅｄ ｌｏｇｉｃ）と能動終端（ａｃｔｉｖｅ ｔｅｒ
ｍｉｎａｔｉｏｎ）とが使われる。能動終端はオンチッ
プ終端（ｏｎ−ｃｈｉｐ ｔｅｒｍｉｎａｔｉｏｎ）と
も言い、チップ内部の能動終端抵抗（以下、「終端抵
抗」）を使用してバスの終端を行う。能動終端はＳＳＴ
Ｌより信号伝達特性が良く、データレートが高い。
のためにＳＳＴＬ（ｓｔｕｂ ｂｕｓＴｅｒｍｉｎａｔ
ｅｄ ｌｏｇｉｃ）と能動終端（ａｃｔｉｖｅ ｔｅｒ
ｍｉｎａｔｉｏｎ）とが使われる。能動終端はオンチッ
プ終端（ｏｎ−ｃｈｉｐ ｔｅｒｍｉｎａｔｉｏｎ）と
も言い、チップ内部の能動終端抵抗（以下、「終端抵
抗」）を使用してバスの終端を行う。能動終端はＳＳＴ
Ｌより信号伝達特性が良く、データレートが高い。
【０００３】終端抵抗の抵抗値（以下、「終端抵抗
値」）をいかに正確に所望の抵抗値に較正できるかが能
動終端のキーポイントである。従来は、終端抵抗値を較
正するための制御信号としてアナログ制御電圧を使用し
たが、アナログ制御電圧はノイズに敏感なので終端抵抗
値を正確に較正できない問題点がある。また、制御電圧
がノイズに敏感なので、バスの信号伝達特性が低下する
問題点があった。
値」）をいかに正確に所望の抵抗値に較正できるかが能
動終端のキーポイントである。従来は、終端抵抗値を較
正するための制御信号としてアナログ制御電圧を使用し
たが、アナログ制御電圧はノイズに敏感なので終端抵抗
値を正確に較正できない問題点がある。また、制御電圧
がノイズに敏感なので、バスの信号伝達特性が低下する
問題点があった。
【０００４】２つのチップを共有して能動終端をする場
合（以下、「×２」）、または４つのチップを共有して
能動終端をする場合（以下、「×４」）は、一つのチッ
プで能動終端をする場合（以下、「×１」）に比べて終
端抵抗値を較正するための他の較正回路が付加的に必要
である。従って、従来は、能動終端のための電力消費が
増し、レイアウト面積のオーバヘッドがかなり大きい。
合（以下、「×２」）、または４つのチップを共有して
能動終端をする場合（以下、「×４」）は、一つのチッ
プで能動終端をする場合（以下、「×１」）に比べて終
端抵抗値を較正するための他の較正回路が付加的に必要
である。従って、従来は、能動終端のための電力消費が
増し、レイアウト面積のオーバヘッドがかなり大きい。
【０００５】
【発明が解決しようとする課題】よって、本発明が解決
しようとする技術的な課題は、工程、電圧、または温度
の変化に鈍感に終端抵抗値を較正できる較正回路とその
方法及び前記較正回路を備えるメモリ装置を提供するこ
とである。
しようとする技術的な課題は、工程、電圧、または温度
の変化に鈍感に終端抵抗値を較正できる較正回路とその
方法及び前記較正回路を備えるメモリ装置を提供するこ
とである。
【０００６】また、本発明が解決しようとする他の技術
的な課題は、消費電力とレイアウト面積のオーバヘッド
減少させることができる方法及びこれを具現するための
メモリ装置を提供することである。
的な課題は、消費電力とレイアウト面積のオーバヘッド
減少させることができる方法及びこれを具現するための
メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】前記技術的な課題を達成
するための能動終端抵抗の抵抗値を較正する方法は、
（ａ）第１可変抵抗の抵抗値を外部抵抗の抵抗値に較正
すると共に第２可変抵抗の抵抗値を前記第１可変抵抗の
抵抗値に較正する段階と、（ｂ）前記能動終端抵抗の抵
抗値を前記外部抵抗の抵抗値に較正する段階とを備える
ことを特徴とする。
するための能動終端抵抗の抵抗値を較正する方法は、
（ａ）第１可変抵抗の抵抗値を外部抵抗の抵抗値に較正
すると共に第２可変抵抗の抵抗値を前記第１可変抵抗の
抵抗値に較正する段階と、（ｂ）前記能動終端抵抗の抵
抗値を前記外部抵抗の抵抗値に較正する段階とを備える
ことを特徴とする。
【０００８】例えば、前記（ａ）段階は、第１制御コー
ドに応答して前記第１可変抵抗の抵抗値を前記外部抵抗
の抵抗値に較正すると共に、第２制御コードに応答して
前記第２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値
に較正する段階を含む。
ドに応答して前記第１可変抵抗の抵抗値を前記外部抵抗
の抵抗値に較正すると共に、第２制御コードに応答して
前記第２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値
に較正する段階を含む。
【０００９】例えば、前記第１制御コードは前記第１可
変抵抗の抵抗値と前記外部抵抗の抵抗値との比較結果に
応じて生じ、前記第２制御コードは前記第１可変抵抗の
抵抗値と前記第２可変抵抗の抵抗値との比較結果に応じ
て生じるる。
変抵抗の抵抗値と前記外部抵抗の抵抗値との比較結果に
応じて生じ、前記第２制御コードは前記第１可変抵抗の
抵抗値と前記第２可変抵抗の抵抗値との比較結果に応じ
て生じるる。
【００１０】例えば、前記（ａ）段階は、前記第１可変
抵抗の抵抗値と前記第２抵抗の抵抗値とが同時に増減す
る段階を含む。
抵抗の抵抗値と前記第２抵抗の抵抗値とが同時に増減す
る段階を含む。
【００１１】前記技術的課題を達成するための他の能動
終端抵抗の抵抗値を較正する方法は、外部抵抗が接続さ
れるパッドの電圧と基準電圧とを比較してその比較結果
に対応する第１比較信号を出力する段階と、前記第１比
較信号に応答して前記パッドの電圧が前記基準電圧と同
一になるまで第１可変抵抗の抵抗値を前記外部抵抗の抵
抗値に較正する段階と、前記パッドの電圧と第２可変抵
抗の電圧とを比較してその比較結果に対応する第２比較
信号を出力する段階と、前記第２比較信号に応答して第
２可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正する
段階と、前記能動終端抵抗の抵抗値を前記第１可変抵抗
値及び／又は前記第２可変抵抗の抵抗値に較正する段階
とを備えることを特徴とする。
終端抵抗の抵抗値を較正する方法は、外部抵抗が接続さ
れるパッドの電圧と基準電圧とを比較してその比較結果
に対応する第１比較信号を出力する段階と、前記第１比
較信号に応答して前記パッドの電圧が前記基準電圧と同
一になるまで第１可変抵抗の抵抗値を前記外部抵抗の抵
抗値に較正する段階と、前記パッドの電圧と第２可変抵
抗の電圧とを比較してその比較結果に対応する第２比較
信号を出力する段階と、前記第２比較信号に応答して第
２可変抵抗の抵抗値を前記外部抵抗の抵抗値に較正する
段階と、前記能動終端抵抗の抵抗値を前記第１可変抵抗
値及び／又は前記第２可変抵抗の抵抗値に較正する段階
とを備えることを特徴とする。
【００１２】例えば、前記パッドの電圧は、前記第１可
変抵抗を通過する電流により生じる。
変抵抗を通過する電流により生じる。
【００１３】例えば、前記第２可変抵抗の電圧は、前記
第１可変抵抗と同じダミー可変抵抗に流れる電流により
生じる。
第１可変抵抗と同じダミー可変抵抗に流れる電流により
生じる。
【００１４】例えば、前記第１可変抵抗の抵抗値と前記
第２抵抗の抵抗値とは同時に増減する。
第２抵抗の抵抗値とは同時に増減する。
【００１５】例えば、前記技術的課題を達成するための
能動終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較
正回路は、外部抵抗が接続される第１ノードの電圧と基
準電圧とを比較して前記第１ノードに電流を供給する第
１可変抵抗の抵抗値を制御する第１制御コードを出力す
る第１制御回路と、第２可変抵抗が接続される第２ノー
ドの電圧と前記第１ノードの電圧とを比較して前記第２
ノードに電流を供給する前記第１可変抵抗と同じダミー
可変抵抗の抵抗値を制御する第２制御コードを出力する
第２制御回路とを備え、前記第１可変抵抗の抵抗値及び
前記ダミー可変抵抗の抵抗値は前記第１制御コードに応
答して前記外部抵抗の抵抗値に較正されると共に、前記
第２可変抵抗の抵抗値は前記第２制御コードに応答して
前記外部抵抗の抵抗値に較正され、前記能動終端抵抗の
抵抗値は前記第１制御コード及び／又は前記第２制御コ
ードに応答して前記外部抵抗の抵抗値に較正されること
を特徴とする。
能動終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較
正回路は、外部抵抗が接続される第１ノードの電圧と基
準電圧とを比較して前記第１ノードに電流を供給する第
１可変抵抗の抵抗値を制御する第１制御コードを出力す
る第１制御回路と、第２可変抵抗が接続される第２ノー
ドの電圧と前記第１ノードの電圧とを比較して前記第２
ノードに電流を供給する前記第１可変抵抗と同じダミー
可変抵抗の抵抗値を制御する第２制御コードを出力する
第２制御回路とを備え、前記第１可変抵抗の抵抗値及び
前記ダミー可変抵抗の抵抗値は前記第１制御コードに応
答して前記外部抵抗の抵抗値に較正されると共に、前記
第２可変抵抗の抵抗値は前記第２制御コードに応答して
前記外部抵抗の抵抗値に較正され、前記能動終端抵抗の
抵抗値は前記第１制御コード及び／又は前記第２制御コ
ードに応答して前記外部抵抗の抵抗値に較正されること
を特徴とする。
【００１６】例えば、前記第１可変抵抗の抵抗値と前記
第２可変抵抗の抵抗値とは同時に増減する。
第２可変抵抗の抵抗値とは同時に増減する。
【００１７】例えば、前記第１ノードの電圧は前記第１
可変抵抗に流れる電流に応じて生じ、前記第２ノードの
電圧は前記ダミー可変抵抗に流れる電流に応じて生じる
ことを特徴とする。
可変抵抗に流れる電流に応じて生じ、前記第２ノードの
電圧は前記ダミー可変抵抗に流れる電流に応じて生じる
ことを特徴とする。
【００１８】前記技術的課題を達成するための他の能動
終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較正回
路は、前記外部抵抗及び第１可変抵抗が接続される第１
ノードと、前記第１ノードの電圧と基準電圧とを比較し
てその比較結果に対応する第１制御コードを出力する第
１制御コード発生回路と、前記第１可変抵抗の抵抗値と
同じ抵抗値を有するダミー可変抵抗及び第２可変抵抗が
接続される第２ノードと、前記第１ノードの電圧と前記
第２ノードの電圧とを比較してその比較結果に対応する
第２制御コードを出力する第２制御コード発生回路とを
備え、前記第１可変抵抗の抵抗値と前記ダミー可変抵抗
の抵抗値とは前記第１制御コードに応答して前記外部抵
抗の抵抗値に較正されると共に、前記第２可変抵抗の抵
抗値は前記第２制御コードに応答して前記外部抵抗の抵
抗値に較正され、前記能動終端抵抗の抵抗値は前記第１
制御コード及び／又は前記第２制御コードに応答して前
記外部抵抗の抵抗値に較正されることを特徴とする。
終端抵抗の抵抗値を外部抵抗の抵抗値に較正する較正回
路は、前記外部抵抗及び第１可変抵抗が接続される第１
ノードと、前記第１ノードの電圧と基準電圧とを比較し
てその比較結果に対応する第１制御コードを出力する第
１制御コード発生回路と、前記第１可変抵抗の抵抗値と
同じ抵抗値を有するダミー可変抵抗及び第２可変抵抗が
接続される第２ノードと、前記第１ノードの電圧と前記
第２ノードの電圧とを比較してその比較結果に対応する
第２制御コードを出力する第２制御コード発生回路とを
備え、前記第１可変抵抗の抵抗値と前記ダミー可変抵抗
の抵抗値とは前記第１制御コードに応答して前記外部抵
抗の抵抗値に較正されると共に、前記第２可変抵抗の抵
抗値は前記第２制御コードに応答して前記外部抵抗の抵
抗値に較正され、前記能動終端抵抗の抵抗値は前記第１
制御コード及び／又は前記第２制御コードに応答して前
記外部抵抗の抵抗値に較正されることを特徴とする。
【００１９】例えば、前記第１可変抵抗の抵抗値と前記
第２可変抵抗の抵抗値とは同時に増減する。
第２可変抵抗の抵抗値とは同時に増減する。
【００２０】例えば、前記第１ノードの電圧は前記第１
可変抵抗に流れる電流に応じて生じ、前記第２ノードの
電圧は前記ダミー可変抵抗に流れる電流に応じて生じ
る。
可変抵抗に流れる電流に応じて生じ、前記第２ノードの
電圧は前記ダミー可変抵抗に流れる電流に応じて生じ
る。
【００２１】前記技術的課題を達成するためのメモリ装
置は、第１制御コード及び第２制御コードを出力する較
正回路と、選択信号に応答して前記第１制御コード及び
前記第２制御コードをマルチプレックシングし、能動終
端抵抗の抵抗値を制御するための制御コードを出力する
シフトブロックと、前記制御コードに応答して前記能動
終端抵抗の抵抗値を前記較正回路に接続される外部抵抗
の抵抗値と一致すべく較正する可変抵抗部とを備え、前
記較正回路は、前記外部抵抗及び第１可変抵抗が接続さ
れる第１ノードと、前記第１ノードの電圧及び基準電圧
を比較してその比較結果に対応する前記第１制御コード
を出力する第１制御コード発生回路と、前記第１可変抵
抗の抵抗値と同じ抵抗値を有するダミー可変抵抗及び第
２可変抵抗が接続される第２ノードと、前記第１ノード
の電圧及び前記第２ノードの電圧を比較してその比較結
果に相応する前記第２制御コードを出力する第２制御コ
ード発生回路とを備え、前記第１可変抵抗の抵抗値及び
前記ダミー可変抵抗の抵抗値は前記第１制御コードに応
答して前記外部抵抗の抵抗値に較正されると共に、前記
第２可変抵抗の抵抗値は前記第２制御コードに応答して
前記外部抵抗の抵抗値に較正されることを特徴とする。
置は、第１制御コード及び第２制御コードを出力する較
正回路と、選択信号に応答して前記第１制御コード及び
前記第２制御コードをマルチプレックシングし、能動終
端抵抗の抵抗値を制御するための制御コードを出力する
シフトブロックと、前記制御コードに応答して前記能動
終端抵抗の抵抗値を前記較正回路に接続される外部抵抗
の抵抗値と一致すべく較正する可変抵抗部とを備え、前
記較正回路は、前記外部抵抗及び第１可変抵抗が接続さ
れる第１ノードと、前記第１ノードの電圧及び基準電圧
を比較してその比較結果に対応する前記第１制御コード
を出力する第１制御コード発生回路と、前記第１可変抵
抗の抵抗値と同じ抵抗値を有するダミー可変抵抗及び第
２可変抵抗が接続される第２ノードと、前記第１ノード
の電圧及び前記第２ノードの電圧を比較してその比較結
果に相応する前記第２制御コードを出力する第２制御コ
ード発生回路とを備え、前記第１可変抵抗の抵抗値及び
前記ダミー可変抵抗の抵抗値は前記第１制御コードに応
答して前記外部抵抗の抵抗値に較正されると共に、前記
第２可変抵抗の抵抗値は前記第２制御コードに応答して
前記外部抵抗の抵抗値に較正されることを特徴とする。
【００２２】例えば、前記第１可変抵抗の抵抗値と前記
第２可変抵抗の抵抗値とは同時に増減する。
第２可変抵抗の抵抗値とは同時に増減する。
【００２３】例えば、前記第１ノードの電圧は前記第１
可変抵抗に流れる電流に応じて生じ、前記第２ノードの
電圧は前記ダミー可変抵抗に流れる電流に応じて生じ
る。
可変抵抗に流れる電流に応じて生じ、前記第２ノードの
電圧は前記ダミー可変抵抗に流れる電流に応じて生じ
る。
【００２４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ構成要素を示す。
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ構成要素を示す。
【００２５】図１は、本発明の望ましい実施形態の能動
終端抵抗較正回路を備えるメモリ装置のブロック図を概
略的に示す。図１を参照すれば、チップ１００は、能動
抵抗較正回路（以下、「較正回路」）２０、シフトブロ
ック３０、多数の可変抵抗部４０と多数のパッド５０，
６０，７０を備える。較正回路２０は、パッド１０を通
じて外部抵抗Ｒｅｘｔと接続される。
終端抵抗較正回路を備えるメモリ装置のブロック図を概
略的に示す。図１を参照すれば、チップ１００は、能動
抵抗較正回路（以下、「較正回路」）２０、シフトブロ
ック３０、多数の可変抵抗部４０と多数のパッド５０，
６０，７０を備える。較正回路２０は、パッド１０を通
じて外部抵抗Ｒｅｘｔと接続される。
【００２６】較正回路２０は、第１制御コードＵＰＣＯ
ＤＥ及び第２制御コードＤＮＣＯＤＥをシフトブロック
３０に出力する。第１制御コードＵＰＣＯＤＥ及び第２
制御コードＤＮＣＯＤＥは、例えばＮビットで構成され
る。
ＤＥ及び第２制御コードＤＮＣＯＤＥをシフトブロック
３０に出力する。第１制御コードＵＰＣＯＤＥ及び第２
制御コードＤＮＣＯＤＥは、例えばＮビットで構成され
る。
【００２７】シフトブロック３０は、複数のシフタ３１
を備えており、選択信号ＳＥＬに応答し、×１，×２ま
たは×４のための終端抵抗値を制御する制御コードＨＣ
ＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここでｉは１ないし
３）を複数の可変抵抗部４０に出力する。制御コードＨ
ＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉは、例えばＮビット
で構成される。
を備えており、選択信号ＳＥＬに応答し、×１，×２ま
たは×４のための終端抵抗値を制御する制御コードＨＣ
ＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここでｉは１ないし
３）を複数の可変抵抗部４０に出力する。制御コードＨ
ＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉは、例えばＮビット
で構成される。
【００２８】従って、シフタ３１は、第１／第２制御コ
ードＵＰＣＯＤＥ／ＤＮＣＯＤＥを１回またはそれ以上
シフトさせて、×２または×４のための終端抵抗値を発
生させることができるという長所がある。
ードＵＰＣＯＤＥ／ＤＮＣＯＤＥを１回またはそれ以上
シフトさせて、×２または×４のための終端抵抗値を発
生させることができるという長所がある。
【００２９】複数の可変抵抗部４０のそれぞれは、第１
可変抵抗４１と第２可変抵抗４３とを備え、制御コード
ＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉに応答して終端抵
抗値を外部抵抗Ｒｅｘｔの抵抗値と一致させるように較
正する。パッド５０は、例えばデータ出力のためのパッ
ドであり、パッド６０は、例えばクロック信号のための
パッドであり、パッド７０は、例えばアドレス／命令信
号のためのパッドである。複数のパッド５０，６０，７
０のそれぞれは、複数の可変抵抗部４０それぞれのノー
ドＮ１に接続される。
可変抵抗４１と第２可変抵抗４３とを備え、制御コード
ＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉに応答して終端抵
抗値を外部抵抗Ｒｅｘｔの抵抗値と一致させるように較
正する。パッド５０は、例えばデータ出力のためのパッ
ドであり、パッド６０は、例えばクロック信号のための
パッドであり、パッド７０は、例えばアドレス／命令信
号のためのパッドである。複数のパッド５０，６０，７
０のそれぞれは、複数の可変抵抗部４０それぞれのノー
ドＮ１に接続される。
【００３０】図２は、本発明の望ましい実施形態の較正
回路の回路図を示す。図２を参照すれば、較正回路２０
は、第１可変抵抗４１とダミー可変抵抗４２、第２可変
抵抗４３、２つの比較回路２１，２３、第１制御コード
発生回路２５及び第２制御コード発生回路２７を備え
る。
回路の回路図を示す。図２を参照すれば、較正回路２０
は、第１可変抵抗４１とダミー可変抵抗４２、第２可変
抵抗４３、２つの比較回路２１，２３、第１制御コード
発生回路２５及び第２制御コード発生回路２７を備え
る。
【００３１】第１可変抵抗４１は、第１電源ＶＤＤＱと
パッド１０との間に接続され、ダミー可変抵抗４２は、
第１電源ＶＤＤＱとノードＮ３との間に接続され、第２
可変抵抗４３は、ノードＮ３と第２電源ＶＳＳＱとの間
に接続される。ダミー可変抵抗４２の構造及び動作は、
第１可変抵抗４１の構造及び動作と同一であり、ダミー
可変抵抗４２と第２可変抵抗４３とは、図５に示された
ように互いに対称的な構造を有するが、その動作は同一
である。
パッド１０との間に接続され、ダミー可変抵抗４２は、
第１電源ＶＤＤＱとノードＮ３との間に接続され、第２
可変抵抗４３は、ノードＮ３と第２電源ＶＳＳＱとの間
に接続される。ダミー可変抵抗４２の構造及び動作は、
第１可変抵抗４１の構造及び動作と同一であり、ダミー
可変抵抗４２と第２可変抵抗４３とは、図５に示された
ように互いに対称的な構造を有するが、その動作は同一
である。
【００３２】比較回路２１は、基準電圧ＶＲＥＦとパッ
ド１０の電圧とを比較して、その比較結果に対応する第
１比較信号ＵＰ＿ＣＯＭＰを第１制御コード発生回路２
５に出力する。パッド１０の電圧は、第１可変抵抗４１
に流れる電流により変化する。
ド１０の電圧とを比較して、その比較結果に対応する第
１比較信号ＵＰ＿ＣＯＭＰを第１制御コード発生回路２
５に出力する。パッド１０の電圧は、第１可変抵抗４１
に流れる電流により変化する。
【００３３】比較回路２３は、ノードＮ３の電圧とパッ
ド１０の電圧とを比較して、その比較結果に対応する第
２比較信号ＤＮ＿ＣＯＭＰを第２制御コード発生回路２
７に出力する。ノードＮ３の電圧は、ダミー可変抵抗４
２を通じて流れる電流により変化する。基準電圧ＶＲＥ
Ｆ及びノードＮ３の電圧は、０．５ＶＤＤＱであること
が望ましい。
ド１０の電圧とを比較して、その比較結果に対応する第
２比較信号ＤＮ＿ＣＯＭＰを第２制御コード発生回路２
７に出力する。ノードＮ３の電圧は、ダミー可変抵抗４
２を通じて流れる電流により変化する。基準電圧ＶＲＥ
Ｆ及びノードＮ３の電圧は、０．５ＶＤＤＱであること
が望ましい。
【００３４】第１制御コード発生回路２５は、第１比較
信号ＵＰ＿ＣＯＭＰに応答して第１制御コードＵＰＣＯ
ＤＥを第１可変抵抗４１、ダミー可変抵抗４２及びシフ
トブロック３０に出力する。第１可変抵抗４１の抵抗値
及びダミー可変抵抗４２の抵抗値が第１制御コードＵＰ
ＣＯＤＥに応答して外部抵抗Ｒｅｘｔの抵抗値と同一に
較正される場合、基準電圧ＶＲＥＦとパッド１０の電圧
とは同一になる。第１制御コード発生回路２５は、一般
的なアップ／ダウンカウンタで構成されるので詳細な説
明は省略する。
信号ＵＰ＿ＣＯＭＰに応答して第１制御コードＵＰＣＯ
ＤＥを第１可変抵抗４１、ダミー可変抵抗４２及びシフ
トブロック３０に出力する。第１可変抵抗４１の抵抗値
及びダミー可変抵抗４２の抵抗値が第１制御コードＵＰ
ＣＯＤＥに応答して外部抵抗Ｒｅｘｔの抵抗値と同一に
較正される場合、基準電圧ＶＲＥＦとパッド１０の電圧
とは同一になる。第１制御コード発生回路２５は、一般
的なアップ／ダウンカウンタで構成されるので詳細な説
明は省略する。
【００３５】第２制御コード発生回路２７は、第１比較
信号ＵＰ＿ＣＯＭＰ及び第２比較信号ＤＮ＿ＣＯＭＰに
応答して、第２制御コードＤＮＣＯＤＥを第２可変抵抗
４３とシフトブロック３０とに出力する。第２可変抵抗
４３の抵抗値が第２制御コードＤＮＣＯＤＥに応答して
ダミー可変抵抗４２の抵抗値と同一に較正される場合、
ノードＮ３の電圧とパッド１０の電圧とは同一になる。
信号ＵＰ＿ＣＯＭＰ及び第２比較信号ＤＮ＿ＣＯＭＰに
応答して、第２制御コードＤＮＣＯＤＥを第２可変抵抗
４３とシフトブロック３０とに出力する。第２可変抵抗
４３の抵抗値が第２制御コードＤＮＣＯＤＥに応答して
ダミー可変抵抗４２の抵抗値と同一に較正される場合、
ノードＮ３の電圧とパッド１０の電圧とは同一になる。
【００３６】図３は、図２の第２制御コード発生回路の
ブロック図を示す。図３を参照すれば、第２制御コード
発生回路２７は、論理ゲート２８とアップ／ダウンカウ
ンタ２９とを備える。論理ゲート２８は、否定排他的論
理和演算（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）回路であり、
アップ／ダウンカウンタ２９は、論理ゲート２７の出力
信号に応答してイネーブルされる。すなわち、アップ／
ダウンカウンタ２９は、第１状態（または、第２状態）
を有する第１比較信号ＵＰ＿ＣＯＭＰと第２比較信号Ｄ
Ｎ＿ＣＯＭＰとに応答してイネーブルされるため、デジ
タル較正により生じる量子化誤差は減少する。
ブロック図を示す。図３を参照すれば、第２制御コード
発生回路２７は、論理ゲート２８とアップ／ダウンカウ
ンタ２９とを備える。論理ゲート２８は、否定排他的論
理和演算（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）回路であり、
アップ／ダウンカウンタ２９は、論理ゲート２７の出力
信号に応答してイネーブルされる。すなわち、アップ／
ダウンカウンタ２９は、第１状態（または、第２状態）
を有する第１比較信号ＵＰ＿ＣＯＭＰと第２比較信号Ｄ
Ｎ＿ＣＯＭＰとに応答してイネーブルされるため、デジ
タル較正により生じる量子化誤差は減少する。
【００３７】図１ないし図３を参照して第１可変抵抗４
１の抵抗値と第２可変抵抗４３の抵抗値とが外部抵抗Ｒ
ｅｘｔの抵抗値に一致するように較正される場合を説明
する。
１の抵抗値と第２可変抵抗４３の抵抗値とが外部抵抗Ｒ
ｅｘｔの抵抗値に一致するように較正される場合を説明
する。
【００３８】まず、パッド１０の電圧は、第１可変抵抗
４１に流れる電流により決定され、パッド１０の電圧が
基準電圧ＶＲＥＦより大きい場合（すなわち、第１可変
抵抗４１の抵抗値が外部抵抗Ｒｅｘｔの抵抗値より小さ
い場合）、比較回路２１は第１状態の第１比較信号ＵＰ
＿ＣＯＭＰを出力し、アップ／ダウンカウンタで構成さ
れる第１制御コード発生回路２５は第１状態の第１比較
信号ＵＰ＿ＣＯＭＰに応答してダウンカウンティングす
るので、第１制御コードＵＰＣＯＤＥは減少する。
４１に流れる電流により決定され、パッド１０の電圧が
基準電圧ＶＲＥＦより大きい場合（すなわち、第１可変
抵抗４１の抵抗値が外部抵抗Ｒｅｘｔの抵抗値より小さ
い場合）、比較回路２１は第１状態の第１比較信号ＵＰ
＿ＣＯＭＰを出力し、アップ／ダウンカウンタで構成さ
れる第１制御コード発生回路２５は第１状態の第１比較
信号ＵＰ＿ＣＯＭＰに応答してダウンカウンティングす
るので、第１制御コードＵＰＣＯＤＥは減少する。
【００３９】従って、第１可変抵抗４１の抵抗値及びダ
ミー可変抵抗４２の抵抗値は、第１制御コードＵＰＣＯ
ＤＥに応答して増加する。このような動作は、パッド１
０の電圧と基準電圧ＶＲＥＦとが同一になるまで反復的
に行われるので、結局、第１可変抵抗４１の抵抗値及び
ダミー可変抵抗４２の抵抗値が外部抵抗Ｒｅｘｔの抵抗
値に一致すように較正される。
ミー可変抵抗４２の抵抗値は、第１制御コードＵＰＣＯ
ＤＥに応答して増加する。このような動作は、パッド１
０の電圧と基準電圧ＶＲＥＦとが同一になるまで反復的
に行われるので、結局、第１可変抵抗４１の抵抗値及び
ダミー可変抵抗４２の抵抗値が外部抵抗Ｒｅｘｔの抵抗
値に一致すように較正される。
【００４０】パッド１０の電圧が基準電圧ＶＲＥＦより
小さい場合（すなわち、第１可変抵抗４１の抵抗値が外
部抵抗Ｒｅｘｔの抵抗値より大きい場合）、比較回路２
１は第２状態の第１比較信号ＵＰ＿ＣＯＭＰを出力し、
第１制御コード発生回路２５は第２状態の第１比較信号
ＵＰ＿ＣＯＭＰに応答してアップカウンティングするの
で、第１制御コードＵＰＣＯＤＥは増加する。
小さい場合（すなわち、第１可変抵抗４１の抵抗値が外
部抵抗Ｒｅｘｔの抵抗値より大きい場合）、比較回路２
１は第２状態の第１比較信号ＵＰ＿ＣＯＭＰを出力し、
第１制御コード発生回路２５は第２状態の第１比較信号
ＵＰ＿ＣＯＭＰに応答してアップカウンティングするの
で、第１制御コードＵＰＣＯＤＥは増加する。
【００４１】従って、第１可変抵抗４１の抵抗値及びダ
ミー可変抵抗４２の抵抗値は、第１制御コードＵＰＣＯ
ＤＥに応答して減少する。このような動作は、パッド１
０の電圧と基準電圧ＶＲＥＦとが同一になるまで反復的
に行われるので、結局、第１可変抵抗４１の抵抗値及び
ダミー可変抵抗４２の抵抗値が外部抵抗Ｒｅｘｔの抵抗
値に一致するように較正される。
ミー可変抵抗４２の抵抗値は、第１制御コードＵＰＣＯ
ＤＥに応答して減少する。このような動作は、パッド１
０の電圧と基準電圧ＶＲＥＦとが同一になるまで反復的
に行われるので、結局、第１可変抵抗４１の抵抗値及び
ダミー可変抵抗４２の抵抗値が外部抵抗Ｒｅｘｔの抵抗
値に一致するように較正される。
【００４２】次に、ノードＮ３の電圧はダミー可変抵抗
４２に流れる電流により決定され、パッド１０の電圧が
ノードＮ３の電圧より大きい場合（すなわち、第２可変
抵抗４３の抵抗値が第１可変抵抗４１またはダミー可変
抵抗４２の抵抗値より小さい場合）、比較回路２３は第
１状態の第２比較信号ＤＮ＿ＣＯＭＰを出力する。
４２に流れる電流により決定され、パッド１０の電圧が
ノードＮ３の電圧より大きい場合（すなわち、第２可変
抵抗４３の抵抗値が第１可変抵抗４１またはダミー可変
抵抗４２の抵抗値より小さい場合）、比較回路２３は第
１状態の第２比較信号ＤＮ＿ＣＯＭＰを出力する。
【００４３】第２制御コード発生回路２７は、第１状態
の第１比較信号ＵＰ＿ＣＯＭＰと第１状態の第２比較信
号ＤＮ＿ＣＯＭＰとに応答してダウンカウンティングさ
れた第２制御コードＤＮＣＯＤＥを第２可変抵抗４３に
出力するので、第２可変抵抗４３の抵抗値は、第２制御
コードＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵
抗値と同一になるまで増加する。
の第１比較信号ＵＰ＿ＣＯＭＰと第１状態の第２比較信
号ＤＮ＿ＣＯＭＰとに応答してダウンカウンティングさ
れた第２制御コードＤＮＣＯＤＥを第２可変抵抗４３に
出力するので、第２可変抵抗４３の抵抗値は、第２制御
コードＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵
抗値と同一になるまで増加する。
【００４４】パッド１０の電圧がノードＮ３の電圧より
小さい場合（すなわち、第２可変抵抗４３の抵抗値がダ
ミー可変抵抗４２の抵抗値より大きい場合）、比較回路
２３は、第２状態の第２比較信号ＤＮ＿ＣＯＭＰを出力
する。第２制御コード発生回路２７は、第２状態の第１
比較信号ＵＰ＿ＣＯＭＰと第２状態の第２比較信号ＤＮ
＿ＣＯＭＰとに応答してアップカウンティングされた第
２制御コードＤＮＣＯＤＥを第２可変抵抗４３に出力す
るので、第２可変抵抗４３の抵抗値は、第２制御コード
ＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵抗値と
同一になるまで減少する。
小さい場合（すなわち、第２可変抵抗４３の抵抗値がダ
ミー可変抵抗４２の抵抗値より大きい場合）、比較回路
２３は、第２状態の第２比較信号ＤＮ＿ＣＯＭＰを出力
する。第２制御コード発生回路２７は、第２状態の第１
比較信号ＵＰ＿ＣＯＭＰと第２状態の第２比較信号ＤＮ
＿ＣＯＭＰとに応答してアップカウンティングされた第
２制御コードＤＮＣＯＤＥを第２可変抵抗４３に出力す
るので、第２可変抵抗４３の抵抗値は、第２制御コード
ＤＮＣＯＤＥに応答してダミー可変抵抗４２の抵抗値と
同一になるまで減少する。
【００４５】すなわち、前述の過程を通じて、較正回路
２０は、工程、電圧または温度に関係なく可変抵抗４
１，４２及び４３の抵抗値を同時に増減させるので、可
変抵抗４１，４２及び４３の抵抗値は、外部抵抗Ｒｅｘ
ｔの抵抗値に較正される。また、比較回路２１，２３に
オフセットがある場合にも、前述の過程によりパッド１
０の電圧とノードＮ３の電圧と基準電圧ＶＲＥＦとは同
一になる。
２０は、工程、電圧または温度に関係なく可変抵抗４
１，４２及び４３の抵抗値を同時に増減させるので、可
変抵抗４１，４２及び４３の抵抗値は、外部抵抗Ｒｅｘ
ｔの抵抗値に較正される。また、比較回路２１，２３に
オフセットがある場合にも、前述の過程によりパッド１
０の電圧とノードＮ３の電圧と基準電圧ＶＲＥＦとは同
一になる。
【００４６】すなわち、本発明の望ましい実施形態の較
正回路２０は、比較器２１，２３のオフセットによる終
端電圧の変化を補償できるので、高速動作時のタイミン
グマージンを増加させることができる。
正回路２０は、比較器２１，２３のオフセットによる終
端電圧の変化を補償できるので、高速動作時のタイミン
グマージンを増加させることができる。
【００４７】図４は、図１のシフタの回路図を示す。図
４を参照すれば、シフタ３１は、複数のマルチプレック
サ３３を備える。マルチプレックサ３３は、Ｎビットの
選択信号ＳＥＬに応答して、第１／第２制御コードＵＰ
ＣＯＤＥ／ＤＮＣＯＤＥをマルチプレックシングし、×
１，×２または×４のための終端抵抗値を制御する制御
コードＨＣＯＤＥ＿ＵｉとＨＣＯＤＥ＿Ｄｉ（ここでｉ
は１ないし３）を出力する。
４を参照すれば、シフタ３１は、複数のマルチプレック
サ３３を備える。マルチプレックサ３３は、Ｎビットの
選択信号ＳＥＬに応答して、第１／第２制御コードＵＰ
ＣＯＤＥ／ＤＮＣＯＤＥをマルチプレックシングし、×
１，×２または×４のための終端抵抗値を制御する制御
コードＨＣＯＤＥ＿ＵｉとＨＣＯＤＥ＿Ｄｉ（ここでｉ
は１ないし３）を出力する。
【００４８】×２の場合、シフタ＃３，＃４は選択信号
ＳＥＬに応答して第１／第２制御コードＵＰＣＯＤＥ／
ＤＮＣＯＤＥに同じ制御コードＨＣＯＤＥ＿Ｕ２／ＨＣ
ＯＤＥ＿Ｄ２を出力する一方、シフタ＃５，＃６は選択
信号ＳＥＬに応答して第１／第２制御コードＵＰＣＯＤ
Ｅ／ＤＮＣＯＤＥを１回シフトした制御コードＨＣＯＤ
Ｅ＿Ｕ３／ＨＣＯＤＥ＿Ｄ３を出力する。
ＳＥＬに応答して第１／第２制御コードＵＰＣＯＤＥ／
ＤＮＣＯＤＥに同じ制御コードＨＣＯＤＥ＿Ｕ２／ＨＣ
ＯＤＥ＿Ｄ２を出力する一方、シフタ＃５，＃６は選択
信号ＳＥＬに応答して第１／第２制御コードＵＰＣＯＤ
Ｅ／ＤＮＣＯＤＥを１回シフトした制御コードＨＣＯＤ
Ｅ＿Ｕ３／ＨＣＯＤＥ＿Ｄ３を出力する。
【００４９】図５は、図１の可変抵抗部の回路図を示
す。第１可変抵抗４１及びダミー可変抵抗４２は、複数
のＰＭＯＳトランジスタと複数の抵抗Ｒ，２１Ｒ，２２
Ｒ，．．．，２ＮＲを備え、それぞれのトランジスタは
それぞれの抵抗と直列に接続される。制御コードＨＣＯ
ＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし
３）は、２進で重み付けされたコードであり、対応する
トランジスタのゲートに入力される。それぞれの抵抗
は、図５に示されたように重み付けされた抵抗値を有す
る。
す。第１可変抵抗４１及びダミー可変抵抗４２は、複数
のＰＭＯＳトランジスタと複数の抵抗Ｒ，２１Ｒ，２２
Ｒ，．．．，２ＮＲを備え、それぞれのトランジスタは
それぞれの抵抗と直列に接続される。制御コードＨＣＯ
ＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし
３）は、２進で重み付けされたコードであり、対応する
トランジスタのゲートに入力される。それぞれの抵抗
は、図５に示されたように重み付けされた抵抗値を有す
る。
【００５０】第１可変抵抗４１及びダミー可変抵抗４２
は、制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ
（ここで、ｉは１ないし３）に対応した抵抗値を有する
抵抗として機能する。すなわち、×１の抵抗値、×２の
抵抗値、×４の抵抗値は互いに異なる。
は、制御コードＨＣＯＤＥ＿Ｕｉ，ＨＣＯＤＥ＿Ｄｉ
（ここで、ｉは１ないし３）に対応した抵抗値を有する
抵抗として機能する。すなわち、×１の抵抗値、×２の
抵抗値、×４の抵抗値は互いに異なる。
【００５１】第２可変抵抗４３は、複数のＮＭＯＳトラ
ンジスタと複数の抵抗Ｒ，２１Ｒ，２２Ｒ，．．．，２
ＮＲを備え、それぞれのトランジスタはそれぞれの抵抗
と直列に接続される。制御コードＨＣＯＤＥ＿Ｄｉ，Ｈ
ＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし３）は２進で重
み付けされたコードであり、対応するトランジスタのゲ
ートに入力される。それぞれの抵抗は図５に示されたよ
うに重み付けされた抵抗値を有する。
ンジスタと複数の抵抗Ｒ，２１Ｒ，２２Ｒ，．．．，２
ＮＲを備え、それぞれのトランジスタはそれぞれの抵抗
と直列に接続される。制御コードＨＣＯＤＥ＿Ｄｉ，Ｈ
ＣＯＤＥ＿Ｄｉ（ここで、ｉは１ないし３）は２進で重
み付けされたコードであり、対応するトランジスタのゲ
ートに入力される。それぞれの抵抗は図５に示されたよ
うに重み付けされた抵抗値を有する。
【００５２】本発明の望ましい実施形態のチップ１００
は、一つの較正回路２０とシフタ３１とを使用して第１
／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥをシフト
させ、×２または×４のための終端抵抗値を同時に発生
させることができる。よって、本発明の望ましい実施形
態のチップ１００は、消費電力を減少させることができ
るという長所があり、また、レイアウト面積のオーバヘ
ッドを減少させることができるという効果がある。
は、一つの較正回路２０とシフタ３１とを使用して第１
／第２制御コードＵＰＣＯＤＥ／ＤＮＣＯＤＥをシフト
させ、×２または×４のための終端抵抗値を同時に発生
させることができる。よって、本発明の望ましい実施形
態のチップ１００は、消費電力を減少させることができ
るという長所があり、また、レイアウト面積のオーバヘ
ッドを減少させることができるという効果がある。
【００５３】本発明は、図面に示された望ましい実施形
態を参考に説明されたが、これは例示的なものに過ぎ
ず、本技術分野の当業者ならばこれから多様な変形及び
均等な他の実施形態が可能であるという点を理解できる
であろう。従って、本発明の真の技術的保護範囲は特許
請求範囲の技術的思想により決まるべきである。
態を参考に説明されたが、これは例示的なものに過ぎ
ず、本技術分野の当業者ならばこれから多様な変形及び
均等な他の実施形態が可能であるという点を理解できる
であろう。従って、本発明の真の技術的保護範囲は特許
請求範囲の技術的思想により決まるべきである。
【００５４】
【発明の効果】本発明による較正回路及び較正法は、工
程、電圧、または温度に関係なく終端抵抗の抵抗値を較
正することができるという長所がある。
程、電圧、または温度に関係なく終端抵抗の抵抗値を較
正することができるという長所がある。
【００５５】そして、本発明による較正回路及び較正方
法は、ノイズに対する耐性を強めることができるという
長所がある。そして、本発明による較正回路及び較正方
法は、バスの終端を容易に制御することができるという
長所がある。
法は、ノイズに対する耐性を強めることができるという
長所がある。そして、本発明による較正回路及び較正方
法は、バスの終端を容易に制御することができるという
長所がある。
【００５６】また、本発明による較正回路及び較正方法
は、デジタル制御による量子化誤差を減少させることが
できる。さらに、本発明によるメモリ装置は、消費電力
を減少させ、高速動作時のタイミングマージンを大きく
でき、レイアウト面積のオーバヘッドを減少させること
ができるという長所がある。
は、デジタル制御による量子化誤差を減少させることが
できる。さらに、本発明によるメモリ装置は、消費電力
を減少させ、高速動作時のタイミングマージンを大きく
でき、レイアウト面積のオーバヘッドを減少させること
ができるという長所がある。
【図１】本発明の望ましい実施形態の較正回路を備える
メモリ装置のブロック図を概略的に示す。
メモリ装置のブロック図を概略的に示す。
【図２】本発明の望ましい実施形態の較正回路の回路図
を示す。
を示す。
【図３】図２の第２制御コード発生回路のブロック図を
示す。
示す。
【図４】図１のシフタの回路図を示す。
【図５】図１の可変抵抗部の回路図を示す。
２０ 能動抵抗較正回路
３０ シフトブロック
３１ シフタ
４０ 可変抵抗部
４１ 第１可変抵抗
４３ 第２可変抵抗
５０，６０，７０ パッド
１００ チップ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J056 AA40 BB27 CC00 CC09 CC17
DD13 DD29 DD59 EE15 FF08
GG13
5M024 AA22 AA44 AA91 BB30 DD20
GG06 GG15 HH09 PP01 PP02
PP03
Claims (17)
- 【請求項１】 能動終端抵抗の抵抗値を較正する方法に
おいて、 （ａ）第１可変抵抗の抵抗値を外部抵抗の抵抗値に較正
すると共に、第２可変抵抗の抵抗値を前記第１可変抵抗
の抵抗値に較正する段階と、 （ｂ）前記能動終端抵抗の抵抗値を前記外部抵抗の抵抗
値に較正する段階とを備えることを特徴とする能動終端
抵抗の抵抗値較正方法。 - 【請求項２】 前記（ａ）段階は、第１制御コードに応
答して前記第１可変抵抗の抵抗値を前記外部抵抗の抵抗
値に較正すると共に、第２制御コードに応答して前記第
２可変抵抗の抵抗値を前記第１可変抵抗の抵抗値に較正
する段階を含むことを特徴とする請求項１に記載の能動
終端抵抗の抵抗値較正方法。 - 【請求項３】 前記第１制御コードを前記第１可変抵抗
の抵抗値と前記外部抵抗の抵抗値との比較結果に応じて
発生し、前記第２制御コードを前記第１可変抵抗の抵抗
値と前記第２可変抵抗の抵抗値との比較結果に応じて発
生する段階を備えることを特徴とする請求項２に記載の
能動終端抵抗の抵抗値較正方法。 - 【請求項４】 前記（ａ）段階は、前記第１可変抵抗の
抵抗値と前記第２抵抗の抵抗値とが同時に増減する段階
を含むことを特徴とする請求項１に記載の能動終端抵抗
の抵抗値較正方法。 - 【請求項５】 能動終端抵抗の抵抗値を較正する方法に
おいて、 外部抵抗が接続されるパッドの電圧と基準電圧とを比較
してその比較結果に対応する第１比較信号を出力する段
階と、 前記第１比較信号に応答して前記パッドの電圧が前記基
準電圧と同一になるまで第１可変抵抗の抵抗値を前記外
部抵抗の抵抗値に較正する段階と、 前記パッドの電圧と第２可変抵抗の電圧とを比較してそ
の比較結果に対応する第２比較信号を出力する段階と、 前記第２比較信号に応答して第２可変抵抗の抵抗値を前
記外部抵抗の抵抗値に較正する段階と、 前記能動終端抵抗の抵抗値を前記第１可変抵抗値及び／
又は前記第２可変抵抗の抵抗値に較正する段階とを備え
ることを特徴とする能動終端抵抗の抵抗値較正方法。 - 【請求項６】 前記パッドの電圧は、前記第１可変抵抗
を通過する電流により生じることを特徴とする請求項５
に記載の能動終端抵抗の抵抗値較正方法。 - 【請求項７】 第２可変抵抗の電圧は、前記第１可変抵
抗と同じダミー可変抵抗に流れる電流により生じること
を特徴とする請求項５に記載の能動終端抵抗の抵抗値較
正方法。 - 【請求項８】 前記第１可変抵抗の抵抗値と前記第２抵
抗の抵抗値とが同時に増減することを特徴とする請求項
５に記載の能動終端抵抗の抵抗値較正方法。 - 【請求項９】 能動終端抵抗の抵抗値を外部抵抗の抵抗
値に較正する較正回路において、 外部抵抗が接続される第１ノードの電圧と基準電圧とを
比較して、前記第１ノードに電流を供給する第１可変抵
抗の抵抗値を制御する第１制御コードを出力する第１制
御回路と、 第２可変抵抗が接続される第２ノードの電圧と前記第１
ノードの電圧とを比較して、前記第２ノードに電流を供
給する前記第１可変抵抗と同じダミー可変抵抗の抵抗値
を制御する第２制御コードを出力する第２制御回路とを
備え、 前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵
抗値は前記第１制御コードに応答して前記外部抵抗の抵
抗値に較正されると共に、前記第２可変抵抗の抵抗値は
前記第２制御コードに応答して前記外部抵抗の抵抗値に
較正され、 前記能動終端抵抗の抵抗値は前記第１制御コード及び／
又は前記第２制御コードに応答して前記外部抵抗の抵抗
値に較正されることを特徴とする能動終端抵抗の抵抗値
較正回路。 - 【請求項１０】 前記第１可変抵抗の抵抗値と前記第２
可変抵抗の抵抗値とは同時に増減することを特徴とする
請求項９に記載の能動終端抵抗の抵抗値較正回路。 - 【請求項１１】 前記第１ノードの電圧は前記第１可変
抵抗に流れる電流に応じて生じ、前記第２ノードの電圧
は前記ダミー可変抵抗に流れる電流に応じて生じること
を特徴とする請求項９に記載の能動終端抵抗の抵抗値較
正回路。 - 【請求項１２】 能動終端抵抗の抵抗値を外部抵抗の抵
抗値に較正する較正回路において、 前記外部抵抗及び第１可変抵抗が接続される第１ノード
と、 前記第１ノードの電圧と基準電圧とを比較してその比較
結果に対応する第１制御コードを出力する第１制御コー
ド発生回路と、 前記第１可変抵抗の抵抗値と同じ抵抗値を有するダミー
可変抵抗及び第２可変抵抗が接続される第２ノードと、 前記第１ノードの電圧と前記第２ノードの電圧とを比較
してその比較結果に対応する第２制御コードを出力する
第２制御コード発生回路とを備え、 前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵
抗値は前記第１制御コードに応答して前記外部抵抗の抵
抗値に較正されると共に、前記第２可変抵抗の抵抗値は
前記第２制御コードに応答して前記外部抵抗の抵抗値に
較正され、 前記能動終端抵抗の抵抗値は前記第１制御コード及び／
又は前記第２制御コードに応答して前記外部抵抗の抵抗
値に較正されることを特徴とする能動終端抵抗の抵抗値
較正回路。 - 【請求項１３】 前記第１可変抵抗の抵抗値と前記第２
可変抵抗の抵抗値とは同時に増減することを特徴とする
請求項１２に記載の能動終端抵抗の抵抗値較正回路。 - 【請求項１４】 前記第１ノードの電圧は前記第１可変
抵抗に流れる電流に応じて生じ、前記第２ノードの電圧
は前記ダミー可変抵抗に流れる電流に応じて生じること
を特徴とする請求項１２に記載の能動終端抵抗の抵抗値
較正回路。 - 【請求項１５】 メモリ装置において、 第１制御コード及び第２制御コードを出力する較正回路
と、 選択信号に応答して前記第１制御コード及び前記第２制
御コードをマルチプレックシングし、能動終端抵抗の抵
抗値を制御するための制御コードを出力するシフトブロ
ックと、 前記制御コードに応答して前記能動終端抵抗の抵抗値を
前記較正回路に接続される外部抵抗の抵抗値と一致すべ
く較正する可変抵抗部とを備え、 前記較正回路は、 前記外部抵抗及び第１可変抵抗が接続される第１ノード
と、 前記第１ノードの電圧及び基準電圧を比較してその比較
結果に対応する前記第１制御コードを出力する第１制御
コード発生回路と、 前記第１可変抵抗の抵抗値と同じ抵抗値を有するダミー
可変抵抗及び第２可変抵抗が接続される第２ノードと、 前記第１ノードの電圧及び前記第２ノードの電圧を比較
してその比較結果に対応する前記第２制御コードを出力
する第２制御コード発生回路とを備え、 前記第１可変抵抗の抵抗値及び前記ダミー可変抵抗の抵
抗値は前記第１制御コードに応答して前記外部抵抗の抵
抗値に較正されると共に、前記第２可変抵抗の抵抗値は
前記第２制御コードに応答して前記外部抵抗の抵抗値に
較正されることを特徴とするメモリ装置。 - 【請求項１６】 前記第１可変抵抗の抵抗値と前記第２
可変抵抗の抵抗値とは同時に増減することを特徴とする
請求項１５に記載のメモリ装置。 - 【請求項１７】 前記第１ノードの電圧は前記第１可変
抵抗に流れる電流に応じて生じ、前記第２ノードの電圧
は前記ダミー可変抵抗に流れる電流に応じて生じること
を特徴とする請求項１５に記載のメモリ装置。
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