KR100656461B1 - 반도체 메모리의 온 다이 터미네이션 장치 및 방법 - Google Patents
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Abstract
임피던스 조정에 따른 코드 설정오류를 방지할 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치 및 방법에 관한 것으로, 라인 임피던스 검출용 저항수단, 적어도 두 비트 이상으로 이루어진 코드를 입력받고 그 코드에 따른 저항비로 입력전압을 분압하여 출력하는 드라이빙 수단, 상기 드라이빙 수단과 상기 라인 임피던스 검출용 저항수단의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 온 다이 터미네이션 제어수단을 포함하므로, 임피던스 매칭이 이루어지지 않더라도 코드값을 초기값으로 설정하여 메모리 동작오류를 방지할 수 있다.
ODT, 저항, 임피던스, 코드
Description
도 1은 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,
도 2는 도 1의 ODT 입력 드라이버의 내부 구성을 나타낸 회로도,
도 3은 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,
도 4는 도 3의 ODT 제어부의 내부 구성을 나타낸 블록도,
도 5는 도 4의 제 2 리셋신호 발생부의 내부 구성을 나타낸 회로도,
도 6은 본 발명에 따른 각부 신호파형을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: ODT 입력 드라이버 20: 데이터 입력 드라이버
300: ODT 제어부 310: 제 1 비교부
320: 제 2 비교부 330: 내부 클럭 발생부
340: 제 2 리셋신호 발생부 350: 코드 제어부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 온 다이 터미네이션 장치 및 방법에 관한 것이다.
일반적으로 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 임피던스가 다른 버스라인과 만나는 경우 신호의 일부가 손실된다. 따라서 상기 두 버스 라인의 임피던스를 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온 다이 터미네이션(On Die Termination: 이하, ODT라 칭함) 이라 한다.
종래의 기술에 따른 반도체 메모리의 ODT 장치는 도 1에 도시된 바와 같이, 라인 임피던스 검출용 저항(ZQ), 데이터 입력 드라이버(20)와 동일하게 모델링된 ODT 입력 드라이버(10), Pcode<0:N>(이하, 코드라 칭함)를 이용하여 임피던스 조정동작을 제어하는 ODT 제어부(30)를 포함한다.
상기 ODT 입력 드라이버(10)는 도 2에 도시된 바와 같이, 전원단(VDDQ)에 연결되어 상기 코드에 따라 온 되는 복수개의 트랜지스터(P0 ~ PN), 상기 복수개의 트랜지스터(P0 ~ PN) 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항(R0 ~ RN)을 포함한다.
이와 같이 구성된 종래기술은 초기 동작시 ODT 제어부(30)가 ODT 입력 드라이버(10)에 초기 코드를 입력시킨다.
그리고 상기 ODT 제어부(30)는 상기 입력된 초기 코드에 따라 상기 ODT 입력 드라이버(10)와 상기 라인 임피던스 검출용 저항(ZQ)에 의해 출력된 라인 전압(ZQin)이 기준전압(Vref)과 같은지 비교한다.
그리고 상기 ODT 제어부(30)는 상기 비교결과, 상기 라인 전압(ZQin)이 상기 기준전압(Vref)과 다르면, 상기 코드를 순차적으로 카운트하고, 상기 라인 전압(ZQin)이 상기 기준전압(Vref)과 같아지면, 해당 코드를 조정완료된 것으로 설정함으로써 임피던스 조정동작을 완료한다.
그러나 종래의 기술에 따른 반도체 메모리의 ODT 장치는 상기 라인 전압(ZQin)이 기준전압(Vref)과 같지 않으면, 상기 코드를 계속 카운트하고, 상기 코드가 최종값이 되면 이를 조정완료로 설정하여 임피던스 조정을 종료하게 된다. 이때 코드가 최종값인 경우 이를 입력받는 데이터 입력 드라이버의 저항값이 최소값이 되어 입력 데이터가 해당 데이터 레벨로 풀 스윙하지 못하므로 정확한 데이터 입력이 이루어지지 못하여 메모리가 오동작 할 수 있는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 임피던스 조정에 따른 코드 설정오류를 방지할 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 라인 임피던스 검출용 저항수단; 적어도 두 비트 이상으로 이루어진 코드를 입력받고 그 코드에 따른 저항비로 입력전압을 분압하여 출력하는 드라이빙 수단; 상기 드라이빙 수단과 상기 라인 임피던스 검출용 저항수단의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 온 다이 터미네 이션 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 방법은 라인 임피던스 검출용 저항, 및 적어도 두 비트 이상으로 이루어진 코드에 따라 저항비가 결정되는 드라이빙 수단을 갖는 반도체 메모리의 온 다이 터미네이션 방법에 있어서, 상기 라인 임피던스 검출용 저항과 상기 드라이빙 수단의 저항비에 따라 출력된 라인전압과 기준전압을 비교하는 단계; 및 상기 비교결과에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 ODT 장치의 구성을 나타낸 블록도,
도 4는 도 3의 ODT 제어부의 내부 구성을 나타낸 블록도, 도 5는 도 4의 제 2 리셋신호 발생부의 내부 구성을 나타낸 회로도, 도 6은 본 발명에 따른 각부 신호파형을 나타낸 타이밍도이다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 도 3에 도시된 바와 같이, 라인 임피던스 검출용 저항(ZQ), 적어도 두 비트 이상으로 이루어진 코드(Pcode<0:N>, 이하, 코드라 칭함)를 입력받고 그에 따른 저항비로 입력전압을 분압하여 출력하는 ODT 입력 드라이버(10), 상기 ODT 입력 드라이버(10)와 상기 라인 임피던스 검출용 저항(ZQ)의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 ODT 제어부(300)를 포함한다.
상기 ODT 입력 드라이버(10)는 데이터 입력 드라이버(20)와 동일한 데이터 입력특성을 갖도록 모델링한 것으로, 도 2의 구성과 동일하므로 구성설명은 생략하기로 한다.
상기 ODT 제어부(300)는 도 4에 도시된 바와 같이, 상기 라인전압(ZQin)과 기준전압(Vref)을 비교하여 그에 따른 비교 결과신호(cmp_out)를 출력하는 제 1 비교부(310), 상기 코드와 상기 비교 결과신호(cmp_out)에 따라 코드 카운트 중지신호(code_end)를 출력하는 제 2 비교부(320), 외부 클럭(clk)과 상기 코드 카운트 중지신호(code_end)에 따라 내부 클럭(clk_i)을 생성하는 내부 클럭 발생부(330), 상기 코드와 상기 내부 클럭(clk_i) 및 리셋신호(reset)에 따라 제 2 리셋신호(C_reset)를 생성하는 제 2 리셋신호 발생부(340), 및 상기 내부 클럭(clk_i), 및 상기 제 2 리셋신호(C_reset)에 따라 상기 코드를 카운트 또는 리셋시키는 코드 제어부(350)를 포함한다.
상기 제 1 비교부(310)는 상기 라인전압(ZQin)과 기준전압(Vref)이 일치하면 상기 비교 결과신호(cmp_out)를 예를 들어, 하이로 인에이블 시키는 비교기로 구성된다.
상기 제 2 비교부(320)는 상기 비교 결과신호(cmp_out)가 인에이블되거나, 상기 비교 결과신호(cmp_out)가 디스에이블된 상태에서 상기 코드가 설정값에 도달하면 상기 코드 카운트 중지신호(code_end)를 예를 들어, 하이로 인에이블 시키는 비교기로 구성된다.
이때 설정값은 코드의 최대값, 최소값 중에서 적어도 하나가 될 수 있으며, 상기 최대값은 모든 비트가 1(하이)인 경우에 해당하고, 상기 최소값은 모든 비트 가 0(로우)인 경우에 해당한다.
상기 내부 클럭 발생부(330)는 상기 코드 카운트 중지신호(code_end)를 입력받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력과 상기 외부 클럭(clk)을 입력받는 제 1 낸드 게이트(ND1), 및 상기 제 1 낸드 게이트(ND1)의 출력을 입력받아 상기 내부 클럭(clk_i)을 출력하는 제 2 인버터(IV2)를 포함한다.
상기 제 2 리셋신호 발생부(340)는 상기 코드의 모든 비트가 동일한 값을 갖거나, 상기 리셋신호(reset)가 인에이블된 경우 상기 제 2 리셋신호(C_reset)를 인에이블시키는 로직으로 구성된다. 이때 상기 제 2 리셋신호 발생부(340)의 로직은 도 5에 도시된 바와 같이, 상기 코드를 입력받는 제 1 XNOR 게이트(XNOR1), 상기 내부 클럭(clk_i)을 입력받는 제 3 인버터(IV3), 상기 제 1 XNOR 게이트(XNOR1)의 출력과 상기 제 3 인버터(IV3)의 출력을 입력받는 제 2 낸드 게이트(ND2), 상기 제 2 낸드 게이트(ND2)의 출력을 입력받는 제 4 인버터(IV4), 상기 제 4 인버터(IV4)의 출력과 상기 리셋신호(reset)를 입력받는 제 1 노아 게이트(NOR1), 및 상기 제 1 노아 게이트(NOR1)의 출력을 입력받아 상기 제 2 리셋신호(C_reset)를 출력하는 제 5 인버터(IV5)를 포함한다.
상기 코드 제어부(350)는 상기 내부 클럭(clk_i)에 따라 상기 코드를 순차적으로 카운트하고, 상기 제 2 리셋신호(C_reset)에 따라 상기 코드를 초기 코드로 리셋시키는 레지스터로 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작을 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저, 초기 동작시 상기 ODT 제어부(300)는 기설정된 초기 코드를 상기 ODT 입력 드라이버(10)로 출력한다.
그리고 상기 ODT 입력 드라이버(10)에서 상기 초기 코드에 따라 연결된 저항들의 저항비와, 상기 라인 임피던스 검출용 저항(ZQ)의 저항비에 따라 전원전압(VDDQ)을 분압한 라인전압(ZQin)이 상기 도 3의 ODT 제어부(300)로 입력된다.
이어서 도 4의 제 1 비교부(310)는 상기 라인전압(ZQin)과 기준전압(Vref)을 비교하여 일치하지 않을 경우, 도 6과 같이, 상기 비교 결과신호(cmp_out)를 로우로 출력한다.
그리고 도 4의 제 2 비교부(320)는 상기 비교 결과신호(cmp_out)가 디스에이블된 상태에서 상기 코드가 설정값에 도달하지 않으면, 도 6과 같이, 상기 코드 카운트 중지신호(code_end)를 로우로 디스에이블 시킨다.
그리고 도 4의 내부 클럭 발생부(330)는 도 6과 같이, 상기 코드 카운트 중지신호(code_end)가 디스에이블 상태인 동안 상기 외부 클럭(clk)을 소정시간 지연시킨 내부 클럭(clk_i)을 생성하여 상기 코드 제어부(350)로 공급한다. 즉, 상기 코드 카운트 중지신호(code_end)가 로우를 유지하는 동안 상기 외부 클럭(clk)의 하이와 로우를 반복함에 따른 클럭 펄스가 발생된다.
그리고 도 4의 제 2 리셋신호 발생부(340)는 코드의 모든 비트값이 동일(모두 하이 또는 모두 로우)하고 상기 내부 클럭(clk_i)이 로우일 때, 또는 상기 리셋신호(reset)가 인에이블되는 경우에 제 2 리셋신호(C_reset)를 인에이블시킨다. 그러나 코드가 최대값(코드의 비트수가 4인 경우의 예를 들어, 1111) 또는 최소값( 코드의 비트수가 4인 경우의 예를 들어, 0000)에 도달하지 않은 상태로 코드의 모든 비트값이 동일하지 않으므로 도 6과 같이, 제 2 리셋신호(C_reset)를 디스에이블 상태로 유지시킨다.
따라서 상기 코드 제어부(350)는 상기 제 2 리셋신호(C_reset)가 디스에이블 상태인 동안 상기 내부 클럭(clk_i)에 따라 상기 코드를 도 6과 같이, 순차적으로 카운트한다.
이때 상기 코드의 순차적 카운트에 따라 결정된 상기 ODT 입력 드라이버(10)의 저항비와 상기 라인 임피던스 검출용 저항(ZQ)의 저항비에 따른 라인전압(ZQin)이 상기 제 1 비교부(310)로 계속 피드백된다. 그리고 상술한 도 4의 제 1 비교부(310), 제 2 비교부(320), 및 내부 클럭 발생부(330)의 동작에 의해 생성된 내부 클럭(clk_i)이 상기 코드 제어부(350)로 공급된다.
한편, 도 4의 제 1 비교부(310)의 비교 결과신호(cmp_out)가 로우로 디스에이블된 상태라도 상기 순차적으로 카운트되는 코드가 최대값 또는 최소값에 도달하게 되면, 상기 도 4의 제 2 비교부(320)가 상기 코드 카운트 중지신호(code_end)를 도 6과 같이, 하이로 인에이블 시킨다.
그리고 도 4의 내부 클럭 발생부(330)가 상기 코드 카운트 중지신호(code_end)가 하이로 인에이블됨에 따라 도 6과 같이, 내부 클럭(clk_i)을 로우로 유지시켜 펄스 발생을 중지시킨다.
또한 제 2 리셋신호 발생부(340)는 코드가 최대값 또는 최소값에 도달하였으므로 모든 비트값이 동일하고, 상기 내부 클럭(clk_i)이 로우이므로 도 6과 같이, 제 2 리셋신호(C_reset)를 하이로 인에이블시킨다.
따라서 코드 제어부(350)는 상기 내부 클럭(clk_i)이 공급되지 않으므로 현재 코드에서 카운트를 중지한다. 또한 상기 제 2 리셋신호(C_reset)가 인에이블 되었으므로 현재 카운트된 코드를 리셋시키고, 초기 코드를 저장한다.
그리고 코드 제어부(350)는 상기 저장된 초기 코드를 데이터 입력 드라이버(20)에 출력하여 데이터 입력 동작의 오류가 방지될 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치 및 방법은 임피던스 매칭이 이루어지지 않더라도 코드값을 초기값으로 설정하여 데이터 입력이 정상적으로 이루어질 수 있도록 하므로 메모리 동작오류를 방지할 수 있는 효과가 있다.
Claims (13)
- 라인 임피던스 검출용 저항수단;적어도 두 비트 이상으로 이루어진 코드를 입력받고 그 코드에 따른 저항비로 입력전압을 분압하여 출력하는 드라이빙 수단;상기 드라이빙 수단과 상기 라인 임피던스 검출용 저항수단의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 온 다이 터미네이션 제어수단을 포함하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 1 항에 있어서,상기 드라이빙 수단은 전원단에 연결되어 상기 코드에 따라 온 되는 복수개의 스위칭 소자, 상기 복수개의 스위칭 소자 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항을 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 1 항에 있어서,상기 온 다이 터미네이션 제어수단은 상기 라인전압과 기준전압을 비교하여 그에 따른 비교 결과신호를 출력하는 제 1 비교부,상기 코드와 상기 비교 결과신호에 따라 코드 카운트 중지신호를 출력하는 제 2 비교부,외부 클럭과 상기 코드 카운트 중지신호에 따라 내부 클럭을 생성하는 내부 클럭 발생부,상기 코드와 상기 내부 클럭 및 리셋신호에 따라 제 2 리셋신호를 생성하는 제 2 리셋신호 발생부, 및상기 내부 클럭, 및 상기 제 2 리셋신호에 따라 상기 코드를 카운트 또는 리셋시키는 코드 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 3 항에 있어서,상기 제 1 비교부는 상기 라인전압과 기준전압이 일치하면 상기 비교 결과신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 3 항에 있어서,상기 제 2 비교부는 상기 비교 결과신호가 인에이블되거나, 상기 비교 결과신호가 디스에이블된 상태에서 상기 코드가 설정값에 도달하면 상기 코드 카운트 중지신호를 인에이블시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 3 항에 있어서,상기 내부 클럭 발생부는 상기 코드 카운트 중지신호를 입력받는 제 1 인버터,상기 제 1 인버터의 출력과 상기 외부 클럭을 입력받는 제 1 낸드 게이트, 및상기 제 1 낸드 게이트의 출력을 입력받아 상기 내부 클럭을 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 3 항에 있어서,상기 제 2 리셋신호 발생부는상기 코드의 모든 비트가 동일한 값을 갖거나, 상기 리셋신호가 인에이블된 경우 상기 제 2 리셋신호를 인에이블시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 3 항에 있어서,상기 제 2 리셋신호 발생부는상기 코드를 입력받는 제 1 XNOR 게이트,상기 내부 클럭을 입력받는 제 1 인버터,상기 제 1 XNOR 게이트의 출력과 상기 제 1 인버터의 출력을 입력받는 제 1 낸드 게이트,상기 제 1 낸드 게이트의 출력을 입력받는 제 2 인버터,상기 제 2 인버터의 출력과 상기 리셋신호를 입력받는 제 1 노아 게이트, 및상기 제 1 노아 게이트의 출력을 입력받아 상기 제 2 리셋신호를 출력하는 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 제 3 항에 있어서,상기 코드 제어부는 상기 내부 클럭에 따라 상기 코드를 카운트하고, 상기 제 2 리셋신호에 따라 상기 코드를 리셋시키는 레지스터인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
- 라인 임피던스 검출용 저항, 및 적어도 두 비트 이상으로 이루어진 코드에 따라 저항비가 결정되는 드라이빙 수단을 갖는 반도체 메모리의 온 다이 터미네이션 방법에 있어서,상기 라인 임피던스 검출용 저항과 상기 드라이빙 수단의 저항비에 따라 출력된 라인전압과 기준전압을 비교하는 단계; 및상기 비교결과에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 단계를 포함하는 반도체 메모리의 온 다이 터미네이션 방법.
- 제 10 항에 있어서,상기 비교결과에 따라 상기 코드를 카운트하는 단계는상기 코드 값이 설정값에 도달하지 않은 상태에서 상기 라인전압과 상기 기준전압이 일치하지 않으면 상기 코드를 카운트하는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법.
- 제 10 항에 있어서,상기 비교결과에 따라 상기 코드를 초기값으로 리셋시키는 단계는상기 코드 값이 설정값에 도달한 상태에서 상기 라인전압과 상기 기준전압이 일치하지 않으면 상기 코드를 초기값으로 리셋시키는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법.
- 제 11 항 또는 제 12 항에 있어서,상기 설정값은 최대값, 최소값 중에서 적어도 하나인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법.
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